JP5802603B2 - A semiconductor memory device - Google Patents

A semiconductor memory device Download PDF

Info

Publication number
JP5802603B2
JP5802603B2 JP2012103645A JP2012103645A JP5802603B2 JP 5802603 B2 JP5802603 B2 JP 5802603B2 JP 2012103645 A JP2012103645 A JP 2012103645A JP 2012103645 A JP2012103645 A JP 2012103645A JP 5802603 B2 JP5802603 B2 JP 5802603B2
Authority
JP
Japan
Prior art keywords
data
threshold voltage
cell
memory cell
flag
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012103645A
Other languages
Japanese (ja)
Other versions
JP2013232259A (en
Inventor
柴田 昇
昇 柴田
Original Assignee
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社東芝 filed Critical 株式会社東芝
Priority to JP2012103645A priority Critical patent/JP5802603B2/en
Publication of JP2013232259A publication Critical patent/JP2013232259A/en
Application granted granted Critical
Publication of JP5802603B2 publication Critical patent/JP5802603B2/en
Application status is Active legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • G11C16/12Programming voltage switching circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628Programming or writing circuits; Data input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642Sensing or reading circuits; Data output circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/26Sensing or reading circuits; Data output circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2211/00Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562Multilevel memory programming aspects
    • G11C2211/5621Multilevel programming verification
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2211/00Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564Miscellaneous aspects
    • G11C2211/5642Multilevel memory with buffers, latches, registers at input or output
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2211/00Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564Miscellaneous aspects
    • G11C2211/5646Multilevel memory with flag bits, e.g. for showing that a "first page" of a word line is programmed but not a "second page"
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2216/00Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Description

本発明は、例えば2ビット以上のデータを記憶することが可能な半導体記憶装置に関する。 The present invention relates to a semiconductor memory device capable of storing, for example, more than one bit of data.

半導体記憶装置、例えばNANDフラッシュメモリは、素子の微細化に伴い、隣接セル間の容量結合が増大する傾向にある。 Semiconductor memory device, for example, NAND flash memory, with the miniaturization of elements, the capacitive coupling between adjacent cells tends to increase. このため、先に書き込んだメモリセルの閾値電圧が、隣接セルの書き込みに伴い変動してしまうという問題がある。 Therefore, the threshold voltage of the memory cell written earlier, there is a problem that varies with the writing of the adjacent cell. そこで、隣接セルにデータを書き込んだ後、最終的な閾値電圧に書き込む方法が考案されている。 Therefore, after writing the data to a neighboring cell, a method of writing the final threshold voltage have been devised. この書き込み方法は、フラグ用メモリセルとしてのフラグセルを用いて第2ページの書き込みが行われたかどうかを区別している。 This writing method, the writing of the second page by using a flag cell as flag memory cells are distinguished whether performed. フラグセルの隣には、隣接セルの変動を抑えるためダミーセルが配置されている。 Next to the flag cell, the dummy cell in order to suppress the fluctuations of the adjacent cells are arranged.

特開2005−243205号公報 JP 2005-243205 JP

ダミーセルに隣接するフラグセルの閾値電圧の低下を防止することが可能な半導体記憶装置を提供しようとするものである。 It is intended to provide a semiconductor memory device capable of preventing a reduction in the threshold voltage of the flag cell adjacent to the dummy cell.

本実施形態の半導体記憶装置は、メモリセルと、前記メモリセルと同時に選択されるフラグ用メモリセルと、前記メモリセル及び前記フラグ用メモリセルと同時に選択されるダミーセルと、前記メモリセル、前記フラグ用メモリセル及び前記ダミーセルの書き込み及び読み出しを制御する制御部と、を有し、前記制御部は、第1の書き込み動作により、前記メモリセルの閾値電圧を、第1の閾値電圧から第1又は第2の閾値電圧(第1の閾値電圧<第2の閾値電圧)に設定し、第2の書き込み動作により、前記メモリセルの閾値電圧が前記第1の閾値電圧に有る場合、第1又は第3の閾値電圧(第1の閾値電圧<第3の閾値電圧)に設定し、前記第2の閾値電圧に有る場合、第4又は第5の閾値電圧(第2の閾値電圧第4の閾値電圧<第5 The semiconductor memory device of this embodiment includes a memory cell, a flag memory cells selected simultaneously with said memory cell, a dummy cell is selected simultaneously with said memory cell and said flag memory cells, said memory cells, said flag a control unit for controlling writing and reading of use memory cell and the dummy cell, the said control unit, the first write operation, the threshold voltage of the memory cell, the first or the first threshold voltage set the second threshold voltage (first threshold voltage <second threshold voltage), the second write operation, when the threshold voltage of the memory cell is in the first threshold voltage, the first or second set 3 threshold voltage (first threshold voltage <the third threshold voltage), when in said second threshold voltage, the fourth or fifth threshold voltage (second threshold voltage fourth threshold value voltage <fifth 閾値電圧)に設定し、前記制御部は、前記第2の書き込み動作時に、前記メモリセルと同時に選択されるフラグ用メモリセルの閾値電圧を前記第1の閾値電圧から、前記第4の閾値電圧に設定し、前記フラグ用メモリセルに隣接するダミーセルの閾値電圧を前記第1の閾値電圧から、前記第3の閾値電圧に設定することを特徴とする。 Set the threshold voltage), the control unit, the time to the second write operation, the threshold voltage of the flag memory cells which are simultaneously selected and the memory cell from the first threshold voltage, said fourth threshold voltage set, from the first threshold voltage the threshold voltage of the dummy cell adjacent to the memory cell for flag, and sets the third threshold voltage.

本実施形態に係る半導体記憶装置の概略構成を示す構成図。 Diagram showing the schematic configuration of a semiconductor memory device according to this embodiment. 図1に示すメモリセルアレイ及びビット線制御回路の構成を示す回路図。 Circuit diagram showing a configuration of a memory cell array and the bit line control circuit shown in FIG. 図2に示すメモリセルアレイ及びビット線制御回路の構成の他の例を示す回路図。 Circuit diagram showing another example of a configuration of a memory cell array and the bit line control circuit shown in FIG. 図4(a)(b)はメモリセル及び選択トランジスタを示す断面図。 Figure 4 (a) (b) is a sectional view of a memory cell and a selection transistor. メモリセルアレイの1つのNANDセルを示す断面図。 Sectional view showing one NAND cell in the memory cell array. 図3に示すデータ記憶回路の一例を示す回路図。 Circuit diagram showing an example of the data storage circuit shown in FIG. 図7(a)乃至(d)は、NANDセルに対する書き込み順序を示す図。 FIGS. 7 (a) to (d) are diagrams showing the order of writing to the NAND cell. メモリセルの書き込み順序を示す図。 It shows the sequence of writing the memory cell. メモリセル、フラグセル、ダミーセルを含む書き込み順序を示す図。 It shows a write order comprising memory cells, the flag cells, a dummy cell. 第1ページのプログラム動作を示すフローチャート。 Flow chart illustrating a program operation for the first page. 第2ページのプログラム動作を示すフローチャート。 Flow chart illustrating a program operation of the second page. 図12(a)(b)(c)は、フラグセルの閾値電圧の変化を示す図。 Figure 12 (a) (b) (c) is a diagram showing variation in the threshold voltage of the flag cell. 図13(a)(b)(c)は、ダミーセルの閾値電圧の変化を示す図。 Figure 13 (a) (b) (c) is a diagram showing variation in the threshold voltage of the dummy cell. 第2ページの読み出し動作を示すフローチャート。 Flowchart showing a read operation of the second page. 第1ページの読み出し動作を示すフローチャート。 Flow chart illustrating a read operation for the first page. 第1ページの読み出し動作の他の例を示すフローチャート。 Flow chart showing another example of the operation of reading the first page. 第2ページのリード動作の第1の変形例及び第2の変形例を示すフローチャート。 Flowchart showing a first modification and a second modification of the read operation of the second page. 本実施形態の第3の変形例を示す図。 It shows a third modification of the present embodiment.

前述したように、フラグセルに隣接してダミーセルが配置されている。 As described above, the dummy cell is located adjacent to the flag cell. しかし、このダミーセルは書き込まれないため、ダミーセルと同時に選択され、ダミーセルに隣接するメモリの閾値電圧が他のセルに比べて低くなる。 However, because this dummy cell is not written, dummy cells and are simultaneously selected, the threshold voltage of the memory adjacent to the dummy cell is lower than the other cells. 特に、ダミーセルに隣接するフラグセルの閾値電圧が他のフラグセルに比べて低くなり、このフラグセルを用いた第2ページの書き込みが行われたかどうかの判別精度が低下していた。 In particular, the threshold voltage of the flag cell adjacent to the dummy cell is lower than other flag cell, whether discrimination accuracy write the second page using the flag cell is performed is lowered.

そこで、本実施形態は、フラグセルに隣接するダミーセルにもデータを書き込むことにより、このダミーセルに隣接するフラグセルの閾値電圧の低下を防止し、第2ページの書き込みが行われたかどうかの判別精度を向上させようとするものである。 Therefore, in this embodiment, by writing data to a dummy cell adjacent to the flag cell, to prevent a reduction in the threshold voltage of the flag cell adjacent to the dummy cell, improve whether the discrimination accuracy writing of the second page is performed it is an attempt to.

以下、実施の形態について、図面を参照して説明する。 Hereinafter, embodiments will be described with reference to the accompanying drawings.

(第1の実施形態) (First Embodiment)
図1は、不揮発性半導体記憶装置の概略構成を示すものであり、例えば4値(2ビット)を記憶するNANDフラッシュメモリの構成を示している。 Figure 1 shows a schematic configuration of a nonvolatile semiconductor memory device, shows the configuration of a NAND flash memory which stores for example four values ​​(two bits).

メモリセルアレイ1は複数のビット線と複数のワード線と共通ソース線を含み、例えばEEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。 Memory cell array 1 includes a common source line and a plurality of bit lines and a plurality of word lines, for example, electrically rewritable memory cells composed of EEPROM cells are arranged in a matrix. このメモリセルアレイ1には、ビット線を制御するためのビット制御回路2とワード線制御回路6が接続されている。 This memory cell array 1, bit control circuit 2 and the word line control circuit 6 for controlling the bit lines are connected.

ビット線制御回路2は、後述するように複数のデータ記憶回路、フラグセル用のデータ記憶回路、及びダミーセル用のデータ記憶回路を含んでいる。 The bit line control circuit 2 includes a plurality of data storage circuits as described later, and includes data storage circuit for the flag cell, and the data storage circuit for the dummy cell. このビット線制御回路2は、ビット線を介してメモリセルアレイ1中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ1中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ1中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。 The bit line control circuit 2 reads data of memory cells in the memory cell array 1 via a bit line, detects the state of a memory cell in the memory cell array 1 via a bit line, via the bit line by applying a write control voltage to the memory cell in the memory cell array 1 performs writing into the memory cell.

ビット線制御回路2は、カラムデコーダ3、データ入出力バッファ4に接続されている。 The bit line control circuit 2, column decoder 3 is connected to the data output buffer 4. ビット線制御回路2内のデータ記憶回路はカラムデコーダ3によって選択される。 Data storage circuit in the bit line control circuit 2 is selected by the column decoder 3. データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ4を介してデータ入出力端子5からメモリコントローラMCNなどへ出力される。 Data in the memory cell read to the data storage circuit through the data input buffer 4 is outputted from the data input terminal 5 to such a memory controller MCN.

また、メモリコントローラMCNからデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によって選択されたデータ記憶回路に入力される。 The write data input to the data input-output terminal 5 from the memory controller MCN via the data output buffer 4 is input to the data storage circuit selected by the column decoder 3.

ワード線制御回路6は、メモリセルアレイ1に接続されている。 Word line control circuit 6 is connected to the memory cell array 1. このワード線制御回路6は、メモリセルアレイ1中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。 The word line control circuit 6 selects a word line in the memory cell array 1, reads the selected word line, and applies a voltage necessary for writing or erasing.

メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6は、制御信号及び制御電圧発生回路7に接続され、この制御信号及び制御電圧発生回路7によって制御される。 Memory cell array 1, bit line control circuit 2, column decoder 3, the data output buffer 4 and the word line control circuit 6, is connected to the control signal and control voltage generating circuit 7, by the control signal and control voltage generating circuit 7 It is controlled. 制御信号及び制御電圧発生回路7は、制御信号入力端子8に接続され、外部から制御信号入力端子8を介して入力される制御信号によって制御される。 Control signal and control voltage generating circuit 7, a control signal is connected to the input terminal 8, is controlled by a control signal inputted via the control signal input terminal 8 from the outside.

前記ビット線制御回路2、カラムデコーダ3、ワード線制御回路6、制御信号及び制御電圧発生回路7は書き込み回路、及び読み出し回路を構成している。 The bit line control circuit 2, column decoder 3, word line control circuit 6, the control signal and control voltage generating circuit 7 constitute a write circuit and a read circuit.

図2は、図1に示すメモリセルアレイ1及びビット線制御回路2の構成例を示している。 Figure 2 shows a configuration example of the memory cell array 1 and bit line control circuit 2 shown in FIG. メモリセルアレイ1には複数のNANDユニットが配置されている。 The memory cell array 1 are arranged a plurality of NAND units. 1つのNANDユニットは、直列接続された例えば32個のEEPROMからなるメモリセルMCと、選択ゲートS1、S2とにより構成されている。 One NAND unit is composed of memory cells MC consisting of series-connected for example 32 EEPROM, and select gates S1, S2. 第1の選択ゲートS1はビット線BL0eに接続され、第2の選択ゲートS2はソース線SRCに接続されている。 The first selection gate S1 is connected to a bit line BL0e, the second selection gate S2 is connected to a source line SRC. 各ロウに配置されたメモリセルの制御ゲートはワード線WL0〜WL31に共通接続されている。 The control gates of the memory cells arranged in each row are connected to word lines WL0 to WL31. また、第1の選択ゲートS1はセレクト線SGDに共通接続され、第2の選択ゲートS2はセレクト線SGSに共通接続されている。 The first selection gates S1 are commonly connected to select line SGD, the second selection gates S2 are commonly connected to select line SGS.

メモリセルアレイ1は、破線で示すように、複数のブロックを含んでいる。 The memory cell array 1, as shown by a broken line, includes a plurality of blocks. 各ブロックは、複数のNANDユニットにより構成され、このブロック単位でデータが消去される。 Each block is composed of a plurality of NAND units, data in this block is erased.

また、各ワード線は、複数のメモリセルと、フラグを記憶するための複数のフラグセルFC、及び複数のダミーフラグセル(以下、ダミーセルと称す)に接続されている。 Further, each word line, a plurality of memory cells, a plurality of cell FC for storing flag, and a plurality of dummy flag cell (hereinafter, referred to as dummy cells) are connected to.

また、ビット線の1つ置きに配置され、1つのワード線に接続された複数のメモリセルと、フラグセルFC、及びダミーセルDC(破線で囲まれた範囲のメモリセル)は、1セクタを構成する。 Further, it disposed in every other bit line, one of a plurality of memory cells connected to the word line, the flag cell FC, and the dummy cell DC (range of memory cells surrounded by the broken line) constitute one sector . このセクタ毎にデータが書き込まれ、読み出される。 Data every the sector is written and read. 1セクタには例えば2ページ分のデータが記憶される。 The one sector for example two pages of data are stored. しかし、2ページに限定されるものではなく、3ページ以上のデータを記憶することも可能である。 However, the invention is not limited to two pages, it is also possible to store the data of more than 3 pages.

また、フラグセルFC、及びダミーセルDCの数は図2に示す数に限定されるものではなく、後述するように、フラグセルFC、及びダミーセルDCは、それぞれ3個以上により構成してもよい。 Further, the number of flag cells FC, and the dummy cell DC is not intended to be limited to the number shown in FIG. 2, as described later, the flag cell FC, and dummy cell DC, each of which may be constituted by three or more. この場合、1セクタは複数のフラグセルFCと複数のダミーセルDCを含んでもよい。 In this case, one sector may comprise a plurality of cell FC and a plurality of dummy cells DC.

1つのセクタに複数のフラグセルFCが含まれる場合、後述するように、複数のフラグセルFCに記憶されたデータの多数決により、フラグセルに記憶されたデータが決定される。 If there is more than one cell FC to one sector, as described later, a plurality of flag cells FC data stored majority, data stored in the flag cell is determined. 或いは、規定値以上の数のフラグセルにデータが書き込まれる場合、フラグセルにデータが書き込まれているものと判別してもよい。 Alternatively, if the data is written to the flag cell number of more than a specified value, it may be determined that the data is being written to the flag cell.

ビット線制御回路2は複数のデータ記憶回路10、フラグセル用のデータ記憶回路10a、及びダミーセル用のデータ記憶回路10bを有している。 The bit line control circuit 2 includes a plurality of data storage circuits 10, the data storage circuit 10a for flag cells, and the data storage circuit 10b of the dummy cell. 各データ記憶回路10、フラグセル用のデータ記憶回路10a、及びダミーセル用のデータ記憶回路10bは、一対のビット線(BL0e、BL0o)、(BL1e、BL1o)…(BLne、BLno)、8BLF0e、BLF0o)、及び(BLD0e、BLD0o)にそれぞれ接続されている。 Each data storage circuit 10, the data storage circuit 10a for the flag cell, and a data storage circuit 10b for dummy cells, a pair of bit lines (BL0e, BL0o), (BL1e, BL1o) ... (BLne, BLno), 8BLF0e, BLF0o) and (BLD0e, BLD0o) are connected to. これら一対のビット線は、選択されたセクタ毎にデータ記憶回路10、10a、10bに接続される。 The pair of bit lines are connected to each selected sector data storage circuit 10, 10a, to 10b. すなわち、偶数番目のビット線BL0e、BL1e、…BLne、BLFD0e、BLFD1eと、奇数番目のビット線BL0o、BL1o、…BLno、BLFD0o、BLFD1oが、選択的にデータ記憶回路10、10a、10bに接続される。 That is, the even-numbered bit lines BL0e, BL1e, ... BLne, BLFD0e, and BLFD1e, odd-numbered bit line BL0o, BL1o, ... BLno, BLFD0o, BLFD1o may be selectively connected data storage circuit 10, 10a, and 10b that.

具体的には、複数のデータ記憶回路10、10a、10bは、リード動作、プログラムベリファイ動作及びプログラム動作時に、メモリコントローラMCNより指定されたアドレス信号(YA0、YA1…YAn、YAFD0、YAFD1)に応じて、データ記憶回路10、10a、10bに接続されている2本のビット線(BLne、BLno)のうち一方を選択する。 Specifically, a plurality of data storage circuits 10, 10a, 10b is a read operation, when the program verify and program operations, according to the memory controller MCN than the specified address signal (YA0, YA1 ... YAn, YAFD0, YAFD1) Te, the data storage circuit 10, 10a, 2 bit lines are connected to 10b (BLne, BLno) selects one of the. さらに、外部アドレスに応じて、1本のワード線が選択され、1セクタ(2ページ分)が選択される。 Furthermore, in accordance with an external address, one word line is selected, one sector (2 pages) is selected. この2ページの切り替えはアドレスによって行われる。 The switching of the two pages is performed by the address.

尚、前述した消去動作は、データ記憶回路10、フラグセル用の用データ記憶回路10a、ダミーセル用のデータ記憶回路10bに接続されている2本のビット線について同時に行なわれる。 Incidentally, the erase operation described above, the data storage circuit 10, use the data storage circuit 10a for the flag cell, simultaneously performed on the two bit lines connected to the data storage circuit 10b of the dummy cell.

図3は、図1に示すメモリセルアレイ1及びビット線制御回路2の別の構成例を示している。 Figure 3 shows another configuration example of the memory cell array 1 and bit line control circuit 2 shown in FIG. 図2に示す例の場合、1つのワード線に接続された半数のメモリセルMC、フラグセルFC、及びダミーセルDCが1つのセクタを構成していた。 In the example shown in FIG. 2, one word line connected to a half of the memory cell MC, and the flag cells FC, and the dummy cell DC is constitute one sector.

これに対して、図3に示す例の場合、1つのワード線に接続された全てのメモリセルMC、フラグセルFC、及びダミーセルDCが1つのセクタを構成する。 In contrast, in the example shown in FIG. 3, all the memory cells MC connected to one word line, the flag cell FC, and the dummy cell DC constitute one sector. このため、各ビット線にデータ記憶回路10、10a、10bがそれぞれ接続されている。 Therefore, the data storage circuit 10, 10a, 10b are connected to each bit line. これらデータ記憶回路10、10a、10bは、外部より指定されたアドレス信号(YA0、YA1…YAn、YAD0、YAF0、YAF1、YAD1)に応じて選択される。 These data storage circuits 10, 10a, 10b is selected according to an address signal externally specified (YA0, YA1 ... YAn, YAD0, YAF0, YAF1, YAD1).

図4(a)(b)はメモリセル及び選択トランジスタの断面図を示している。 Figure 4 (a) (b) is a cross-sectional view of a memory cell and a select transistor. 図4(a)はメモリセルを示している。 Figure 4 (a) shows a memory cell. 基板41にはメモリセルのソース、ドレインとしてのn型拡散層42が形成されている。 The source of the memory cell, n-type diffusion layer 42 serving as a drain is formed on the substrate 41. 基板41の上にはゲート絶縁膜43を介して電荷蓄積層(FG)44が形成され、この電荷蓄積層44の上には絶縁膜45を介して制御ゲート(CG)46が形成されている。 On the substrate 41 is a charge storage layer (FG) 44 via a gate insulating film 43 is formed, it is formed a control gate (CG) 46 through an insulating film 45 is formed on the charge storage layer 44 . 図4(b)は選択ゲートを示している。 FIG. 4 (b) shows a selection gate. 基板41にはソース、ドレインとしてのn型拡散層47が形成されている。 The substrate 41 source, n-type diffusion layer 47 serving as a drain is formed. 基板41の上にはゲート絶縁膜48を介して制御ゲート49が形成されている。 On the substrate 41 is a control gate 49 is formed via a gate insulating film 48.

図5は、メモリセルアレイの1つのNANDセルの断面を示している。 Figure 5 shows a cross section of one NAND cell in the memory cell array. この例において、1つのNANDセルは、図4(a)に示す構成の16個のメモリセルMCが直列接続されて構成されている。 In this example, one NAND cell includes 16 memory cells MC of the construction shown in FIGS. 4 (a) is constituted by connecting in series. NANDセルのドレイン側、ソース側には、図4(b)に示す構成の第1の選択ゲートS1及び第2の選択ゲートS2が設けられている。 The drain side of the NAND cell, the source side, a first selection gate S1 and the second selection gate S2 of the configuration shown in FIG. 4 (b) are provided.

図6は、図3に示すデータ記憶回路10の一例を示す回路図である。 Figure 6 is a circuit diagram showing an example of the data storage circuit 10 shown in FIG. フラグセル用データ記憶回路10a、ダミーセル用データ記憶回路10bもデータ記憶回路10と同様の構成とされている。 Flag cell data storage circuit 10a, and is configured similarly to the dummy cell data storage circuit 10b also data storage circuit 10.

このデータ記憶回路10は、プライマリデータキャッシュ(PDC)、セコンダリデータキャッシュ(SDC)、ダイナミックデータキャッシュ(DDC)、テンポラリデータキャッシュ(TDC)を有している。 The data storage circuit 10, a primary data cache (PDC), a secondary data cache (SDC), dynamic data cache (DDC), and a temporary data cache (TDC). SDC、PDC、DDCは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。 SDC, PDC, DDC hold input data in a write operation, hold the read data in a read operation, temporarily hold data in a verify operation, it is used in the operation of the internal data in storing multivalued data. TDCは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。 TDC amplifies data of the bit lines when data is read in, as well as temporarily held and used in the operation of the internal data in storing multivalued data.

SDCは、ラッチ回路を構成するクロックドインバータ回路61a、61b、及びトランジスタ61c、61dにより構成されている。 SDC is composed of clocked inverter circuits 61a constituting the latch circuit, 61b, and transistors 61c, and is made of 61d. トランジスタ61cはクロックドインバータ回路61aの入力端と、クロックドインバータ回路61bの入力端の間に接続されている。 The transistor 61c is connected to the input terminal of the clocked inverter circuits 61a, between the input terminal of the clocked inverter circuit 61b. このトランジスタ61cのゲートには信号EQ2が供給されている。 Signal EQ2 is supplied to the gate of the transistor 61c. トランジスタ61dはクロックドインバータ回路61bの出力端と接地間に接続されている。 The transistor 61d is connected between ground and the output terminal of the clocked inverter circuit 61b. このトランジスタ61dのゲートには信号PRSTが供給されている。 Signal PRST is supplied to the gate of the transistor 61d. SDCのノードN2aは、カラム選択トランジスタ61eを介して入出力データ線IOに接続され、ノードN2bは、カラム選択トランジスタ61fを介して入出力データ線IOnに接続される。 Node N2a of the SDC is connected to the input-output data line IO via a column select transistor 61e, a node N2b are connected to the input-output data line IOn via a column select transistor 61f. これらトランジスタ61e、61fのゲートにはカラム選択信号CSLiが供給されている。 These transistors 61e, the column selection signal CSLi is supplied to the gate of 61f. SDCのノードN2aは、トランジスタ61g、61hを介してPDCのノードN1aに接続されている。 Node N2a of the SDC, the transistor 61 g, are connected to a node N1a of the PDC via 61h. トランジスタ61gのゲートには信号BLC2が供給され、トランジスタ61hのゲートには信号BLC1が供給されている。 The gate of the transistor 61g is signal BLC2 is supplied to the gate of the transistor 61h signal BLC1 is supplied.

PDCは、クロックドインバータ回路61i、61j及びトランジスタ61kにより構成されている。 PDC is composed of clocked inverter circuits 61i, is constituted by 61j and a transistor 61k. トランジスタ61kは、クロックドインバータ回路61iの入力端とクロックドインバータ回路61jの入力端の相互間に接続されている。 The transistor 61k is connected between each other of the input terminals and the input terminal of the clocked inverter circuit 61j of the clocked inverter circuit 61i. このトランジスタ61kのゲートには信号EQ1が供給されている。 Signal EQ1 is supplied to gate of the transistor 61k. PDCのノードN1bはトランジスタ61lのゲートに接続されている。 PDC nodes N1b is connected to the gate of the transistor 61l. このトランジスタ61lの電流通路の一端はトランジスタ61mを介して接地されている。 One end of the current path of the transistor 61l is grounded via a transistor 61m. このトランジスタ61mのゲートには信号CHK1が供給されている。 Signal CHK1 is supplied to gate of the transistor 61m. また、トランジスタ61lの電流通路の他端はトランスファーゲートを構成するトランジスタ61n、61oの電流通路の一端に接続されている。 The other end of the current path of the transistor 61l transistor 61n constituting a transfer gate is connected to one end of the current path of 61o. このトランジスタ61nのゲートには信号CHK2nが供給されている。 Signal CHK2n is supplied gate of the transistor 61n. また、トランジスタ61oのゲートは前記クロックドインバータ回路61aの出力端に接続されている。 The gate of the transistor 61o is connected to the output terminal of the clocked inverter circuit 61a. トランジスタ61n、61oの電流通路の他端には、配線COMiが接続されている。 Transistors 61n, to the other end of the current path of 61o, wiring COMi are connected. この配線COMiは全データ記憶回路10に共通の配線であり、全データ記憶回路10のベリファイが完了した場合、配線COMiの電位はハイレベルとなる。 The wiring COMi is a common wiring to all the data storage circuits 10, if the verification of all the data storage circuits 10 have been completed, the potential of the wiring COMi goes high. すなわち、後述するように、ベリファイが完了すると、PDCのノードN1bがローレベルとなる。 Specifically, as described later, if the verification is completed, PDC node N1b goes low. この状態において、信号CHK1、CHK2nをハイレベルとすると、ベリファイが完了している場合、配線COMiの電位はハイレベルとなる。 In this state, when the signals CHK1, CHK2n a high level, if the verification has been completed, the potential of the wiring COMi goes high.

さらに、前記TDCは、例えばMOSキャパシタ61pにより構成されている。 Further, the TDC is configured for example, a MOS capacitor 61p. このキャパシタ61pは、前記トランジスタ61g、61hの接続ノードN3と接地間に接続されている。 The capacitor 61p, the transistor 61 g, is connected between ground and a connection node N3 of 61h. また、接続ノードN3には、トランジスタ61qを介してDDCが接続されている。 Further, the connection node N3, DDC is connected via the transistor 61q. トランジスタ61qのゲートには、信号REGが供給されている。 The gate of the transistor 61q signal REG is supplied.

DDCは、トランジスタ61r、61sにより構成されている。 DDC includes transistors 61r, is constituted by 61s. トランジスタ61rの電流通路の一端には信号VREGが供給され、他端は前記トランジスタ61qの電流通路に接続されている。 The end of the current path of the transistor 61r is the signal VREG is supplied, the other end is connected to the current path of the transistor 61q. このトランジスタ61rのゲートはトランジスタ61sを介して前記PDCのノードN1aに接続されている。 The gate of the transistor 61r is connected to the node N1a of the PDC via the transistor 61s. このトランジスタ61sのゲートには信号DTGが供給されている。 A signal DTG is supplied to the gate of the transistor 61s.

さらに、前記接続ノードN3にはトランジスタ61t、61uの電流通路の一端が接続されている。 Further, the transistor 61t, one end of the current path of 61u is connected to the connection node N3. トランジスタ61uの電流通路の他端には信号VPREが供給され、ゲートにはBLPREが供給されている。 To the other end of the current path of the transistor 61u is signal VPRE is supplied, and BLPRE is supplied to the gate. 前記トランジスタ61tのゲートには信号BLCLAMPが供給されている。 Wherein the gate of the transistor 61t signal BLCLAMP is supplied. このトランジスタ61tの電流通路の他端はトランジスタ61vを介してビット線BLoの一端に接続され、トランジスタ61wを介してビット線BLeの一端に接続されている。 The other end of the current path of the transistor 61t is connected via a transistor 61v to one end of bit line BLo, which is connected to one end of the bit line BLe via a transistor 61w. ビット線BLoの他端はトランジスタ61xの電流通路の一端に接続されている。 The other end of the bit line BLo is connected to one end of the current path of a transistor 61x. このトランジスタ61xのゲートには信号BIASoが供給されている。 Signal BIASo is supplied to the gate of the transistor 61x. ビット線BLeの他端はトランジスタ61yの電流通路の一端に接続されている。 The other end of the bit line BLe is connected to one end of the current path of a transistor 61y. このトランジスタ61yのゲートには信号BIASeが供給されている。 Signal BIASe is supplied gate of the transistor 61y. これらトランジスタ61x、61yの電流通路の他端には、信号BLCRLが供給されている。 These transistors 61x, the other end of the current path of 61y, signal BLCRL is supplied. トランジスタ61x、61yは、信号BIASo、BIASeに応じてトランジスタ61v、61wと相補的にオンとされ、非選択のビット線に信号BLCRLの電位を供給する。 Transistors 61x, 61y are signal BIASo, transistor 61v according to BIASe, it is turned on complementarily to the 61w, supplying the potential of the signal BLCRL to the unselected bit lines.

上記各信号及び電圧は、図1に示す制御信号及び制御電圧発生回路7により生成され、この制御信号及び制御電圧発生回路7の制御に基づき、以下の動作が制御される。 Above signals and voltages are generated by the control signal and control voltage generating circuit 7 shown in FIG. 1, under the control of the control signal and control voltage generating circuit 7, the following operation is controlled.

また、図3に示すデータ記憶回路10は、図6に示す構成と同様であり、ビット線との接続のみが相違している。 The data storage circuit 10 shown in FIG. 3 is the same as that shown in FIG. 6, only the connection between the bit lines is different. すなわち、図6に示すように、トランジスタ61tの他端部には、例えばトランジスタ61vのみが接続され、このトランジスタ61vを介してビット線BLが接続される。 That is, as shown in FIG. 6, the other end of the transistor 61t is, for example only the transistor 61v is connected, the bit line BL is connected via the transistor 61v.

本メモリは、多値メモリであり、1セルに2ビットのデータを記憶することができる。 This memory is a multilevel memory, it can store two bits of data in one cell. 2ビットの切り替えはアドレス(第1ページ、第2ページ)によって行なう。 Switching of 2 bits is performed by an address (a first page, second page). 1セルに2ビットを記憶する場合、2ページであるが、1セルに3ビットを記憶する場合、アドレス(第1ページ、第2ページ、第3ページ)によって切り換える。 When storing two bits in one cell, but two pages, when storing 3 bits in one cell, switched by the address (a first page, second page, third page). さらに、1セルに4ビットを記憶する場合は、アドレス(第1ページ、第2ページ、第3ページ、第4ページ)によって切り換える。 Furthermore, when storing 4 bits per cell, it switches the address (a first page, second page, third page, fourth page).

(動作説明) (Operation)
上記構成において、動作について説明する。 In the above structure, the operation will be described.

図7は、メモリセルのデータとメモリセルの閾値電圧の関係を示している。 Figure 7 shows the relationship between the threshold voltage of the data and the memory cells of the memory cell. 消去動作を行なうとメモリセルのデータは、図7(a)に示すようにデータ“0”となる。 Data of performing the memory cell erase operation, the data "0" as shown in Figure 7 (a). この状態において、第1ページの書き込みを行なうと、メモリセルのデータはデータ“0”とデータ“1”になる。 In this state, when the writing of the first page, the data of the memory cell becomes data "1" and data "0". すなわち、書き込みデータが“1”である場合、メモリセルの閾値電圧は変化されず、メモリセルはデータ“0”のままである。 That is, if the write data is "1", the threshold voltage of the memory cell is not changed, the memory cell is to remain data "0". また、書き込みデータが“0”である場合、メモリセルの閾値電圧が上昇され、メモリセルはデータ“1”となる。 Further, when the write data is "0", the threshold voltage of the memory cell is raised, the memory cell is data "1". 図7(a)において、“LMV”は、第1ページの書き込みのベリファイレベルである。 In FIG. 7 (a), "LMV" is the verify level of the writing of the first page.

この後、第2ページの書き込み前に隣接セルにデータが書き込まれる。 Thereafter, data is written to the adjacent cell before writing the second page. すると、図7(b)に示すように、隣接セルの書き込みの影響により、メモリセルの閾値電圧が上昇し、閾値電圧分布が広がる。 Then, as shown in FIG. 7 (b), due to the influence of the writing of the neighbor cell, the threshold voltage of the memory cell rises, the threshold voltage distribution widens. 図7(b)において、“LMR”は、第1ページのデータを読み出すための読み出しレベルである。 In FIG. 7 (b), "LMR" is a read level for reading data of the first page.

この後、第2ページのデータが書き込まれると、メモリセルのデータは、図7(c)に示すように、本来の閾値電圧を有するデータ“0”〜“3”となる。 Thereafter, the data of the second page is written, the data of the memory cell, as shown in FIG. 7 (c), the data "0" to "3" with original threshold voltage. すなわち、第1ページの書き込みにおいて、メモリセルがデータ“0”であり、書き込みデータが“1”である場合、メモリセルはデータ“0”のままであり、書き込みデータが“0”である場合、閾値電圧が上昇され、メモリセルはデータ“2”となる。 That is, in the first page write operation, a memory cell data "0", when the write data is "1", the memory cell remains at the data "0", when the write data is "0" , the threshold voltage is raised, the memory cell becomes data "2".

また、第1ページの書き込みにおいて、メモリセルがデータ“1”であり、書き込みデータが“0”である場合、メモリセルはデータ“3”となり、書き込みデータが“1”である場合、閾値電圧が上昇され、メモリセルはデータ“4”となる。 Further, in the first page write operation, a memory cell is data "1", when the write data is "0", if the memory cell is the data "3", and the write data is "1", the threshold voltage There are increased, the memory cell is data "4".

図7(c)において、“AV”“BV”“CV”は、それぞれ第2ページの書き込みのベリファイレベルであり、“AR”“BR”“CR”は、それぞれ第2ページのデータを読み出すための読み出しレベルである。 In FIG. 7 (c), "AV" "BV" "CV" are each verify level of the writing of the second page, "AR" "BR" "CR" is to read each data of the second page which is the reading level.

この後、隣接セルの書き込みが行われると、図7(d)に示すように、メモリセルの閾値電圧が若干上昇し、閾値電圧分布が広がる。 Thereafter, the writing of the adjacent cell is performed, as shown in FIG. 7 (d), the threshold voltage of the memory cell is increased slightly, the threshold voltage distribution widens.

本実施形態において、メモリセルのデータは閾値電圧の低いほうから高い方へと、定義されている。 In the present embodiment, the data of the memory cell to the higher from the lower of the threshold voltage, are defined.

図8は、NANDユニットに対する書き込み順序を示している。 Figure 8 shows a write order to the NAND unit. ブロック内において、ソース線に近いメモリセルからページごとに書き込み動作が行なわれる。 In the block, the write operation for each page from the memory cell closer to the source line is carried out. 図8は、説明の便宜上、ワード線を4本としている。 Figure 8, for convenience of explanation, the four word lines.

第1番目の書き込みは、ワード線WL0に接続されたメモリセルの第1ページに1ビットのデータが書き込まれる。 1st write, 1-bit data to the first page of memory cells connected to the word line WL0 is written.

第2番目の書き込みは、ワード線WL0と隣接するワード線WL1に接続されたメモリセルの第1ページに1ビットのデータが書き込まれる。 The second write, 1-bit data to the first page of memory cells connected to the word line WL1 and the adjacent word line WL0 is written.

第3番目の書き込みは、ワード線WL0に接続されたメモリセルの第2ページに1ビットのデータが書きこまれる。 Third writing, 1-bit data to the second page of memory cells connected to the word line WL0 is written.

第4番目の書き込みは、ワード線WL1と隣接するワード線WL2に接続されたメモリセルの第1ページに1ビットのデータが書き込まれる。 Fourth write, 1-bit data to the first page of memory cells connected to the word line WL2 and the adjacent word line WL1 is written.

第5番目の書き込みは、ワード線WL1に接続されたメモリセルの第2ページに1ビットのデータが書きこまれる。 Fifth write, 1-bit data to the second page of memory cells connected to the word line WL1 is written.

第6番目の書き込みは、ワード線WL2と隣接するワード線WL3に接続されたメモリセルの第1ページに1ビットのデータが書き込まれる。 Sixth write, 1-bit data to the first page of memory cells connected to the word line WL3 and the adjacent word line WL2 is written.

第7番目の書き込みは、ワード線WL2に接続されたメモリセルの第2ページに1ビットのデータが書きこまれる。 Seventh write, 1-bit data to the second page of memory cells connected to the word line WL2 is written.

以下、同様にして、順次メモリセルにデータが書き込まれる。 In the same manner, data is sequentially written in the memory cell.

図9は、メモリセルMC、及びフラグセルFC、ダミーセルDCを含めた書き込み順序を示している。 Figure 9 shows a memory cell MC, and and flag cell FC, a write order, including dummy cells DC. この書き込み順序は、基本的に図8と同様である。 The writing sequence is basically the same as FIG.

フラグセルFCは、メモリセルMCと同時に選択され、第2ページのデータが書き込まれているかどうかを示す機能を有している。 Cell FC is at the same time as the memory cell MC is selected, the data of the second page has a function that determines whether the written. フラグセルFCは、後述するように、第2ページの書き込み時にデータが書き込まれる。 Cell FC, as described later, data is written during the writing of the second page.

さらに、本実施形態は、フラグセルFCと同時に選択されるダミーセルDCにもデータが書き込まれる。 Further, this embodiment, data is written in the dummy cell DC to be selected at the same time the flag cells FC. ダミーセルDCは、フラグセルと同様に、第2ページの書き込み時に書き込まれる。 Dummy cell DC, like flag cell is written when writing the second page.

(プログラム及びプログラムベリファイ) (Program and program verify)
(第1ページプログラム) (The first page program)
図10は、第1ページのプログラム動作を示している。 Figure 10 illustrates a program operation for the first page. 第1ページのプログラム動作は、先ずアドレスを指定し、例えば図2に示す2ページ(1セクタ)が選択される。 Program operation for the first page, first specify the address, two pages shown in FIG. 2 (1 sector) is selected, for example. 本メモリは、この2ページのうち、第1ページ、第2ページの順でしか、プログラム動作できない。 This memory, out of the 2 page, the first page, only in the order of the second page, not the program operation. したがって、先ずアドレスに応じて、第1ページが選択される。 Therefore, first, in accordance with the address, the first page is selected.

次に、書き込みデータが外部より入力され、全てのデータ記憶回路10内のSDC(図6に示す)に記憶される(ST1)。 Then, the write data is input from the outside is stored in all the SDC data storage circuit 10 (shown in FIG. 6) (ST1).

書き込みコマンドが入力されると、全てのデータ記憶回路10内のSDCのデータがPDCに転送される(ST2)。 When a write command is input, the data of the SDC in all the data storage circuit 10 is transferred to the PDC (ST2). すなわち、信号BLC1,BLC2が所定の電圧、例えばVdd+Vth(Vdd:電源電圧(例えば3V又は1.8V、しかし、この電圧に限定されるものではない)、Vth:NチャネルMOSトランジスタの閾値電圧)とされ、トランジスタ61h、61gがオンとされる。 That is, the signal BLC1, BLC2 predetermined voltage, for example Vdd + Vth (Vdd: power supply voltage (e.g., 3V or 1.8V, but is not limited to this voltage), Vth: the threshold voltage of the N-channel MOS transistor) and is, the transistor 61h, 61 g is turned on. すると、ノードN2aのデータがトランジスタ61g、61hを介してPDCに転送される。 Then, data of the node N2a is transferred transistors 61 g, the PDC through 61h. このため、外部よりデータ“1”(書き込みを行なわない)が入力された場合、PDCのノードN1aは、ハイレベルになり、データ“0”(書き込みを行なう)が入力された場合、PDCのノードN1aは、ローレベルとなる。 Therefore, if the input from the data "1" (not written) is externally node N1a of the PDC goes high level, when data "0" (writing) is input, the node of the PDC N1a becomes a low level. 以後、PDCのデータはノードN1aの電位、SDCのデータはノードN2aの電位とする。 Thereafter, the potential of the PDC data node N1a, SDC data at the potential of the node N2a.

第1ページのプログラムにおいて、フラグセルFC、及びダミーセルDCにはデータが書き込まれない。 In the first page program, the flag cells FC, and data is not written in the dummy cell DC. このため、フラグセル用のデータ記憶回路10a、及びダミーセル用のデータ記憶回路10b内のPDCはデータ“1”となる。 Therefore, PDC of the data storage circuit 10a, and the data storage circuit 10b for dummy cell for flag cell becomes data "1".

(プログラム動作)(ST13) (Program operation) (ST13)
図6示す信号BLC1、BLCLAMP、BLSo又はBLSeの電位をVdd+Vthとする。 Figure 6 shows the signal BLC1, BLCLAMP, the potential of BLSo or BLSe to Vdd + Vth. すると、トランジスタ61h、61t、61v又は61wがオンとなり、PDCに保持されたデータがビット線に供給される。 Then, the transistor 61h, 61t, 61v or 61w is turned on, data held in PDC is supplied to the bit line. PDCにデータ“1”(書き込みを行なわない)が記憶されている時、ビット線がVddになり、データ“0”(書き込みを行なう)時、ビット線がVss(接地電位)になる。 When data "1" to the PDC (not written) is stored, the bit line becomes Vdd, data "0" (writing) time, the bit line becomes Vss (ground potential). また、選択されたワード線に接続され、非選択ページの(ビット線が非選択である)セルは書き込みが行なわれてはならない。 Further, connected to the selected word line, the unselected pages (bit line is unselected) cell must not be done writing. このため、これらのセルに接続されているビット線にもデータ“1”と同じようにVddが供給される。 Therefore, Vdd like is fed also the data "1" to the bit line connected to these cells.

ここで、選択されているブロックのセレクト線SGDにVdd、選択ワード線に電位VPGM(20V)、非選択ワード線に電位VPASS(10V)が印加される。 Here, Vdd, potential VPGM to the selected word line (20V), the potential VPASS to the unselected word line (10V) is applied to select line SGD in a selected block. すると、ビット線がVssである場合、セルのチャネルがVss、ワード線がVPGMとなるため、メモリセルが書き込まれる。 Then, when the bit line is Vss, the channel of the cell is Vss, the word lines for the VPGM, the memory cell is written. 一方、ビット線がVddである場合、セルのチャネルがVssではなく、VPGMを上げることにより、カップリングで例えばVPGM/2ぐらいになる。 On the other hand, when the bit line is Vdd, the channel of the cell is not the Vss, by increasing the VPGM, it becomes about coupling, for example VPGM / 2. このため、このセルはプログラムされない。 Thus, the cell is not programmed.

書き込みデータが“0”である時、図7(a)に示すように、メモリセルの閾値電圧が上昇され、メモリセルはデータ“1”に設定される。 When the write data is "0", as shown in FIG. 7 (a), the threshold voltage of the memory cell is raised, the memory cell is set to the data "1". また、書き込みデータが“1”である時、メモリセルの閾値電圧は変化されず、メモリセルはデータ“0”のままである。 Further, when the write data is "1", the threshold voltage of the memory cell is not changed, the memory cell is to remain data "0".

(第1ページベリファイ)(S14) (The first page verify) (S14)
プログラムベリファイ動作において、選択されているワード線には、リード時の電位より少し高い電位が供給される。 In the program verify operation, the word line is selected, it is supplied slightly higher than the potential at the time of reading.

すなわち、図7(a)に示すように、第1ページのベリファイ動作において、ベリファイ電圧“LMV”(図1(c)に示す)が選択されたワード線に供給される。 That is, as shown in FIG. 7 (a), in the verify operation for the first page, (shown in FIG. 1 (c)) verify voltage "LMV" is supplied to the selected word line.

この状態において、先ず、選択されているブロック内の非選択ワード線及びセレクト線SGDに読み出し時の電位Vreadが供給され、図6に示すデータ記憶回路10の信号BLPREに例えばVdd+Vth、BLCLAMPに所定の電圧、例えば1V+Vthが供給され、信号VPREがVddとされ、ビット線が1Vにプリチャージされる。 In this state, first, at the time of reading potential Vread is supplied to the unselected word lines and select line SGD in a selected block, the signal BLPRE for example Vdd + Vth in the data storage circuit 10 shown in FIG. 6, a predetermined in BLCLAMP voltage, for example, 1V + Vth is supplied, the signal VPRE is a Vdd, the bit lines are precharged to 1V.

次に、セルのソース側のセレクト線SGSがハイレベルに設定される。 Then, the source side select line SGS of the cell is set to the high level. 閾値電圧が電位“LMV”より高いセルはオフする。 Cell threshold voltage is higher than the potential "LMV" is turned off. このため、ビット線はハイレベルのままである。 Therefore, the bit line remains at the high level. また、閾値電圧が電位“LMV”より低いセルはオンする。 The threshold voltage is lower cell than the potential "LMV" is turned on. このため、ビット線はVssとなる。 Therefore, the bit line becomes Vss. ビット線の放電中にVPRE=Vss、BLPRE=ハイレベルとしてTDCをVssとした後、信号REGをVdd+Vth、VREGをVddとして、トランジスタ61qをオンとし、DDCのデータがTDCに転送される。 After the TDC at Vss while bit lines discharge VPRE = Vss, as BLPRE = high level, the signal REG Vdd + Vth, the VREG as Vdd, the transistor 61q is turned on, data of the DDC is transferred to TDC.

次に、信号DTGをVdd+Vthとしてトランジスタ61sを一旦オンとし、PDCのデータがDDCに転送される。 Then, once turn on the transistor 61s signal DTG as Vdd + Vth, PDC data is transferred to the DDC. 転送されたデータはトランジスタ61rのゲート電位として保持される。 The transferred data is held as the gate potential of the transistor 61r.

この後、信号BLC1が例えばVdd+Vthとされてトランジスタ61hがオンとされ、TDCのデータがPDCに転送される。 Thereafter, the signal BLC1 is e.g. Vdd + Vth transistor 61h is turned on, TDC data is transferred to the PDC.

次に、信号BLPREに所定の電圧、例えばVdd+Vthが供給され、VPRE=Vddとすることにより、TDCのノードN3がVddにプリチャージされる。 Then, a predetermined voltage to the signal BLPRE, for example Vdd + Vth is supplied by the VPRE = Vdd, TDC node N3 is precharged to Vdd. この後、信号BLCLAMPが所定の電圧、例えば0.9V+Vthとされてトランジスタ61tがオンとされる。 Thereafter, the signal BLCLAMP predetermined voltage, for example 0.9V + Vth and is the transistor 61t is turned on. TDCのノードN3は、ビット線がローレベルの場合、ローレベルとなり、ビット線がハイレベルの場合、ハイレベルとなる。 TDC of node N3, when the bit line is at the low level, a low level, when the bit line is high, a high level.

ここで、書き込みを行なう場合、図6のDDCにローレベルが記憶され、書き込みを行なわない場合、DDCにハイレベルが記憶されている。 Here, when writing, the low level stored in DDC in FIG. 6, if not written, the high level is stored in the DDC. このため、信号VREGをVddとし、信号REGをハイレベルにすると、書き込みを行なわない場合のみTDCのノードN3が強制的にハイレベルとなる。 Therefore, when the signal VREG is set as Vdd, when the signal REG to the high level, the TDC of the node N3 only if not written it is forcibly set to the high level. この動作の後、PDCのデータがDDCに転送され、TDCの電位がPDCに転送される。 After this operation, PDC data is transferred to DDC, TDC potential is transferred to the PDC. PDCにハイレベル信号がラッチされる場合は、セルに書き込みを行なわない場合と、セルにデータ“1”を書き込んでおり、セルの閾値電圧がベリファイ電位“LMV”に達した場合だけである。 If a high level signal to the PDC is latched, and if the cell not written, and writing data "1" into the cell, but only if the threshold voltage of the cell reaches the verify potential "LMV". また、PDCにローレベル信号がラッチされる場合は、セルの閾値電圧が“LMV”に達していない場合である。 Further, when the low level signal to the PDC is latched, the threshold voltage of the cell is the case does not reach the "LMV".

PDCがローレベルの場合、再び書き込み動作が行なわれ、全ての又は規定数以上のデータ記憶回路10のデータがハイレベルになるまで、プログラム動作とベリファイ動作が繰り返される(S15−S13)。 If PDC is at the low level, the write operation is performed again, until the data of all or specified number or more data storage circuit 10 becomes high level, the program operation and verify operation are repeated (S15-S13).

(隣接セルプログラム) (Adjacent cell program)
図8、図9に示すように、例えばワード線WL0に接続されたメモリセルの第1ページに1ビットのデータが書き込まれた後、ワード線WL0と隣接するワード線WL1に接続されたメモリセルに第1ページのデータが書き込まれる。 8, as shown in FIG. 9, for example, after the 1-bit data is written to the first page of the memory cells connected to the word line WL0, memory cells connected to the word line WL1 and the adjacent word line WL0 data of the first page is written to. このように、隣接セルの書き込み動作が行なわれると、書き込みデータによっては、隣接セルの浮遊ゲート間容量により、ワード線WL0に接続されたメモリセルの閾値電圧が図7(b)に示すように上昇する。 Thus, the writing operation of the neighboring cell is performed by writing data by floating-gate capacitance of the adjacent cells, the threshold voltages of the memory cells connected to the word line WL0 as shown in FIG. 7 (b) To rise. このため、メモリセルのデータ“0”とデータ“1”の閾値電圧分布が電位の高い方に広がる。 Therefore, the threshold voltage distribution of data "0" and data "1" of the memory cell is spread over a high potential.

この後、ワード線WL0に接続されたメモリセルに第2ページのデータが書き込まれる。 Thereafter, data of the second page is written into the memory cells connected to the word line WL0.

(第2ページプログラム) (The second page program)
図11は、第2ページのプログラム動作を示している。 Figure 11 illustrates a program operation of the second page. 第2ページのプログラム動作も、先ずアドレスに応じて、例えば図2示す2ページが選択される。 Program operation for the second page is also first in accordance with the address, 2 2 page shown is selected, for example.

次に、書き込みデータが外部より入力され、全てのデータ記憶回路内のSDCに記憶される(S21)。 Then, the write data is input from the outside and stored in SDC in all the data storage circuits (S21). 外部よりデータ“1”(書き込みを行なわない)が入力された場合、図6に示すデータ記憶回路10のSDCのノードN2aは、ハイレベルとなり、データ“0”(書き込みを行なう)が入力された場合、SDCのノードN2aは、ローレベルとなる。 When data "1" from the outside (not written) is input, the node N2a of SDC data storage circuit 10 shown in FIG. 6 becomes a high level, the data "0" (writing) is input If the node N2a of the SDC, at the low level.

この後、書き込みコマンドが入力されると、第2ページのプログラムであるため、フラグセルFC、及びダミーセルDCにデータが書き込まれる。 Thereafter, when a write command is input, since a program of the second pages, flag cells FC, and the data in the dummy cell DC is written. このため、フラグセル用のデータ記憶回路10a、及びダミーセル用のデータ記憶回路10b内のSDCに、データ“0”が入力される(S22)。 Therefore, the data storage circuit 10a for flag cells, and the SDC data storage circuit 10b for dummy cell, data "0" is input (S22).

前述したように、フラグセルFC、ダミーセルDCは、信頼性を向上するため、複数のセルにより構成することも可能である。 As described above, the flag cell FC, the dummy cell DC in order to improve reliability, it is also possible to constitute a plurality of cells. この場合、第2ページのプログラムにおいて、これら複数のフラグセルFC、ダミーセルDCに対応するデータ記憶回路10a、10bのSDCにデータ“0”が入力される。 In this case, in the program of the second pages, the plurality of flag cells FC, data storage circuit 10a corresponding to the dummy cell DC, the data "0" in SDC and 10b are input.

第2ページのプログラムでは、図7(c)に示すように、メモリセルのデータが“0”の場合で、外部から入力されるデータが“1”の場合、メモリセルのデータを“0”のままとし、外部から入力されるデータが“0”の場合、メモリセルのデータを“2”に設定する。 In the second page program, as shown in FIG. 7 (c), when the data of the memory cell is "0", if the data input from the outside is "1", the data of the memory cell "0" and it remains set if the data input from the outside is "0", the data of the memory cells to "2".

また、メモリセルのデータが“1”の場合で、外部から入力されるデータが“0”の場合、メモリセルのデータを“3”とし、外部から入力されるデータが“1”の場合、メモリセルのデータを“4”に設定する。 In the case the data of the memory cell is "1", when the data input from the outside is "0", the data of the memory cell is "3", when data input from the outside is "1", the data of the memory cell is set to "4".

(内部データリード) (Internal data read)
先ず、セルへの書き込みの前に、第1ページのメモリセルのデータが“0”か“1”であるかを判断するため、内部リード動作が行なわれる(S23)。 First, before writing to the cell, the data of the memory cells of the first page to determine whether it is "0" or "1", the internal read operation is carried out (S23). 内部データリードは、リード動作と全く同じである。 Internal data read is exactly the same as the read operation. 通常メモリセルのデータが“0”か“1”かの判断時において、選択ワード線には、リード時の電圧“LMR”が供給される。 In the normal data in the memory cell is "0" or "1" Kano decision, the selected word line is supplied with the voltage "LMR" during reading.

先ず、選択されているブロック内の非選択ワード線及びセレクト線SGDに電圧Vreadが印加される。 First, the voltage Vread is applied to unselected word lines and select line SGD in a selected block. これとともに、データ記憶回路10の信号VPREをVddとし、信号BLPRE、BLCLAMPを所定の電圧、例えば1V+Vthとして、ビット線をVddにプリチャージした後、セルのソース側のセレクト線SGSをハイレベルとする。 At the same time, the signal VPRE of the data storage circuit 10 and Vdd, the signal BLPRE, predetermined voltage BLCLAMP, as for example 1V + Vth, after precharging the bit lines to Vdd, the source side select line SGS of the cell to a high level . メモリセルの閾値電圧が電圧“LMR”より高い場合、セルはオフする。 If the threshold voltage of the memory cell is higher than the voltage "LMR", the cell is turned off. このため、ビット線はハイレベルのままである。 Therefore, the bit line remains at the high level. また、メモリセルの閾値電圧が電圧“LMR”より低い場合、セルはオンする。 Further, if the threshold voltage of the memory cell is lower than the voltage "LMR", the cell is turned on. このため、ビット線の電荷は放電され、接地電位Vssとなる。 Therefore, the charge of the bit line is discharged, the ground potential Vss.

次に、データ記憶回路10の信号VPREをVdd、信号BLPREをVdd+Vthとし、TDCのノードN3をVddにプリチャージする。 Next, the signal VPRE of the data storage circuit 10 Vdd, the signal BLPRE and Vdd + Vth, to precharge the TDC of node N3 to Vdd. この後、信号BLCLAMPを0.9V+Vthとする。 Thereafter, the signal BLCLAMP and 0.9V + Vth. TDCのノードN3はビット線がローレベルの場合、ローレベルとなり、ビット線がハイレベルの場合、ハイレベルとなる。 The node N3 of the TDC when the bit line is at the low level, a low level, when the bit line is high, a high level.

この後、TDCの電位がPDCに転送される。 Thereafter, TDC potential is transferred to the PDC. この結果、メモリセルのデータが“1”である場合、PDCにハイレベル信号がラッチされ、メモリセルのデータが“0”である場合、PDCにローレベル信号がラッチされる。 As a result, when the data of the memory cell is "1", a high level signal to the PDC is latched, if the data of the memory cell is "0", a low level signal is latched in the PDC.

(データキャッシュの設定)(S24) (Set of data cache) (S24)
この後、上述したようにして、PDC、DDC、SDCのデータが転送されて操作され、PDC、DDC、SDCにデータが設定される。 Thereafter, as described above, PDC, DDC, data SDC are operated is transferred, PDC, DDC, data is set in the SDC.

メモリセルのデータを“0”にする場合(第1ページの書き込みデータが“1”で、第2ページの書き込みデータが“1”の場合)、PDCはハイレベル、DDCはローレベル、SDCはハイレベルに設定される。 The data of the memory cell (in writing the first page data is "1", when the write data is "1" in the second page) "0" to, PDC is a high level, DDC is a low level, SDC is It is set to a high level.

メモリセルのデータを“2”にする場合(第1ページの書き込みデータが“1”で、第2ページの書き込みデータが“0”の場合)、PDCはローレベル、DDCはハイレベル、SDCはハイレベルに設定される。 If you want to "2" to the data of the memory cell (in writing the first page data is "1", when the second page of the write data is "0"), PDC is low, DDC is a high level, SDC is It is set to a high level.

メモリセルのデータを“3”にする場合(第1ページの書き込みデータが“0”で、第2ページの書き込みデータが“0”の場合)、PDCはローレベル、DDCはハイレベル、SDCはローレベルに設定される。 If you want to "3" data in the memory cell (in writing the first page data is "0", when the second page of the write data is "0"), PDC is low, DDC is a high level, SDC is It is set to a low level.

メモリセルのデータを“4”にする場合(第1ページの書き込みデータが“0”で、第2ページの書き込みデータが“1”の場合)、PDCはローレベル、DDCはローレベル、SDCはローレベルに設定される。 The data of the memory cell (in writing the first page data is "0", when the write data is "1" in the second page) "4" If you, PDC is low, DDC is a low level, SDC is It is set to a low level.

また、フラグセルFCは、メモリセルMCのデータを“2”にするように、ダミーセルDCは、メモリセルMCのデータを“1”にするように、PDC、DDC、SDCのデータが設定される。 Also, cell FC is the data of the memory cell MC to the "2", the dummy cell DC is the data of the memory cells MC to the "1", PDC, DDC, data SDC are set.

(第2ページベリファイ:メモリセルデータ“3”のベリファイ)(S25) (The second page verify: verification of the memory cell data "3") (S25)
データ“3”を書き込むセルは、隣接セルの書き込みにより閾値電圧が上昇している場合もあり、本来のベリファイ電圧“BV”に達しているセルもある。 Cell into which data "3" is also when the threshold voltage by writing adjacent cells is increased, there is also a cell that has reached the original verify voltage "BV". このため、先ず、データ“3”のベリファイを行っても良いが、省略することも可能である。 Therefore, first of all, it may be performed verification of the data "3" but may be omitted. データ“3”のベリファイ動作において、リードの時の電圧“BR”より少し高い電圧“BV”が選択されているワード線に印加される。 In the verify operation of the data "3", is applied to the word line voltage slightly higher than the voltage "BR" when lead "BV" is selected.

次いで、選択されているブロック内の非選択ワード線及びセレクト線SGDに電位Vreadが印加され、図6に示すデータ記憶回路10の信号BLCLAMPが1V+Vthに設定され、信号REGがVdd+Vthとされてビット線がプリチャージされる。 Then, potential Vread is applied to unselected word lines and select line SGD in a selected block, the signal BLCLAMP of the data storage circuit 10 shown in FIG. 6 is set to 1V + Vth, the bit line signal REG is set to Vdd + Vth There are pre-charged.

メモリセルにデータ“0”、“4”を書き込む場合、上述したように、DDCがローレベルに設定されている。 When writing data "0", "4" to the memory cell, as described above, DDC is set to the low level. このため、ビット線はプリチャージされない。 Therefore, the bit lines are not precharged. また、メモリセルにデータ“2”、“3”を書き込む場合、DDCがハイレベルに設定されている。 Further, when writing data into the memory cell "2", "3", DDC is set to the high level. このため、ビット線がプリチャージされる。 Therefore, the bit lines are precharged.

次に、NANDユニットのソース側のセレクト線SGSがハイレベルとされる。 Then, the source side select line SGS of NAND unit is set to the high level. セルの閾値電圧が“BV”より高い場合、セルはオフする。 If the threshold voltage of the cell is higher than "BV", the cell is turned off. このため、ビット線はハイレベルのままである。 Therefore, the bit line remains at the high level. また、セルの閾値電圧が“BV”より低い場合、セルはオンする。 The threshold voltage of the cell is lower than the "BV", the cell is turned on. このため、ビット線はVssとなる。 Therefore, the bit line becomes Vss. ビット線の放電中に、TDCのノードN3が一旦Vssとされる。 During the bit line discharge, TDC node N3 is temporarily set to Vss. この後、信号REGをハイレベルとしてトランジスタ61qをオンさせ、DDCのデータがTDCに転送される。 Thereafter, turn on the transistor 61q signal REG as a high level, the data of the DDC is transferred to TDC.

次に、信号DTGがVdd+Vthとされてトランジスタ61sが一旦オンとされ、PDCのデータがDDCに転送される。 Then, the signal DTG is set to the transistor 61s is once turned on is the Vdd + Vth, PDC data is transferred to the DDC. この後、TDCのデータがPDCに転送される。 Thereafter, TDC data is transferred to the PDC.

次に、信号VPREがVddとされ、信号BLPREがVdd+Vthとされることにより、TDCのノードN3がVddにプリチャージされる。 Next, the signal VPRE is a Vdd, by the signal BLPRE is set to Vdd + Vth, TDC node N3 is precharged to Vdd. この後、信号BLCLAMPが0.9V+Vthとされてトランジスタ61tがオンとされる。 Thereafter, the signal BLCLAMP is a 0.9V + Vth transistor 61t is turned on. このため、TDCのノードN3はビット線がローレベルの場合、ローレベルとなり、ビット線がハイレベルの場合、ハイレベルとなる。 Therefore, TDC the node N3 when the bit line is at the low level, a low level, when the bit line is high, a high level.

ここで、書き込みを行なう場合、DDCにローレベル信号が記憶され、書き込みを行なわない場合、DDCにハイレベル信号が記憶されている。 Here, when writing, DDC low level signal is stored in, if not written, the high level signal is stored in the DDC. このため、信号VREGをVddとし、信号REGをVdd+Vthにすると、書き込みを行なわない場合のみTDCのノードN3が強制的にハイレベルとなる。 Therefore, when the signal VREG is set as Vdd, when the signal REG to Vdd + Vth, becomes TDC node N3 only if not written it is forcibly set to the high level.

この後、PDCのデータがDDCに転送され、TDCの電位がPDCに読み込まれる。 Thereafter, PDC data is transferred to DDC, TDC potential is loaded to the PDC. PDCにハイレベル信号がラッチされるのは、書き込みを行なわない場合と、メモリセルにデータ“3”を書き込み、セルの閾値電圧がベリファイ電圧である“BV”に達した場合だけである。 The high level signal is latched in the PDC, and if not written, write data "3" to the memory cell, the threshold voltage of the cell is only when it reaches the "BV" is verify voltage. PDCにローレベルがラッチされる場合は、セルの閾値電圧が“BV”に達しない場合と、メモリセルにデータ“2”、“4”を書き込んでいる場合である。 If the low level is latched in the PDC, the case where the threshold voltage of the cell has not reached the "BV", the data in the memory cell "2" is a case where write "4".

(プログラム動作)(S26) (Program operation) (S26)
プログラム動作は、第1ページのプログラム動作と全く同じである。 Program operation is exactly the same as the program operation of the first page. PDCにデータ“1”が記憶されている場合、書き込みが行なわれず、データ“0”が記憶されている場合、書き込みが行なわれる。 If the PDC to data "1" is stored, writing is not performed, when data "0" is stored, writing is performed.

(第2ページベリファイ:メモリセルデータ“2”のベリファイ)(S27) (The second page verify: verification of the memory cell data "2") (S27)
図7(c)に示すように、このプログラムベリファイ動作では、選択されているワード線にリードの時の電位“AR”より少し高い電位“AV”が印加される。 As shown in FIG. 7 (c), this program verify operation, slightly higher potential "AV" than the potential "AR" when the leads are applied to the word line selected.

先ず、選択されているブロック内の非選択ワード線及びセレクト線SGDに読み出し電圧Vreadが印加される。 First, the read voltage Vread is applied to unselected word lines and select line SGD in a selected block. データ記憶回路10の信号BLCLAMPが1V+Vth、BLC2がVdd+Vthとされてビット線がプリチャージされる。 Signal BLCLAMP of the data storage circuit 10 is 1V + Vth, BLC2 is a Vdd + Vth bit lines are precharged. メモリセルのデータ“3”、“4”への書き込み時、SDCの記憶データは“0”(ローレベル)である。 When writing to the memory cell data "3", "4", the data stored in the SDC is "0" (low level). このため、ビット線はプリチャージされず、メモリセルのデータ“0”、“2”への書き込み時のみ、ビット線がプリチャージされる。 Therefore, the bit lines are not precharged, data of the memory cell "0", when writing to "2" only, the bit lines are precharged.

次に、セルのソース側のセレクト線SGSがハイレベルに設定される。 Then, the source side select line SGS of the cell is set to the high level. メモリセルの閾値電圧が電圧“AV”より高い時、セルはオフする。 When the threshold voltage of the memory cell is higher than the voltage "AV", the cell is turned off. このため、ビット線はハイレベルのままである。 Therefore, the bit line remains at the high level.

また、メモリセルの閾値電圧が電位“AV”より低い時、セルはオンする。 Further, when the threshold voltage of the memory cell is lower than the potential "AV", the cell is turned on. このため、ビット線はVssとなる。 Therefore, the bit line becomes Vss. ビット線の放電中に、TDCのノードN3が一旦Vssとされ、信号REGがハイレベルとされてトランジスタ61qがオンとされ、DDCのデータがTDCに転送される。 During the bit line discharge is the TDC of the node N3 once Vss, signal REG is set to the high level, the transistor 61q is turned on, data of the DDC is transferred to TDC.

次に、信号DTGがハイレベルとされてトランジスタ61sが一旦オンとされ、PDCのデータがDDCに転送される。 Then, the signal DTG is set to the transistor 61s is once turned on at a high level, PDC data is transferred to the DDC. この後、TDCのデータがPDCに転送される。 Thereafter, TDC data is transferred to the PDC.

次に、データ記憶回路の信号BLPREが電圧Vdd+Vthとされて、トランジスタ61uがオンとされ、TDCのノードN3がVddにプリチャージされる。 Then, the signal of the data storage circuit BLPRE is the voltage Vdd + Vth, the transistor 61u is turned on, TDC node N3 is precharged to Vdd. この後、信号BLCLAMPが0.9V+Vthとされ、トランジスタ61tがオンとされる。 Thereafter, the signal BLCLAMP is set to 0.9V + Vth, the transistor 61t is turned on. すると、TDCのノードN3はビット線がローレベルの場合ローレベルとなり、ビット線がハイレベルの場合ハイレベルとなる。 Then, if the TDC of the node N3 bit line is at the low level becomes the low level, the bit line is if the high level of the high level.

ここで、書き込みを行なう場合、DDCにローレベルが記憶され、書き込みを行なわない場合、DDCにハイレベルが記憶されている。 Here, when writing, the low level is stored in the DDC, if not written, the high level is stored in the DDC. このため、信号VREGをVddとし、信号REGをハイレベルにすると、書き込みを行なわない場合のみ、TDCのノードN3が強制的にハイレベルとなる。 Therefore, when the signal VREG is set as Vdd, when the signal REG to the high level, only when not written, TDC node N3 is forced to high level. この動作の後、PDCのデータがDDCにされ、TDCの電圧がPDCに転送される。 After this operation, PDC data is to DDC, TDC voltage is transferred to the PDC.

PDCにハイレベルがラッチされるのは、書き込みを行なわない場合と、メモリセルにデータ“2”を書き込んでいて、セルの閾値電圧がベリファイ電位“AV”に達した場合だけである。 The PDC to the high level is latched, and if not written, it is writing data "2" in the memory cell, the threshold voltage of the cell is only when it reaches the verify potential "AV". PDCにローレベルがラッチされる場合は、セルの閾値電圧がベリファイ電位“AV”に達しない場合と、メモリセルのデータ“3”に書き込んでいる場合である。 If the PDC to the low level is latched, the case where the threshold voltage of the cell and if not reached the verify voltage "AV", is written to the data "3" of the memory cell.

(第2ページベリファイ:メモリセルのデータ“3”のベリファイ)(S28) (The second page verify: verification of data "3" of the memory cell) (S28)
プログラム前に行なったメモリセルのデータ“3”のベリファイと同様に、メモリセルのデータ“3”のベリファイが行なわれる。 Like the verification of the data "3" of the memory cell was subjected prior to program verify of data "3" of the memory cell is performed.

(第2ページベリファイ:メモリセルデータ“4”のベリファイ)(S29) (The second page verify: verification of the memory cell data "4") (S29)
このプログラムベリファイ動作では、図7(c)に示すように、選択されているワード線にリードの時の電位“CR”より少し高い電位“CV”が供給される。 In the program verify operation, as shown in FIG. 7 (c), it is supplied slightly higher potential "CV" than the potential "CR" when lead to the word line is selected. この状態において、先ず、選択されているブロック内の非選択ワード線及びセレクト線SGDにVreadが供給され、信号BLCLAMPが1V+Vth、信号BLPREがVdd+Vthとされてトランジスタ61t、61uがオンとされ、ビット線がプリチャージされる。 In this state, first, Vread is supplied to the unselected word lines and select line SGD in a selected block, the signal BLCLAMP is 1V + Vth, the signal BLPRE is set to Vdd + Vth the transistor 61t, 61u are turned on, the bit line There are pre-charged.

次に、セルのソース側のセレクト線SGSがハイレベルに設定される。 Then, the source side select line SGS of the cell is set to the high level. 閾値電圧が電圧“CV”より高いセルはオフする。 Cell threshold voltage is higher than the voltage "CV" is turned off. このため、ビット線はハイレベルのままである。 Therefore, the bit line remains at the high level.

また、閾値電圧が電位“CV”より低いセルはオンする。 The threshold voltage is lower cell than the potential "CV" is turned on. このため、ビット線はVssとなる。 Therefore, the bit line becomes Vss. このビット線の放電中に、TDCのノードN3がVssとされ、信号REGがハイレベルとされ、トランジスタ61qがオンとされてDDCのデータがTDCに転送される。 During discharging of the bit lines, the TDC of the node N3 and Vss, the signal REG is set to the high level, the transistor 61q is turned on DDC data is transferred to TDC.

次に、信号DTGがハイレベルとされ、トランジスタ61sがオンされ、PDCのデータがDDCに転送される。 Then, the signal DTG is set to the high level, the transistor 61s is turned on, PDC data is transferred to the DDC. この後、TDCのデータがPDCに転送される。 Thereafter, TDC data is transferred to the PDC.

次に、信号BLPREがVdd+Vthとされてトランジスタ61uがオンとされ、TDCのノードN3がVddにプリチャージされる。 Then, the signal BLPRE is a Vdd + Vth transistor 61u is turned on, TDC node N3 is precharged to Vdd. この後、信号BLCLAMPが0.9V+Vthとされてトランジスタ61tがオンとされる。 Thereafter, the signal BLCLAMP is a 0.9V + Vth transistor 61t is turned on. TDCのノードN3はビット線がローレベルの場合ローレベルとなり、ビット線がハイレベルの場合ハイレベルとなる。 If TDC of node N3 bit line is at the low level becomes the low level, the bit line is if the high level of the high level.

ここで、書き込みを行なう場合、DDCにローレベルが記憶され、書き込みを行なわない場合、DDCにハイレベルが記憶されている。 Here, when writing, the low level is stored in the DDC, if not written, the high level is stored in the DDC. このため、信号VREGがVddとされ、信号REGがハイレベルとされてトランジスタ61qがオンとされる。 Therefore, the signal VREG is set to Vdd, the signal REG is set to the high level, the transistor 61q is turned on. すると、書き込みを行なわない場合のみTDCのノードN3が強制的にハイレベルとなる。 Then, comprising TDC node N3 only if not written is forcibly set to the high level. この動作の後、PDCのデータがDDCに転送され、TDCの電圧がPDCに転送される。 After this operation, PDC data is transferred to DDC, TDC voltage is transferred to the PDC.

PDCにハイレベルがラッチされるのは、書き込みを行なわない場合と、メモリセルにデータ“4”を書き込んでいて、セルの閾値電圧がベリファイ電圧“CV”に達した場合だけである。 The PDC to the high level is latched, and if not written, it is writing data "4" to the memory cell, the threshold voltage of the cell is only when it reaches the verify voltage "CV". また、PDCにローレベルがラッチされる場合は、セルの閾値電圧がベリファイ電圧“CV”に達しない場合とメモリセルにデータ“2”、“3”を書き込んでいる場合である。 Also, if the PDC to the low level is latched, the case where the threshold voltage of the cell is writing data "2", "3" when the memory cell does not reach the verify voltage "CV".

PDCがローレベルの場合、再びプログラム動作を行ない、全ての又は規定数以上のデータ記憶回路のPDCのデータがハイレベルになるまでこのプログラム動作とベリファイ動作が繰り返される(S30−S26)。 If PDC is at the low level, again performs a program operation, PDC data in all or prescribed number or more of the data storage circuit is the program operation and verify operation are repeated until the high level (S30-S26).

尚、第2ページの書き込みにおいて、メモリセルにデータ“2”のプログラム及びベリファイが完了する前において、データ“2”より、閾値電圧が高いデータ“3”、“4”は、書き込まれていない可能性が高い。 Incidentally, in the second page write, before the programming and verification of data "2" in the memory cell is completed, the data "2" from the threshold voltage is higher data "3", "4" is not written and Probability is high. このため、データ“2”のプログラム及びベリファイが完了する前において、データ“3”、“4”のベリファイをスキップすることが可能である。 Therefore, before the programming and verification of data "2" is completed, the data "3", it is possible to skip the verification of the "4".

また、データ“4”のプログラム及びベリファイにおいて、データ“2”、“3”のプログラム及びベリファイは既に完了している可能性が高い。 Further, in the programming and verification of data "4", the data "2", the program and verify "3" are likely to have already been completed. このため、データ“4”のプログラム及びベリファイにおいて、データ“2”“3”のベリファイをスキップすることが可能である。 Therefore, the programming and verification of data "4", it is possible to skip the verification of the data "2" "3".

(フラグセル及びダミーセルのプログラム) (Flag cell and the dummy cell of the program)
上記メモリセルに第2ページのプログラムが実行されるとき、フラグセルFC、及びダミーセルDCもプログラムされる。 When the second page of the program is executed in the memory cell, the flag cell FC, and the dummy cell DC is also programmed.

フラグセルFCは、図12(a)に示す消去状態から図12(b)に示す状態に書き込まれる。 Cell FC is written into the state shown in FIG. 12 (b) from the erased state shown in Figure 12 (a). この状態は、メモリセルのデータ“3”の書き込みと同様である。 This state is similar to the writing of the data "3" of the memory cell.

その後、隣接セルが書き込まれた際、フラグセルFCの閾値電圧は、図12(c)に示すように、若干上昇し、閾値電圧分布が広がる。 Then, when the neighbor cell has been written, the threshold voltage of the flag cell FC, as shown in FIG. 12 (c), slightly raised, the threshold voltage distribution widens.

また、ダミーセルDCは、図13(a)に示す消去状態から図13(b)に示す状態に書き込まれる。 Further, the dummy cell DC is written into the state shown in Fig. 13 (b) from the erased state shown in FIG. 13 (a). この状態は、メモリセルのデータ“2”の書き込みと同様である。 This state is similar to the writing of the data "2" of the memory cell.

その後、隣接セルが書き込まれた際、ダミーセルDCの閾値電圧は、図13(c)に示すように、若干上昇し、閾値電圧分布が広がる。 Then, when the neighbor cell has been written, the threshold voltage of the dummy cell DC, as shown in FIG. 13 (c), slightly raised, the threshold voltage distribution widens.

また、ダミーセルDCが書き込まれることにより、ダミーセルDCと隣接するフラグセルFCの閾値電圧が上昇される。 Further, since the dummy cell DC is written, the threshold voltage of the flag cell FC and the adjacent dummy cells DC is increased.

尚、図12、図13において、ベリファイレベル“A”“B”“C”は、メモリセルMCのベリファイレベル“AV”“BV”“CV”と同様の電圧である。 Incidentally, 12 and 13, verify level "A" "B" "C" is the same voltage as the memory cell MC verify level "AV" "BV" "CV".

(第2ページリード) (The second page lead)
図14は、第2ページの読み出し動作を示している。 Figure 14 shows a read operation of the second page. 第2ページの読み出し動作は、先ず、アドレスを指定し、例えば図2に示す2ページを選択する。 Read operation of the second page, first, an address is specified to select two pages shown in FIG. 2, for example. 図7(b)(c)に示すように、第2ページの書き込み前と後で、閾値電圧の分布が変わっている。 As shown in FIG. 7 (b) (c), before and after the second page write operation, the distribution of the threshold voltage is changed. しかし、第2ページの書き込み後は、図7(c)に示すような分布になっている。 However, after writing of the second page is correct distribution shown in FIG. 7 (c). このため、先ず、ワード線に電圧“AR”を供給してフラグセルFC及びメモリセルMCからデータの読み出しが行なわれ(S31)、フラグセルFCが書き込まれているかどうか判別される(S32)。 Therefore, first of all, the word line voltage "AR" cell FC and from the memory cell MC of the data read by supplying is performed (S31), the flag cell FC is determined whether the written (S32).

上記ステップS32において、フラグセルFCが書き込まれていると判別された場合、第2ページの書き込みが行われている。 In step S32, when it is determined that cell FC is written, the writing of the second page is performed. このため、ワード線に読み出しレベル“CR”が供給されてメモリセルMCからデータの読み出し動作が行われる(S33)。 Therefore, operation of reading data from the memory cell MC is performed is supplied read level "CR" to the word line (S33). この後、データ記憶回路に読み出されたデータが外部に出力される(S34)。 Thereafter, data read to the data storage circuit is output to the outside (S34).

尚、ステップS32の判別は、フラグセルFCが複数個ある場合、これらフラグセルFCから読み出されたデータの多数決、又は書き込まれているフラグセルFCの数が規定値以上であるかどうかにより判別される。 Note that determination in step S32, the flag cell FC is when a plurality of data read from these cell FC majority, or the number of being written cell FC is determined by whether a specified value or more.

一方、ステップS32において、フラグセルFCが書き込まれていないと判別された場合、第2ページの書き込みが行われていない。 On the other hand, in step S32, if the flag cell FC is not written, the writing of the second page is not performed. このため、出力データが固定値(例えば“1”)にセットされ(S35)、データがメモリコントローラMCNに出力される(S34)。 Thus, output data is set to a fixed value (e.g. "1") (S35), data is output to the memory controller MCN (S34).

(第1ページリード) (The first page lead)
図15は、第1ページの読み出し動作を示している。 Figure 15 shows a read operation for the first page. 先ず、アドレスを指定し、例えば図2に示す2ページを選択する。 First, an address is specified to select two pages shown in FIG. 2, for example. 図7(b)(c)に示すように、第2ページの書き込み前と後で、閾値電圧の分布が変わっている。 As shown in FIG. 7 (b) (c), before and after the second page write operation, the distribution of the threshold voltage is changed. したがって、先ず、ワード線の電圧を読み出しレベル“BR”としてフラグセルFC及びメモリセルからデータの読み出し動作を行ないフラグセルFCが書き込まれているかどうか判別される(S41、S42)。 Therefore, firstly, it is determined whether the flag cells FC and cell FC performs a data read operation from the memory cell is written as a level "BR" reads the voltage of the word line (S41, S42).

ステップS42の判別は、フラグセルFCが複数個ある場合、これらフラグセルFCから読み出されたデータの多数決、又は書き込まれているフラグセルFCの数が規定値以上であるかどうかにより判別される。 Determination of step S42, when the flag cell FC there is a plurality of data read from these cell FC majority, or the number of being written cell FC is determined by whether a specified value or more.

上記ステップS42において、フラグセルFCが書き込まれていないと判別された場合、第2ページの書き込みは行われていない。 In the step S42, when it is determined that cell FC is not written, the writing of the second page is not performed. このため、セルの閾値電圧の分布は、図7(a)又は(b)となっている。 Therefore, the threshold voltage of the cell distribution has a FIGS. 7 (a) or (b). したがって、メモリセルMCのデータを判断するため、ワード線に読み出しレベル“LMR”(又はAR)が供給され、メモリセルからデータの読み出し動作が実行される(S43)。 Therefore, to determine the data of the memory cell MC, and the read level "LMR" (or AR) is supplied to the word line, the read operation of data from the memory cell is executed (S43). この後、データ記憶回路に読み出されたデータがメモリコントローラMCNに出力される(S44)。 Thereafter, data read to the data storage circuit is output to the memory controller MCN (S44).

一方、ステップS42において、フラグセルFCが書き込まれていると判別された場合、第2ページの書き込みが行われている。 On the other hand, in step S42, when it is determined that the flag cells FC are written, the writing of the second page is performed. このため、セルの閾値電圧分布は、図7(c)又は(d)に示すようになっている。 Therefore, the threshold voltage distribution of the cell is adapted to shown in FIG. 7 (c) or (d). したがって、ステップS41において読み出されたデータが、メモリコントローラMCNに出力される(S44)。 Accordingly, data read out in step S41 is output to the memory controller MCN (S44).

また、図16に示すように、ステップS42の結果、フラグセルFCからデータを読み出した結果フラグセルが書き込まれていないと判断された場合、少なくともフラグセルFC以外の読み出されたデータはデータ記憶回路に保持したまま、ワード線に読み出しレベル“AR”が供給されてフラグセルFC及びメモリセルからデータの読み出し動作が実行される(S43)。 Further, as shown in FIG. 16, the result of step S42, if the result data is read from the flag cell FC flag cell is found not written, the data issued read other than at least the flag cell FC to the data storage circuit holding while the operation for reading data from the flag cell FC and the memory cell is supplied with the read level "AR" to the word line is performed (S43). この後、再度フラグセルが判定される(S45)。 Thereafter, it is determined again flag cell (S45). この結果、フラグセルが書き込まれていない場合、第2ページの書き込みは行われていない。 As a result, if the flag cell is not written, the writing of the second page is not performed. このため、メモリセルMCの閾値電圧の分布は、図7(a)又は(b)となっている。 Therefore, the distribution of the threshold voltages of the memory cells MC has a FIGS. 7 (a) or (b). したがって、読み出しレベル“AR”で読み出されたデータが外部に出力される(S44)。 Accordingly, the data read by the read levels "AR" is output to the outside (S44). 一方、フラグセルが書き込まれている場合、第2ページのデータは書き込まれている。 On the other hand, if the flag cell is written, the data of the second page is written. このため、データ記憶回路に保持したワード線電圧(読み出しレベル)“BR”でメモリセルMCからデータが読み出され(S46)、この結果が読み出しデータとしてメモリコントローラMCNに出力される(S44)。 Therefore, the word line voltage held in the data storage circuit (read level) "BR" data from the memory cell MC is read out by (S46), the result is output to the memory controller MCN as read data (S44). このようにすると、レベル“B”の閾値レベルに書き込んだフラグセルをレベル“A”の読み出しレベル“AR”で読み出しているためフラグセルの信頼性を上げることが可能となる。 In this way, it becomes possible to increase the reliability of the flag cells for which read the flag cell is written to the threshold level of the "B" level "A" read level "AR".

上記実施形態によれば、メモリセルMCと同時に選択されるフラグセルFC及びダミーセルDCを有し、メモリセルMCに第2ページの書き込みが行われる時、フラグセルFCをメモリセルに設定されるデータ“3”と同様の読み出しレベル“B”に書き込み、フラグセルFCと隣接するダミーセルDCをメモリセルMCに設定されるデータ“2”と同様の読み出しレベル“A”に書き込んでいる。 According to the above embodiment, it has a cell FC and the dummy cell DC is selected at the same time as the memory cell MC, and when the writing of the second page is performed on the memory cell MC, and data "3 is set to flag cell FC to the memory cell "and similar read level" B writing to 2 "similar read level" a "" written to the dummy cell DC and the adjacent cell FC data is set in the memory cell MC ". このため、第2ページの書き込み後、ダミーセルDCに隣接するフラグセルFCの閾値電圧が、レベル“B”に書き込まれた他のフラグセルの閾値電圧より低くなることを防止できる。 Thus, after writing of the second page, that threshold voltage of the flag cell FC adjacent to the dummy cell DC is lower than the other threshold voltage of the flag cell written to the level "B" can be prevented. したがって、フラグセルのデータの信頼性を向上することが可能である。 Therefore, it is possible to improve the reliability of the flag cell data. その結果、フラグセルFCのデータに基づき、第2ページが書き込まれているかどうかを判別する際、判別結果の信頼性を向上することが可能である。 As a result, based on the data of the flag cell FC, when determining whether the second page is written, it is possible to improve the reliability of the discrimination result.

また、ダミーセルDCは、フラグセルFCより低いレベル“A”に書き込まれる。 Further, the dummy cell DC is written into the low level "A" from the flag cell FC. このため、ダミーセルDCのフラグセルFCとは反対側に位置するメモリセルMCの閾値電圧の変動が大きくなる問題も抑えることが可能である。 Therefore, the flag cell FC of the dummy cell DC can be suppressed even problems fluctuation of the threshold voltage of the memory cell MC on the opposite side increases.

尚、ダミーセルDCのフラグセルFCとは反対側のメモリセルMCの閾値電圧の変動が問題にならないとき、ダミーセルDCをフラグセルFCと同様に、レベル“B”に書くことも可能である。 Note that the flag cell FC of the dummy cell DC when variation in the threshold voltage of the opposite memory cell MC is not a problem, the dummy cell DC as with cell FC, it is also possible to write to the level "B".

上述したように、複数のフラグセルFCを用いる場合において、複数のフラグセルFCのデータを決定するとき、多数決、又は規定値以上の数のフラグセルが書き込まれているかどうかを判断した。 As described above, in the case of using a plurality of flag cell FC, when determining the data of a plurality of flag cells FC, and determines whether the majority, or the specified value or more in the number of flag cells are written. ここで、規定値以上の数のフラグセルが書き込まれているかどうかを判断は、例えば12個のフラグセルを用いる場合において、規定値が“5”である場合、複数のフラグセルFCから読み出されたデータのうち5個以上が書き込まれている場合、フラグセルのデータは書き込まれていると判別し、4個以下である場合フラグセルは書き込まれていないと判別する。 Here, determining whether the flag cell number of more than a specified value is written, for example, in the case of using the 12 flag cell, when the prescribed value is "5", read from the plurality of cell FC data If more than five is written among the discriminated data of the flag cell is being written, it is determined that the flag cell is not written when it is 4 or less.

なお、ダミーセルDCは、フラグセルFCのように、メモリセルの第2ページが書き込まれているかどうかの判断には、使用されない。 Note that the dummy cell DC, as a flag cell FC, the determination of whether the second page of the memory cell is written, not used.

(第1の変形例) (First Modification)
図17、ステップS27a〜S27cは、本実施形態の第1の変形例を示している。 17, step S27a~S27c shows a first modification of the present embodiment.

上記実施形態において、ダミーセルDCは、メモリセルMCの第2ページのプログラム時に、フラグセルFCとともに書き込まれている。 In the above embodiment, the dummy cell DC is when the program of the second page of the memory cell MC, and written with the flag cell FC. ダミーセルDCは、上記のように、レベル“A”に書き込まれている。 Dummy cell DC, as described above, are written to the level "A".

本変形例において、ダミーセルDCは、ベリファイレベル“AV”によるベリファイにおいて、メモリセルMCと異なる閾値電圧に書き込まれる。 In the present modification, the dummy cell DC is in the verification by the verification level "AV", written to different threshold voltage and the memory cell MC.

すなわち、ベリファイレベル“AV”によるベリファイ(S27)において、ダミーセルDCのベリファイがパスしたかどうかが判別される(S27a)。 That is, in the verification (S27) according to the verify level "AV", the verification of the dummy cell DC is whether the path is determined (S27a). この結果、パスしていない場合、ベリファイレベル“BV”によるベリファイ(S28)に制御が移行される。 As a result, if not passed, control is transferred to verify (S28) according to the verify level "BV".

また、ダミーセルDCのベリファイがパスしている場合、ダミーセルDCのベリファイがパスした後、少なくとも1回(複数回数に設定しても良い)、ダミーセルDCにプログラム電圧が与えられたかどうかが判別される(S27b)。 Also, if the verification of the dummy cell DC is passed, after the verification of the dummy cell DC has passed, it is determined at least once (may be set to a plurality of times), whether a program voltage is applied to the dummy cell DC (S27b). この結果、ダミーセルDCのベリファイがパスした後、プログラムが行われていない場合、ダミーセルのPDCはデータ“0”が設定され、ダミーセルDCに再度プログラム電圧が印加される(S27c)。 As a result, after the verification of the dummy cell DC has passed, if the program has not been performed, PDC of the dummy cell is set data "0", again the program voltage is applied to the dummy cell DC (S27c).

また、ステップS27bにおいて、ダミーセルがベリファイをパスした後、少なくとも1回(複数回数に設定しても良い)プログラム電圧が与えられたと判別された場合、ダミーセルDCのPDCはデータ“1”に設定され、この後、ダミーセルDCには書き込みが行われない。 Further, at step S27b, after the dummy cell passes the verify operation, if it is determined that at least one (may be set to a plurality of times) the program voltage is applied, PDC of the dummy cell DC is set to the data "1" after this, it is not done writing to the dummy cell DC.

上記変形例によれば、ダミーセルDCのプログラムベリファイがパスし、ダミーセルDCの閾値電圧がレベル“A”以上に設定された状態において、さらに、少なくとも1回ダミーセルDCにプログラム電圧が与えられ、ダミーセルDCの閾値電圧が上昇される。 According to the modification, the program verify of the dummy cell DC is passed, in a state in which the threshold voltage of the dummy cell DC is set to a level "A" above, and further, the program voltage is applied to at least one dummy cell DC, dummy cells DC threshold voltage of is increased. このため、ダミーセルDCに隣接するフラグセルFCの閾値電圧を上昇させることができ、フラグセルFCの信頼性をさらに向上することが可能である。 Therefore, it is possible to raise the threshold voltage of the flag cell FC adjacent to the dummy cell DC, it is possible to further improve the reliability of the cell FC.

尚、上記変形例において、ダミーセルDCをデータ“2”、ベリファイ電圧“AV”に設定する場合について説明した。 In the above modification, the dummy cell DC data "2", has been described for the case of setting the verify voltage "AV". しかし、これに限定されるものではなく、ダミーセルDCをデータ“3”、ベリファイ電圧BVに設定する場合に適用することも可能である。 However, the present invention is not limited thereto, the dummy cell DC data "3", it is also possible to apply to a case of setting the verify voltage BV.

(第2の変形例) (Second Modification)
図17、ステップS28a〜S28cは、本実施形態の第2の変形例を示している。 17, step S28a~S28c shows a second modification of the present embodiment.

上記実施形態において、フラグセルFCは、メモリセルMCの第2ページのプログラム時に書き込まれている。 In the above embodiment, the flag cell FC is written during program of the second page of the memory cell MC. フラグセルFCは、上記のように、レベル“B”に書き込まれている。 Cell FC, as described above, are written to the level "B".

本変形例において、フラグセルFCは、ベリファイレベル“BV”によるベリファイにおいて、メモリセルMCと異なる閾値電圧に書き込まれる。 In this modified example, cell FC is in the verification by the verification level "BV", written in the different threshold voltages of the memory cell MC.

すなわち、ベリファイレベル“BV”によるベリファイ(S28)において、フラグセルFCのベリファイがパスしたかどうかが判別される(S28a)。 That is, in the verification (S28) according to the verify level "BV", verify cell FC is whether the path is determined (S28a). この結果、パスしていない場合、ベリファイレベル“CV”によるベリファイ(S29)に制御が移行される。 As a result, if not passed, control is transferred to verify (S29) according to the verify level "CV".

また、フラグセルFCのベリファイがパスしている場合、フラグセルFCのベリファイがパスした後、少なくとも1回(複数回数に設定しても良い)、フラグセルFCにプログラム電圧が与えられたかどうかが判別される(S28b)。 Also, if the verification of the flag cell FC is passed, after the verification of the flag cell FC has passed, is at least once (may be set to a plurality of times), whether a program voltage is applied to the cell FC is determined (S28b). この結果、フラグセルFCのベリファイがパスした後、プログラム電圧が印加されていない場合、フラグセルのPDCはデータ“0”が設定され、フラグセルFCに再度プログラム電圧が印加される(S28c)。 As a result, after the verification of the flag cell FC has passed, if the program voltage is not applied, PDC flag cell is set to data "0", again the program voltage cell FC is applied (S28C).

また、ステップS28bにおいて、フラグセルFCがベリファイをパスした後、少なくとも1回(複数回数に設定しても良い)プログラム電圧印加されていると判別された場合、フラグセルFCのPDCはデータ“1”に設定され、この後、フラグセルFCは書き込まれない。 Further, at step S28b, after the flag cell FC passes the verification, if it is determined that the program voltage applied at least once (which may be set in a plurality of times), PDC flag cells FC on the data "1" It is set, after this, cell FC is not written.

上記第2の変形例によれば、フラグセルFCのプログラムベリファイがパスし、フラグセルFCの閾値電圧がレベル“B”以上に設定された状態において、さらに、少なくとも1回フラグセルFCのみがプログラムされ、フラグセルFCの閾値電圧が上昇される。 According to the second variant, the program verify flag cell FC is passed, in a state in which the threshold voltage is set to a level "B" or more flag cells FC, further it is only at least once cell FC is programmable, the flag cell threshold voltage of the FC is increased. フラグセルの読み出しレベルは“BR”又は“AR”であるため、フラグセルFCの閾値電圧を上昇させることができ、フラグセルFCの信頼性をさらに向上することが可能である。 Since the read level of the flag cell is "BR" or "AR", it is possible to raise the threshold voltage of the flag cell FC, it is possible to further improve the reliability of the flag cell FC.

尚、上記第1の変形例及び第2の変形例は、片方のみ実施しても良いし、両方組み合わせて使用することも可能である。 Note that the first modification and the second modification may be performed only one, it is also possible to use a combination both.

(第3の変形例) (Third Modification)
また、上記実施形態のようにしてメモリセルの信頼性を向上させることが可能である。 Further, it is possible to improve the reliability of the memory cell as in the above embodiment. しかし、半導体記憶装置は、例えば書き込み等において、半導体記憶装置を動作させるためのパラメータや、セキュリティ情報等、信頼性を上げておく必要のあるデータが、一部のブロック又はページに記憶される場合がある。 However, the semiconductor memory device, for example, in writing or the like, and parameters for operating the semiconductor memory device, if the security information, etc., is a need to increase the reliability data are stored in a part of the blocks or pages there is.

このようにデータの信頼性を向上する場合、例えば1セルに1ビットのデータを記憶する。 If in this manner improves the reliability of the data, stores one-bit data for example in one cell. 若しくは第2ページにはデータを書込まず第1ページのみとする。 Or the second page and only the first page is not written data.

このほか、信頼性を向上する場合、チップ内にECC回路が搭載される。 In addition, if to improve reliability, ECC circuit is mounted in a chip. しかし、この場合、回路規模が大きくなる可能性がある。 However, in this case, there is a possibility that the circuit scale becomes large.

また、例えば半導体記憶装置を動作させるためのパラメータ等、チップ内部において使用するデータの場合、一旦データをチップ外部に出力し、チップ外部において、ECC処理を行った後、チップ内にデータを戻すこともできる。 Further, for example, parameters for operating the semiconductor memory device, when the data used in the chip, once output data to the outside of the chip, the chip outside after the ECC process, to return the data in a chip It can also be. しかし、この場合、データ入出力動作が必要であるため煩雑となる可能性がある。 However, in this case, there can be a complicated due to the need for data input and output operations.

そこで、図18(a)(b)に示すように、1ページを複数セットに分割し、各セットに同じデータを記憶しておき、読み出し時、これら複数セットから読み出されたデータが一致する場合、読み出された1ページのデータを正しいデータとする。 Therefore, as shown in FIG. 18 (a) (b), by dividing one page into a plurality of sets, stores the same data in each set, the time of reading, the data read from the plurality sets matches case, the data of one page that has been read and the correct data. また、各セットのデータの多数決を取った結果に基づき、読み出された1ページのデータを正しいデータとすることもできる。 Further, based on the result of taking the majority of the data in each set, data of one page read may be the correct data.

具体的には、1ページを例えば第1乃至第4セットに分割し、図18(a)に示すように、各セットに8ビットのデータ(8bit)と、この8ビットのデータの相補データ(/8bit:/は反転データを示す)を4セットに記憶する。 Specifically, by dividing one page for example, the first to fourth sets, as shown in FIG. 18 (a), and data (8bit) of 8 bits in each set, the complementary data of the 8-bit data ( / 8bit: / stores shows the inverted data) into four sets. 又は、図18(b)に示すように、8ビットのデータ(8bit)を記憶する。 Or, as shown in FIG. 18 (b), and stores the 8 bits of data (8bit). この記憶されたデータのうち、2セット乃至数セットのデータが正しい場合、この1ページのデータを正しいデータとすることもできる。 Of the stored data, if the data of the two sets to the number set is correct, it is also possible to make data of one page with the correct data.

具体的には、例えば図18(a)に示すように、各セットに8ビットのデータ(8bit)と、この8ビットのデータの相補データ(/8bit)が記憶される場合において、読み出し時、(1)第1セットから読み出されたデータ(8bit)と、この8ビットのデータの相補データ(/8bit)が、例えば、制御信号及び制御電圧発生回路7に配置された比較回路により一致しているかどうかがチェックされる。 More specifically, as shown in FIG. 18 (a), when the data (8bit) of 8 bits in each set, the complementary data of 8 bits of data (/ 8bit) is stored, when reading, and (1) the data read from the first set (8bit), complementary data of the 8-bit data (/ 8bit) is, for example, matches the control signal and control voltage arranged on the generator 7 comparer circuit whether to have is checked. すなわち、第1セットから読み出されたデータ(8bit)と、相補データ(/8bit)を反転したデータが一致するかどうかがチェックされる。 That is, the data read from the first set (8bit), whether inverted data match is checked complementary data (/ 8bit). この結果、第1セットのデータ(8bit)と相補データ(/8bit)が一致している場合、(2)第2セットから読み出されたデータ(8bit)と、この8ビットのデータの相補データ(/8bit)が一致しているかどうかがチェックされる。 As a result, when the first set of data (8bit) and complementary data (/ 8bit) match, (2) and data (8bit) read from the second set, the complementary data of the 8-bit data (/ 8bit) it is checked whether the match. 第2セットのデータ(8bit)と相補データ(/8bit)が一致している場合、(3)第1セットのデータと第2セットのデータが一致しているかチェックされ、一致する場合、読み出された1ページのデータは正しいデータとされる。 If the second set of data (8bit) and complementary data (/ 8bit) match, (3) if the data of the first set of data and the second set is checked whether they match, match, read out data of one page has been is the correct data.

(4)第1セットのデータと第2セットのデータが一致しているかどうかがチェックされ、一致しない場合、(5)第3セットから読み出されたデータ(8bit)と、この8ビットのデータの相補データ(/8bit)が一致しているかどうかチェックされる。 (4) whether or not the data of the first set of data and the second set of matches is checked, if they do not match, (5) and data (8bit) read from the third set, the 8-bit data complementary data of (/ 8bit) is checked whether they match. 第3セットのデータと相補データが一致している場合、(6)第1セットのデータ、第2セットのデータ、第3セットのデータのうち、一致する2つのデータがあれば、読み出された1ページのデータは正しいデータとされる。 When complementary data and the third set of data match, (6) a first set of data, the second set of data, among the data of the third set, if there are two matching data is read data of one page was is the correct data. (7)一致する2つのデータが無い場合、第4セットから読み出されたデータが使用される。 (7) If the two data are not consistent, the data read from the fourth set is used. (8)一方、読み出されたデータ(8bit)と、この8ビットのデータの相補データ(/8bit)が一致しない場合も、次のセットから読み出されたデータが使用される。 (8) On the other hand, the read data (8bit), complementary data of the 8-bit data (/ 8bit) even if they do not match, data read out from the next set is used.

また、例えば、図18(a)に示すように、各セットに8ビットのデータ(8bit)と、この8ビットのデータの相補データ(/8bit)を記憶したが、この8ビットのペアのうち、1ビットのセルが例えば製造工程において不良となっていた場合、このセットのデータは一致しない。 Further, for example, as shown in FIG. 18 (a), and data (8bit) of 8 bits in each set, but storing complementary data of the 8-bit data (/ 8bit), of the 8-bit pairs , a case in which it is in a defective in cells of 1 bit, for example, manufacturing process, this set of data does not match. 例えば、データが“00110001”で、相補データが“11001110”である場合において、データの下位ビットが製造工程の不良で“0”となってしまった場合、書き込まれるデータは、データ“00110000”、相補データ“11001110”となる。 For example, the data is "00110001", when the complementary data is "11001110", when the lower bit data has become defective is "0" of the manufacturing process, the data to be written is data "00110000", the complementary data "11001110". このため、出荷時のテストにおいて、このセットのデータと相補データのペアは不一致となり、次のペアのデータが選ばれる。 For this reason, in a test at the time of shipment, a pair of data and the complementary data of this set will be a mismatch, the data of the next pair is selected. このペアが正しい場合、出荷が可能となる。 If this pair is correct, it is possible to ship.

ところが、出荷後、相補データの下位ビットがリテンション等により、例えば“0”⇒“1”に変わった場合、相補データは“11001111”となる。 However, after shipment, the lower bits of the complementary data retention like, for example, "0" ⇒ if changed to "1", the complementary data is "11001111". 書き込まれたデータが“00110000であるため、相補データとデータとが一致してしまう。しかし、元々書き込んだデータは“00110001”であるため、正しいデータではない。 Written data "because it is 00110000, resulting in consistent and complementary data and data. However, originally written data is" because not the correct data is 00110001 ".

出荷後にこのような誤りを防止するため、テスト工程において、複数セットのデータを比較してデータが一致するかを確認するとき、データと相補データが一致しないペアは、全ビットの相補が一致しないように、テストの工程でデータ及び相補データを設定する。 To prevent such errors after shipment, in the test process, when checking the data by comparing the data of a plurality of set matches, pair data and complementary data do not match, complementary all bits do not match as described above, to set the data and complementary data in the process of testing. 例えばデータを“00000000”、相補データも“00000000”と書き込んでおく。 For example the data "00000000", the complementary data can be written as "00000000". このようなデータとすると、上記と同様の比較を行った場合、全ビットが不一致となるため、出荷後、データリテンションなどにより数ビットが変わってもデータと相補データが一致することは起こりにくくなる。 With such data, when we compared the same manner as described above, since all the bits are mismatched, hardly occurs that after shipment, the complementary data and even number bit is changed data due data retention matches . その結果、不良したページを誤って良ページとして判断する可能性を小さくすることが出来る。 As a result, it is possible to reduce the possibility of determining the yo incorrectly bad pages page.

また、図18(b)に示すよう1に、相補データを省略することもできる。 Further, one as shown in FIG. 18 (b), it is also possible to omit the complementary data. この場合において、読み出し時、(1)第1セットのデータと第2セットのデータが一致しているかどうかがチェックされる。 In this case, when reading, it is checked whether the match data (1) a first set of data and the second set. 一致する場合、この読み出されたデータは正しいデータとされる。 If they match, the read data is the correct data. (2)第1セットのデータと第2セットのデータが一致しているかどうかがチェックされ、一致しない場合、(3)第1セットのデータ、第2セットデータ、第3セットのデータのうち、一致する2つのデータがあれば、読み出された1ページのデータは正しいデータとされる。 (2) whether or not the data of the first set of data and the second set of matches is checked, if they do not match, (3) a first set of data, the second set of data, among the data of the third set, if there is a matching two data, data of one page read is the correct data. (7)一致する2つのデータが無い場合、第4セットから読み出されたデータが使用される。 (7) If the two data are not consistent, the data read from the fourth set is used.

図18(b)の場合、第1セットと第3セットは同じデータを書いておき、第2セットと第4セットは、第1セットと第3セットの相補データ(/)を書くことができる。 If in FIG. 18 (b), the first set and the third set and write the same data, a second set fourth set can write a first set of complementary data of the third set (/) . データが一致しているかのチェック時、第2セット又は第4セットのデータは常に反転したデータを使うようにしても良い。 When one of the check data match, the data of the second set or the fourth set may be always to use the inverted data.

尚、ここでは、2セットの8ビットのデータと相補データが一致するかをチェックしたが、信頼性をさらに上げるため、3セット以上の一致を確認してもよい。 Here, although checks whether complementary data and 8-bit data of two set matches, to increase the reliability further, may confirm a match of three or more sets. また、8ビットに限定されるものでなく4ビット、16ビット等任意の数としてもよい。 Further, 4 bits not limited to 8 bits may be 16 bits, etc. Any number.

さらに、出荷前のテストの時に出荷後の通常使用時よりセットに記憶されたデータが一致する数を増やし、3セット以上又は4セット以上の一致を確認してもよい。 Furthermore, increasing the number of data normally stored in the set than when using after shipment when the pre-shipment test matches, may confirm a match or 3 or more sets or 4 sets. その結果、スクリーニング強化により、出荷後に不良を起こす可能性を減らすことができる。 Consequently, screening reinforcement can reduce the possibility of causing defective after shipment.

本実施形態は、第1〜第4セットの4つのセットを設けたが、セットの数はこれに限定されるものではなく、例えば8セット、16セット等任意の数としてもよい。 This embodiment is provided with the four sets of the first to fourth sets, the number of sets is not limited thereto, for example 8 sets, it may be 16 set like any number.

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。 In addition, the present invention is not limited to the above embodiments, may be embodied with the components modified without departing from the scope of the invention. また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。 Also, by properly combining the structural elements disclosed in the above embodiments, various inventions can be formed. 例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。 For example, it is possible to delete some of the components shown in the embodiments. さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。 It may be appropriately combined components in different embodiments.

1…メモリセルアレイ、2…ビット制御回路、3…カラムデコーダ、6…ワード線制御回路、7…制御電圧発生回路、10…データ記憶回路、10a…フラグセル用データ記憶回路、10b…ダミーセル用データ記憶回路、FC…フラグセル、DC…ダミーセル。 1 ... memory cell array, 2 ... bit control circuit, 3 ... column decoder, 6 ... word line control circuit, 7 ... control voltage generating circuit, 10 ... data storage circuit, 10a ... flag cell data storage circuit, 10b ... dummy data storage circuit, FC ... flag cell, DC ... the dummy cell.

Claims (7)

  1. メモリセルと、 And the memory cell,
    前記メモリセルと同時に選択されるフラグ用メモリセルと、 A flag memory cells selected simultaneously with said memory cell,
    前記メモリセル及び前記フラグ用メモリセルと同時に選択されるダミーセルと、 A dummy cell selected at the same time as the memory cell and the flag memory cells,
    前記メモリセル、前記フラグ用メモリセル及び前記ダミーセルの書き込み及び読み出しを制御する制御部と、を有し、 And a control unit for controlling the memory cell, writing and reading of the memory cell and the dummy cell for flag,
    前記制御部は、第1の書き込み動作により、前記メモリセルの閾値電圧を、第1の閾値電圧から第1又は第2の閾値電圧(第1の閾値電圧<第2の閾値電圧)に設定し、 Wherein, the first write operation, the threshold voltage of the memory cell, and set the first threshold voltage to the first or second threshold voltage (first threshold voltage <second threshold voltage) ,
    第2の書き込み動作により、前記メモリセルの閾値電圧が前記第1の閾値電圧に有る場合、第1又は第3の閾値電圧(第1の閾値電圧<第3の閾値電圧)に設定し、前記第2の閾値電圧に有る場合、第4又は第5の閾値電圧(第2の閾値電圧第4の閾値電圧<第5の閾値電圧)に設定し、 The second write operation, set the case where the threshold voltage of the memory cell is in the first threshold voltage, to the first or third threshold voltage (first threshold voltage <the third threshold voltage), the If there the second threshold voltage is set to the fourth or fifth threshold voltage (second threshold voltage fourth threshold voltage <fifth threshold voltage) of,
    前記制御部は、前記第2の書き込み動作時に、前記メモリセルと同時に選択されるフラグ用メモリセルの閾値電圧を前記第1の閾値電圧から、前記第4の閾値電圧に設定し、前記フラグ用メモリセルに隣接するダミーセルの閾値電圧を前記第1の閾値電圧から、前記第3の閾値電圧に設定することを特徴とする半導体記憶装置。 Wherein, when said second write operation, from the first threshold voltage the threshold voltage of the flag memory cells selected simultaneously with said memory cell is set to the fourth threshold voltage, for flag the threshold voltage of the dummy cell adjacent to the memory cell from the first threshold voltage, the semiconductor memory device and setting the third threshold voltage.
  2. メモリセルと、 And the memory cell,
    前記メモリセルと同時に選択されるフラグ用メモリセルと、 A flag memory cells selected simultaneously with said memory cell,
    前記メモリセル及び前記フラグ用メモリセルと同時に選択されるダミーセルと、 A dummy cell selected at the same time as the memory cell and the flag memory cells,
    前記メモリセル、前記フラグ用メモリセル及び前記ダミーセルの書き込み及び読み出しを制御する制御部と、を有し、 And a control unit for controlling the memory cell, writing and reading of the memory cell and the dummy cell for flag,
    前記制御部は、第1の書き込み動作により、前記メモリセルの閾値電圧を、第1の閾値電圧から第1又は第2の閾値電圧(第1の閾値電圧<第2の閾値電圧)に設定し、 Wherein, the first write operation, the threshold voltage of the memory cell, and set the first threshold voltage to the first or second threshold voltage (first threshold voltage <second threshold voltage) ,
    第2の書き込み動作により、前記メモリセルの閾値電圧が前記第1の閾値電圧に有る場合、第1又は第3の閾値電圧(第1の閾値電圧<第3の閾値電圧)に設定し、前記第2の閾値電圧に有る場合、第4又は第5の閾値電圧(第2の閾値電圧第4の閾値電圧<第5の閾値電圧)に設定し、 The second write operation, set the case where the threshold voltage of the memory cell is in the first threshold voltage, to the first or third threshold voltage (first threshold voltage <the third threshold voltage), the If there the second threshold voltage is set to the fourth or fifth threshold voltage (second threshold voltage fourth threshold voltage <fifth threshold voltage) of,
    前記制御部は、前記第2の書き込み動作時に、前記メモリセルと同時に選択されるフラグ用メモリセルの閾値電圧を前記第1の閾値電圧から、前記第4の閾値電圧に設定し、前記フラグ用メモリセルと隣接する前記ダミーセルの閾値電圧を前記第1の閾値電圧から、前記第4の閾値電圧に設定することを特徴とする半導体記憶装置。 Wherein, when said second write operation, from the first threshold voltage the threshold voltage of the flag memory cells selected simultaneously with said memory cell is set to the fourth threshold voltage, for flag the semiconductor memory device, characterized in that the said first threshold voltage threshold voltage of the dummy cell adjacent to the memory cell is set to the fourth threshold voltage.
  3. 前記制御部は、第1の読み出し動作において、前記メモリセル及び前記フラグ用メモリセルから前記第4の閾値電圧で読み出し動作を行い、前記フラグ用メモリセルの閾値電圧が前記第4の閾値電圧以上である場合、前記読み出し動作において前記メモリセルから読み出した結果を読み出したデータとし、前記フラグ用メモリセルの閾値電圧が前記第4の閾値電圧より小さい場合、前記メモリセルから前記第2の閾値電圧で読み出し動作を行った結果を読み出したデータとすることを特徴とする請求項1又は2記載の半導体記憶装置。 Wherein, in a first read operation, the reads operation from the memory cell and the flag memory cells in said fourth threshold voltage, the threshold voltage of the flag memory cells is the fourth threshold voltage or higher If it is, the the data read results read from the memory cell in the read operation, when the threshold voltage of the flag memory cells is less than the fourth threshold voltage, said second threshold voltage from the memory cell in a semiconductor memory device according to claim 1 or 2 further characterized in that the data read the results of the read operation.
  4. 前記制御部は、第2の読み出し動作において、前記メモリセル及び前記フラグ用メモリセルから前記第3の閾値電圧で読み出し動作を行い、前記フラグ用メモリセルの閾値電圧が前記第3の閾値電圧以上である場合、前記メモリセルから第3と第5の閾値電圧で読み出し動作を行った結果を読み出したデータとし、前記フラグ用メモリセルの閾値電圧が前記第3の閾値電圧より小さい場合、固定値をデータとすることを特徴とする請求項1又は2記載の半導体記憶装置。 Wherein, in the second read operation, the reads operation from the memory cell and the flag memory cells in said third threshold voltage, the threshold voltage of the flag memory cells is the third threshold voltage higher than If it is, the from the memory cell and the third and fifth data read the results of the read operation in the threshold voltage, if the threshold voltage of the flag memory cells is less than the third threshold voltage, a fixed value the semiconductor memory device according to claim 1 or 2, wherein the to the data.
  5. 前記ダミーセルは、前記第3の閾値電圧又は前記第4の閾値電圧に設定された後、さらに、少なくとも1回書き込み電圧が与えられることを特徴とする請求項1又は2記載の半導体記憶装置。 The dummy cell, after being set to the third threshold voltage or said fourth threshold voltage, furthermore, a semiconductor memory device according to claim 1 or 2, wherein the at least one write voltage is applied.
  6. 前記フラグ用メモリセルは複数のフラグ用メモリセルにより構成され、前記複数のフラグ用メモリセルの多数決、又は規定値以上の数のセルが書き込まれている場合、前記フラグ用メモリセルは書き込まれているとすることを特徴とする請求項1又は2記載の半導体記憶装置。 Said flag memory cells is composed of a plurality of flag memory cells, said plurality of flag memory cells majority, or if the specified value or more in the number of cells has been written, the flag memory cells are written and the semiconductor memory device according to claim 1 or 2, wherein the to have.
  7. 前記フラグ用メモリセルは、前記第4の閾値電圧に設定された後、さらに、少なくとも1回書き込み電圧が与えられることを特徴とする請求項1又は2記載の半導体記憶装置。 The flag memory cells, after being set to the fourth threshold voltage, furthermore, a semiconductor memory device according to claim 1 or 2, wherein the at least one write voltage is applied.
JP2012103645A 2012-04-27 2012-04-27 A semiconductor memory device Active JP5802603B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012103645A JP5802603B2 (en) 2012-04-27 2012-04-27 A semiconductor memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012103645A JP5802603B2 (en) 2012-04-27 2012-04-27 A semiconductor memory device
US13/836,914 US8837213B2 (en) 2012-04-27 2013-03-15 Semiconductor memory device which stores multilevel data

Publications (2)

Publication Number Publication Date
JP2013232259A JP2013232259A (en) 2013-11-14
JP5802603B2 true JP5802603B2 (en) 2015-10-28

Family

ID=49477137

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012103645A Active JP5802603B2 (en) 2012-04-27 2012-04-27 A semiconductor memory device

Country Status (2)

Country Link
US (1) US8837213B2 (en)
JP (1) JP5802603B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899102B2 (en) * 2015-03-31 2018-02-20 SK Hynix Inc. Semiconductor device and operating method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3935139B2 (en) * 2002-11-29 2007-06-20 株式会社東芝 A semiconductor memory device
JP4170952B2 (en) * 2004-01-30 2008-10-22 株式会社東芝 A semiconductor memory device
JP2008176924A (en) 2004-01-30 2008-07-31 Toshiba Corp Semiconductor storage
JP4398750B2 (en) * 2004-02-17 2010-01-13 株式会社東芝 Nand-type flash memory
JP4768298B2 (en) * 2005-03-28 2011-09-07 株式会社東芝 Nonvolatile semiconductor memory device
JP4157562B2 (en) * 2006-01-31 2008-10-01 東芝マイクロエレクトロニクス株式会社 The semiconductor integrated circuit device
KR100891005B1 (en) * 2007-06-28 2009-03-31 삼성전자주식회사 Flash memory device compensating it's read voltage margin and method for adjusting read voltage thereof
US8482976B2 (en) * 2008-12-09 2013-07-09 Kabushiki Kaisha Toshiba Semiconductor memory device and semiconductor memory system storing multilevel data
JP2012069193A (en) * 2010-09-22 2012-04-05 Toshiba Corp Nonvolatile semiconductor memory device and its control method
KR101913331B1 (en) * 2012-01-19 2018-10-30 삼성전자주식회사 Nonvolatile memory device, novolatile memory system, program method thereof, and operation method of controller controlling the same
KR101916192B1 (en) * 2012-04-19 2018-11-07 삼성전자주식회사 Nonvolatile memory device comprising flag cell and user device comprising the same

Also Published As

Publication number Publication date
US8837213B2 (en) 2014-09-16
US20130286730A1 (en) 2013-10-31
JP2013232259A (en) 2013-11-14

Similar Documents

Publication Publication Date Title
US7310255B2 (en) Non-volatile memory with improved program-verify operations
US8947930B2 (en) Semiconductor memory device for storing multivalued data
CN101197190B (en) Programming method for multi-level non-volatile memory device
CN102254574B (en) The semiconductor memory device and a method of operating
JP3392604B2 (en) Nonvolatile semiconductor memory device
JP4410188B2 (en) Data writing method of a semiconductor memory device
US7525839B2 (en) Semiconductor memory device capable of correcting a read level properly
JP3940544B2 (en) Verification method for the non-volatile semiconductor memory
US7420847B2 (en) Multi-state memory having data recovery after program fail
JP4744819B2 (en) Flash memory device and its reading method, and a program method having a multi-level cell
US7480177B2 (en) Page buffer and multi-state nonvolatile memory device including the same
US6850435B2 (en) Nonvolatile semiconductor memory
CN100350503C (en) Method for reducing coupling effect between nonvolatile memory storage cell
CN101154461B (en) Nonvolatile semiconductor memory device
JP5250112B2 (en) Compensation of coupling during operation of the read non-volatile memory device
US6657891B1 (en) Semiconductor memory device for storing multivalued data
US7508704B2 (en) Non-volatile semiconductor storage system
US7684250B2 (en) Flash memory device with reduced coupling effect among cells and method of driving the same
JP4435200B2 (en) Data writing method of a semiconductor memory device
KR100502129B1 (en) Non-volatile semiconductor memory
KR100779281B1 (en) Semiconductor memory device
US8542538B2 (en) Semiconductor memory device which stores plural data in a cell
US8102708B2 (en) Flash multi-level threshold distribution scheme
US6496412B1 (en) Nonvolatile semiconductor memory device for storing multivalued data
US8422302B2 (en) Programming non-volatile memory with variable initial programming pulse

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131205

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131212

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131219

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131226

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140109

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140905

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150428

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150624

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150804

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150831

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350