JP2012014827A - Semiconductor memory device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor memory device that can suppress variation in the threshold level of an already-written cell by writing data to the adjacent cell.SOLUTION: A semiconductor memory device includes a memory cell array 1 in which a plurality of memory cells for storing one of multiple threshold levels are arranged in a matrix state. A control circuit 7 writes the threshold level lower than the original threshold level when one threshold level out of the threshold levels is written in a first memory cell in the memory cell array 1, keeps the first memory cell in the lower threshold level when writing is not performed continuously in a second memory cell being adjacent to the first memory cell, after time elapses, reads the threshold level of the first memory cell when one threshold level out of the threshold levels is written in the second memory cell, and, after that, writes the original threshold level in the first memory cell based on the read result after a prescribed threshold level is written in the second memory cell.

Description

本発明は、例えばNAND型フラッシュメモリに係り、特に、1つのメモリセルに多値データを記憶することが可能な半導体記憶装置に関する。   The present invention relates to, for example, a NAND flash memory, and more particularly to a semiconductor memory device capable of storing multilevel data in one memory cell.

NAND形フラッシュメモリは、カラム方向に配置された複数のセル全て、又は半数のセルが、直列接続されてNANDセルを構成し、このNANDセルのドレイン側が選択ゲートを介してそれぞれビット線に接続されている。各ビット線は書き込み、及び読み出し用のラッチ回路に接続されている。ロウ方向に配置された全てのセル又は半数のセルに対してデータを一括して書き込み、又は読み出し動作を行なう。近時、メモリの大容量化に伴い、1つのセルに2ビット以上のデータを記憶する多値メモリが開発されている(例えば、特許文献1参照)。   In a NAND flash memory, a plurality of cells arranged in the column direction or half of the cells are connected in series to form a NAND cell, and the drain side of the NAND cell is connected to a bit line via a selection gate. ing. Each bit line is connected to a latch circuit for writing and reading. Data is collectively written in or read out from all or half of the cells arranged in the row direction. Recently, multi-level memories that store data of 2 bits or more in one cell have been developed with an increase in memory capacity (see, for example, Patent Document 1).

この多値メモリにおいて、隣接するセルにデータを書き込むと、これより前にデータが書き込まれたセルの閾値電圧が、両セルの浮遊ゲート(FG−FG)間のカップリングにより上がってしまうという問題がある。このため、例えば8値のレベルにより3ビットを記憶するセルの場合、先ず、3ビットのデータを本来のベリファイレベルより低めのベリファイレベルまで書き込んだ後、このセルに隣接するセルにも書き込みを行い、この後、再び前のセルに戻り本来のベリファイレベルまで書き込むことが提案されている。しかし、隣接セルに書き込むデータ(隣接セル内のデータ)が決まらない限り、前のセルの書き込みを完了することができない。このため、NANDセル内の全セルについて書き込まなくてはならなかった。   In this multi-level memory, when data is written in an adjacent cell, the threshold voltage of a cell in which data has been written before that is increased due to coupling between floating gates (FG-FG) of both cells. There is. For this reason, for example, in the case of a cell storing 3 bits according to an 8-level level, first, after writing 3 bits of data to a verify level lower than the original verify level, writing is also performed on a cell adjacent to this cell. Thereafter, it has been proposed to return to the previous cell and write to the original verify level. However, the writing of the previous cell cannot be completed unless the data to be written in the adjacent cell (data in the adjacent cell) is determined. For this reason, all the cells in the NAND cell have to be written.

特開2004−192789号公報JP 2004-192789 A

本発明は、隣接セルの書き込みにより、既に書き込まれたセルの閾値レベルの変動を抑制することが可能な半導体記憶装置を提供しようとするものである。   An object of the present invention is to provide a semiconductor memory device capable of suppressing the fluctuation of the threshold level of an already written cell by writing to an adjacent cell.

本実施形態に係る半導体記憶装置によれば、複数の閾値レベルのうちの1つを記憶する複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、前記メモリセルアレイ内の第1のメモリセルに複数の前記閾値レベルのうちの1つの閾値レベルを書き込むとき、本来の閾値レベルより低い閾値レベルに書き込み、前記第1のメモリセルと隣接する第2のメモリセルに連続して書き込みが行なわれない場合、前記第1のメモリセルは、前記低い閾値レベルに保持し、時間経過後、前記第2のメモリセルに複数の前記閾値レベルのうちの1つの閾値レベルを書き込むとき、前記第1のメモリセルの閾値レベルを読み出し、この後、前記第2メモリセルに所定の閾値レベルに書き込んだ後、前記読み出した結果に基づき、前記第1のメモリセルに本来の閾値レベルを書き込む制御回路とを具備することを特徴とする。   According to the semiconductor memory device of this embodiment, a memory cell array in which a plurality of memory cells storing one of a plurality of threshold levels is arranged in a matrix, and a first memory cell in the memory cell array When writing one threshold level among the plurality of threshold levels, writing is performed to a threshold level lower than the original threshold level, and writing is not continuously performed on a second memory cell adjacent to the first memory cell. The first memory cell is held at the low threshold level, and when a threshold level of one of the plurality of threshold levels is written to the second memory cell after a lapse of time, the first memory cell A threshold level of the cell is read out, and after that, a predetermined threshold level is written in the second memory cell, and then the first memory is based on the read result. Characterized by comprising a control circuit for writing the original threshold level in the cell.

第1の実施形態の動作を示すフローチャート。The flowchart which shows operation | movement of 1st Embodiment. NAND型フラッシュメモリの概略構成を示す図。1 is a diagram showing a schematic configuration of a NAND flash memory. 図2に示すメモリセルアレイ及びビット線制御回路の構成の一例を示す回路図。FIG. 3 is a circuit diagram showing an example of a configuration of a memory cell array and a bit line control circuit shown in FIG. 2. 図2に示すメモリセルアレイ及びビット線制御回路の構成の他の例を示す回路図。FIG. 3 is a circuit diagram showing another example of the configuration of the memory cell array and the bit line control circuit shown in FIG. 2. 図5(a)(b)はメモリセル及び選択トランジスタを示す断面図。5A and 5B are cross-sectional views showing a memory cell and a select transistor. NAND型フラッシュメモリを示す断面図。Sectional drawing which shows NAND type flash memory. 図6に示す各領域に供給される電圧の例を示す図。The figure which shows the example of the voltage supplied to each area | region shown in FIG. 図3に示すデータ記憶回路の一例を示す回路図。FIG. 4 is a circuit diagram showing an example of a data storage circuit shown in FIG. 3. アドレス入力サイクルを示すタイミング図。The timing diagram which shows an address input cycle. 入力サイクルとアドレスの割当てを示す図。The figure which shows assignment of an input cycle and an address. メモリセルアレイのプレーンとブロックの関係を示す図。The figure which shows the relationship between the plane of a memory cell array, and a block. メモリセルのデータとメモリセルの閾値電圧分布の関係を示す図。The figure which shows the relationship between the data of a memory cell, and the threshold voltage distribution of a memory cell. NANDセルの書き込み順序を示す図。The figure which shows the write order of a NAND cell. 図14(a)〜(f)は、書き込み毎の閾値電圧の遷移を示す図。FIGS. 14A to 14F are diagrams showing transition of the threshold voltage for each writing. 図4に示す1つのNANDセルの書き込み動作を示す図。FIG. 5 is a diagram showing a write operation of one NAND cell shown in FIG. 4. 第2の実施形態の動作を示すフローチャート。The flowchart which shows operation | movement of 2nd Embodiment. 第3の実施形態の動作を示すフローチャート。The flowchart which shows operation | movement of 3rd Embodiment. 第1乃至第3の実施形態の第1の変形例を示す図。The figure which shows the 1st modification of 1st thru | or 3rd embodiment. 第1乃至第3の実施形態の第1の変形例を示す図。The figure which shows the 1st modification of 1st thru | or 3rd embodiment. 第1の変形例の動作を示す図。The figure which shows operation | movement of a 1st modification. 第1乃至第3の実施形態の第2の変形例を示す図。The figure which shows the 2nd modification of 1st thru | or 3rd embodiment. 第1乃至第3の実施形態の第2の変形例を示す図。The figure which shows the 2nd modification of 1st thru | or 3rd embodiment. 第2の変形例の動作を示す図。The figure which shows operation | movement of the 2nd modification. アドレス及びデータの入力タイミングを示す図。The figure which shows the input timing of an address and data. 図25(a)〜(h)は、上記第1の変形例に適用されるコマンドとデータの関係を示す図。FIGS. 25A to 25H are diagrams showing the relationship between commands and data applied to the first modified example. 書き込みシーケンスを示す図。The figure which shows a write-in sequence. 図27(a)〜(e)は、図26に対応した各部のデータを示す図。27A to 27E are diagrams showing data of each part corresponding to FIG. ベリファイシーケンスにおけるワード線とビット線の波形を示す図。The figure which shows the waveform of the word line and bit line in a verify sequence. 図28の変形例を示す図。The figure which shows the modification of FIG. EASB書き込み方法を示す図。The figure which shows the EASB write method. 8レベルが書き込まれた後の閾値レベル分布とデータの割付を示す図。The figure which shows the threshold level distribution after 8 levels are written, and data allocation. 読み出し動作のアルゴリズムを示す図。The figure which shows the algorithm of read-out operation | movement. 図28に示すプログラムベリファイによりプログラムをした場合における読み出し時のワード線とビット線の波形図。FIG. 29 is a waveform diagram of a word line and a bit line at the time of reading when programmed by the program verify shown in FIG. 28. 図29に示すプログラムベリファイによりプログラムをした場合のリードのワード線とビット線の波形図。FIG. 30 is a waveform diagram of read word lines and bit lines when programmed by the program verify shown in FIG. 29; 第4の実施形態を示す回路図。The circuit diagram which shows 4th Embodiment. 第4の実施形態の変形例を示す回路図。The circuit diagram which shows the modification of 4th Embodiment.

以下、本発明の実施の形態について、図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

(第1の実施形態)
図2は、例えば3ビット、8値のデータを記憶するNAND型フラッシュメモリの概略構成を示している。
(First embodiment)
FIG. 2 shows a schematic configuration of a NAND flash memory that stores, for example, 3-bit, 8-level data.

メモリセルアレイ1は、複数のビット線と複数のワード線と共通ソース線を含み、例えばEEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ1には、ビット線を制御するためのビット制御回路2とワード線制御回路6が接続されている。   The memory cell array 1 includes a plurality of bit lines, a plurality of word lines, and a common source line, and memory cells that are electrically rewritable, such as EEPROM cells, are arranged in a matrix. A bit control circuit 2 and a word line control circuit 6 for controlling bit lines are connected to the memory cell array 1.

ビット線制御回路2は、ビット線を介してメモリセルアレイ1中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ1中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ1中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路2には、カラムデコーダ3、データ入出力バッファ4が接続されている。ビット線制御回路2内のデータ記憶回路はカラムデコーダ3によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。データ入出力端子5は、メモリチップ外部のホスト11に接続される。このホスト11は例えばマイクロコンピュータにより構成され、前記データ入出力端子5から出力されたデータを受ける。さらに、ホスト11は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD、アドレスADD、及びデータDTを出力する。ホスト11からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路7に供給される。   The bit line control circuit 2 reads the data of the memory cells in the memory cell array 1 via the bit lines, detects the state of the memory cells in the memory cell array 1 via the bit lines, and stores the memory via the bit lines. A write control voltage is applied to the memory cells in the cell array 1 to write to the memory cells. A column decoder 3 and a data input / output buffer 4 are connected to the bit line control circuit 2. The data storage circuit in the bit line control circuit 2 is selected by the column decoder 3. Data of the memory cell read to the data storage circuit is output to the outside from the data input / output terminal 5 via the data input / output buffer 4. The data input / output terminal 5 is connected to a host 11 outside the memory chip. The host 11 is constituted by a microcomputer, for example, and receives data output from the data input / output terminal 5. Further, the host 11 outputs various commands CMD, an address ADD, and data DT for controlling the operation of the NAND flash memory. Write data input from the host 11 to the data input / output terminal 5 is supplied to the data storage circuit selected by the column decoder 3 via the data input / output buffer 4, and the command and address are supplied to the control signal and control voltage generation circuit. 7 is supplied.

ワード線制御回路6は、メモリセルアレイ1に接続されている。このワード線制御回路6は、メモリセルアレイ1中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。   The word line control circuit 6 is connected to the memory cell array 1. The word line control circuit 6 selects a word line in the memory cell array 1 and applies a voltage necessary for reading, writing or erasing to the selected word line.

メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6は、制御信号及び制御電圧発生回路7に接続され、この制御信号及び制御電圧発生回路7によって制御される。制御信号及び制御電圧発生回路7は、制御信号入力端子8に接続され、ホスト11から制御信号入力端子8を介して入力される制御信号ALE(アドレス・ラッチ・イネーブル)、CLE(コマンド・ラッチ・イネーブル)、WE(ライト・イネーブル)によって制御される。   The memory cell array 1, the bit line control circuit 2, the column decoder 3, the data input / output buffer 4, and the word line control circuit 6 are connected to a control signal and control voltage generation circuit 7, and the control signal and control voltage generation circuit 7 Be controlled. The control signal and control voltage generation circuit 7 is connected to the control signal input terminal 8, and receives control signals ALE (address latch enable) and CLE (command latch latch) input from the host 11 via the control signal input terminal 8. Enable) and WE (write enable).

前記ビット線制御回路2、カラムデコーダ3、ワード線制御回路6、制御信号及び制御電圧発生回路7は書き込み回路、及び読み出し回路を構成している。   The bit line control circuit 2, column decoder 3, word line control circuit 6, control signal and control voltage generation circuit 7 constitute a write circuit and a read circuit.

また、制御信号及び制御電圧発生回路7は、ダイナミックデータキャッシュ(DDC)制御回路7−1を有している。このDDC制御回路7−1は、後述するデータ記憶回路に含まれるダイナミックラッチ回路としての複数のDRAMのリフレッシュ動作を制御する制御信号を発生する。   Further, the control signal and control voltage generation circuit 7 includes a dynamic data cache (DDC) control circuit 7-1. The DDC control circuit 7-1 generates a control signal for controlling refresh operations of a plurality of DRAMs as dynamic latch circuits included in a data storage circuit described later.

図3は、図2に示すメモリセルアレイ1及びビット線制御回路2の構成の一例を示している。メモリセルアレイ1には複数のNANDセルが配置されている。1つのNANDセルは、直列接続された例えば32個のEEPROMからなるメモリセルMCと、選択ゲートS1、S2とにより構成されている。選択ゲートS2はビット線BL0eに接続され、選択ゲートS1はソース線SRCに接続されている。各ロウに配置されたメモリセルMCの制御ゲートはワード線WL0〜WL29、WL30、WL31に共通接続されている。また、選択ゲートS2はセレクト線SGDに共通接続され、選択ゲートS1はセレクト線SGSに共通接続されている。   FIG. 3 shows an example of the configuration of the memory cell array 1 and the bit line control circuit 2 shown in FIG. A plurality of NAND cells are arranged in the memory cell array 1. One NAND cell includes a memory cell MC made up of, for example, 32 EEPROMs connected in series, and select gates S1 and S2. The selection gate S2 is connected to the bit line BL0e, and the selection gate S1 is connected to the source line SRC. The control gates of the memory cells MC arranged in each row are commonly connected to the word lines WL0 to WL29, WL30, and WL31. The selection gate S2 is commonly connected to the select line SGD, and the selection gate S1 is commonly connected to the select line SGS.

ビット線制御回路2は複数のデータ記憶回路10を有している。各データ記憶回路10には、一対のビット線(BL0e、BL0o)、(BL1e、BL1o)…(BLie、BLio)、(BL8ke、BL8ko)が接続されている。   The bit line control circuit 2 has a plurality of data storage circuits 10. A pair of bit lines (BL0e, BL0o), (BL1e, BL1o)... (BLie, BLio), (BL8ke, BL8ko) are connected to each data storage circuit 10.

メモリセルアレイ1は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のNANDセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路10に接続されている2本のビット線について同時に行なわれる。   The memory cell array 1 includes a plurality of blocks as indicated by broken lines. Each block includes a plurality of NAND cells, and data is erased in units of blocks, for example. The erase operation is simultaneously performed on two bit lines connected to the data storage circuit 10.

また、ビット線の1つおきに配置され、1つのワード線に接続された複数のメモリセル(破線で囲まれた範囲のメモリセル)は、1セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。   In addition, a plurality of memory cells arranged every other bit line and connected to one word line (memory cells in a range surrounded by a broken line) constitute one sector. Data is written and read for each sector. That is, half of the plurality of memory cells arranged in the row direction are connected to the corresponding bit lines. For this reason, a write or read operation is executed for each half of the plurality of memory cells arranged in the row direction.

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路10に接続されている2本のビット線(BLie、BLio)のうち外部より供給されるアドレス信号(YA0、YA1…YAi…YA8k)に応じて1本のビット線が選択される。さらに、外部アドレスに応じて、1本のワード線が選択され、破線で示す、3ページが選択される。この3ページの切り替えはアドレスによって行われる。   During the read operation, the program verify operation, and the program operation, the address signals (YA0, YA1,... YAi,... YA8k) supplied from the outside of the two bit lines (BLie, BLio) connected to the data storage circuit 10 are used. In response, one bit line is selected. Further, according to the external address, one word line is selected, and three pages indicated by broken lines are selected. Switching between the three pages is performed by an address.

図4は、図2に示すメモリセルアレイ1及びビット線制御回路2の構成の他の例を示している。図3に示す構成の場合、データ記憶回路10に2本のビット線(BLie、BLio)が接続されていた。これに対して、図4に示す構成の場合、各ビット線にデータ記憶回路10が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。   FIG. 4 shows another example of the configuration of the memory cell array 1 and the bit line control circuit 2 shown in FIG. In the case of the configuration shown in FIG. 3, two bit lines (BLie, BLio) are connected to the data storage circuit 10. On the other hand, in the configuration shown in FIG. 4, the data storage circuit 10 is connected to each bit line, and the plurality of memory cells arranged in the row direction are all connected to the corresponding bit line. For this reason, a write or read operation can be performed on all the memory cells arranged in the row direction.

尚、以下の説明は、図3に示す構成、及び図4に示す構成のいずれも適用することが可能であるが、図3を使用する場合について説明する。   In the following description, either the configuration shown in FIG. 3 or the configuration shown in FIG. 4 can be applied, but the case of using FIG. 3 will be described.

図5(a)(b)はメモリセル及び選択トランジスタの断面図を示している。図5(a)はメモリセルを示している。基板51(後述するP型ウェル領域55)にはメモリセルのソース、ドレインとしてのn型拡散層42が形成されている。P型ウェル領域55の上にはゲート絶縁膜43を介して浮遊ゲート(FG)44が形成され、この浮遊ゲート44の上には絶縁膜45を介して制御ゲート(CG)46が形成されている。図5(b)は選択ゲートを示している。P型ウェル領域55にはソース、ドレインとしてのn型拡散層47が形成されている。P型ウェル領域55の上にはゲート絶縁膜48を介して制御ゲート49が形成されている。   5A and 5B are cross-sectional views of the memory cell and the select transistor. FIG. 5A shows a memory cell. In the substrate 51 (P-type well region 55 described later), an n-type diffusion layer 42 is formed as the source and drain of the memory cell. A floating gate (FG) 44 is formed on the P-type well region 55 via a gate insulating film 43, and a control gate (CG) 46 is formed on the floating gate 44 via an insulating film 45. Yes. FIG. 5B shows a selection gate. In the P-type well region 55, an n-type diffusion layer 47 as a source and a drain is formed. A control gate 49 is formed on the P-type well region 55 via a gate insulating film 48.

図6は、NAND型フラッシュメモリの断面図を示している。例えばP型半導体基板51内には、N型ウェル領域52、53、54、P型ウェル領域56が形成されている。N型ウェル領域52内にはP型ウェル領域55が形成され、このP型ウェル領域55内にメモリセルアレイ1を構成する低電圧NチャネルトランジスタLVNTrが形成されている。さらに、前記N型ウェル領域53、P型ウェル領域56内に、データ記憶回路10を構成する低電圧PチャネルトランジスタLVPTr、低電圧NチャネルトランジスタLVNTrが形成されている。前記基板51内には、ビット線とデータ記憶回路10を接続する高電圧NチャネルトランジスタHVNTrが形成されている。また、前記N型ウェル領域54内には例えばワード線駆動回路等を構成する高電圧PチャネルトランジスタHVPTrが形成されている。図5に示すように、高電圧トランジスタHVNTr、HVPTrは、低電圧トランジスタLVNTr、LVPTrに比べて例えば厚いゲート絶縁膜を有している。   FIG. 6 shows a cross-sectional view of the NAND flash memory. For example, N-type well regions 52, 53 and 54 and a P-type well region 56 are formed in the P-type semiconductor substrate 51. A P-type well region 55 is formed in the N-type well region 52, and a low-voltage N-channel transistor LVNTr constituting the memory cell array 1 is formed in the P-type well region 55. Further, a low-voltage P-channel transistor LVPTr and a low-voltage N-channel transistor LVNTr constituting the data storage circuit 10 are formed in the N-type well region 53 and the P-type well region 56. In the substrate 51, a high-voltage N-channel transistor HVNTr that connects the bit line and the data storage circuit 10 is formed. In the N-type well region 54, for example, a high voltage P-channel transistor HVPTr constituting a word line driving circuit or the like is formed. As shown in FIG. 5, the high voltage transistors HVNTr and HVPTr have, for example, a thicker gate insulating film than the low voltage transistors LVNTr and LVPTr.

図7は、図6に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図7に示すような電圧が供給される。ここで、Veraは、データの消去時に基板に印加される電圧、Vssは接地電圧、Vddは電源電圧、Vpgmhはデータの書き込み時にワード線に供給される電圧Vpgm+Vth、Vreadhは、データの読み出し時にワード線に供給される電圧Vread+Vthである。   FIG. 7 shows an example of voltages supplied to the respective regions shown in FIG. In erasing, programming, and reading, a voltage as shown in FIG. 7 is supplied to each region. Here, Vera is a voltage applied to the substrate when erasing data, Vss is a ground voltage, Vdd is a power supply voltage, Vpgmh is a voltage Vpgm + Vth supplied to a word line when writing data, and Vreadh is a word when reading data. The voltage Vread + Vth supplied to the line.

図8は、図3に示すデータ記憶回路10の一例を示す回路図である。   FIG. 8 is a circuit diagram showing an example of the data storage circuit 10 shown in FIG.

このデータ記憶回路10は、例えば3ビット、8値のデータを書き込み、読み出す場合を示しており、プライマリデータキャッシュ(PDC)、セコンダリデータキャッシュ(SDC)、ダイナミックデータキャッシュ(DDCA、DDCB、DDCC)、テンポラリデータキャッシュ(TDC)を有している。SDC、PDC、DDCA、DDCB、DDCCは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。TDCは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。   This data storage circuit 10 shows a case where, for example, 3-bit, 8-level data is written and read, and a primary data cache (PDC), a secondary data cache (SDC), and a dynamic data cache (DDCA, DDCB, DDCC) And a temporary data cache (TDC). SDC, PDC, DDCA, DDCB, DDCC hold input data at the time of writing, hold read data at the time of reading, temporarily hold data at the time of verification, and operate internal data when storing multi-value data used. The TDC amplifies and temporarily holds bit line data when reading data, and is used to manipulate internal data when storing multilevel data.

SDCは、スタティックラッチ回路を構成するクロックドインバータ回路61a、61b、及びトランジスタ61c、61dにより構成されている。トランジスタ61cはクロックドインバータ回路61aの入力端と、クロックドインバータ回路61bの入力端の間に接続されている。このトランジスタ61cのゲートには信号EQ2が供給されている。トランジスタ61dはクロックドインバータ回路61aの出力端と接地間に接続されている。このトランジスタ61dのゲートには信号PRSTが供給されている。SDCのノードN2aは、カラム選択トランジスタ61eを介して入出力データ線IOnに接続され、ノードN2bは、カラム選択トランジスタ61fを介して入出力データ線IOに接続される。これらトランジスタ61e、61fのゲートにはカラム選択信号CSLiが供給されている。SDCのノードN2aは、トランジスタ61g、61hを介してPDCのノードN1aに接続されている。トランジスタ61gのゲートには信号BLC2が供給され、トランジスタ61hのゲートには信号BLC1が供給されている。   The SDC includes clocked inverter circuits 61a and 61b and transistors 61c and 61d that constitute a static latch circuit. The transistor 61c is connected between the input terminal of the clocked inverter circuit 61a and the input terminal of the clocked inverter circuit 61b. A signal EQ2 is supplied to the gate of the transistor 61c. The transistor 61d is connected between the output terminal of the clocked inverter circuit 61a and the ground. A signal PRST is supplied to the gate of the transistor 61d. The node N2a of the SDC is connected to the input / output data line IOn via the column selection transistor 61e, and the node N2b is connected to the input / output data line IO via the column selection transistor 61f. A column selection signal CSLi is supplied to the gates of the transistors 61e and 61f. The node N2a of the SDC is connected to the node N1a of the PDC via the transistors 61g and 61h. A signal BLC2 is supplied to the gate of the transistor 61g, and a signal BLC1 is supplied to the gate of the transistor 61h.

PDCは、スタティックラッチ回路を構成するクロックドインバータ回路61i、61j及びトランジスタ61kにより構成されている。トランジスタ61kは、クロックドインバータ回路61iの入力端とクロックドインバータ回路61jの入力端の相互間に接続されている。このトランジスタ61kのゲートには信号EQ1が供給されている。PDCのノードN1bはトランジスタ61lのゲートに接続されている。このトランジスタ61lの電流通路の一端はトランジスタ61mを介して接地されている。このトランジスタ61mのゲートには信号CHK1が供給されている。また、トランジスタ61lの電流通路の他端はトランスファーゲートを構成するトランジスタ61n、61oの電流通路の一端に接続されている。このトランジスタ61nのゲートには信号CHK2nが供給されている。また、トランジスタ61oのゲートはノードN3に接続されている。トランジスタ61n、61oの電流通路の他端は、信号線COMiに接続されている。この信号線COMiは全データ記憶回路10に共通に接続され、この信号線COMiのレベルにより、全データ記憶回路10のベリファイが完了したかどうかを判定できる。すなわち、後述するように、ベリファイが完了すると、PDCのノードN1bがローレベル(ノードN1aがハイレベル)となる。この状態において、信号CHK1、CHK2nをハイレベルとすると、ベリファイが完了している場合、信号COMiがハイレベルとなる。   The PDC includes clocked inverter circuits 61i and 61j and a transistor 61k that constitute a static latch circuit. The transistor 61k is connected between the input terminal of the clocked inverter circuit 61i and the input terminal of the clocked inverter circuit 61j. A signal EQ1 is supplied to the gate of the transistor 61k. The node N1b of the PDC is connected to the gate of the transistor 61l. One end of the current path of the transistor 61l is grounded through the transistor 61m. A signal CHK1 is supplied to the gate of the transistor 61m. The other end of the current path of the transistor 61l is connected to one end of the current path of the transistors 61n and 61o constituting the transfer gate. A signal CHK2n is supplied to the gate of the transistor 61n. The gate of the transistor 61o is connected to the node N3. The other ends of the current paths of the transistors 61n and 61o are connected to the signal line COMi. This signal line COMi is commonly connected to all the data storage circuits 10, and it can be determined whether or not the verification of all the data storage circuits 10 has been completed based on the level of this signal line COMi. That is, as will be described later, when the verification is completed, the node N1b of the PDC becomes low level (the node N1a is high level). In this state, if the signals CHK1 and CHK2n are set to the high level, the signal COMi is set to the high level when the verification is completed.

さらに、前記TDCは、例えばMOSキャパシタ61pにより構成されている。このキャパシタ61pは、一端が前記トランジスタ61g、61hの接続ノードN3に接続され、他端に後述する信号BOOSTが供給されている。また、接続ノードN3には、トランジスタ61qA〜61qCを介してDDCA、DDCB、DDCCが接続される。前記トランジスタ61qA〜61qCのゲートには、信号REGA〜REGCが供給されている。   Further, the TDC is constituted by, for example, a MOS capacitor 61p. One end of the capacitor 61p is connected to the connection node N3 of the transistors 61g and 61h, and a signal BOOST described later is supplied to the other end. Further, DDCA, DDCB, DDCC are connected to connection node N3 through transistors 61qA-61qC. Signals REGA to REGC are supplied to the gates of the transistors 61qA to 61qC.

ダイナミックラッチ回路を構成するDDCA、DDCB、DDCCは、トランジスタ61rA〜61rCにより構成されている。トランジスタ61rA〜61rCの電流通路の一端には信号VPREが供給され、他端は前記トランジスタ61qA〜61qCの電流通路にそれぞれ接続されている。このトランジスタ61rA〜61rCのゲートはトランジスタ61sA〜61sCを介して前記PDCのノードN1aにそれぞれ接続されている。このトランジスタ61sA〜61sCのゲートには信号DTGA〜DTGCがそれぞれ供給されている。   DDCA, DDCB, DDCC constituting the dynamic latch circuit are constituted by transistors 61rA to 61rC. The signal VPRE is supplied to one end of the current path of the transistors 61rA to 61rC, and the other end is connected to the current path of the transistors 61qA to 61qC. The gates of the transistors 61rA to 61rC are connected to the node N1a of the PDC via the transistors 61sA to 61sC, respectively. Signals DTGA to DTGC are supplied to the gates of the transistors 61sA to 61sC, respectively.

さらに、前記接続ノードN3にはトランジスタ61t、61uの電流通路の一端が接続されている。トランジスタ61uの電流通路の他端には信号VPREが供給され、ゲートにはBLPREが供給されている。前記トランジスタ61tのゲートには信号BLCLAMPが供給されている。このトランジスタ61tの電流通路の他端はトランジスタ61vを介してビット線BLoの一端に接続され、トランジスタ61wを介してビット線BLeの一端に接続されている。ビット線BLoの一端はトランジスタ61xの電流通路の一端に接続されている。このトランジスタ61xのゲートには信号BIASoが供給されている。ビット線BLeの一端はトランジスタ61yの電流通路の一端に接続されている。このトランジスタ61yのゲートには信号BIASeが供給されている。これらトランジスタ61x、61yの電流通路の他端には、信号BLCRLが供給されている。トランジスタ61x、61yは、信号BIASo、BIASeに応じてトランジスタ61v、61wと相補的にオンとされ、非選択のビット線に信号BLCRLの電位を供給する。   Further, one end of a current path of the transistors 61t and 61u is connected to the connection node N3. The signal VPRE is supplied to the other end of the current path of the transistor 61u, and BLPRE is supplied to the gate. A signal BLCLAMP is supplied to the gate of the transistor 61t. The other end of the current path of the transistor 61t is connected to one end of the bit line BLo through the transistor 61v, and is connected to one end of the bit line BLe through the transistor 61w. One end of the bit line BLo is connected to one end of the current path of the transistor 61x. A signal BIASo is supplied to the gate of the transistor 61x. One end of the bit line BLe is connected to one end of the current path of the transistor 61y. A signal BIASe is supplied to the gate of the transistor 61y. A signal BLCRL is supplied to the other ends of the current paths of the transistors 61x and 61y. The transistors 61x and 61y are turned on complementarily to the transistors 61v and 61w in response to the signals BIASo and BIASe, and supply the potential of the signal BLCRL to the unselected bit lines.

尚、前記ノードN3と接地間には、例えばMOSキャパシタ61zが接続されている。このキャパシタ61zは、後述するTDCのキャパシタ61pを信号BOOSTにより昇圧する際、カップリングにより、ノードN3の電位が上昇し過ぎないように、ノードN3の電位を調整する。以後、PDCのデータはノードN1aの電位、SDCのデータはノードN2aの電位、TDCのデータはノードN3の電位とする。DDCA〜DDCCのデータは、トランジスタ61rA〜61rCのゲートの電位とする。   For example, a MOS capacitor 61z is connected between the node N3 and the ground. The capacitor 61z adjusts the potential of the node N3 so that the potential of the node N3 does not rise too much due to coupling when the TDC capacitor 61p described later is boosted by the signal BOOST. Hereinafter, the PDC data is the potential of the node N1a, the SDC data is the potential of the node N2a, and the TDC data is the potential of the node N3. Data of DDCA to DDCC is the potential of the gates of the transistors 61rA to 61rC.

上記各信号及び電圧は、図2に示す制御信号及び制御電圧発生回路7により生成され、この制御信号及び制御電圧発生回路7の制御に基づき、データの書き込み、ベリファイ、読み出し動作が制御される。さらに、DDCA〜DDCCは、DDC制御回路7−1により、発生された制御信号によりリフレッシュされる。   The above signals and voltages are generated by a control signal and control voltage generation circuit 7 shown in FIG. 2, and data write, verify, and read operations are controlled based on the control of the control signal and control voltage generation circuit 7. Furthermore, DDCA to DDCC are refreshed by the generated control signal by the DDC control circuit 7-1.

本メモリは、1つのセルに8個の閾値電圧により、3ビットのデータを記憶する。この3ビットの切り替えはアドレス(第1ページ、第2ページ、第3ページ)によって制御される。   This memory stores 3-bit data with eight threshold voltages in one cell. This 3-bit switching is controlled by an address (first page, second page, third page).

図9は、アドレス入力サイクルを示すタイミング図を示している。図9に示すコマンド・ラッチ・イネーブル信号CLEをローレベル(以下、ローレベルと記す)アドレス・ラッチ・イネーブル信号ALEをハイレベル(以下、ハイレベルと記す)として、ライトイネーブル信号WEnをローレベルからハイレベルとした時、外部から入力されるI/O0−7がアドレスとして読み取られる。   FIG. 9 shows a timing diagram illustrating an address input cycle. The command latch enable signal CLE shown in FIG. 9 is set to a low level (hereinafter referred to as a low level), the address latch enable signal ALE is set to a high level (hereinafter referred to as a high level), and the write enable signal WEn is changed from a low level. When set to high level, I / O0-7 input from the outside is read as an address.

図10は、入力サイクルとアドレスの割当てを示している。図10に示すように、第1、第2サイクルはカラムアドレス、第3サイクルのI/O0−1(A16,A17)は、ページアドレスを切り替えるMLC(Multi Level Cell)アドレスであり、例えば(A16,A17)=(L,L)のときロワーページ、(A16,A17)=(H,L)のときアッパーページ、(A16,A17)=(L,H)のときハイアーページとなる、第3サイクルのI/O3(A18)は、2本のビット線(BLie、BLio)の一方を選択し、第3サイクルのI/O3−7(A19−A23)は、NANDセル内の32本のワード線の1つを選択する。第4、5サイクルはブロックアドレスを示している。   FIG. 10 shows the input cycle and address assignment. As shown in FIG. 10, the first and second cycles are column addresses, and the third cycle I / O0-1 (A16, A17) is an MLC (Multi Level Cell) address for switching page addresses. , A17) = lower page when (L, L), upper page when (A16, A17) = (H, L), higher page when (A16, A17) = (L, H), third page The cycle I / O3 (A18) selects one of the two bit lines (BLie, BLio), and the third cycle I / O3-7 (A19-A23) is the 32 words in the NAND cell. Select one of the lines. The fourth and fifth cycles indicate block addresses.

図11は、メモリセルアレイ(プレーン0、1)とブロックの関係を示している。図11に示すように、本NAND型フラッシュメモリは、2つのプレーン0、1を有している。各プレーン0,1は、例えば図2に示すメモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、ワード線制御回路6有している。制御信号及び制御電圧発生回路7、制御信号入力端子8、データ入出力バッファ4、データ入出力端子5は、各プレーンに共有される。尚、図11には、ビット線制御回路2のみを示している。   FIG. 11 shows the relationship between the memory cell array (planes 0 and 1) and blocks. As shown in FIG. 11, the NAND flash memory has two planes 0 and 1. Each plane 0, 1 has, for example, the memory cell array 1, the bit line control circuit 2, the column decoder 3, and the word line control circuit 6 shown in FIG. The control signal and control voltage generation circuit 7, the control signal input terminal 8, the data input / output buffer 4, and the data input / output terminal 5 are shared by each plane. In FIG. 11, only the bit line control circuit 2 is shown.

また、プレーン0にブロック0〜2047が配置され、プレーン1にブロック2048〜4095が配置されている。このように、プレーン0、1に対して複数のブロックが配置されているため、プレーンを第5サイクルのI/O3(A36)で選択する。また、各プレーン内の任意のブロックを1ずつ、合計2ブロック同時に選択して、リード、プログラム、イレーズすることが可能とされている。   In addition, blocks 0 to 2047 are arranged on the plane 0, and blocks 2048 to 4095 are arranged on the plane 1. As described above, since a plurality of blocks are arranged for the planes 0 and 1, the plane is selected by the I / O 3 (A36) of the fifth cycle. It is also possible to select, read, program, and erase one block at a time in each plane, for a total of two blocks.

図12は、メモリセルのデータとメモリセルの閾値電圧分布の関係を表している。消去動作を行うとメモリセルのデータは一番左の閾値電圧となる。書き込み動作により、1つのセルに3ビット(8値)のデータが記憶されることによって8個の閾値分布となる。   FIG. 12 shows the relationship between the memory cell data and the threshold voltage distribution of the memory cell. When the erase operation is performed, the data in the memory cell becomes the leftmost threshold voltage. By writing operation, data of 3 bits (eight values) is stored in one cell, so that eight threshold distributions are obtained.

上記構成において、動作について説明する。   The operation of the above configuration will be described.

(プログラム及びプログラムベリファイ)
(プログラム順序)
図13は、NANDセルの書き込み順序を示している。ブロック内において、ソース線に近いメモリセルからページごとに書き込み動作を行なう。図14(a)〜(f)は、書き込み毎の閾値電圧の遷移を示している。図13、図14(a)〜(f)に示すように、第1ステージ、第2ステージの2回の書き込み動作により、1つのセルに3ビット(8値)のデータが書き込まれる。
(Program and program verify)
(Program order)
FIG. 13 shows the write order of the NAND cells. In the block, a write operation is performed for each page from a memory cell close to the source line. 14A to 14F show the transition of the threshold voltage for each writing. As shown in FIGS. 13 and 14A to 14F, 3-bit (8-value) data is written to one cell by two write operations of the first stage and the second stage.

先ず、第0回目の書き込み[0]において、ワード線WL0、ビット線BLeのセルに、第1ステージの書き込み動作により、ロワーページ、アッパーページ、ハイアーページ(ページアドレス:0,1,2)の3ビット(7値)のデータが書き込まれる。この結果、図14(a)に示す閾値電圧の分布となる。   First, in the 0th write [0], the lower page, upper page, and higher page (page addresses: 0, 1, and 2) are written to the cells of the word line WL0 and the bit line BLe by the first stage write operation. 3-bit (7-value) data is written. As a result, the threshold voltage distribution shown in FIG.

次に、第1回目の書き込み[1]において、ワード線WL0、ビット線BLoのセルに、第1ステージの書き込み動作により、ロワーページ、アッパーページ、ハイアーページ(ページアドレス:3,4,5)の3ビット(7値)のデータが書き込まれる。   Next, in the first write [1], the lower page, upper page, and higher page (page addresses: 3, 4, and 5) are written to the cells of the word line WL0 and the bit line BLo by the first stage write operation. 3 bits (7 values) of data are written.

次に、第2回目の書き込み[2]において、ワード線WL1、ビット線BLeのセルに、第1ステージの書き込み動作により、ロワーページ、アッパーページ、ハイアーページ(ページアドレス:6,7,8)の3ビット(7値)のデータが書き込まれる。   Next, in the second write [2], the lower page, upper page, and higher page (page addresses: 6, 7, and 8) are written to the cells of the word line WL1 and the bit line BLe by the first stage write operation. 3 bits (7 values) of data are written.

次に、第3回目の書き込み[3]において、ワード線WL1、ビット線BLoのセルに、第1ステージの書き込み動作により、ロワーページ、アッパーページ、ハイアーページ(ページアドレス:9,10,11)の3ビット(7値)のデータが書き込まれる。   Next, in the third write [3], the lower page, upper page, and higher page (page addresses: 9, 10, and 11) are written to the cells of the word line WL1 and the bit line BLo by the first stage write operation. 3 bits (7 values) of data are written.

すると、例えばワード線WL0、ビット線BLeのセルの閾値電圧の分布は、図14(b)に破線で示すように、隣接セルの閾値電圧が変化することにより、広がってしまう。   Then, for example, the distribution of the threshold voltages of the cells of the word line WL0 and the bit line BLe widens as the threshold voltages of the adjacent cells change, as indicated by broken lines in FIG.

次に、第4回目の書き込み[4]において、ワード線WL0、ビット線BLeのセルに、第2ステージの書き込み動作により、ロワーページ、アッパーページ、ハイアーページ(ページアドレス:0,1,2)の3ビット(8値)のデータが書き込まれ、図14(c)に実線で示す閾値分布となる。   Next, in the fourth write [4], the lower page, the upper page, and the higher page (page addresses: 0, 1, and 2) are written to the cells of the word line WL0 and the bit line BLe by the second stage write operation. 3 bits (8 values) of data are written, and the threshold distribution shown by the solid line in FIG.

次に、第5回目の書き込み[5]において、ワード線WL0、ビット線BLoのセルに、第2ステージの書き込み動作により、ロワーページ、アッパーページ、ハイアーページ(ページアドレス:3,4,5)の3ビット(8値)のデータが書き込まれる。   Next, in the fifth write [5], the lower page, upper page, and higher page (page addresses: 3, 4, and 5) are written to the cells of the word line WL0 and the bit line BLo by the second stage write operation. 3 bits (8 values) of data are written.

次に、第6回目の書き込み[6]において、ワード線WL2、ビット線BLeのセルに、第1ステージの書き込み動作により、ロワーページ、アッパーページ、ハイアーページ(ページアドレス:12,13,14)の3ビット(7値)のデータが書き込まれる。   Next, in the sixth write [6], the lower page, upper page, and higher page (page addresses: 12, 13, and 14) are written to the cells of the word line WL2 and the bit line BLe by the first stage write operation. 3 bits (7 values) of data are written.

次に、第7回目の書き込み[7]において、ワード線WL2、ビット線BLoのセルに、第1ステージの書き込み動作により、ロワーページ、アッパーページ、ハイアーページ(ページアドレス:12,13,14)の3ビット(7値)のデータが書き込まれる。   Next, in the seventh write [7], the lower page, upper page, and higher page (page addresses: 12, 13, and 14) are written to the cells of the word line WL2 and the bit line BLo by the first stage write operation. 3 bits (7 values) of data are written.

次に、第8回目の書き込み[8]において、ワード線WL1,ビット線BLeのセルに、第2ステージの書き込み動作により、ロワーページ、アッパーページ、ハイアーページ(ページアドレス:6,7,8)の3ビット(8値)のデータが書き込まれる。   Next, in the eighth write [8], the lower page, upper page, and higher page (page addresses: 6, 7, and 8) are written to the cells of the word line WL1 and the bit line BLe by the second stage write operation. 3 bits (8 values) of data are written.

次に、第9回目の書き込み[9]において、ワード線WL1、ビット線BLoのセルに、第2ステージの書き込み動作により、ロワーページ、アッパーページ、ハイアーページ(ページアドレス:9,10,11)の3ビット(8値)のデータが書き込まれる。   Next, in the ninth write [9], the lower page, the upper page, and the higher page (page addresses: 9, 10, and 11) are written to the cells of the word line WL1 and the bit line BLo by the second stage write operation. 3 bits (8 values) of data are written.

すると、例えばワード線WL0、ビット線BLeのセルの閾値電圧の分布は、図14(d)に破線で示すように、隣接セルの閾値電圧が変化することにより広がってしまう。   Then, for example, the distribution of the threshold voltages of the cells of the word line WL0 and the bit line BLe widens as the threshold voltages of adjacent cells change, as indicated by the broken line in FIG.

図15は、図4に示す1つのNANDセルに関して、上記のような書き込み動作を行った場合を示している。図15において、図13と同一書き込み順序、同一ページアドレスには同一符号を付している。図15に示す書き込み動作の場合においても、各メモリセルの閾値レベルは図14に示すように変化する。このため、図15に示す書き込み動作の場合も上記と同様の問題を有している。   FIG. 15 shows a case where the above-described write operation is performed on one NAND cell shown in FIG. In FIG. 15, the same writing order and the same page address as in FIG. Also in the case of the write operation shown in FIG. 15, the threshold level of each memory cell changes as shown in FIG. Therefore, the write operation shown in FIG. 15 has the same problem as described above.

そこで、第1の実施形態は、次のような書き込み動作により、隣接セルの書き込み動作による閾値レベルの変動を防止している。   Therefore, in the first embodiment, the threshold level fluctuation due to the write operation of the adjacent cell is prevented by the following write operation.

図1は、第1の実施形態に係る書き込み動作を示している。この書き込み動作は、例えば図2に示す制御信号及び制御電圧発生回路7、又は、ホスト11により実行される。図14、図15を参照して書き込み動作について説明する。   FIG. 1 shows a write operation according to the first embodiment. This write operation is executed by, for example, the control signal and control voltage generation circuit 7 shown in FIG. The write operation will be described with reference to FIGS.

図14、図15に示す書き込み順序の場合、先ず、ホスト11から送られてきたデータが最後かどうかを判別し、最後のデータである場合と、最後のデータではない場合、つまり続けて次のページの書き込みがある場合で書き込み動作が異なっている。   In the case of the writing order shown in FIGS. 14 and 15, first, it is determined whether or not the data sent from the host 11 is the last, and if it is the last data or not the last data, that is, the next The write operation is different when there is a page write.

すなわち、先ず、ホスト11から送られてきたデータが、最後かどうかが判別される(S1)。例えばホスト11から送られてきたデータが有るかどうかが判別される。この結果、送られてきたデータが有り、最後のデータではない場合、上記と同様の動作により、書き込むべきセルが本来の閾値レベルより低いレベルに書き込まれる。例えば書き込み[1]のページアドレス3,4,5が最後のデータではない場合、書き込み[1]に示すワード線WL1に接続されたメモリセルのページアドレス3,4,5に、本来の閾値レベルより低めの閾値レベルが書き込まれる(S2)。すなわち、この場合、本来のベリファイレベルより低めのベリファイレベルを用いてプログラムベリファイが行われる。この後、隣接セルに所定の閾値レベルが書き込まれる。すなわち、書き込むべきセルより前に書き込まれたセル、つまり、書き込み[2]に示すワード線WL0に接続されたメモリセルのページアドレス0,1,2に本来のベリファイレベルが書き込まれる(S3)。次いで、書き込むべきセルより後に書き込まれるセル、つまり、書き込み[3]に示すワード線WL2に接続されたメモリセルのページアドレス6、7、8に本来の閾値レベルより低い閾値レベルが書き込まれる(S4)。   That is, first, it is determined whether or not the data sent from the host 11 is the last (S1). For example, it is determined whether there is data transmitted from the host 11. As a result, when there is data sent and not the last data, the cell to be written is written to a level lower than the original threshold level by the same operation as described above. For example, when the page address 3, 4, 5 of the write [1] is not the last data, the original threshold level is set to the page address 3, 4, 5 of the memory cell connected to the word line WL1 shown in the write [1]. A lower threshold level is written (S2). That is, in this case, the program verify is performed using a verify level lower than the original verify level. Thereafter, a predetermined threshold level is written in the adjacent cell. That is, the original verify level is written to page addresses 0, 1, and 2 of the cell written before the cell to be written, that is, the memory cell connected to the word line WL0 indicated by the write [2] (S3). Next, a threshold level lower than the original threshold level is written to page addresses 6, 7, and 8 of the cells written after the cell to be written, that is, the memory cells connected to the word line WL2 indicated by the write [3] (S4). ).

この後、書き込むべきセルに本来の閾値レベルが書き込まれる(S5)。つまり、書き込み[4]に示すワード線WL1に接続されたメモリセルのページアドレス3,4,5に、本来の閾値レベルが書き込まれる。このような動作がホスト11から送られてきたデータに従って実行される。   Thereafter, the original threshold level is written in the cell to be written (S5). That is, the original threshold level is written to the page addresses 3, 4, and 5 of the memory cell connected to the word line WL1 indicated by the write [4]. Such an operation is executed in accordance with data sent from the host 11.

一方、例えば書き込み[1]のページアドレス3,4,5が最後のデータである場合、次のように動作する。前記ステップS1において、書き込み[1]のページアドレス3,4,5に続く、書き込み[3]のページアドレス6,7,8データが、ホスト11から送られてないと判別された場合、ステップS6に制御が移行される。このステップS6において、書き込み[1]に示すワード線WL1に接続されたメモリセルのページアドレス3,4,5に、本来の閾値レベルより低めの閾値レベルが書き込まれる。すなわち、この場合、本来のベリファイレベルより低めのベリファイレベルを用いてプログラムベリファイが行われる。この後、隣接セルに所定の閾値レベルが書き込まれる(S7)。すなわち、既に送られているページアドレス0,1,2のデータに基づき、書き込み[2]に示すワード線WL0に接続されたメモリセル、つまり、書き込むべきセルより前に書き込まれたセルのページアドレス0,1,2に本来のベリファイレベルが書き込まれる。   On the other hand, for example, when page addresses 3, 4, and 5 of the write [1] are the last data, the following operation is performed. If it is determined in step S1 that the page address 6, 7, 8 data of write [3] following page address 3, 4, 5 of write [1] has not been sent from the host 11, step S6. Control is transferred to. In step S6, a threshold level lower than the original threshold level is written to page addresses 3, 4, and 5 of the memory cell connected to the word line WL1 indicated by writing [1]. That is, in this case, the program verify is performed using a verify level lower than the original verify level. Thereafter, a predetermined threshold level is written in the adjacent cell (S7). That is, the page address of the memory cell connected to the word line WL0 indicated by the write [2], that is, the cell written before the cell to be written based on the data of the page addresses 0, 1, 2 already sent. The original verify level is written to 0, 1, and 2.

この後、書き込むべきセルに本来の閾値レベルが書き込まれる(S8)。つまり、書き込み[4]に示すように、最後に送られてきたページアドレス3,4,5のデータに基づき、ワード線WL1に接続されたメモリセルのページアドレス3,4,5に、本来の閾値レベルが書き込まれる。このような動作がホスト11から送られてきたデータに従って実行される。   Thereafter, the original threshold level is written in the cell to be written (S8). That is, as shown in the write [4], the page address 3, 4, 5 of the memory cell connected to the word line WL1 is originally transferred to the page address 3, 4, 5 of the page address 3, 4, 5 sent last. A threshold level is written. Such an operation is executed in accordance with data sent from the host 11.

この後、時間が経過し、書き込みを再会する場合、例えばホスト11の指示により、最後に書き込んだメモリセルと隣接するセルには書き込まず、最後に書き込んだメモリセルと離れたセルに書き込む。すなわち、上記のように、書き込み[1]のページアドレス3,4,5が最後の書き込みであった場合、書き込み[3]のページアドレス6,7,8には書き込まず、ホスト11は、例えば書き込み[5]のページアドレス9,10,11から書き始めるように制御する。   Thereafter, when time passes and writing is reunited, for example, in accordance with an instruction from the host 11, writing is not performed on a cell adjacent to the last written memory cell, but is written on a cell distant from the last written memory cell. That is, as described above, when the page addresses 3, 4 and 5 of the write [1] are the last write, the host 11 does not write to the page addresses 6, 7 and 8 of the write [3] Control is performed so as to start writing from page addresses 9, 10, and 11 of writing [5].

すなわち、書き込み再開後、ホスト11から書き込み[5]のページアドレス9,10,11のデータが送られてくると、制御がステップS1からS2乃至S5に移行され、上記と同様の書き込み動作が実行される。このため、書き込み済みのページアドレス0,1,2と、ページアドレス3,4,5のセルのデータの閾値電圧は、浮遊ゲート相互間のカップリングにより上昇しない。   That is, when the data of page address 9, 10, 11 of the write [5] is sent from the host 11 after resuming the write, the control is transferred from step S1 to S2 to S5, and the write operation similar to the above is executed. Is done. For this reason, the threshold voltage of the data of the written page addresses 0, 1, and 2 and page addresses 3, 4, and 5 does not rise due to coupling between floating gates.

尚、上記説明では、書き込み[3]に変えて書き込み[5]に位置するセルにデータを書き込んだが、これに限らず、書き込み[5]に対してワード線方向に隣接する図示せぬ書き込み[7]に位置するセルにデータを書き込んでもよい。   In the above description, data is written in the cell located in the write [5] instead of the write [3]. However, the present invention is not limited to this, and the write [5] adjacent to the write [5] in the word line direction [not shown] 7] may be written into the cell located at [7].

上記第1の実施形態によれば、書き込みデータが最後のデータである場合、メモリセルに本来の閾値レベルを書き込んでいる。このため、最後に書き込んだメモリセルは、隣接セルのデータが送られて来る以前に書き込みを完了できるため、時間経過に伴う閾値レベルの変動を防止することができる。   According to the first embodiment, when the write data is the last data, the original threshold level is written in the memory cell. For this reason, since the last written memory cell can complete the writing before the data of the adjacent cell is sent, fluctuations in the threshold level over time can be prevented.

しかも、書き込みが再開された場合、前回の書き込み動作の最後に書き込んだメモリセルと隣接するセルには書き込まず、最後に書き込んだメモリセルから離れたメモリセルにデータを書き込んでいる。このため、前回の書き込み動作の最後に書き込んだセルの閾値レベルの変動を防止することが可能である。   In addition, when writing is resumed, data is written to a memory cell that is distant from the last written memory cell, without writing to the cell adjacent to the memory cell written at the end of the previous write operation. For this reason, it is possible to prevent fluctuations in the threshold level of the cell written at the end of the previous write operation.

尚、上記説明は、図15に示す構成のメモリセルアレイについて説明したが、図13に示すメモリセルアレイについても同様である。   Although the above description has been given of the memory cell array having the configuration shown in FIG. 15, the same applies to the memory cell array shown in FIG.

また、隣接するセルは、特定のメモリセルに対してワード線方向、ビット線方向に隣接するセルに限定されるものではない。例えば図13において、特定のメモリセルを書き込み[2]のメモリセルとした場合、書き込み[7]のメモリセルは書き込み[2]のメモリセルに対して斜め方向に隣接している。この書き込み[7]のメモリセルも、書き込み[2]のメモリセルとのカップリング容量が大きい場合、書き込み[7]のメモリセルにデータが書き込まれたとき、書き込み[2]のメモリセルの閾値レベルが変動する。このため、特定のメモリセルに対して斜め方向に配置されたメモリセルも、特定のメモリセルとの間のカップリング容量が大きい場合、隣接セルとして考慮される。また、特定のメモリセルに対して斜め方向に配置されたメモリセルと、特定のメモリセルとの間のカップリング容量が小さい場合は、隣接セルとしては扱わない。   Adjacent cells are not limited to cells adjacent to specific memory cells in the word line direction and bit line direction. For example, in FIG. 13, when a specific memory cell is a memory cell for writing [2], the memory cell for writing [7] is adjacent to the memory cell for writing [2] in an oblique direction. If the memory capacity of the write [7] memory cell is also large with the write [2] memory cell, when data is written to the write [7] memory cell, the threshold value of the write [2] memory cell The level fluctuates. For this reason, a memory cell arranged obliquely with respect to a specific memory cell is also considered as an adjacent cell when the coupling capacity with the specific memory cell is large. In addition, when the coupling capacity between a memory cell arranged obliquely with respect to a specific memory cell and the specific memory cell is small, it is not treated as an adjacent cell.

(第2の実施形態)
図16は、第2の実施形態を示すものであり、図1と同一部分には同一符号を付している。第2の実施形態において、ホスト11は、NAND型フラッシュメモリに供給する最後のデータに続いて、特定のコマンド、例えば書き込み速度を低下させるコマンドを出力し、制御信号及び制御電圧発生回路7は、このコマンドに応じて例えば書き込み速度を低下させる。
(Second Embodiment)
FIG. 16 shows a second embodiment, and the same components as those in FIG. 1 are denoted by the same reference numerals. In the second embodiment, the host 11 outputs a specific command, for example, a command for reducing the writing speed, following the last data supplied to the NAND flash memory, and the control signal and control voltage generation circuit 7 In response to this command, for example, the writing speed is reduced.

例えば図15に示す書き込み順序において、ホスト11から特定のコマンドが出力されるまでは、図16に示すステップS11、S2、S3、S4、S5に従って上記と同様の書き込み動作が実行される。   For example, in the write order shown in FIG. 15, until a specific command is output from the host 11, the write operation similar to the above is executed according to steps S11, S2, S3, S4, and S5 shown in FIG.

一方、例えばページアドレス3,4,5が最終である場合、制御がステップS11からステップS12に移行される。この場合、ホスト11は、このページアドレス3,4,5に続いて特定のコマンドを出力する。制御信号及び制御電圧発生回路7は、このコマンドを受けると(S12)、書き込むべきセルの例えば書き込み速度を遅くする(S13)。具体的には、例えばワード線に供給するプログラム電圧の印加時間を短縮したり、プログラム電圧の増加分を少なく設定したりする。書き込み速度を遅くすることにより、図14(e)に示すように、各閾値レベル分布を本来の閾値レベル分布より狭く設定することができる。   On the other hand, for example, when page addresses 3, 4, and 5 are final, control is transferred from step S11 to step S12. In this case, the host 11 outputs a specific command following the page addresses 3, 4, and 5. Upon receiving this command (S12), the control signal and control voltage generation circuit 7 slows down, for example, the writing speed of the cell to be written (S13). Specifically, for example, the application time of the program voltage supplied to the word line is shortened, or the increase in the program voltage is set to be small. By reducing the writing speed, each threshold level distribution can be set narrower than the original threshold level distribution, as shown in FIG.

このように、各閾値レベル分布を狭く設定した場合、次回の書き込みにおいて、隣接セルが書き込まれ、隣接セルの浮遊ゲート間のカップリングにより先に書き込んだセルの閾値レベルが広がった場合においても、図14(f)に示すように、各閾値レベルの間隔を確保することができる。したがって、各閾値レベルを読み出すことが可能となる。   In this way, when each threshold level distribution is set narrowly, in the next writing, adjacent cells are written, and even when the threshold level of the previously written cell is widened by coupling between floating gates of adjacent cells, As shown in FIG. 14F, the interval between the threshold levels can be secured. Therefore, each threshold level can be read out.

上記第2の実施形態によれば、最後の書き込みデータの後に特定のコマンドをホスト11から供給し、このコマンドに応じて最後に書き込まれるセルの閾値レベルを本来の閾値レベル分布より狭く設定している。このため、隣接セルにデータを書き込んだ場合においても、既に書き込んだセルの閾値レベル分布が大幅に広がることを防止でき、読み出し時のマージンを確保することができる。   According to the second embodiment, a specific command is supplied from the host 11 after the last write data, and the threshold level of the cell written last is set narrower than the original threshold level distribution according to this command. Yes. For this reason, even when data is written in the adjacent cell, it is possible to prevent the threshold level distribution of the already written cell from being greatly expanded, and to ensure a margin for reading.

尚、図13の場合、場合によっては最後の1つ前と、最後に書き込まれるセルの閾値レベルをコマンドによって区別する。   In the case of FIG. 13, in some cases, the threshold level of the last written cell and the last written cell are distinguished by commands.

(第3の実施形態)
図17は、第3の実施形態を示しており、図1と同一部分には同一符号を付している。
(Third embodiment)
FIG. 17 shows a third embodiment, and the same components as those in FIG.

例えば図15に示す書き込み順序において、書き込みの最初と最後以外の動作は、第1の実施形態と同様である。一方、図15に示す、例えば書き込み[1]のページアドレス3,4,5が最終の書き込みである場合、すなわち、ホスト11から書き込み[3]のデータが送られてこない場合、制御がステップS1からステップS22に移行され、書き込み対象セルに、図14(a)(b)に示すように、本来の閾値レベルより低めの閾値レベルが書き込まれる。   For example, in the writing order shown in FIG. 15, operations other than the first and last writing are the same as those in the first embodiment. On the other hand, for example, when page addresses 3, 4, and 5 of the write [1] shown in FIG. 15 are the final write, that is, when the data of the write [3] is not sent from the host 11, the control goes to step S1 Then, the process proceeds to step S22, and a threshold level lower than the original threshold level is written to the write target cell as shown in FIGS.

この後、書き込みが再開され、ホスト11から書き込みコマンドと共に隣接セルの書き込みデータが供給された場合、制御がステップS21からステップS23に移行される。ステップS23では、前回の書き込み[1]に対して、例えば書き込み[3]に示すページアドレス6、7、8のデータがホスト11から供給された場合、書き込み[3]のデータに書き込む前に、書き込み[1]において本来の閾値レベルより低めに書いたセルのデータを読み出し、このデータを図4に示すデータ記憶回路10に記憶する。次いで、書き込み[3]において、書き込むべきセルに本来の閾値レベルより低めの閾値レベルで書き込む(S24)。この後、書き込み[4]において、データ記憶回路10に記憶したデータに基づき、書き込み[1]において書いたセルの閾値レベルを本来の閾値レベルまで書き込む(S25)。この後、書き込み[5]において、隣接セルに本来の閾値レベルより低い閾値レベルが書き込まれ(S26)、上記ホスト11から供給された書き込み[4]に示すページアドレス3,4,5のデータが本来の閾値レベルに書き込まれる(S27)。   Thereafter, when the writing is resumed and the write data of the adjacent cell is supplied together with the write command from the host 11, the control is shifted from step S21 to step S23. In step S23, for example, when the data of the page addresses 6, 7, and 8 shown in the write [3] is supplied from the host 11 with respect to the previous write [1], before the data of the write [3] is written, The data of the cell written lower than the original threshold level in the write [1] is read, and this data is stored in the data storage circuit 10 shown in FIG. Next, in the write [3], the cell to be written is written at a threshold level lower than the original threshold level (S24). Thereafter, in the write [4], the threshold level of the cell written in the write [1] is written to the original threshold level based on the data stored in the data storage circuit 10 (S25). Thereafter, in the write [5], a threshold level lower than the original threshold level is written in the adjacent cell (S26), and the data at the page addresses 3, 4, and 5 shown in the write [4] supplied from the host 11 are stored. The original threshold level is written (S27).

上記第3の実施形態によれば、セルに書き込むデータが最後のデータである場合、セルに本来の閾値レベルより低い閾値レベルを書き込み、次の書き込み時において、隣接セルにデータを書き込む際、既に書き込んだデータをデータ記憶回路10に退避させ、隣接セルに本来の閾値レベルより低い閾値レベルを書き込んだ後、データ記憶回路10に退避させたデータに基づき、先に書き込んだセルの閾値レベルを本来の閾値レベルに設定している。このため、書き込み再開後、隣接セルにデータを書き込んだ際に、カップリングにより先に書き込んだメモリセルの閾値レベルが広がることを防止できる。   According to the third embodiment, when the data to be written to the cell is the last data, the threshold level lower than the original threshold level is written to the cell. After the written data is saved in the data storage circuit 10 and a threshold level lower than the original threshold level is written in the adjacent cell, the threshold level of the previously written cell is originally set based on the data saved in the data storage circuit 10. Is set to the threshold level. For this reason, when data is written to the adjacent cell after resuming the writing, it is possible to prevent the threshold level of the memory cell previously written by the coupling from spreading.

尚、第3の実施形態において、最後に書き込まれたデータは、次回の書き込みの際、データ記憶回路10に退避したが、これに限定されるものではなく、例えばホスト11に退避させることも可能である。   In the third embodiment, the last written data is saved in the data storage circuit 10 at the next writing. However, the present invention is not limited to this. For example, the data can be saved in the host 11. It is.

上記第1乃至第3の実施形態は、書き込みの第1ステージにおいて、8値のデータを書き込む場合について説明した。しかし、これに限定されるのもではない。   In the first to third embodiments, the case of writing 8-level data in the first writing stage has been described. However, it is not limited to this.

また、上記第1乃至第3の実施形態は、図15を参照して説明したが、図13に示し書き込み順序の場合も同様に実施することができる。   The first to third embodiments have been described with reference to FIG. 15. However, the first to third embodiments can be similarly implemented in the case of the writing order shown in FIG.

図18、19、20(a)〜(f)は、第1乃至第3の実施形態の第1の変形例を示すものである。この例の場合、初めに2ビット(ロワーページとアッパーページ)のデータにより4値を書き込み(図20(a))、この後、隣接セルに4値を書き込む(図20(b))。次いで、1ビット(ハイアーページ)又は3ビット(ロワーページ、アッパーページ、ハイアーページ)のデータにより、低めのベリファイレベルを用いて低めの閾値レベルまで8値を書き込む(図20(c))。この後、隣接セルに4値を書き込み、さらに、隣接セルに、1ビット(ハイアーページ)又は3ビット(ロワーページ、アッパーページ、ハイアーページ)のデータを用いて8値の閾値レベルを書き込む(図20(d))。続いて、再び3ビットのデータ(ロワーページ、アッパーページ、ハイアーページ)及び本来のベリファイレベルを用いて、8値を本来の閾値レベルまで書き込む(図20(e))。さらに、同様にして隣接セルに8値を書き込む(図20(f))。   18, 19, and 20 (a) to (f) show a first modification of the first to third embodiments. In the case of this example, first, four values are written by 2-bit (lower page and upper page) data (FIG. 20A), and thereafter, the four values are written in the adjacent cells (FIG. 20B). Next, eight values are written to a lower threshold level using a lower verify level by 1-bit (higher page) or 3-bit (lower page, upper page, higher page) data (FIG. 20 (c)). Thereafter, four values are written in the adjacent cells, and further, eight threshold levels are written in the adjacent cells using 1-bit (higher page) or 3-bit (lower page, upper page, higher page) data (see FIG. 20 (d)). Subsequently, eight values are written to the original threshold level using the 3-bit data (lower page, upper page, higher page) and the original verify level again (FIG. 20 (e)). Further, similarly, eight values are written in the adjacent cells (FIG. 20 (f)).

図21、22、23(a)〜(f)は、第1乃至第3の実施形態の第2の変形例を示すものである。この例の場合、初めに1ビット(ロワーページ)のデータにより2値を書き込む(図23(a))。この後、隣接セルに2値を書き込む(図23(b))。次に、2ビット(アッパーページ、ハイアーページ)又は3ビット(ロワーページ、アッパーページ、ハイアーページ)のデータにより8値を低めのベリファイレベルまで書き込む(図23(c))。この後、隣接セルに2ビット(アッパーページ、ハイアーページ)又は3ビット(ロワーページ、アッパーページ、ハイアーページ)のデータを用いて8値を書き込む(図23(d))。次いで、再び3ビットのデータ(ロワーページ、アッパーページ、ハイアーページ)のデータを用いて8値を本来の閾値レベルまで書き込む(図23(e))。さらに、同様にして隣接セルに8値を書き込む(図23(f))。   21, 22, and 23 (a) to (f) show a second modification of the first to third embodiments. In this example, first, binary values are written by 1-bit (lower page) data (FIG. 23A). Thereafter, a binary value is written in the adjacent cell (FIG. 23B). Next, the 8-value is written to a lower verify level by data of 2 bits (upper page, higher page) or 3 bits (lower page, upper page, higher page) (FIG. 23C). Thereafter, 8 values are written in adjacent cells using 2-bit (upper page, higher page) or 3-bit (lower page, upper page, higher page) data (FIG. 23 (d)). Next, the 8-value is written to the original threshold level using the data of 3 bits (lower page, upper page, higher page) again (FIG. 23 (e)). Further, similarly, eight values are written in the adjacent cells (FIG. 23 (f)).

第3の変形例において、図23(e)に示す閾値レベルの分布幅は、図14(d)に示す閾値レベルの分布幅と、図20(e)に示す閾値レベルの分布幅の中間となる。   In the third modification, the threshold level distribution width shown in FIG. 23 (e) is the middle of the threshold level distribution width shown in FIG. 14 (d) and the threshold level distribution width shown in FIG. 20 (e). Become.

上記第1、第2の変形例は、いずれも浮遊ゲート間のカップリングが大きい場合に用いると有効である。   The first and second modifications are effective when used when the coupling between the floating gates is large.

次に、第1乃至第3の実施形態に適用される各種動作について説明する。   Next, various operations applied to the first to third embodiments will be described.

(アドレス入力及びデータ入力)
図24は、アドレス及びデータの入力タイミングを示している。図24に示すように、データロードコマンド(80h:hは16進数を示す)とアドレスと、書き込みデータを入力する。書き込みデータは、アドレスで指定されたプレーンのデータ記憶回路10、具体的には、図8に示すSDCに記憶される。この後、データ転送コマンド(1Ah)、又は書き込みコマンド(10h又は15h)が入力される。すると、選択されているプレーンのデータ記憶回路10内のSDCのデータがPDCに転送され、さらに、DDCに転送される。この後、データキャッシュの操作が行われ、ホスト11よりデータ“1”(書き込みを行なわない)が入力されると、PDCのノードN1aはハイレベルになり、データ“0”(書き込みを行なう)が入力されるとローレベルとなる。以後、PDCのデータはノードN1aの電位、SDCのデータはノードN2aの電位とする。
(Address input and data input)
FIG. 24 shows the input timing of addresses and data. As shown in FIG. 24, a data load command (80h: h indicates a hexadecimal number), an address, and write data are input. The write data is stored in the data storage circuit 10 of the plane designated by the address, specifically, the SDC shown in FIG. Thereafter, a data transfer command (1Ah) or a write command (10h or 15h) is input. Then, the SDC data in the data storage circuit 10 of the selected plane is transferred to the PDC, and further transferred to the DDC. Thereafter, when a data cache operation is performed and data “1” (not written) is input from the host 11, the node N1a of the PDC goes high, and data “0” (write is performed). When input, it goes low. Thereafter, the data of the PDC is the potential of the node N1a, and the data of the SDC is the potential of the node N2a.

図25(a)は、上記第1の変形例に適用されるコマンドとデータの関係を示している。この場合、第1ステージで2ビット(4値)の書き込みを行う。先ず、ロワーページのアドレスとデータを入力し、データ転送コマンド(1Ah)を入力する。この後、アッパーページアドレスとデータを入力し、書き込みコマンド(10h又は15h)を入力する。回路内部では、アッパーページのアドレスが入力されているため、4値の書き込みであることが分かる。   FIG. 25A shows the relationship between commands and data applied to the first modified example. In this case, 2 bits (4 values) are written in the first stage. First, the address and data of the lower page are input, and the data transfer command (1Ah) is input. Thereafter, an upper page address and data are input, and a write command (10h or 15h) is input. In the circuit, since the address of the upper page is input, it can be seen that the writing is four values.

図25(b)は、上記第2の変形例に適用されるコマンドとデータの関係を示している。この場合、第1ステージで1ビット(2値)の書き込みを行う。このため、先ずロワーページのアドレスとデータを入力し、書き込みコマンド(10h又は15h)を入力する。   FIG. 25B shows the relationship between commands and data applied to the second modified example. In this case, 1 bit (binary) is written in the first stage. Therefore, first, the address and data of the lower page are input, and the write command (10h or 15h) is input.

図25(c)も、第1ステージで2ビット(4値)の書き込みを行う場合である。この場合、ロワーページとアッパーページを替えても、アッパーページが入力されているため、4値の書き込みと認識できる。   FIG. 25C also shows a case where 2 bits (4 values) are written in the first stage. In this case, even if the lower page and the upper page are switched, since the upper page is input, it can be recognized that four values are written.

図25(d)は、8値を低めの閾値レベルに書き込む場合(第1回目)であり、8値を最終値まで書き込む場合(第2回目)と区別するため、コマンド(0Dh)が追加されている。この場合、先ず、ロワーページのアドレスとデータを入力し、データ転送コマンド(1Ah)を入力した後、アッパーページアドレスとデータを入力し、データ転送コマンド(1Ah)を入力する。この後、ハイアーページアドレスとデータを入力し、書き込みコマンド(10h又は15h)を入力する。   FIG. 25D shows a case where 8 values are written to a lower threshold level (first time), and a command (0Dh) is added to distinguish from the case where 8 values are written to the final value (second time). ing. In this case, first, the address and data of the lower page are input, the data transfer command (1Ah) is input, the upper page address and data are input, and the data transfer command (1Ah) is input. Thereafter, a higher page address and data are input, and a write command (10h or 15h) is input.

図25(e)は、8値を低めの閾値レベルに書き込む場合より前に、2値ロワーページのデータが既に書き込まれている場合を示している。この場合、ロワーページのデータを外部から入力する必要はなく、メモリセルからロワーページのデータを読み出して、データ記憶回路10に記憶させる内部データロードが行なわれる。したがって、アッパーページアドレスとデータを入力し、データ転送コマンド(1Ah)を入力した後、ハイアーページアドレスとデータを入力し、データ転送コマンド(1Ah)を入力する。このように、内部データロードを用いるほかに、図25(d)と同様に、再度ロワーページのデータを外部より入力してもよい。   FIG. 25 (e) shows a case where binary lower page data has already been written before the 8-value is written to a lower threshold level. In this case, it is not necessary to input the data of the lower page from the outside, and an internal data load for reading the data of the lower page from the memory cell and storing it in the data storage circuit 10 is performed. Therefore, after inputting the upper page address and data and inputting the data transfer command (1Ah), the higher page address and data are input and the data transfer command (1Ah) is input. In this way, in addition to using the internal data load, the lower page data may be input from the outside again as in FIG.

図25(f)は、8値を低めの閾値レベルに書き込む場合より前に、4値ロワーページ、アッパーページのデータが既に書き込まれている場合を示している。この場合、ロワーページ、アッパーページのデータを外部から入力する必要はなく、内部データロードによりロワーページとアッパーページを読む。したがって、ハイアーページアドレスとデータを入力し、書き込みコマンド(10h又は15h)を入力する。このように、内部データロードを用いてもよいが、図25(d)と同様に、再度ロワーページとアッパーページのデータを外部より入力してもよい。   FIG. 25 (f) shows a case where the data of the quaternary lower page and the upper page has already been written before the 8-value is written to the lower threshold level. In this case, it is not necessary to input the data of the lower page and the upper page from the outside, and the lower page and the upper page are read by internal data loading. Therefore, a higher page address and data are input, and a write command (10h or 15h) is input. In this way, the internal data load may be used, but the data of the lower page and the upper page may be input from the outside again as in FIG.

図25(g)は、3ビット(8値)の書き込みを行う場合を示している。この場合、先ず、ロワーページのアドレスとデータを入力し、データ転送コマンド(1Ah)を入力する。この後、アッパーページのアドレスとデータを入力し、データ転送コマンド(1Ah)を入力する。次いで、ハイアーページのアドレスとデータを入力し、書き込みコマンド(10h又は15h)を入力する。ハイアーページのアドレスが入力されているため、3ビット(8値)の書き込みであることが認識される。   FIG. 25G shows a case where 3-bit (8-value) writing is performed. In this case, first, the address and data of the lower page are input, and the data transfer command (1Ah) is input. Thereafter, the address and data of the upper page are input, and the data transfer command (1Ah) is input. Next, the address and data of the higher page are input, and the write command (10h or 15h) is input. Since the address of the higher page is input, it is recognized that the writing is 3 bits (8 values).

図25(g)に代えて、図25(h)に示すように、入力するアドレス及びデータの銃所を変えることも可能である。また、内部データロードを用いてもよい。   Instead of FIG. 25 (g), as shown in FIG. 25 (h), it is also possible to change the input address and the data gun point. An internal data load may be used.

(データ転送コマンド)
ホスト11からデータ転送コマンド(1Ah)が供給されると、選択されているプレーンのデータ記憶回路10内のSDCのデータがPDCに転送され、さらに、DDCに転送される。DDCはキャパシタンスであるため、リフレッシュ動作が必要である。したがって、転送コマンド(1Ah)を入力後、DDCへの転送動作が済むと、次のデータの入力待ちのため、チップはビジー状態からレディ状態となる。しかし、チップ内部では、リフレッシュ動作を繰り返される。
(Data transfer command)
When the data transfer command (1Ah) is supplied from the host 11, the data of the SDC in the data storage circuit 10 of the selected plane is transferred to the PDC, and further transferred to the DDC. Since DDC is a capacitance, a refresh operation is necessary. Therefore, after the transfer command (1Ah) is input, when the transfer operation to the DDC is completed, the chip changes from the busy state to the ready state to wait for the next data input. However, the refresh operation is repeated inside the chip.

(書き込みシーケンス:データロード、プログラムセット)
図26は、書き込みシーケンスを示し、図27(a)〜(e)は、図26に対応した各部のデータを示している。図27(a)は、ホスト11より供給されるデータと書き込みレベルの関係を示している。図26に示すステップ31において、“80h−Add−Data”が実行されると、任意のページ(例えば2kB)のデータがホスト11からSDCに供給される。1ページのみのデータ入力の場合、書き込みコマンドである10h又はキャッシ書き込みコマンド15hが入力される(S32)。複数ページのデータが供給される場合、コマンド1Ahが入力される(S33)。第1回目のコマンド1Ahのとき、SDCのデータは例えばDDCA(LDDC1)へ転送され、第2回目のコマンド1Ahのとき転送され、SDCのデータは例えばDDCB(LDDC0)へ転送され、第3回目のコマンド1Ahのとき、SDCのデータはDDCC(LDDCQ)へ転送される。ここで、LDDC0,LDDC1、LDDCQは、DDCA、DDCB、DDCCの何れかに記憶されたデータを示している。これらデータは、SDCを介したリフレッシュ動作により、DDCA、DDCB、DDCCの何れかに記憶される。
(Write sequence: data load, program set)
FIG. 26 shows a write sequence, and FIGS. 27A to 27E show data of each part corresponding to FIG. FIG. 27A shows the relationship between the data supplied from the host 11 and the write level. In step 31 shown in FIG. 26, when “80h-Add-Data” is executed, data of an arbitrary page (for example, 2 kB) is supplied from the host 11 to the SDC. In the case of data input for only one page, a write command 10h or a cache write command 15h is input (S32). When data of a plurality of pages is supplied, the command 1Ah is input (S33). In the case of the first command 1Ah, the SDC data is transferred to, for example, DDCA (LDDC1), transferred in the second command 1Ah, and the SDC data is transferred to, for example, DDCB (LDDC0). When the command is 1Ah, the SDC data is transferred to DDCC (LDDCQ). Here, LDDC0, LDDC1, and LDDCQ indicate data stored in any one of DDCA, DDCB, and DDCC. These data are stored in any one of DDCA, DDCB, and DDCC by a refresh operation via SDC.

この後、書き込みコマンドである10h又はキャッシ機能つき書き込みコマンド15hが入力され(S35,S36)、チップはビジー状態となる。   Thereafter, a write command 10h or a write command 15h with a cache function is input (S35, S36), and the chip is in a busy state.

チップ内部では、SDCのデータをLDDCQへ転送した後、内部データロードを行う場合(S37)、メモリセルからデータをロードする。この結果はLDDCQ、LDDC1に転送される。ホスト11より入力されたデータ、内部データロードにより入力されたデータ、及び入力後のデータキャッシュに記憶されるデータの関係を、図27(c)に示す。   In the chip, when the internal data is loaded after transferring the SDC data to the LDDCQ (S37), the data is loaded from the memory cell. This result is transferred to LDDCQ and LDDC1. FIG. 27C shows the relationship between the data input from the host 11, the data input by the internal data load, and the data stored in the data cache after the input.

この後、データキャッシュ操作及びデータキャッシュの定義が行なわれる(S38)(図27(d))。本例では、書き込み及び非書き込みの区別をPDCに記憶し、書き込みの場合、PDC=0、非書き込みの場合、PDC=1である。   Thereafter, the data cache operation and the data cache are defined (S38) (FIG. 27 (d)). In this example, the distinction between writing and non-writing is stored in the PDC. In the case of writing, PDC = 0, and in the case of non-writing, PDC = 1.

本来のベリファイレベルの他に低めのベリファイレベルを設定し、この低めのベリファイレベルを超えた以降の書き込みを小さくすることで、書き込み分布を狭めることが可能である。この低めのベリファイレベルを超えたかどうかの区別をLDDCQに記憶する。低めのベリファイレベルを超えていない場合、LDDCQ=0、低めのベリファイレベルを超えた場合、LDDCQ=1とする。   It is possible to narrow the write distribution by setting a lower verify level in addition to the original verify level and reducing writing after the lower verify level is exceeded. A distinction as to whether or not this lower verify level has been exceeded is stored in the LDDCQ. If the lower verify level is not exceeded, LDDCQ = 0, and if the lower verify level is exceeded, LDDCQ = 1.

8値の書き込みの場合、8値を区別するため3ビット必要であり、SDC,LDDC1,LDDC0を使う。4値の書き込みの場合、4値を区別するため2ビット必要であり、LDDC1,LDDC0を使う。2値の書き込みの場合、2値を区別するため1ビット必要であり、LDDC0を使う。これらの書き込みレベルとデータキャッシ内に設定されるデータを、図27(e)に示す。低い閾値から高い閾値へ、0−レベルから7−レベルと定義してある。消去動作により0−レベルとなり、書き込み動作により1−レベルから7−レベルへ変化する。尚、0−レベルへの書き込みを行う場合もある。   In the case of 8-value writing, 3 bits are required to distinguish the 8 values, and SDC, LDDC1, and LDDC0 are used. In the case of four-value writing, two bits are required to distinguish the four values, and LDDC1 and LDDC0 are used. In the case of binary writing, 1 bit is required to distinguish the binary values, and LDDC0 is used. FIG. 27E shows these write levels and data set in the data cache. From a low threshold to a high threshold, 0-level to 7-level are defined. It becomes 0-level by the erase operation, and changes from 1-level to 7-level by the write operation. In some cases, writing to the 0-level is performed.

REASB(Revised Erased Area Self Boost)方式の書き込みにおいて、選択ワード線をプログラム電圧Vpgm(24V)に設定し、選択ワード線に対してソース側に隣接するワード線をVpass又は中間電位に設定し、そのまたワード線に隣接するワード線を接地電圧Vssに設定してオフさせることにより、誤書き込みを防止する。しかし、消去セルの閾値レベルが低く過ぎるとオフしなくなってしまう。   In the REASB (Revised Erased Area Self Boost) system write, the selected word line is set to the program voltage Vpgm (24 V), the word line adjacent to the source side with respect to the selected word line is set to Vpass or an intermediate potential, Also, erroneous writing is prevented by setting the word line adjacent to the word line to the ground voltage Vss and turning it off. However, if the threshold level of the erase cell is too low, it will not turn off.

データの書き込み中、低い閾値レベルへの書き込みは、高い閾値レベルへの書き込みより早く完了する。このため、キャッシ機能付き書き込みコマンド15hが入力された場合、8値の書き込みにおいて、0−レベルから3−レベルへの書き込みが完了すると、SDCのデータデータが不要になる。このため、チップ外部にレディ状態を出力し、次の書き込みデータを入力する。この後、コマンド1Ah/10h/15hの入力によりビジー状態となる。   During data writing, writing to a lower threshold level is completed faster than writing to a higher threshold level. For this reason, when the write command 15h with a cache function is input, when writing from 0-level to 3-level is completed in 8-level writing, the data data of the SDC becomes unnecessary. Therefore, the ready state is output outside the chip, and the next write data is input. Thereafter, a busy state is entered by the input of the command 1Ah / 10h / 15h.

また、4−レベルから5−レベルへの書き込みが完了すると、LDDC1のデータデータが不要になる。このため、SDCに入力されているデータをLDDC1に転送した後、チップ外部にレディ状態を出力する。すると、次の書き込みデータがSDCに入力される。この後、コマンド1Ah/10h/15hの入力によりビジー状態となる。   Further, when the writing from the 4-level to the 5-level is completed, the data data of the LDDC 1 becomes unnecessary. For this reason, after the data input to the SDC is transferred to the LDDC1, the ready state is output outside the chip. Then, the next write data is input to the SDC. Thereafter, a busy state is entered by the input of the command 1Ah / 10h / 15h.

さらに、6−レベルへの書き込みが完了すると、LDDC0のデータデータも不要になる。このため、SDCに入力されているデータをLDDC0に転送した後、チップ外部にレディ状態を出力する。すると、次の書き込みデータがSDCに入力される。この後、コマンド1Ah/10h/15hの入力によりビジー状態となる。この後、書き込みコマンドであるコマンド15h又は10hによりビジー状態となり、前のページの書き込みが終了した後、次のページの書き込み動作が開始される。   Further, when the writing to the 6th level is completed, the data data of LDDC0 becomes unnecessary. For this reason, after the data input to the SDC is transferred to the LDDC0, the ready state is output outside the chip. Then, the next write data is input to the SDC. Thereafter, a busy state is entered by the input of the command 1Ah / 10h / 15h. Thereafter, a busy state is entered by a command 15h or 10h which is a write command, and after the previous page has been written, the next page write operation is started.

4値の書き込みの場合、もともとSDCは使用しない。このため、データキャッシュ操作後、チップ外部にレディ状態を出力し、次の書き込みデータを入力する。この後、コマンド1Ah/10h/15hの入力によりビジー状態となる。   In the case of writing four values, SDC is not used originally. For this reason, after the data cache operation, the ready state is output outside the chip, and the next write data is input. Thereafter, a busy state is entered by the input of the command 1Ah / 10h / 15h.

0と1−レベルへの書き込みが完了すると、LDDC1のデータデータが不要になる。このため、SDCに入力されているデータをLDDC1に転送した後、チップ外部にレディ状態を出力する。すると、次の書き込みデータがSDCに入力される。この後、コマンド1Ah/10h/15hの入力によりビジー状態となる。   When writing to the 0 and 1-levels is completed, the data data of the LDDC 1 becomes unnecessary. For this reason, after the data input to the SDC is transferred to the LDDC1, the ready state is output outside the chip. Then, the next write data is input to the SDC. Thereafter, a busy state is entered by the input of the command 1Ah / 10h / 15h.

また、2−レベルへの書き込みが完了すると、LDDC0のデータが不要になる。このため、SDCに入力されているデータをLDDC0に転送した後、チップ外部にレディ状態を出力する。すると、次の書き込みデータがSDCに入力される。この後、書き込みコマンドである15hコマンド又は10hコマンドによりビジー状態となり、前のページの書き込みが終了した後、次のページの書き込み動作が開始される。   Further, when the writing to the 2-level is completed, the data of LDDC0 becomes unnecessary. For this reason, after the data input to the SDC is transferred to the LDDC0, the ready state is output outside the chip. Then, the next write data is input to the SDC. After that, the 15h command or the 10h command, which is a write command, enters a busy state, and after the previous page has been written, the next page write operation is started.

一方、2値の書き込みでは、もともとSDCは使用しない。このため、データキャッシュの操作後、チップ外部にレディ状態を出力する。すると、次の書き込みデータが入力される。この後、コマンド1Ah/10h/15hの入力によりビジー状態となる。   On the other hand, SDC is not used in binary writing. For this reason, after the operation of the data cache, the ready state is output outside the chip. Then, the next write data is input. Thereafter, a busy state is entered by the input of the command 1Ah / 10h / 15h.

2値の書き込みでは、LDDC1は使用しない。このため、SDCに入力されているデータをLDDC0に転送した後、チップ外部にレディ状態を出力する。すると、次の書き込みデータがSDCに入力される。この後、コマンド1Ah、10h又は15hの入力によりビジー状態となる。   LDDC1 is not used for binary writing. For this reason, after the data input to the SDC is transferred to the LDDC0, the ready state is output outside the chip. Then, the next write data is input to the SDC. Thereafter, a busy state is entered by the input of command 1Ah, 10h or 15h.

2値の書き込みでは、LDDC0も使用しない。このため、SDCに入力されているデータをLDDC0に転送した後、チップ外部にレディ状態を出力する。すると、次の書き込みデータがSDCに入力される。この後、コマンド1Ah、10h又は15hの入力によりビジー状態となる。この後、書き込みコマンド1Ah、10h又は15hによりビジー状態となり、前のページの書き込みが終了した後、次のページの書き込み動作が開始される。   LDDC0 is not used for binary writing. For this reason, after the data input to the SDC is transferred to the LDDC0, the ready state is output outside the chip. Then, the next write data is input to the SDC. Thereafter, a busy state is entered by the input of the command 1Ah, 10h, or 15h. Thereafter, the write command 1Ah, 10h, or 15h is set to the busy state, and after the previous page has been written, the next page write operation is started.

このようにすることで、転送コマンド1Ahが3回続くこと、即ち、次の書き込みデータが3ページ、8値の場合にも本回路を使用できる。しかし、例えば次の書き込みが2値の場合、1ページのデータ入力の後、書き込みコマンドである10h/15hが入力される。   In this way, this circuit can be used even when the transfer command 1Ah continues three times, that is, when the next write data is 3 pages and 8 values. However, for example, when the next writing is binary, 10h / 15h that is a writing command is input after data of one page is input.

(プログラム設定)
データキャッシュの定義及びデータキャッシュ操作(S38、S39)の後、プログラム動作が行なわれる(S40)。
(Program setting)
After the data cache definition and data cache operation (S38, S39), a program operation is performed (S40).

図8に示す信号BLC1にVdd+Vth(Vdd:例えば電源電圧、Vth:NチャネルMOSトランジスタの閾値電圧)の電圧を印加すると、PDCにデータ1(書き込みを行なわない)が記憶されている時、ビット線はVddとなり、PDCにデータ0(書き込みを行なう)が記憶されている時、ビット線がVssになる。また、選択されたワード線に接続され、非選択ページのセル(ビット線が非選択であるセル)は、書き込まれてはならない。このため、これらのセルに接続されているビット線もデータ1と同じようにVddを印加する。信号BLC1をVssとした後、LDDCQの信号REGをハイレベルとする。低めのベリファイレベルをパスしている場合、ビット線を中間電位とする。但し、書き込みループの1回目は、1度もベリファイ動作を行なっていないため、ビット線を中間電位にすることは無い。   When a voltage of Vdd + Vth (Vdd: power supply voltage, Vth: threshold voltage of an N-channel MOS transistor) is applied to the signal BLC1 shown in FIG. 8, when data 1 (not written) is stored in the PDC, the bit line Becomes Vdd, and when data 0 (writing is performed) is stored in the PDC, the bit line becomes Vss. In addition, a cell on a non-selected page (a cell in which a bit line is not selected) connected to the selected word line must not be written. For this reason, Vdd is applied to the bit lines connected to these cells in the same manner as data 1. After the signal BLC1 is set to Vss, the signal REG of the LDDCQ is set to high level. When the lower verify level is passed, the bit line is set to an intermediate potential. However, since the verify operation is not performed once in the first write loop, the bit line is not set to the intermediate potential.

ここで、選択されているブロックのセレクト線SGS(図3、図4に示す)をVdd、選択ワード線にVpgm(24V)、非選択ワード線にVpass(10V)を印加すると、ビット線がVssになっている場合、セルのチャネルがVss、ワード線がVpgmとなるので書き込みが行なわれる。一方、ビット線がVddである場合、セルのチャネルがVssではなく、Vpgmを上昇することとなり、カップリングによりVpgm/2程度となる。このため、プログラムされない。また、ビット線が中間電位になっている場合、少しのみ書き込みが行われる。   Here, when Vdd is applied to the select line SGS (shown in FIGS. 3 and 4) of the selected block, Vpgm (24 V) is applied to the selected word line, and Vpass (10 V) is applied to the non-selected word line, the bit line becomes Vss. In this case, since the cell channel is Vss and the word line is Vpgm, writing is performed. On the other hand, when the bit line is Vdd, the cell channel rises Vpgm instead of Vss, and becomes approximately Vpgm / 2 due to coupling. For this reason, it is not programmed. Further, when the bit line is at an intermediate potential, writing is performed only slightly.

(プログラムとプログラムベリファイリード)
図26に示すプログラムとベリファイ(S41)を繰り返す。
(Program and program verify read)
The program and verify (S41) shown in FIG. 26 are repeated.

また、図28は、ベリファイシーケンスにおけるワード線とビット線の波形を示している。先ず、1回のビット線BLの充電後に、本来のベリファイレベル(0V,1V〜7V)より低いレベルについてベリファイレベル(0VL,1VL〜7VL)を順次変えてベリファイする。この後、1回のビット線BLの充電後に、本来のベリファイレベル(0V,1V〜7V)を用いて、ベリファイする。このような動作により、高速なベリファイが可能である。   FIG. 28 shows the waveforms of word lines and bit lines in the verify sequence. First, after the bit line BL is charged once, the verify level (0 VL, 1 VL to 7 VL) is sequentially changed and verified for a level lower than the original verify level (0 V, 1 V to 7 V). Thereafter, after the bit line BL is charged once, the original verify level (0V, 1V to 7V) is used for verification. Such an operation enables high-speed verification.

図29は、図28の変形例を示している。メモリセルの各レベルの電位が近いとき、図29に示すように、レベルを1レベルずつ飛ばして連続的にベリファイする。これは、例えば3−レベルでベリファイするとき、2−レベルと3−レベルの電位が近い場合、2−レベルのセルも電流が流れてしまうためである。   FIG. 29 shows a modification of FIG. When the potentials of the respective levels of the memory cells are close, as shown in FIG. 29, the verification is continuously performed by skipping the levels one by one. This is because, for example, when verifying at the 3-level, if the potentials of the 2-level and the 3-level are close, the current also flows through the 2-level cell.

各レベルでのベリファイがパスすると、PDCがローレベルからハイレベルとなり、次回のプログラムでは、書き込みが行われない。   When verification at each level passes, the PDC changes from low level to high level, and writing is not performed in the next program.

プログラムは複数回繰り返されるが、プログラムループの初めにおいて、高いレベルを書き込むセルはまだ書き込まれない。このため、最初は0−レベルのみ、0−レベル及び1−レベルのみ、0−レベルと1−レベルと2−レベルのみ、というように順次ベリファイ動作を行う。また、プログラムループの終わり頃は、低いレベルのセルは書き込が完了している。このため、最初は5−レベルと6−レベルと7−レベルのみ、6−レベルと7−レベルのみ、7−レベルのみというようにベリファイ動作を行う。このとき、例えば6−レベルと7−レベルのみのベリファイを行う場合、6−レベルの波形と、5−レベルと6−レベルと7−レベルを連続でベリファイした場合における6−レベルの波形が異なってしまう。このため、6−レベルと7−レベルのみベリファイする場合、5−レベルと6−レベルと7−レベルをベリファイする。ここで、5−レベルのベリファイはダミーとして用い、5−レベルのベリファイ操作では、データキャッシュの内容は変えない。   The program is repeated multiple times, but at the beginning of the program loop, the cells that write the high level are not yet written. For this reason, the verify operation is sequentially performed in the order of 0-level only, 0-level and 1-level only, 0-level, 1-level, and 2-level only. At the end of the program loop, the low level cells have been written. For this reason, the verify operation is initially performed such that only the 5-level, 6-level, and 7-level, only the 6-level and 7-level, and only the 7-level are performed. At this time, for example, when verifying only the 6-level and the 7-level, the 6-level waveform is different from the 6-level waveform when the 5-level, 6-level, and 7-level are continuously verified. End up. Therefore, when verifying only the 6-level and the 7-level, the 5-level, 6-level and 7-level are verified. Here, the 5-level verification is used as a dummy, and the contents of the data cache are not changed in the 5-level verification operation.

(プログラム電圧ステップアップ)
上記ベリファイにおいて、書き込みが不十分と判別された場合、プログラム電圧Vpgmを僅かに上昇させる(S42)。この後、再度プログラム及びプログラムベリファイが繰り返される。
(Program voltage step-up)
In the verification, when it is determined that writing is insufficient, the program voltage Vpgm is slightly increased (S42). Thereafter, the program and program verify are repeated again.

(プログラム)
PDCがローレベルの場合、再び書き込み動作を行ない、全てのデータ記憶回路10のPDCがハイレベルとなるまで、プログラム動作とベリファイ動作が繰り返される(S40)。すなわち、プログラム中、全てのPDCがハイレベルとなっているかチェックされる。
(program)
When the PDC is at the low level, the write operation is performed again, and the program operation and the verify operation are repeated until the PDCs of all the data storage circuits 10 become the high level (S40). That is, it is checked whether all PDCs are at a high level during the program.

(消去動作)
イレーズ動作は、図3、図4の破線で示すブロック単位で行われる。また、図3において、データ記憶回路10に接続されている2本のビット線(BLie、BLio)について同時に行う。消去後、セルの閾値は、図12に示すように、レベル0となる。
(Erase operation)
The erase operation is performed in units of blocks indicated by broken lines in FIGS. Further, in FIG. 3, two bit lines (BLie, BLio) connected to the data storage circuit 10 are performed simultaneously. After erasing, the threshold value of the cell becomes level 0 as shown in FIG.

EASB(Erased Area Self Boost)書き込み方法の場合、消去セルの閾値レベルを浅くする必要がある。   In the case of an EASB (Erased Area Self Boost) write method, it is necessary to make the threshold level of the erase cell shallow.

先ず、図30を参照して、EASB書き込み方法について説明する。この書き込み方法では、必ずソース側から書き込む。まず、ビット線に書き込みの場合Vss、非書き込みの場合Vddにする。次に、例えばWL7のセルを書き込む場合、ワード線WL0〜4の電位をVpass、ワード線WL5はVss、ワード線WL6はVdd、ワード線WL7はVpgm、ワード線WL8〜31はVpassにする。このとき、書き込みの場合、ワード線WL7のゲートがVpgm、チャネルがVssとなり書き込まれる。非書き込みの場合、チャネルは、ブースされて例えばVpass/2となる。しかし、書き込まれたセルの数が多いと、チャネルはブーストされにくくなる。ところが、EASB書き込み方法は、必ずソース側から書き込まれている。したがって、ワード線WL5をVss=0Vとしてブーストすると、ワード線WL4〜31のセルは消去されているため、これらのセルのチャネルはブーストされ、書き込まれなくなる。このように、既に書き込まれたセルにブーストした電荷が移動しないようにしなくてはならず、ワード線WL5のセルが消去状態の場合で、閾値レベルが深いとオフしなくなってしまう。したがって、消去セルの閾値レベルを浅くする必要がある。   First, the EASB writing method will be described with reference to FIG. In this writing method, writing is always performed from the source side. First, Vss is set for writing to the bit line, and Vdd is set for non-writing. Next, for example, when writing a cell of WL7, the potential of the word lines WL0 to WL4 is set to Vpass, the word line WL5 is set to Vss, the word line WL6 is set to Vdd, the word line WL7 is set to Vpgm, and the word lines WL8 to 31 are set to Vpass. At this time, in the case of writing, writing is performed with the gate of the word line WL7 being Vpgm and the channel being Vss. In the case of non-write, the channel is booted to Vpass / 2, for example. However, if the number of written cells is large, the channel is less likely to be boosted. However, the EASB writing method is always written from the source side. Therefore, when the word line WL5 is boosted with Vss = 0V, since the cells of the word lines WL4 to 31 are erased, the channels of these cells are boosted and cannot be written. As described above, it is necessary to prevent the boosted charge from moving to the already written cell, and when the cell of the word line WL5 is in the erased state, it is not turned off when the threshold level is deep. Therefore, it is necessary to make the threshold level of the erase cell shallow.

このため、イレーズシーケンス中に、消去後、消去セルの閾値レベルを浅くする。又は、図14、図20、図23に示すプログラムシーケンス中に閾値レベルを浅くする。また、イレーズシーケンス中に適度に浅くしておき、プログラムシーケンスに、精度よく浅くすることも可能である。図14に示す書き込み順序では、第2ステージにおいて、消去セル(レベル0)を書き込んでいるが、第1ステージにおいて消去セルに書き込むことも可能である。   For this reason, the threshold level of the erased cell is made shallower after erasing during the erase sequence. Alternatively, the threshold level is made shallower during the program sequence shown in FIGS. It is also possible to keep the program sequence shallow during the erase sequence and to make the program sequence shallow with high accuracy. In the write order shown in FIG. 14, the erase cell (level 0) is written in the second stage, but it is also possible to write to the erase cell in the first stage.

また、図20、図23に示す書き込み順序では、第2ステージにおいて、消去セル(レベル0)を書き込んでいるが、第1ステージ、又は第3ステージにおいて消去セルに書き込むことも可能である。   20 and 23, the erase cell (level 0) is written in the second stage, but it is also possible to write to the erase cell in the first stage or the third stage.

(読み出し動作)
図31は、8レベルが書き込まれた後の閾値レベル分布とデータの割付を示している。ロワーページのデータを読む場合、4−レベルで読み出し動作を行う。この結果、セルがオンし、ビット線がローレベルとなった場合、出力データは“1”となり、セルがオフし、ビット線がハイレベルとなった場合、出力データは“0”となる。アッパーページのデータを読む場合、6−レベルと2−レベルで読み出し動作を行う。したがって、2シーケンスの読み出しが必要である。ハイアーページのデータを読む場合、7−レベルと5−レベルと3−レベルと1−レベルで読み出し動作を行う。したがって、4シーケンスの読み出しが必要である。
(Read operation)
FIG. 31 shows a threshold level distribution and data allocation after 8 levels are written. When reading the data of the lower page, the read operation is performed at 4-level. As a result, when the cell is turned on and the bit line becomes low level, the output data becomes “1”, and when the cell turns off and the bit line becomes high level, the output data becomes “0”. When reading the data of the upper page, the read operation is performed at 6-level and 2-level. Therefore, two sequences need to be read. When reading the data of the higher page, the read operation is performed at 7-level, 5-level, 3-level, and 1-level. Therefore, it is necessary to read four sequences.

図32は、読み出し動作のアルゴリズムを示している。図32において、読み出しコマンド00h、読み出しアドレスAdd,転送コマンド30h/31h/3Fhが供給されると(S41)、制御信号及び制御電圧発生回路7の図示せぬポンプ回路が昇圧動作を開始し、読み出し電圧を発生する(S42)。この後、発生された読み出し電圧により、読み出し動作が行われる(S43)。メモリセルから読み出されたデータは、データ記憶回路10のPDCからSDCに転送される(S44)。この後、SDCのデータは、図2に示すデータ入出力バッファ4に転送され(S45)、このデータ入出力バッファ4に転送されたデータは、データ入出力端子5を介してホスト11に転送される。   FIG. 32 shows the algorithm of the read operation. In FIG. 32, when a read command 00h, a read address Add, and a transfer command 30h / 31h / 3Fh are supplied (S41), a pump circuit (not shown) of the control signal and control voltage generation circuit 7 starts a boost operation, and the read A voltage is generated (S42). Thereafter, a read operation is performed using the generated read voltage (S43). The data read from the memory cell is transferred from the PDC of the data storage circuit 10 to the SDC (S44). Thereafter, the data of the SDC is transferred to the data input / output buffer 4 shown in FIG. 2 (S45), and the data transferred to the data input / output buffer 4 is transferred to the host 11 via the data input / output terminal 5. The

図33は、図28に示すプログラムベリファイによりプログラムをした場合における読み出し時のワード線とビット線の波形である。図28において、例えば4−レベルのベリファイは、3−レベルの後に連続して行った。このため、図33に示すリード動作もダミーで3−レベルのリードを行い、この後、連続して4−レベルのリードを行う。   FIG. 33 shows waveforms of word lines and bit lines at the time of reading when programming is performed by the program verify shown in FIG. In FIG. 28, for example, 4-level verification is performed continuously after 3-level. For this reason, the read operation shown in FIG. 33 is also performed by a dummy 3-level read, and thereafter a 4-level read is continuously performed.

図34は、図29に示すプログラムベリファイによりプログラムをした場合のリードのワード線とビット線の波形である。図29において、例えば4−レベルのベリファイは、2−レベルの後に連続して行った。このため、リード動作もダミーで2−レベルのリードを行い、この後、連続して4−レベルのリードを行う。   FIG. 34 shows waveforms of read word lines and bit lines when programmed by the program verify shown in FIG. In FIG. 29, for example, 4-level verification was performed continuously after 2-level. For this reason, the read operation is a dummy 2-level read, and thereafter, 4-level read is continuously performed.

(第4の実施形態)
NAND型フラッシュメモリを構成するNANDセルは、図3又は図4に示すように、ワード線WL0〜31が制御ゲートに接続された32個のセルが直列に接続され、セレクト線SGSとSGDがゲートに接続された選択ゲートS1、S2で構成される。ワード線WL0に接続されたセルにデータを書き込む場合、ワード線WL0はVpgm、ワード線WL1〜31はVpass、セレクト線SGDは電源電圧Vdd又は中間電位、セレクト線SGSは接地電位Vssに設定される。データ“1”を書き込む場合(書き込み非選択)、ビット線をVddとし、セルのチャネルがブートされ、高い電位となり、セルは書き込まれない。しかし、ワード線WL0にデータを書き込む場合、ワード線WL0がプログラム電圧Vpgmであるため、非常に高い電圧までブートされる。しかも、セレクト線SGSは接地電位Vssであるため、GIDL(Gate Induced Drain Leakage)が発生し、ワード線WL0に接続されたメモリセルが誤書き込みされてしまう問題がある。
(Fourth embodiment)
As shown in FIG. 3 or FIG. 4, the NAND cell constituting the NAND flash memory has 32 cells connected in series with the word lines WL0 to WL31 connected to the control gate, and the select lines SGS and SGD are gated. The selection gates S1 and S2 are connected to each other. When data is written to a cell connected to the word line WL0, the word line WL0 is set to Vpgm, the word lines WL1 to WL31 are set to Vpass, the select line SGD is set to the power supply voltage Vdd or the intermediate potential, and the select line SGS is set to the ground potential Vss. . When data “1” is written (write unselected), the bit line is set to Vdd, the channel of the cell is booted to a high potential, and the cell is not written. However, when data is written to the word line WL0, the word line WL0 is booted to a very high voltage because the word line WL0 is at the program voltage Vpgm. In addition, since the select line SGS is at the ground potential Vss, GIDL (Gate Induced Drain Leakage) occurs, and the memory cell connected to the word line WL0 is erroneously written.

このため、例えば8値の場合、1セルは3ビットを記憶するが、32個のセルを直列接続するのではなく、43個のセルを直列接続し、ワード線WL0に接続されたセルのみ、4値、2ビットを記憶することとする。すると、1つのNANDセルに、2ビット+3ビット×42=128ビット記憶でき、2のべき乗とすることができる。しかも、ワード線WL0のセルは8値を記憶する必要がなく、4値の記憶あるため、高い閾値レベルまで書き込む必要がない。このため、高いプログラム電圧Vpgmを必要とせず、GIDLの問題を抑えることができる。   For this reason, for example, in the case of 8 values, 1 cell stores 3 bits, but instead of 32 cells connected in series, only 43 cells connected in series and connected to the word line WL0, It is assumed that four values and two bits are stored. Then, 2 bits + 3 bits × 42 = 128 bits can be stored in one NAND cell, and the power of 2 can be obtained. In addition, the cell of the word line WL0 does not need to store eight values and stores four values, so that it is not necessary to write to a high threshold level. For this reason, the high program voltage Vpgm is not required, and the problem of GIDL can be suppressed.

また、n値を記憶するメモリにおいて、ワード線WL0に接続されたセル、又は誤書き込みが発生する確率の高いワード線のみ、k値(k<n)を記憶することにより、GIDLの問題を抑えることもできる。さらに、ワード線WL31に接続されたセルも同様の構成とすることが可能である。   Further, in the memory storing the n value, only the cell connected to the word line WL0 or the word line having a high probability of erroneous writing is stored with the k value (k <n), thereby suppressing the GIDL problem. You can also. Further, the cells connected to the word line WL31 can have the same configuration.

さらに、図35に示すように、ワード線WL0に接続されたメモリセルと、セレクト線SGSに接続された選択ゲートS1との間に、ダミーセルDMCを設ける。このダミーセルDMCは、例えば選択ゲートと同様のトランジスタ、又は破線で示すように、メモリセルと同じ構成とすることが可能である。このダミーセルDMCのゲートは信号線SGDUMに接続されている。このような構成において、ワード線WL0に接続されたメモリセルにデータを書き込む時、ダミーセルDMCに接続された信号線SGDUMを中間電位(>Vss)とし、セレクト線SGSを接地電位Vssとする。この構成によれば、ワード線WL0にプログラム電圧Vpgmが印加された状態において、ダミーセルDMCのゲートに接地電位より高い中間電位が印加されている。このため、GIDLが発生することを抑制できる。プログラム時の選択ブロック以外において、ダミーセルDMCのゲート電位は、セレクト線SGSと同じ電位とする。   Further, as shown in FIG. 35, a dummy cell DMC is provided between the memory cell connected to the word line WL0 and the select gate S1 connected to the select line SGS. The dummy cell DMC can have the same configuration as that of the memory cell, for example, as shown by a transistor similar to the selection gate or a broken line. The gate of this dummy cell DMC is connected to the signal line SGDUM. In such a configuration, when data is written in the memory cell connected to the word line WL0, the signal line SGDUM connected to the dummy cell DMC is set to the intermediate potential (> Vss), and the select line SGS is set to the ground potential Vss. According to this configuration, in the state where the program voltage Vpgm is applied to the word line WL0, an intermediate potential higher than the ground potential is applied to the gate of the dummy cell DMC. For this reason, generation | occurrence | production of GIDL can be suppressed. Except for the selected block at the time of programming, the gate potential of the dummy cell DMC is set to the same potential as that of the select line SGS.

第4の実施形態によれば、ワード線WL0にデータ“1”を書き込む場合におけるGIDLの発生防止することができる。   According to the fourth embodiment, it is possible to prevent GIDL from occurring when data “1” is written to the word line WL0.

尚、上記例ではワード線WL0とセレクト線SGSとの間にダミーセルを設けたが、これに限定されるものではない。   In the above example, a dummy cell is provided between the word line WL0 and the select line SGS. However, the present invention is not limited to this.

図36は、ワード線WL31とセレクト線SGDとの間にダミーセルDUMを設けた場合を示している。図36に示すように、セレクト線SGS、SGDの両方に隣接してダミーセル設けることも可能である。さらに、図36からセレクト線SGSに隣接するダミーセルを削除し、セレクト線SGDに隣接するダミーセルのみを設けてもよい。   FIG. 36 shows a case where a dummy cell DUM is provided between the word line WL31 and the select line SGD. As shown in FIG. 36, dummy cells can be provided adjacent to both of the select lines SGS and SGD. Furthermore, the dummy cell adjacent to the select line SGS may be deleted from FIG. 36, and only the dummy cell adjacent to the select line SGD may be provided.

尚、第4の実施形態は、ワード線WL0又はWL31の誤書き込みを減らすため、ダミーセルを追加したが、ダミーを追加せずに誤書き込みを防止することも可能である。ワード線WL0とセレクト線SGSとの距離、ワード線WL31とセレクト線SGDとの距離を他のワード線とワード線との間の距離よりを大きくする。   In the fourth embodiment, dummy cells are added in order to reduce erroneous writing of the word lines WL0 or WL31. However, erroneous writing can be prevented without adding dummy. The distance between the word line WL0 and the select line SGS and the distance between the word line WL31 and the select line SGD are set larger than the distance between the other word lines and the word line.

その他、例えば第1の変形例において、ワード線WL0のみ、ベリファイレベルを全体的に下げ、プログラム電圧の増加分DVpgmを細かくし、1回1回の閾値の変化を細かくし、閾値分布幅を狭める。これにより、ワード線WL0に接続されたセルのプログラム時間が延びることが考えられる。しかし、ワード線WL0について、高いベリファイレベルがなくなるため、プログラム電圧Vpgmを下げることができ、誤書き込みを低減することができる。   In addition, for example, in the first modification example, only the word line WL0 is lowered in the verify level as a whole, the program voltage increase DVpgm is made finer, the threshold change is made fine once, and the threshold distribution width is narrowed. . As a result, it is conceivable that the programming time of the cell connected to the word line WL0 is extended. However, since there is no high verify level for the word line WL0, the program voltage Vpgm can be lowered, and erroneous writing can be reduced.

第2の変形例において、ワード線WL0及びワード線WL1のベリファイレベルも全体的に下げ、ワード線WL1書き込み時のプログラム電圧の増加分DVpgmを細かくし、1回1回の閾値の変化を細かくし、閾値分布幅を狭める。このようにして、ワード線WL1に接続されたセルにデータを書き込むことによりワード線WL1に接続されたセルの閾値の移動が小さくなるため、ワード線WL0に接続されたセルの閾値レベルがカップリングにより変わる変動が小さくなる。このため、ワード線WL0のベリファイレベルも全体的に下げることが可能となり、ワード線WL0について、高いベリファイレベルがなくなるため、プログラム電圧Vpgmを下げることができ、誤書き込みを低減することが可能である。さらに、第1の変形例、及び第2の変形例を合わせて実施することも可能である。   In the second modification, the verify levels of the word line WL0 and the word line WL1 are also lowered as a whole, the program voltage increase DVpgm at the time of writing to the word line WL1 is made fine, and the change of the threshold value is made fine once. , Narrow the threshold distribution width. In this way, the threshold value of the cell connected to the word line WL0 is coupled by coupling data to the cell connected to the word line WL0 because the threshold value movement of the cell connected to the word line WL1 is reduced by writing data to the cell connected to the word line WL1. The variation which changes with becomes small. For this reason, the verify level of the word line WL0 can be lowered as a whole, and since the high verify level is eliminated for the word line WL0, the program voltage Vpgm can be lowered, and erroneous writing can be reduced. . Furthermore, it is also possible to implement the first modification and the second modification together.

その他、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。   In addition, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention.

1…メモリセルアレイ、2…ビット線制御回路、5…データ入出力端子、7…制御信号及び制御電圧発生回路、8…制御信号入力端子、10…データ記憶回路、11…ホスト、DMC…ダミーセル。   DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 2 ... Bit line control circuit, 5 ... Data input / output terminal, 7 ... Control signal and control voltage generation circuit, 8 ... Control signal input terminal, 10 ... Data storage circuit, 11 ... Host, DMC ... Dummy cell.

Claims (6)

複数の閾値レベルのうちの1つを記憶する複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記メモリセルアレイ内の第1のメモリセルに複数の前記閾値レベルのうちの1つの閾値レベルを書き込むとき、本来の閾値レベルより低い閾値レベルに書き込み、
前記第1のメモリセルと隣接する第2のメモリセルに連続して書き込みが行なわれない場合、前記第1のメモリセルは、前記低い閾値レベルに保持し、
時間経過後、前記第2のメモリセルに複数の前記閾値レベルのうちの1つの閾値レベルを書き込むとき、前記第1のメモリセルの閾値レベルを読み出し、この後、前記第2メモリセルに所定の閾値レベルに書き込んだ後、前記読み出した結果に基づき、前記第1のメモリセルに本来の閾値レベルを書き込む制御回路と
を具備することを特徴とする半導体記憶装置。
A memory cell array in which a plurality of memory cells storing one of a plurality of threshold levels are arranged in a matrix;
When writing one threshold level among the plurality of threshold levels to the first memory cell in the memory cell array, writing to a threshold level lower than the original threshold level;
If the second memory cell adjacent to the first memory cell is not continuously written, the first memory cell holds the low threshold level;
After a lapse of time, when writing one threshold level among the plurality of threshold levels to the second memory cell, the threshold level of the first memory cell is read, and then the second memory cell has a predetermined threshold level. And a control circuit for writing the original threshold level to the first memory cell based on the read result after writing to the threshold level.
制御回路は、前記第1のメモリセルと隣接する第2のメモリセルに連続して書き込みが行なわれる場合、前記第2メモリセルの閾値レベルを本来の閾値レベルより低い閾値レベルに書き込んだ後、前記第1のメモリセルに本来の閾値レベルを書き込むことを特徴とする請求項1記載の半導体記憶装置。   The control circuit writes the threshold level of the second memory cell to a threshold level lower than the original threshold level when writing is continuously performed to the second memory cell adjacent to the first memory cell. 2. The semiconductor memory device according to claim 1, wherein an original threshold level is written in said first memory cell. 複数の閾値レベルのうちの1つを記憶する複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記メモリセルアレイ内の第1のメモリセルに複数の前記閾値レベルのうちの1つの閾値レベルを書き込むときで、前記第1のメモリセルと隣接する第2のメモリセルに連続して書き込みが行われる場合、本来の閾値レベルより低い閾値レベルに書き込み、前記第1のメモリセルと隣接する第2のメモリセルに連続して書き込みが行われない場合、書き込み速度を低下させて、前記第1のメモリセルに書き込む制御回路と
を具備することを特徴とする半導体記憶装置。
A memory cell array in which a plurality of memory cells storing one of a plurality of threshold levels are arranged in a matrix;
When writing one threshold level among the plurality of threshold levels to a first memory cell in the memory cell array, writing is continuously performed on a second memory cell adjacent to the first memory cell. In this case, when writing is performed to a threshold level lower than the original threshold level and writing is not continuously performed on the second memory cell adjacent to the first memory cell, the writing speed is reduced to reduce the first memory. A semiconductor memory device comprising: a control circuit for writing into the cell.
前記制御回路は、特定のコマンドの受信により、前記書き込み速度を低下させることを特徴とする請求項3記載の半導体記憶装置。   4. The semiconductor memory device according to claim 3, wherein the control circuit reduces the write speed by receiving a specific command. 複数の閾値レベルのうちの1つを記憶する直列接続された複数のメモリセルと、
前記直列接続された複数のメモリセルの一端部及び他端部に接続された第1、第2の選択ゲートと、
前記第1、第2の選択ゲートの少なくとも1つと、前記第1、第2の選択ゲートの少なくとも1つと隣接するメモリセルとの間に接続された少なくとも1つのダミーセルと
を具備することを特徴とする半導体記憶装置。
A plurality of memory cells connected in series for storing one of a plurality of threshold levels;
First and second select gates connected to one end and the other end of the plurality of memory cells connected in series;
At least one of the first and second select gates and at least one dummy cell connected between at least one of the first and second select gates and an adjacent memory cell. A semiconductor memory device.
前記メモリセルにデータを書き込むとき、前記ダミーセルのゲートに前記第1の選択ゲートの電圧より高い電位を供給することを特徴とする請求項5の半導体記憶装置。   6. The semiconductor memory device according to claim 5, wherein when data is written in the memory cell, a potential higher than the voltage of the first selection gate is supplied to the gate of the dummy cell.
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