JP5799914B2 - マスタ装置 - Google Patents

Description

本発明は、スレーブ装置と電源線を介して接続され、スレーブ装置が電源線を電流駆動することで送信するデータを受信するマスタ装置に関する。

通信方式の１つとして、電流駆動型の通信方式がある。これは、信号を送信する側が通信線を断続的に電流駆動し、受信側がその駆動状態の有無を判定して「１，０」の二値データを受信するものである。この場合、例えば通信線が短絡などして過電流が流れたことを検出すると電流を遮断して保護を行うことが望ましい。加えて、信号線を電源線としても使用する構成を採用する場合には、過電流保護の重要性はより高くなる。

上記に関連する技術として、例えば特許文献１には、携帯電話機の送信回路について過電流保護を行う技術が開示されている。これは、ＧＳＭ（登録商標）送信部（パワーアンプ）１００により駆動される送信電流ＩをＧＳＭ電流検出部１１が電圧変換して検出し、その検出結果（送信電流Ｉの有無）を、サンプリング部１２が規則的に２フレーム分サンプリングする。そして、２フレーム内の１６スロットの全てで送信電流Ｉを検出すると、異常を判定するものである。

特開２０１０−９８６０１号公報

しかしながら、特許文献１では、２フレーム分のサンプリングを完了しなければ異常を判定できないため、その間に大きなレベルの過電流が流れ続けると、回路が破壊されるおそれがある。
本発明は上記事情に鑑みてなされたものであり、その目的は、電流駆動型の通信を行うものにおいて、通信に使用する電源線に流れる電流が異常状態となった際の保護動作を迅速に行うマスタ装置を提供することにある。

請求項１記載のマスタ装置によれば、データ判定回路は、電源線に電流が流れたか否かに応じてスレーブ装置より送信されたデータを判定し、判定したデータを出力する。そして、異常判定回路は、データ判定回路によるデータの出力状態に応じて電源線に流れる電流が異常状態となったことを判定すると異常判定信号を出力し、異常時保護手段は、異常判定信号が出力されると電源回路による電源供給を停止させる。このように構成すれば、異常判定回路は、データ判定回路によるデータの出力状態が異常なパターンとなったことを迅速に判定して、異常時保護手段に保護動作を実行させることができる。

請求項２記載のマスタ装置によれば、異常判定回路は、計時手段により、スレーブ装置による通信が開始された後データ判定回路が出力するデータ値が変化しない状態が継続している期間を計時し、その計時時間が所定時間を超えると異常判定信号を出力する。すなわち、データ値が変化しない状態が継続すればスレーブ装置による通信が正常に行われていない異常状態であると判定できるので、判定を迅速に行うことができる。

第１実施例であり、通信システムの構成を示す図 異常判定部の内部構成を示す図 通信フレームの一例を示す図 （ａ）は正常な通信時、（ｂ）は過電流発生時における送信状態を示す図 負荷装置の動作を示すフローチャート 第２実施例を示す図１相当図 定電流回路及び異常判定部の内部構成を示す図 図３相当図 （ａ）は異常時、（ｂ）は正常時の動作を示す通信データの１ビットに相するタイミングチャート

（第１実施例）
図１に示す通信システムは、マスタ装置１と負荷装置２（スレーブ装置）とを、通信線３を介して接続することで構成されている。そして、マスタ装置１は、通信線３を介して負荷装置２に動作用の電源を供給する。そのため、通信線３とグランドとの間には、電源平滑用のコンデンサ４が接続されている。

マスタ装置１において、電源ＶDDとグランドとの間には、抵抗素子５，ＮチャネルＭＯＳＦＥＴ６，抵抗素子７及び８の直列回路が接続されており、ＮチャネルＭＯＳＦＥＴ６のソースは通信線３に接続されている。抵抗素子７及び８の共通接続点は、アンプ９（異常時保護手段）の反転入力端子に接続され、アンプ９の非反転入力端子には、基準電圧Ｖrefが与えられている。そして、アンプ９の出力端子は、ＮチャネルＭＯＳＦＥＴ６のゲートに接続されている。

アンプ９は、ＮチャネルＭＯＳＦＥＴ６を介して付与される通信線３の電圧を、抵抗素子７及び８により分圧された電位が基準電圧Ｖrefに等しくなるようにＮチャネルＭＯＳＦＥＴ６のゲート電位を制御する。この動作により、通信線３を介して負荷装置２に供給される電源電圧が一定となるように（例えば１０Ｖ）フィードバック制御される。すなわち、通信線３は電源線と兼用されている。尚、ＮチャネルＭＯＳＦＥＴ６，抵抗素子７及び８，アンプ９は電源制御回路１０（電源回路）を構成している。

また、電源ＶDDとグランドとの間には抵抗素子１１及び定電流回路１２の直列回路が接続されており、両者の共通接続点はコンパレータ１３の反転入力端子に接続され、コンパレータ１３の非反転入力端子は、ＮチャネルＭＯＳＦＥＴ６のドレインに接続されている。そして、これらは（抵抗素子５を含む）データ判定回路１４を構成している。すなわち、コンパレータ１３の反転入力端子には、定電流回路１２の定電流Ｉrefによって決まるデータ判定用の閾値電圧ＶＢが与えられる（抵抗素子１１の抵抗値をＲとすると、ＶＢ＝ＶDD−Ｒ・Ｉref）。

コンパレータ１３の出力端子は、通信データ処理回路１５の入力端子に接続されている。通信データ処理回路１５は、コンパレータ１３が出力する信号の二値レベル変化に応じて受信データ「１，０」を判別する。また、コンパレータ１３の出力端子は、異常判定回路１６の入力端子にも接続されている。異常判定回路１６は、コンパレータ１３が出力する信号の状態に応じて過電流状態を判定し、アンプ９の動作を停止させるディスエーブル信号をＯＲゲート１７を介して出力する。

アンプ９は、上記ディスエーブル信号が与えられると出力信号をローレベルにして、ＮチャネルＭＯＳＦＥＴ６をオフさせる。また、通信データ処理回路１５は、通信線３を介して負荷装置２に供給する電源を断続制御するため、上記ディスエーブル信号を、同様にＯＲゲート１７を介して出力する。

負荷装置２において、信号線３には、電源回路２１が接続されている。電源回路２１は、マスタ装置１より通信線３を介して供給される電源を安定化させ（必要に応じ降圧して）、制御回路２２に供給する。負荷装置２の外部入力端子２Ａには、図示しない例えばセンサなどからのセンサ信号が与えられる。外部入力端子２Ａは、制御回路２２の入力端子に接続されており、制御回路２２は、当該入力端子の電圧をＡ／Ｄ変換して読み込むと、変換したデータをマスタ装置１に送信する。

通信線３とグランドとの間には、常開型のスイッチ回路２３及び抵抗素子２４の直列回路が接続されている。これらは、送信ドライバ２５を構成しており、スイッチ回路２３のオンオフは、制御回路２２によって制御される。スイッチ回路２３がオフであれば信号線３に電流は流れず、スイッチ回路２３がオンすると、電流は信号線３からスイッチ回路２３及び抵抗素子２４を介してグランドに流れる。すなわち、制御回路２２は、スイッチ回路２３のオンオフを制御することで信号線３を電流駆動して、マスタ装置１側に信号を送信する。

図３は、負荷装置２からマスタ装置１に対してシリアルに送信される通信フレームの一例である。負荷装置２の送信ドライバ２５がドライブしていない状態がハイ，ドライブしている状態がローであり、最初にローレベルのスタートビットＳＴを送信し、それに続けて８ビットのデータＤ０〜Ｄ７を送信する。最後の１０ビット目に、ハイレベルのストップビットＳＰを送信する。例えば、１ビットの送信時間が１０μｓであれば、１フレームの送信時間は１００μｓとなる。

図２において、異常判定回路１６は、５つのＤフリップフロップ３１ａ〜３１ｅを直列に接続してカウンタ３１（計時手段）を構成しており、初段のＤフリップフロップ３１ａの入力端子Ｄは、ハイレベルにプルアップされている。また、４つの遅延バッファ３２ａ〜３２ｄが直列に接続されており、クロック信号が初段の遅延バッファ３２ａの入力端子と共に、Ｄフリップフロップ３１ｅのクロック端子ＣＬＫに与えられている。そして、各遅延バッファ３２ａ〜３２ｄの出力端子が、Ｄフリップフロップ３１ｄ〜３１ａのクロック端子ＣＬＫに接続されている。

コンパレータ１３の出力信号は、ＮＯＴゲート３３を介して各Ｄフリップフロップ３１ａ〜３１ｅのリセット端子ＲＢ（負論理）に与えられている。すなわち、コンパレータ１３の出力信号がハイレベル（通信線３が非ドライブ状態）であれば、各Ｄフリップフロップ３１ａ〜３１ｅはリセットされており、コンパレータ１３の出力信号がローレベル（通信線３がドライブ状態）を示す期間のみ、Ｄフリップフロップ３１ａ〜３１ｅのリセットが解除され、クロック信号ＣＬＫによるカウント動作が行われる。そして、最終段のＤフリップフロップ３１ｅの出力端子Ｑがハイレベルになると、それがアンプ９へのディスエーブル信号となる。

次に、本実施例の作用について説明する。マスタ装置１は、基本的にはＯＲゲート１７を介してアンプ９をディスエーブル状態にしており、負荷装置２への電源供給を行わない。そして、負荷装置２が取得するセンサ信号のデータを受信するタイミングでアンプ９をイネーブル状態にして、信号線３を介して電源を供給する。すると、図５に示すように、負荷装置２の制御回路２２が起動し（スタート）、入力端子の電圧（例えばセンサ信号）を８ビットでＡ／Ｄ変換して読み込む（Ｓ１）。それから、変換したデータを通信フレームにセットしてパラレルシリアル変換すると（Ｓ２）、送信ドライバ２５を制御してマスタ装置１に信号を送信する（Ｓ３）。

図４（ａ）に示すように、通信が正常に行われている間は、１０ビットの通信フレームが繰り返し送信される。尚、この例では、８ビットのデータが「０，１」を交互に繰り返しているが、このようなデータパターンに限らないことは言うまでもない。マスタ装置１側では、スタートビットＳＴを受信すると負荷装置２がデータの送信を開始したと判断し、以降は各ビットを、通信レートに応じたサンプリングポイントでサンプリングする。このように通信が通常に行われていれば、少なくとも１０ビットに１回はスタートビットＳＴが送信されるので、そのタイミングで異常判定回路１６のＤフリップフロップ３１ａ〜３１ｅはリセットされる。したがって、アンプ９にディスエーブル信号が出力されることはない。

そして、例えば通信線３がグランドに短絡すると、図４（ｂ）に示すように、マスタ装置１のコンパレータ１３はローレベルの信号を出力し続ける。すると、その間に異常判定回路１６のＤフリップフロップ３１ａ〜３１ｅがカウント動作を継続する。例えば、上記ローレベルの継続期間が２００μｓになると、異常判定回路１６がディスエーブル信号を出力するように、クロック信号ＣＬＫの周波数を設定しておく。上記ディスエーブル信号がＯＲゲート１７を介してアンプ９に与えられると、アンプ９はＮチャネルＭＯＳＦＥＴ６をオフにする。これにより、通信線３を介した電源の供給は遮断される。

以上のように本実施例によれば、マスタ装置１において、データ判定回路１４は、通信線３に電流が流れたか否かに応じて負荷装置２より送信されたデータを判定し、判定したデータを出力する。そして、異常判定回路１６は、データ判定回路１４によるデータの出力状態に応じて通信線３に流れる電流が異常状態となったことを判定すると異常判定信号を出力し、アンプ９は、異常判定信号が出力されると電源制御回路１０による電源供給を停止させる。これにより、異常判定回路１６は、データ判定回路１４によるデータの出力状態が異常なパターンとなったことを迅速に判定して、アンプ９に保護動作を実行させることができる。

この場合、異常判定回路１６は、カウンタ３１により、負荷装置２による通信が開始された後データ判定回路１４が出力するデータ値が変化しない状態が継続している期間を計時し、その計時時間が所定時間を超えると異常判定信号を出力する。すなわち、データ値が変化しない状態が継続すれば負荷装置２による通信が正常に行われていない異常状態であると判定できるので、判定を迅速に行うことができる。また、データ判定回路１４を構成するコンパレータ１４の出力状態を参照して異常判定を行うので、構成を簡単にすることができる。
尚、計時手段については、例えばＣＲ積分回路とコンパレータとを用いて、データ判定回路１４によるデータの出力状態が変化しない状態が継続する間に積分回路のコンデンサを充電し、その端子電圧が所定の閾値を超えた場合に異常判定信号を出力するように構成しても良い。

（第２実施例）
図６に示すマスタ装置３１におけるデータ判定回路１４Ａは、データ判定回路１４を構成していた定電流回路１２を定電流回路３２に置き換えたもので、定電流回路３２は、定電流値が変更可能に構成されている。また、異常判定回路１６は、異常判定部３３Ａ（変更制御手段）に置き換えられており、異常判定部３３Ａは、定電流回路３２に対して定電流値の変更を制御する信号を出力する。尚、抵抗素子１１及び定電流回路３２の直列回路は、異常判定部３３Ｂ（閾値変更手段）を構成しており、異常判定部３３Ａ及び３３Ｂが異常判定回路３３を構成している。また、第２実施例では、１ビットの送信期間が１００μｓであり、１通信フレームの送信時間は１００μｓ×１０＝１ｍｓとする。

図７において、定電流回路３２は、エミッタが電源に接続されるＰＮＰトランジスタ３４ａ及び３４ｂのミラー対３４と、エミッタがグランドに接続されるＮＰＮトランジスタ３５ａ及び３５ｂのミラー対３５とを備えている。ＰＮＰトランジスタ３４ａ及び３４ｂのベースは、ＰＮＰトランジスタ３４ａのコレクタに接続され、ＮＰＮトランジスタ３５ａ及び３５ｂのベースは、ＮＰＮトランジスタ３５ａのコレクタに接続されている。そして、ＰＮＰトランジスタ３４ｂのコレクタは、ＮＰＮトランジスタ３５ａのコレクタに接続されている。ＰＮＰトランジスタ３４ａのコレクタとグランドとの間には、抵抗素子３６及び３７の直列回路が接続されており、抵抗素子３７に対して並列にＮチャネルＭＯＳＦＥＴ３８が接続されている。

異常判定部３３Ａは、カウンタ３９，ＡＮＤゲート４０及びＤフリップフロップ４１で構成されている。カウンタ３９は、コンパレータ１３の出力信号の立下りエッジをトリガとしてカウント動作を開始し、所定時間（例えば８０μｓ）をカウントすると、定電流回路３２のＮチャネルＭＯＳＦＥＴ３８のゲートにハイレベル信号を所定時間（例えば２０μｓ）だけ出力する。以下、その出力パターンを１０ビット分繰り返す。尚、カウンタ３９は、最初に与えられたトリガ信号でカウント動作を開始すると、上記１０ビット分の出力パターンのシーケンスを完了するまでは、以降に与えられるトリガ信号の影響を受けないものとする。

ＡＮＤゲート４０の入力端子の一方（負論理）は、コンパレータ１３の出力端子に接続され、他方はＮチャネルＭＯＳＦＥＴ３８のゲートに接続されている。ＡＮＤゲート４０の出力端子は、Ｄフリップフロップ４１のクロック端子ＣＬＫに接続されている。Ｄフリップフロップ４１の入力端子Ｄは電源にプルアップされている。そして、出力端子Ｑより異常判定信号が出力される。

次に、第２実施例の作用について図８及び図９を参照して説明する。定電流回路３２においてＮチャネルＭＯＳＦＥＴ３８のゲートがローレベルであればＮチャネルＭＯＳＦＥＴ３８はオフしているので、ＰＮＰトランジスタ３４ａのコレクタ側の抵抗値は、抵抗素子３６及び３７の直列分となる。ＰＮＰトランジスタ３４ａのコレクタ電流が、ミラー対３４及び３５でミラーされることにより、コンパレータ１３の反転入力端子（Ｂ点）に閾値電圧を付与する定電流値が決まる。例えばこの時の閾値電圧を９Ｖとする。

そして、異常判定部３３Ａのカウンタ３９は、コンパレータ１３の出力信号の立下りエッジから所定時間をカウントすると、定電流回路３２のＮチャネルＭＯＳＦＥＴ３８のゲートにハイレベル信号を出力する。すると、ＮチャネルＭＯＳＦＥＴ３８がターンオンするので、ＰＮＰトランジスタ３４ａのコレクタ側の抵抗値は、等価的に抵抗素子３６分のみとなり低下する。これにより、ＰＮＰトランジスタ３４ａのコレクタ電流が増加するので、コンパレータ１３の反転入力端子に閾値電圧を付与する定電流値も増加する。

上記定電流値が増加すると、抵抗素子１１における電圧降下が大きくなるので閾値電圧は低下する。例えばこの時の閾値電圧を８Ｖとする。この動作により、図８に示すように、負荷装置２がスタートビットＳＴを送信することで通信を開始すると、コンパレータ１３の閾値は、１ビットの送信期間である１００μｓの冒頭から８０μｓまではデータ判定用の閾値９Ｖとなり、残りの２０μｓ（各ビットのハッチング部分）は異常判定用の閾値８Ｖとなるように変化する。

図９（ｂ）に示すように、通信が正常に行われていれば、通信線３に流れる電流に基づくコンパレータ１３の非反転入力端子（Ａ点）の電位は例えば８．５Ｖ程度となるので（負過電流：小）、異常判定用の閾値８Ｖと比較した場合の出力信号はハイレベルとなる。一方、図９（ａ）に示すように、通信線３に流れる電流が過剰に増加すると（負過電流：大）、コンパレータ１３の非反転入力端子の電位は大きく低下して例えば７Ｖ程度になる。すると、異常判定用の閾値８Ｖと比較した場合の出力信号はローレベルとなる。

異常判定部３３ＡのＡＮＤゲート４０は、カウンタ３９が出力する信号がハイレベルとなる期間にコンパレータ１３の出力信号がローレベルになると、ハイレベルを出力する。すると、Ｄフリップフロップ４１がトリガされて出力端子Ｑがハイレベルとなり、アンプ９の動作を停止させる。尚、Ｄフリップフロップ４１のリセットは、例えば異常判定信号を通信データ処理回路１５にも入力しておき、通信データ処理回路１５が異常対応処理を行うことでリセットすれば良い。

以上のように第２実施例によれば、データ判定回路１４Ａは、通信線３における電流駆動状態の変化を電圧に変換し、電圧を閾値と比較した結果をデータとして出力するコンパレータ１３を備え、異常判定回路３３は、前記閾値を、データ判定用閾値と、異常判定用閾値とに変更する抵抗素子１１及び定電流回路３２を備える。そして、カウンタ３９は、負荷装置２による通信が開始されると、通信フレームの送信期間内において、定電流回路３２にデータ判定用閾値と異常判定用閾値とを変更させる制御信号を出力し、異常判定部３３Ａは、異常判定用閾値に変更させている期間において、コンパレータ１３が出力するデータの値に応じて異常判定を行うようにした。したがって、通信レートが等しい場合であれば第１実施例よりも迅速に異常判定を行うことができる。

この場合、異常判定部３３Ｂは、定電流回路３２の定電流値を、データ判定用閾値に対応する値と異常判定用閾値とに対応する値とに変更可能とするので、通信線３を介して電流駆動型の通信を行うものについて、電流値を電圧に変換して異常判定のための比較を簡単に行うことができる。

本発明は上記した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
コンパレータ１３に付与する閾値電圧は、定電流回路を用いて設定するもの限らず、例えばバンドギャップリファレンス回路により生成される基準電圧を用いても良い。
第２実施例において、カウンタ３９の動作は１０ビット分の一連のパターンを出力するものに限らず、ローレベルのトリガ信号が与えられる毎に個別に動作させても良い。また、１０ビットの通信フレーム中における何れか１ビットの送信期間だけ異常判定を行うようにしても良い。

マスタ装置が供給する電源は、必ずしも定電圧制御する必要はなく、例えば負荷装置側で電圧を制御しても良い。また、電源電圧やスレーブ装置が通信線をドライブした場合の電圧なども、個別の設計に応じて変更すれば良い。
スレーブ装置が複数ある通信システムに適用しても良い。その場合、データの送信元が何れのスレーブ装置であるかを示すヘッダを付して送信を行うようにする。
通信フォーマットやフレーム構成、１ビットのデータ送信時間等は例示したものに限ることなく、適宜変更して実施すれば良い。

図面中、１はマスタ装置、２は負荷装置（スレーブ装置）、３は通信線（電源線）、９はアンプ（異常時保護手段）、１０は電源制御回路（電源回路）、１３はコンパレータ、１４はデータ判定回路、１６は異常判定回路を示す。

Claims (4)

1. スレーブ装置（２）と電源線（３）を介して接続され、前記スレーブ装置が前記電源線を電流駆動することで送信するデータを受信するマスタ装置（１）において、
   前記電源線に電源を供給する電源回路（１０）と、
   前記電源線に電流が流れたか否かに応じて、前記スレーブ装置より送信されたデータを判定すると、判定したデータを出力するデータ判定回路（１４，１４Ａ）と、
   このデータ判定回路によるデータの出力状態に応じて、前記電源線に流れる電流が異常状態となったことを判定すると異常判定信号を出力する異常判定回路（１６，３３）と、
   前記異常判定信号が出力されると、前記電源回路による電源供給を停止させる異常時保護手段（９）とを備えることを特徴とするマスタ装置。
2. 前記異常判定回路（１６）は、前記スレーブ装置による通信が開始された後、前記データ判定回路が出力するデータ値が変化しない状態が継続している期間を計時する計時手段（３１）を備え、前記計時手段により計時された時間が所定時間を超えると前記異常判定信号を出力することを特徴とする請求項１記載のマスタ装置。
3. 前記データ判定回路（１４Ａ）は、前記電源線における電流駆動状態の変化を電圧に変換し、前記電圧を閾値と比較した結果をデータとして出力するコンパレータ（１３）を備え、
   前記異常判定回路（３３）は、前記閾値を、データ判定用閾値と、異常判定用閾値とに変更する閾値変更手段（３３Ｂ）と、
   前記スレーブ装置による通信が開始されると、通信フレームの送信期間内において、前記閾値変更手段に、前記データ判定用閾値と前記異常判定用閾値とに変更させる変更制御手段（３３Ａ）とを備え、
   前記閾値変更手段が前記異常判定用閾値に変更させている期間において、前記コンパレータが出力するデータの値に応じて異常判定を行うことを特徴とする請求項１記載のマスタ装置。
4. 前記閾値変更手段は、抵抗素子（１１）と定電流回路（３２）とを直列に接続して構成され、
   前記定電流回路は、定電流値を、前記データ判定用閾値に対応する値と、前記異常判定用閾値とに対応する値とに変更可能に構成されていることを特徴とする請求項３記載のマスタ装置。

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