JP5799620B2

JP5799620B2 - Semiconductor device

Info

Publication number: JP5799620B2
Application number: JP2011152334A
Authority: JP
Inventors: 宝昭根来
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2011-07-08
Filing date: 2011-07-08
Publication date: 2015-10-28
Anticipated expiration: 2031-07-08
Also published as: JP2013021084A

Description

本発明は、支持基板、その支持基板上に形成された埋め込み絶縁膜及びその埋め込み絶縁膜上に形成された半導体層をもつＳＯＩ（Silicon On Insulator）基板に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた半導体装置に関する。 The present invention relates to a MOS (Metal Oxide Semiconductor) transistor formed on an SOI (Silicon On Insulator) substrate having a support substrate, a buried insulating film formed on the support substrate, and a semiconductor layer formed on the buried insulating film. The present invention relates to a semiconductor device including

一般的に、ＭＯＳトランジスタのソースコンタクト用拡散層及びドレインコンタクト用拡散層が埋め込み絶縁膜（Ｂｏｘ酸化膜と呼ばれる。）に達する程度の厚みの半導体層をもつデバイスは、薄膜ＳＯＩデバイスと呼ばれる（例えば特許文献１を参照。）。薄膜ＳＯＩデバイスは、バルクデバイスと比較してソースコンタクト用拡散層及びドレインコンタクト用拡散層とチャネル領域との接合容量が少ないので、低消費電流で高速動作ができる特徴がある。 In general, a device having a semiconductor layer with a thickness such that the source contact diffusion layer and the drain contact diffusion layer of a MOS transistor reaches a buried insulating film (called a box oxide film) is called a thin film SOI device (for example, (See Patent Document 1). The thin film SOI device has a feature that it can operate at high speed with low current consumption because it has a smaller junction capacitance between the source contact diffusion layer and the drain contact diffusion layer and the channel region than the bulk device.

薄膜ＳＯＩデバイスには、支持基板とＢｏｘ酸化膜と半導体層の積層構造による寄生ＭＯＳトランジスタの存在により、意図しない電流が流れる不具合がある。この不具合を防止するために、寄生ＭＯＳトランジスタの反転電圧を高くすることを目的としてチャンネル領域の高濃度化が必要とされる。 The thin film SOI device has a problem that an unintended current flows due to the presence of a parasitic MOS transistor having a laminated structure of a support substrate, a box oxide film, and a semiconductor layer. In order to prevent this problem, it is necessary to increase the concentration of the channel region for the purpose of increasing the inversion voltage of the parasitic MOS transistor.

チャネル領域の高濃度化は、ドレインコンタクト用拡散層とチャネル領域との接合耐圧を低下させ、ＭＯＳトランジスタの高耐圧化の妨げになっていた。薄膜ＳＯＩデバイスにおいてＭＯＳトランジスタの高耐圧化を目指すためには、ドレイン濃度をなるべく薄くする必要がある。しかし、ドレイン濃度を薄くすると、オン抵抗が高くなって大電流を流すことができないという問題があった。 Increasing the concentration of the channel region lowers the junction breakdown voltage between the drain contact diffusion layer and the channel region, and hinders the increase of the breakdown voltage of the MOS transistor. In order to increase the breakdown voltage of a MOS transistor in a thin film SOI device, it is necessary to make the drain concentration as thin as possible. However, when the drain concentration is reduced, there is a problem that the on-resistance increases and a large current cannot flow.

本発明は、高耐圧を確保でき、かつ大電流を流すことができるＭＯＳトランジスタを備えた半導体装置を提供することを目的とする。 An object of this invention is to provide the semiconductor device provided with the MOS transistor which can ensure a high proof pressure and can flow a big electric current.

本発明にかかる半導体装置の第１態様は、支持基板、上記支持基板上に形成された埋め込み絶縁膜及び上記埋め込み絶縁膜上に形成された半導体層をもつＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置であって、上記ＭＯＳトランジスタは、上記半導体層に形成された第１導電型ソースコンタクト用拡散層、第１導電型ドレインコンタクト用拡散層、第１導電型拡散層及び第２導電型拡散層、ならびに上記半導体層上に形成されたゲート絶縁膜及びゲート電極を備え、上記ソースコンタクト用拡散層及びドレインコンタクト用拡散層は上記半導体層に互いに間隔をもって形成されており、上記第１導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記
半導体層に、上記ソースコンタクト用拡散層、上記ドレインコンタクト用拡散層及び上記半導体層表面に接して、かつ上記ソースコンタクト用拡散層及び上記ドレインコンタクト用拡散層よりも薄い第１導電型不純物濃度で形成されており、上記第２導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記半導体層に、上記ドレインコンタクト用拡散層及び上記半導体層表面とは間隔をもって、かつ上記第１導電型拡散層及び上記埋め込み絶縁膜に接して形成されており、上記ゲート電極は、第２導電型のポリシリコンからなり、かつ上方から見て上記第２導電型拡散層と重なる位置で上記第１導電型拡散層上に上記ゲート絶縁膜を介して形成されており、上記ゲート電極
にゲート電圧が印加されていない状態では、上記ソースコンタクト用拡散層と同じ電位にされた上記第２導電型拡散層に起因して上記第１導電型拡散層に形成される第１空乏層と、上記ゲート絶縁膜を介して配置されている上記ゲート電極及び上記第１導電型拡散層の仕事関数差に起因して上記第１導電型拡散層に形成される第２空乏層によって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が電気的に遮断され、上記ゲート電極にゲート電圧が印加された状態では、上記第２空乏層が消滅又は縮小することによって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が上記第１導電型拡散層を介して電気的に導通するものである。 A first aspect of a semiconductor device according to the present invention includes a support substrate, a buried insulating film formed on the support substrate, and a MOS transistor formed on an SOI substrate having a semiconductor layer formed on the buried insulating film. The MOS transistor includes a first conductivity type source contact diffusion layer, a first conductivity type drain contact diffusion layer, a first conductivity type diffusion layer, and a second conductivity type formed in the semiconductor layer. A diffusion layer; and a gate insulating film and a gate electrode formed on the semiconductor layer, wherein the source contact diffusion layer and the drain contact diffusion layer are formed in the semiconductor layer at a distance from each other, and the first conductive layer The type diffusion layer is formed on the semiconductor layer between the source contact diffusion layer and the drain contact diffusion layer. A first conductivity type impurity concentration that is in contact with the surface of the diffusion layer for the semiconductor layer, the diffusion layer for the drain contact, and the semiconductor layer, and is thinner than the diffusion layer for the source contact and the diffusion layer for the drain contact, The second conductivity type diffusion layer is formed on the semiconductor layer between the source contact diffusion layer and the drain contact diffusion layer, spaced from the drain contact diffusion layer and the semiconductor layer surface, and the first conductive layer. The gate electrode is made of polysilicon of the second conductivity type and is located at a position overlapping the second conductivity type diffusion layer when viewed from above. When the gate voltage is not applied to the gate electrode, the source capacitor is formed on the conductive diffusion layer via the gate insulating film. The first depletion layer formed in the first conductivity type diffusion layer due to the second conductivity type diffusion layer having the same potential as the first diffusion layer, and the gate insulating film. The source contact diffusion layer and the drain contact diffusion layer are electrically connected by a second depletion layer formed in the first conductivity type diffusion layer due to a work function difference between the gate electrode and the first conductivity type diffusion layer. When the gate voltage is applied to the gate electrode, the second depletion layer disappears or shrinks so that the source contact diffusion layer and the drain contact diffusion layer become the first conductivity type diffusion layer. It is electrically connected via

本発明にかかる半導体装置の第２態様は、支持基板、上記支持基板上に形成された埋め込み絶縁膜及び上記埋め込み絶縁膜上に形成された半導体層をもつＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置であって、上記ＭＯＳトランジスタは、上記半導体層に形成された第１導電型ソースコンタクト用拡散層、第１導電型ドレインコンタクト用拡散層、第１導電型拡散層及び第２導電型拡散層、ならびに上記半導体層に形成された溝内に配置されたゲート絶縁膜及びゲート電極を備え、上記ソースコンタクト用拡散層及びドレインコンタクト用拡散層は上記半導体層に互いに間隔をもって形成されており、上記第１導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記半導体層に、上記ソースコンタクト用拡散層、上記ドレインコンタクト用拡散層、上記埋め込み絶縁膜及び上記半導体層表面に接して、かつ上記ソースコンタクト用拡散層及び上記ドレインコンタクト用拡散層よりも薄い第１導電型不純物濃度で形成されており、上記溝は、上記第１導電型拡散層及び上記埋め込み絶縁膜に接して形成されており、上記第２導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記半導体層に、上記ドレインコンタクト用拡散層及び上記溝とは間隔をもって、かつ上記第１導電型拡散層、上記半導体層表面及び上記埋め込み絶縁膜に接して形成されており、上記ゲート電極は、第２導電型のポリシリコンからなり、かつ上記溝内に上記ゲート絶縁膜を介して形成されており、上記ゲート電極にゲート電圧が印加されていない状態では、上記ソースコンタクト用拡散層と同じ電位にされた上記第２導電型拡散層に起因して上記第１導電型拡散層に形成される第１空乏層と、上記ゲート絶縁膜を介して配置されている上記ゲート電極及び上記第１導電型拡散層の仕事関数差に起因して上記第１導電型拡散層に形成される第２空乏層によって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が電気的に遮断され、上記ゲート電極にゲート電圧が印加された状態では、上記第２空乏層が消滅又は縮小することによって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が上記第１導電型拡散層を介して電気的に導通するものである。 A second aspect of the semiconductor device according to the present invention comprises a support substrate, a buried insulating film formed on the support substrate, and a MOS transistor formed on an SOI substrate having a semiconductor layer formed on the buried insulating film. The MOS transistor includes a first conductivity type source contact diffusion layer, a first conductivity type drain contact diffusion layer, a first conductivity type diffusion layer, and a second conductivity type formed in the semiconductor layer. A diffusion layer, and a gate insulating film and a gate electrode disposed in a groove formed in the semiconductor layer are provided, and the diffusion layer for source contact and the diffusion layer for drain contact are formed in the semiconductor layer with a space therebetween. The first conductivity type diffusion layer is disposed above the semiconductor layer between the source contact diffusion layer and the drain contact diffusion layer. The first contact type impurity concentration is in contact with the surface of the source contact diffusion layer, the drain contact diffusion layer, the buried insulating film, and the semiconductor layer and is thinner than the source contact diffusion layer and the drain contact diffusion layer. The trench is formed in contact with the first conductivity type diffusion layer and the buried insulating film, and the second conductivity type diffusion layer includes the source contact diffusion layer and the drain contact diffusion layer. The drain contact diffusion layer and the trench are formed in the semiconductor layer between the layers and in contact with the first conductivity type diffusion layer, the surface of the semiconductor layer, and the buried insulating film, The gate electrode is made of polysilicon of the second conductivity type and is formed in the trench via the gate insulating film, and the gate In a state where no gate voltage is applied to the pole, the first depletion layer formed in the first conductivity type diffusion layer due to the second conductivity type diffusion layer having the same potential as the source contact diffusion layer And the second depletion layer formed in the first conductivity type diffusion layer due to a work function difference between the gate electrode and the first conductivity type diffusion layer disposed via the gate insulating film. When the contact diffusion layer and the drain contact diffusion layer are electrically cut off and a gate voltage is applied to the gate electrode, the second depletion layer disappears or shrinks, thereby The drain contact diffusion layer is electrically connected through the first conductivity type diffusion layer.

本願特許請求の範囲及び本明細書において、第１導電型とはＮ型又はＰ型を意味する。第２導電型とは第１導電型とは逆導電型のＰ型又はＮ型を意味する。 In the claims and the present specification of the present application, the first conductivity type means N type or P type. The second conductivity type means a P-type or N-type that is opposite to the first conductivity type.

本発明の半導体装置では、第１導電型ソースコンタクト拡散層、第１導電型拡散層及び第１導電型ドレインコンタクト拡散層は同じ導電型であるので、これらの拡散層に寄生バイポーラトランジスタ構造は存在しない。
また、本発明の半導体装置では、ＭＯＳトランジスタの動作時に、第１導電型拡散層を第１導電型のキャリアが流れるので、多数キャリアが電流になる。 In the semiconductor device of the present invention, since the first conductivity type source contact diffusion layer, the first conductivity type diffusion layer, and the first conductivity type drain contact diffusion layer have the same conductivity type, a parasitic bipolar transistor structure exists in these diffusion layers. do not do.
In the semiconductor device of the present invention, since the first conductivity type carriers flow through the first conductivity type diffusion layer during the operation of the MOS transistor, majority carriers become current.

本発明の半導体装置で第１導電型拡散層は寄生バイポーラトランジスタ構造の形成には寄与していないので、本発明の半導体装置は、第１導電型拡散層の濃度を薄くすることが容易であり、第１導電型拡散層と第２導電型拡散層の接合耐圧を高くすることができる。したがって、本発明の半導体装置は高耐圧のＭＯＳトランジスタを実現できる。
また、本発明の半導体装置では、ＭＯＳトランジスタの動作時に多数キャリアが電流になるので、本発明の半導体装置に形成されたＭＯＳトランジスタは小さいバイアス条件で大電流を流すことができる。 In the semiconductor device of the present invention, since the first conductivity type diffusion layer does not contribute to the formation of the parasitic bipolar transistor structure, the semiconductor device of the present invention can easily reduce the concentration of the first conductivity type diffusion layer. The junction breakdown voltage between the first conductivity type diffusion layer and the second conductivity type diffusion layer can be increased. Therefore, the semiconductor device of the present invention can realize a high breakdown voltage MOS transistor.
In the semiconductor device of the present invention, since majority carriers become current during the operation of the MOS transistor, the MOS transistor formed in the semiconductor device of the present invention can pass a large current under a small bias condition.

本発明の第１態様の一実施例の構造を説明するための概略的な断面図である。It is a schematic sectional drawing for demonstrating the structure of one Example of the 1st aspect of this invention. 同実施例の構造を説明するための概略的な平面図である。It is a schematic plan view for demonstrating the structure of the Example. 同実施例の構造を説明するための概略的な斜視図である。It is a schematic perspective view for demonstrating the structure of the Example. 同実施例におけるＭＯＳトランジスタの動作状態を説明するための概略的な断面図である。It is a schematic sectional drawing for demonstrating the operation state of the MOS transistor in the Example. 同実施例におけるＭＯＳトランジスタの電流電圧特性を説明するための波形図である。It is a wave form diagram for demonstrating the current-voltage characteristic of the MOS transistor in the Example. 図１の半導体装置の製造工程の一例を説明するための工程図である。FIG. 7 is a process diagram for explaining an example of a manufacturing process of the semiconductor device of FIG. 1. 図５の続きの工程を説明するための工程図である。FIG. 6 is a process diagram for illustrating a process following the process in FIG. 5. 図６の続きの工程を説明するための工程図である。FIG. 7 is a process diagram for describing a process following the process in FIG. 6. 本発明の第２態様の一実施例の構造を説明するための概略的な平面図である。It is a schematic plan view for demonstrating the structure of one Example of the 2nd aspect of this invention. 同実施例の構造を説明するための概略的な断面図である。It is a schematic sectional drawing for demonstrating the structure of the Example. 同実施例の構造を説明するための概略的な斜視図である。It is a schematic perspective view for demonstrating the structure of the Example. 同実施例におけるＭＯＳトランジスタの動作状態を説明するための概略的な平面図である。It is a schematic plan view for demonstrating the operation state of the MOS transistor in the Example. 図９の半導体装置の製造工程の一例を説明するための工程図である。FIG. 10 is a process diagram for describing an example of a manufacturing process of the semiconductor device of FIG. 9. 図１３の続きの工程を説明するための工程図である。FIG. 14 is a process diagram for describing a process following the process in FIG. 13. 図１４の続きの工程を説明するための工程図である。FIG. 15 is a process diagram for describing a process following the process in FIG. 14. 本発明の第２態様の他の実施例の構造を説明するための概略的な平面図である。It is a schematic plan view for demonstrating the structure of the other Example of the 2nd aspect of this invention.

図１から図３は本発明の第１態様の一実施例の構造を説明するための概略図である。図１は断面図である。図２は平面図である。図３は斜視図である。図１の断面は図２のＡ−Ａ位置に対応している。 1 to 3 are schematic views for explaining the structure of one embodiment of the first aspect of the present invention. FIG. 1 is a sectional view. FIG. 2 is a plan view. FIG. 3 is a perspective view. The cross section in FIG. 1 corresponds to the position AA in FIG.

支持基板１、支持基板１上に形成された埋め込み絶縁膜３及び埋め込み絶縁膜３上に形成されたシリコン層５をもつＳＯＩ基板にＭＯＳトランジスタが形成されている。ＭＯＳトランジスタの形成領域は、埋め込み絶縁膜３と素子分離絶縁膜７によって、支持基板１や他の領域のシリコン層５とは絶縁分離されている。素子分離絶縁膜７は例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）によって形成された絶縁膜からなる。 A MOS transistor is formed on an SOI substrate having a support substrate 1, a buried insulating film 3 formed on the support substrate 1, and a silicon layer 5 formed on the buried insulating film 3. The formation region of the MOS transistor is insulated and isolated from the support substrate 1 and the silicon layer 5 in other regions by the buried insulating film 3 and the element isolation insulating film 7. The element isolation insulating film 7 is made of an insulating film formed by, for example, LOCOS (LOCal Oxidation of Silicon) method or STI (Shallow Trench Isolation).

ＭＯＳトランジスタは、シリコン層５に形成されたＮ型（第１導電型）ソースコンタクト用拡散層９（Ｎ＋）、Ｎ型ドレインコンタクト用拡散層１１（Ｎ＋）、Ｎ型拡散層１３（Ｎ−）及びＰ型（第２導電型）拡散層１５（Ｐ＋）を備えている。さらに、ＭＯＳトランジスタは、シリコン層５上に形成されたゲート酸化膜１７及びゲート電極１９を備えている。 The MOS transistor includes an N type (first conductivity type) source contact diffusion layer 9 (N +), an N type drain contact diffusion layer 11 (N +), and an N type diffusion layer 13 (N−) formed in the silicon layer 5. And a P-type (second conductivity type) diffusion layer 15 (P +). Further, the MOS transistor includes a gate oxide film 17 and a gate electrode 19 formed on the silicon layer 5.

ソースコンタクト用拡散層９及びドレインコンタクト用拡散層１１はシリコン層５に互いに間隔をもって形成されている。
Ｎ型拡散層１３は、ソースコンタクト用拡散層９とドレインコンタクト用拡散層１１の間のシリコン層５に、ソースコンタクト用拡散層９、ドレインコンタクト用拡散層１１及びシリコン層５表面に接して形成されている。Ｎ型拡散層１３は、ソースコンタクト用拡散層９及びドレインコンタクト用拡散層１１よりも薄いＮ型不純物濃度で形成されている。 The source contact diffusion layer 9 and the drain contact diffusion layer 11 are formed in the silicon layer 5 with a space therebetween.
The N-type diffusion layer 13 is formed on the silicon layer 5 between the source contact diffusion layer 9 and the drain contact diffusion layer 11 in contact with the surface of the source contact diffusion layer 9, the drain contact diffusion layer 11, and the silicon layer 5. Has been. The N-type diffusion layer 13 is formed with a lower N-type impurity concentration than the source contact diffusion layer 9 and the drain contact diffusion layer 11.

Ｐ型拡散層１５は、ソースコンタクト用拡散層９とドレインコンタクト用拡散層１１の間のシリコン層に、ソースコンタクト用拡散層９、ドレインコンタクト用拡散層１１及び半導体層５表面とは間隔をもって、かつＮ型拡散層１３及び埋め込み絶縁膜３に接して形成されている。Ｐ型拡散層１５はソースコンタクト用拡散層９と同じ電位に接続される。Ｐ型拡散層１５は、後述する第１空乏層２３の広がりを大きくするために、高濃度のＰ型不純物濃度をもつことが好しい。例えば、Ｐ型拡散層１５は、Ｎ型拡散層１３のＮ型不純物濃度よりも濃いＰ型不純物濃度をもつ。 The P-type diffusion layer 15 is formed in a silicon layer between the source contact diffusion layer 9 and the drain contact diffusion layer 11 with a space from the source contact diffusion layer 9, the drain contact diffusion layer 11, and the surface of the semiconductor layer 5. In addition, it is formed in contact with the N-type diffusion layer 13 and the buried insulating film 3. The P-type diffusion layer 15 is connected to the same potential as the source contact diffusion layer 9. The P-type diffusion layer 15 preferably has a high P-type impurity concentration in order to increase the extent of the first depletion layer 23 described later. For example, the P-type diffusion layer 15 has a P-type impurity concentration higher than that of the N-type diffusion layer 13.

ゲート電極１９は、例えばＰ型ポリシリコンによって形成されている。ゲート電極１９は、上方から見てＰ型拡散層１５と重なる位置でＮ型拡散層１３上にゲート酸化膜１７を介して形成されている。ゲート電極１９は、上方から見てソースコンタクト用拡散層９及びドレインコンタクト用拡散層１１とは間隔をもって配置されている。 The gate electrode 19 is made of, for example, P type polysilicon. The gate electrode 19 is formed on the N-type diffusion layer 13 via the gate oxide film 17 at a position overlapping the P-type diffusion layer 15 when viewed from above. The gate electrode 19 is disposed at a distance from the source contact diffusion layer 9 and the drain contact diffusion layer 11 when viewed from above.

シリコン層５には、Ｐ型拡散層１５の電位をとるために設けられたコンタクト用Ｐ型拡散層２１（Ｐ＋）も形成されている。コンタクト用Ｐ型拡散層２１はシリコン層５表面からＰ型拡散層１５に到達する深さで形成されている。 In the silicon layer 5, a contact P-type diffusion layer 21 (P +) provided to take the potential of the P-type diffusion layer 15 is also formed. The contact P-type diffusion layer 21 is formed with a depth reaching the P-type diffusion layer 15 from the surface of the silicon layer 5.

Ｎ型拡散層１３に、Ｎ型拡散層１３とＰ型拡散層１５のＰＮ接合の内蔵電界によってＮ型拡散層１３に第１空乏層２３が形成される（図１を参照。）。さらに、ゲート電極１９及びＮ型拡散層１３の仕事関数差に起因してＮ型拡散層１３に第２空乏層２５が形成される。ソースコンタクト用拡散層９とドレインコンタクト用拡散層１１は第１空乏層２３及び第２空乏層２５によって電気的に遮断されている。 A first depletion layer 23 is formed in the N-type diffusion layer 13 in the N-type diffusion layer 13 by a built-in electric field at the PN junction of the N-type diffusion layer 13 and the P-type diffusion layer 15 (see FIG. 1). Further, the second depletion layer 25 is formed in the N-type diffusion layer 13 due to the work function difference between the gate electrode 19 and the N-type diffusion layer 13. The source contact diffusion layer 9 and the drain contact diffusion layer 11 are electrically cut off by the first depletion layer 23 and the second depletion layer 25.

例えば、ソースコンタクト用拡散層９及びＰ型拡散層１５を接地電位（０Ｖ（ボルト））に接続し、ドレインコンタクト用拡散層１１に４０Ｖのドレイン電圧を印加する。ゲート電極１９にゲート電圧が印加されていない状態（０Ｖ）では、図１に示されるように、第１空乏層２３及び第２空乏層２５の存在によってソースコンタクト用拡散層９とドレインコンタクト用拡散層１１の間には電流は流れない。 For example, the source contact diffusion layer 9 and the P-type diffusion layer 15 are connected to the ground potential (0 V (volt)), and a drain voltage of 40 V is applied to the drain contact diffusion layer 11. When no gate voltage is applied to the gate electrode 19 (0 V), as shown in FIG. 1, the source contact diffusion layer 9 and the drain contact diffusion are caused by the presence of the first depletion layer 23 and the second depletion layer 25. No current flows between the layers 11.

図４は図１のＭＯＳトランジスタの動作状態を説明するための断面図である。
ゲート電極１９に例えば５Ｖのゲート電圧が印加されると、図４に示されるように、第２空乏層２５が消滅又は縮小することによってソースコンタクト用拡散層９とドレインコンタクト用拡散層１１がＮ型拡散層１３を介して電気的に導通する。これにより、ソースコンタクト用拡散層９とドレインコンタクト用拡散層１１の間に電流が流れる。 FIG. 4 is a cross-sectional view for explaining the operating state of the MOS transistor of FIG.
When a gate voltage of 5 V, for example, is applied to the gate electrode 19, as shown in FIG. 4, the second depletion layer 25 disappears or shrinks, so that the source contact diffusion layer 9 and the drain contact diffusion layer 11 become N Electrical conduction is achieved through the mold diffusion layer 13. As a result, a current flows between the source contact diffusion layer 9 and the drain contact diffusion layer 11.

図５は、図１のＭＯＳトランジスタの電流電圧特性を説明するための模式的な波形図である。図５において、縦軸はＩｄ（ドレイン電流）を示し、横軸はＶｄｓ（ドレイン・ソース間電圧）を示す。図５の３つの波形は、ゲート電圧（Ｖｇ）が０Ｖのとき、２Ｖのとき、５Ｖのときを示す。 FIG. 5 is a schematic waveform diagram for explaining the current-voltage characteristics of the MOS transistor of FIG. In FIG. 5, the vertical axis represents Id (drain current), and the horizontal axis represents Vds (drain-source voltage). The three waveforms in FIG. 5 indicate when the gate voltage (Vg) is 0V, 2V, and 5V.

ゲート電圧が大きくされると、ゲート電極１９下に出現するＮ型拡散層１３の厚みが増し、オン抵抗が小さくなってドレイン電流が増加する。
このように、図１のＭＯＳトランジスタは、ノーマリー・オフのＭＯＳトランジスタとして取り扱うことができる。 When the gate voltage is increased, the thickness of the N-type diffusion layer 13 that appears under the gate electrode 19 increases, the on-resistance decreases, and the drain current increases.
Thus, the MOS transistor of FIG. 1 can be handled as a normally-off MOS transistor.

通常のＭＯＳトランジスタでは、チャネル領域がソース及びドレインとは反対導電型で形成されるため、ＭＯＳトランジスタの動作時にゲート電極下で少数キャリアが電流になる。これに対し、図１のＭＯＳトランジスタでは、Ｎ型のソースコンタクト用拡散層９及びドレインコンタクト用拡散層１１はＮ型拡散層１３を介して電気的に導通する。ＭＯＳトランジスタの動作時にゲート電極１９下で多数キャリアが電流になるので、低オン抵抗化が可能となり、ＭＯＳトランジスタは大電流を流すことができる。 In a normal MOS transistor, since the channel region is formed with a conductivity type opposite to that of the source and drain, minority carriers become current under the gate electrode during the operation of the MOS transistor. On the other hand, in the MOS transistor of FIG. 1, the N-type source contact diffusion layer 9 and the drain contact diffusion layer 11 are electrically connected via the N-type diffusion layer 13. Since majority carriers become current under the gate electrode 19 during the operation of the MOS transistor, the on-resistance can be reduced, and the MOS transistor can pass a large current.

また、図１のＭＯＳトランジスタを高耐圧のものにするためには、Ｎ型拡散層１３とＰ型拡散層１５の接合耐圧を高くする必要がある。一般的なＮＭＯＳトランジスタは、Ｎ型ソース拡散層、Ｐ型チャネル拡散層及びＮ型ソース拡散層からなる寄生バイポーラトランジスタ構造をもっている。一般的なＮＭＯＳトランジスタにおいて、Ｐ型チャネル拡散層の不純物濃度を薄くすると、インパクト・イオン化による寄生バイポーラ動作が生じる。 Further, in order to make the MOS transistor of FIG. 1 have a high breakdown voltage, it is necessary to increase the junction breakdown voltage between the N-type diffusion layer 13 and the P-type diffusion layer 15. A general NMOS transistor has a parasitic bipolar transistor structure including an N-type source diffusion layer, a P-type channel diffusion layer, and an N-type source diffusion layer. In a general NMOS transistor, when the impurity concentration of the P-type channel diffusion layer is reduced, a parasitic bipolar operation due to impact ionization occurs.

図１のＭＯＳトランジスタにおいて、Ｎ型ソースコンタクト拡散層９、Ｎ型拡散層１３及びＮ型ドレインコンタクト拡散層１１は同じ導電型であるので、これらの拡散層に寄生バイポーラトランジスタ構造は存在しない。したがって、図１のＭＯＳトランジスタは、Ｎ型拡散層１３のＮ型不純物濃度を薄くすることができ、Ｎ型拡散層１３とＰ型拡散層１５のＰＮ接合耐圧を高くして高耐圧化を実現できる。 In the MOS transistor of FIG. 1, since the N-type source contact diffusion layer 9, the N-type diffusion layer 13, and the N-type drain contact diffusion layer 11 have the same conductivity type, there is no parasitic bipolar transistor structure in these diffusion layers. Therefore, in the MOS transistor of FIG. 1, the N-type impurity concentration of the N-type diffusion layer 13 can be reduced, and the PN junction breakdown voltage between the N-type diffusion layer 13 and the P-type diffusion layer 15 is increased to achieve a higher breakdown voltage. it can.

なお、図１のＭＯＳトランジスタではソースコンタクト用拡散層９とＰ型拡散層１５は互いに間隔をもって配置されているが、これらの拡散層９，１５は同電位に接続されるので、拡散層９，１５は隣接して配置されていてもよい。 In the MOS transistor of FIG. 1, the source contact diffusion layer 9 and the P-type diffusion layer 15 are spaced apart from each other, but since these diffusion layers 9 and 15 are connected to the same potential, 15 may be arranged adjacent to each other.

さらに、図１のＭＯＳトランジスタでは、上方から見てゲート電極１９とドレインコンタクト用拡散層１１は互いに間隔をもって配置されているので、図１のＭＯＳトランジスタは高耐圧化を実現できる。なお、図１のＭＯＳトランジスタでは、上方から見てゲート電極１９とソースコンタクト用拡散層９は互いに間隔をもって配置されているが、ゲート電極１９とソースコンタクト用拡散層９は隣接して配置されていてもよい。 Further, in the MOS transistor of FIG. 1, since the gate electrode 19 and the drain contact diffusion layer 11 are arranged with a space when viewed from above, the MOS transistor of FIG. 1 can achieve a high breakdown voltage. In the MOS transistor of FIG. 1, the gate electrode 19 and the source contact diffusion layer 9 are arranged with a space therebetween as viewed from above, but the gate electrode 19 and the source contact diffusion layer 9 are arranged adjacent to each other. May be.

また、上方から見てゲート電極１９とドレインコンタクト用拡散層１１が隣接している場合であっても所望の耐圧が得られる場合には、ゲート電極１９とドレインコンタクト用拡散層１１は隣接して配置されていてもよい。 If the desired breakdown voltage is obtained even when the gate electrode 19 and the drain contact diffusion layer 11 are adjacent to each other as viewed from above, the gate electrode 19 and the drain contact diffusion layer 11 are adjacent to each other. It may be arranged.

図６から図８は、図１の半導体装置の製造工程の一例を説明するための工程図である。この製造方法例は図１及び図２も参照して説明される。 6 to 8 are process diagrams for explaining an example of the manufacturing process of the semiconductor device of FIG. This manufacturing method example will be described with reference to FIGS.

（１）例えばシリコン基板からなる支持基板１の上に埋め込み絶縁膜３が形成され、埋め込み絶縁膜３の上にシリコン層５が形成されたＳＯＩ基板が準備される。埋め込み絶縁膜３の膜厚は例えば３０００ｎｍ（ナノメートル）のシリコン酸化膜で形成されている。シリコン層５の膜厚は例えば５００ｎｍである。シリコン層５はＮ型シリコンで形成されている。シリコン層５のＮ型不純物濃度は例えば５×１０¹⁵ｃｍ^-3である。 (1) An SOI substrate in which a buried insulating film 3 is formed on a support substrate 1 made of, for example, a silicon substrate and a silicon layer 5 is formed on the buried insulating film 3 is prepared. The buried insulating film 3 is formed of, for example, a 3000 nm (nanometer) silicon oxide film. The film thickness of the silicon layer 5 is, for example, 500 nm. The silicon layer 5 is made of N-type silicon. The N-type impurity concentration of the silicon layer 5 is, for example, 5 × 10 ¹⁵ cm ⁻³ .

熱酸化処理により、シリコン層５の表面に膜厚が例えば２５ｎｍのバッファ酸化膜２７が形成される。減圧ＣＶＤ（Chemical Vapor Deposition）法により、バッファ酸化膜２７の上に膜厚が例えば１００ｎｍのシリコン窒化膜２９が形成される。 A buffer oxide film 27 having a thickness of, for example, 25 nm is formed on the surface of the silicon layer 5 by the thermal oxidation process. A silicon nitride film 29 having a thickness of, for example, 100 nm is formed on the buffer oxide film 27 by a low pressure CVD (Chemical Vapor Deposition) method.

（２）写真製版技術及びエッチング技術により、トランジスタを形成する部分にバッファ酸化膜２７及びシリコン窒化膜２９が残されるように、バッファ酸化膜２７及びシリコン窒化膜２９がパターニングされる。 (2) The buffer oxide film 27 and the silicon nitride film 29 are patterned by the photoengraving technique and the etching technique so that the buffer oxide film 27 and the silicon nitride film 29 are left in the portion where the transistor is to be formed.

（３）ＬＯＣＯＳ法により、シリコン層５が酸化されて素子分離絶縁膜７が形成される。素子分離酸化膜７は埋め込み絶縁膜３に到達する深さで形成される。素子分離酸化膜７で囲まれたシリコン層５はＮ型拡散層１３を構成する。 (3) The silicon layer 5 is oxidized by the LOCOS method, and the element isolation insulating film 7 is formed. The element isolation oxide film 7 is formed with a depth reaching the buried insulating film 3. The silicon layer 5 surrounded by the element isolation oxide film 7 constitutes an N-type diffusion layer 13.

（４）シリコン窒化膜２９及びシリコン酸化膜２７が除去される。熱酸化処理により、Ｎ型拡散層１３の表面にゲート酸化膜１７が形成される。ゲート酸化膜１７の膜厚は例えば１５ｎｍである。 (4) The silicon nitride film 29 and the silicon oxide film 27 are removed. A gate oxide film 17 is formed on the surface of the N-type diffusion layer 13 by thermal oxidation. The film thickness of the gate oxide film 17 is 15 nm, for example.

（５）写真製版技術により、レジスト３１が形成される。レジスト３１は、Ｐ型拡散層１５（図１及び図２を参照。）の形成予定位置に対応する位置に開口部を備えている。レジスト３１がマスクにされたイオン注入処理により、ボロンイオン（＋印参照。）がＮ型領域１３に注入される。注入条件は、例えば注入エネルギーが１６０ＫｅＶ、ドーズ量が１×１０¹⁵ｃｍ^-2である。 (5) A resist 31 is formed by photolithography. The resist 31 has an opening at a position corresponding to a position where the P-type diffusion layer 15 (see FIGS. 1 and 2) is to be formed. Boron ions (see + sign) are implanted into the N-type region 13 by an ion implantation process using the resist 31 as a mask. The implantation conditions are, for example, an implantation energy of 160 KeV and a dose amount of 1 × 10 ¹⁵ cm ⁻² .

また、後工程の熱処理によってボロンイオンがＮ型拡散層１３表面まで拡散するのを防止するために、Ｎ型拡散層１３表面にＮ型不純物が打ち返されることが好ましい。例えば、レジスト３１がマスクにされたイオン注入処理により、リンイオン（−印参照。）がＮ型領域１３に注入される。注入条件は、例えば注入エネルギーが４０ＫｅＶ、ドーズ量が１×１０¹¹ｃｍ^-2である。ただし、この打ち返し工程はなくてもよい。 Further, in order to prevent boron ions from diffusing up to the surface of the N-type diffusion layer 13 by a heat treatment in a later step, it is preferable that N-type impurities are returned to the surface of the N-type diffusion layer 13. For example, phosphorus ions (see −) are implanted into the N-type region 13 by an ion implantation process using the resist 31 as a mask. The implantation conditions are, for example, an implantation energy of 40 KeV and a dose amount of 1 × 10 ¹¹ cm ⁻² . However, this reversal process may not be required.

（６）レジスト３１が除去される。ＣＶＤ法により、ゲート酸化膜１７上及び素子分離絶縁膜７上に高抵抗ポリシリコン膜が形成される。そのポリシリコン膜の膜厚は例えば３５０ｎｍである。写真製版技術及びドライエッチング技術により、そのポリシリコン膜がパターニングされて、ゲート電極１９が形成される。 (6) The resist 31 is removed. A high resistance polysilicon film is formed on the gate oxide film 17 and the element isolation insulating film 7 by the CVD method. The thickness of the polysilicon film is, for example, 350 nm. The polysilicon film is patterned by the photoengraving technique and the dry etching technique, and the gate electrode 19 is formed.

（７）写真製版技術により、レジスト３３が形成される。レジスト３３は、Ｎ型のソースコンタクト用拡散層９及びドレインコンタクト用拡散層１１（図１及び図２を参照。）の形成予定位置に対応する位置に開口部を備えている。レジスト３３がマスクにされたイオン注入処理により、リンイオン（−印参照。）がＮ型領域１３に注入される。注入条件は、例えば注入エネルギーが５０ＫｅＶ、ドーズ量が６×１０¹⁵ｃｍ^-2である。リンイオンはゲート電極１９から例えば１.０μｍ（マイクロメートル）以上離れた位置に注入される。 (7) A resist 33 is formed by photolithography. The resist 33 has an opening at a position corresponding to a position where the N-type source contact diffusion layer 9 and drain contact diffusion layer 11 (see FIGS. 1 and 2) are to be formed. Phosphorus ions (see −) are implanted into the N-type region 13 by an ion implantation process using the resist 33 as a mask. The implantation conditions are, for example, an implantation energy of 50 KeV and a dose of 6 × 10 ¹⁵ cm ⁻² . Phosphorus ions are implanted at a position separated from the gate electrode 19 by, for example, 1.0 μm (micrometers) or more.

（８）レジスト３３が除去される。写真製版技術により、レジスト３５が形成される。レジスト３５は、ゲート電極１９上とコンタクト用Ｐ型拡散層２１（図２を参照。）の形成予定位置に対応する位置に開口部を備えている。レジスト３５がマスクにされたイオン注入処理により、ボロンイオンが、ゲート電極１９と、コンタクト用Ｐ型拡散層２１の形成予定位置のＮ型領域１３に注入される。注入条件は、例えば注入エネルギーが５０ＫｅＶ、ドーズ量が１×１０¹⁵ｃｍ^-2である。 (8) The resist 33 is removed. A resist 35 is formed by photolithography. The resist 35 has an opening at a position corresponding to a position where the gate electrode 19 and the contact P-type diffusion layer 21 (see FIG. 2) are to be formed. Boron ions are implanted into the gate electrode 19 and the N-type region 13 where the contact P-type diffusion layer 21 is to be formed by an ion implantation process using the resist 35 as a mask. The implantation conditions are, for example, an implantation energy of 50 KeV and a dose amount of 1 × 10 ¹⁵ cm ⁻² .

（９）各工程で注入された不純物イオンは、熱処理によって活性化される。熱処理条件は、例えば温度が９２０℃、時間が３０分である。これにより、ソースコンタクト用拡散層９、ドレインコンタクト用拡散層１１、Ｐ型拡散層１５及びコンタクト用Ｐ型拡散層２１（図２を参照。）が形成される。さらに、ゲート電極１９を構成するポリシリコンでＰ型不純物イオンが活性化される。 (9) Impurity ions implanted in each step are activated by heat treatment. The heat treatment conditions are, for example, a temperature of 920 ° C. and a time of 30 minutes. Thus, the source contact diffusion layer 9, the drain contact diffusion layer 11, the P-type diffusion layer 15, and the contact P-type diffusion layer 21 (see FIG. 2) are formed. Further, the P-type impurity ions are activated by the polysilicon constituting the gate electrode 19.

上記の製造工程は、一般的なシリコンデバイス製造工程で用いられる工程と同様である。したがって、図１に示されたＭＯＳトランジスタは、同一ＳＯＩ基板上に、ソース及びドレインとは逆導電型のチャネル領域をもつ一般的なＭＯＳトランジスタと同時に作成されることも可能である。 The above manufacturing process is the same as that used in a general silicon device manufacturing process. Therefore, the MOS transistor shown in FIG. 1 can be formed at the same time as a general MOS transistor having a channel region having a conductivity type opposite to that of the source and drain on the same SOI substrate.

図９から図１１は本発明の第２態様の一実施例の構造を説明するための概略図である。図９は平面図である。図１０は断面図である。図１１は斜視図である。図１０の断面は図９のＢ−Ｂ位置に対応している。 9 to 11 are schematic views for explaining the structure of one embodiment of the second aspect of the present invention. FIG. 9 is a plan view. FIG. 10 is a cross-sectional view. FIG. 11 is a perspective view. 10 corresponds to the position BB in FIG.

支持基板１、埋め込み絶縁膜３及びシリコン層５をもつＳＯＩ基板にＭＯＳトランジスタが形成されている。ＭＯＳトランジスタの形成領域は、埋め込み絶縁膜３と素子分離絶縁膜３７によって、支持基板１や他の領域のシリコン層５とは絶縁分離されている。素子分離絶縁膜３７は例えばＬＯＣＯＳ法やＳＴＩによって形成された絶縁膜からなる。 A MOS transistor is formed on an SOI substrate having a support substrate 1, a buried insulating film 3 and a silicon layer 5. The formation region of the MOS transistor is insulated from the support substrate 1 and the silicon layer 5 in other regions by the buried insulating film 3 and the element isolation insulating film 37. The element isolation insulating film 37 is made of an insulating film formed by, for example, LOCOS or STI.

ＭＯＳトランジスタは、シリコン層５に形成されたＮ型ソースコンタクト用拡散層３９（Ｎ＋）、Ｎ型ドレインコンタクト用拡散層４１（Ｎ＋）、Ｎ型拡散層４３（Ｎ−）及びＰ型拡散層４５（Ｐ＋）を備えている。さらに、ＭＯＳトランジスタは、シリコン層５に形成された溝５１内に配置されたゲート酸化膜４７及びゲート電極４９を備えている。 The MOS transistor includes an N-type source contact diffusion layer 39 (N +), an N-type drain contact diffusion layer 41 (N +), an N-type diffusion layer 43 (N−), and a P-type diffusion layer 45 formed in the silicon layer 5. (P +). Further, the MOS transistor includes a gate oxide film 47 and a gate electrode 49 arranged in a groove 51 formed in the silicon layer 5.

ソースコンタクト用拡散層３９及びドレインコンタクト用拡散層４１はシリコン層５に互いに間隔をもって形成されている。
Ｎ型拡散層４３は、ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１の間のシリコン層５に、ソースコンタクト用拡散層３９、ドレインコンタクト用拡散層４１、埋め込み絶縁膜３及びシリコン層５表面に接して形成されている。Ｎ型拡散層４３は、ソースコンタクト用拡散層３９及びドレインコンタクト用拡散層４１よりも薄いＮ型不純物濃度で形成されている。 The source contact diffusion layer 39 and the drain contact diffusion layer 41 are formed in the silicon layer 5 at intervals.
The N-type diffusion layer 43 includes a source contact diffusion layer 39, a drain contact diffusion layer 41, a buried insulating film 3, and a silicon layer 5 on the silicon layer 5 between the source contact diffusion layer 39 and the drain contact diffusion layer 41. It is formed in contact with the surface. The N-type diffusion layer 43 is formed with an N-type impurity concentration lower than that of the source contact diffusion layer 39 and the drain contact diffusion layer 41.

溝５１は、ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１の間のＮ型拡散層４３を挟んで２本形成されている。溝５１はＮ型拡散層４３及び埋め込み絶縁膜３に接して形成されている。 Two grooves 51 are formed with an N-type diffusion layer 43 between the source contact diffusion layer 39 and the drain contact diffusion layer 41 interposed therebetween. The trench 51 is formed in contact with the N-type diffusion layer 43 and the buried insulating film 3.

Ｐ型拡散層４５は、ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１の間のシリコン層５に、ソースコンタクト用拡散層３９、ドレインコンタクト用拡散層４１及び溝５１とは間隔をもって形成されている。さらに、Ｐ型拡散層４５は、Ｎ型拡散層４３、シリコン層５表面及び埋め込み絶縁膜３に接して形成されている。Ｐ型拡散層４５はソースコンタクト用拡散層３９と同じ電位に接続される。Ｐ型拡散層４５は、後述する第１空乏層５３の広がりを大きくするために、高濃度のＰ型不純物濃度をもつことが好しい。例えば、Ｐ型拡散層４５は、Ｎ型拡散層４３のＮ型不純物濃度よりも濃いＰ型不純物濃度をもつ。 The P-type diffusion layer 45 is formed in the silicon layer 5 between the source contact diffusion layer 39 and the drain contact diffusion layer 41 with a space from the source contact diffusion layer 39, the drain contact diffusion layer 41, and the groove 51. ing. Further, the P-type diffusion layer 45 is formed in contact with the N-type diffusion layer 43, the surface of the silicon layer 5, and the buried insulating film 3. The P-type diffusion layer 45 is connected to the same potential as the source contact diffusion layer 39. The P-type diffusion layer 45 preferably has a high P-type impurity concentration in order to increase the extent of the first depletion layer 53 described later. For example, the P-type diffusion layer 45 has a P-type impurity concentration higher than that of the N-type diffusion layer 43.

ゲート電極４９はＰ型のポリシリコン（Ｐ＋）で形成されている。ゲート電極４９は溝５１内にゲート絶縁膜４７を介して形成されている。 The gate electrode 49 is made of P-type polysilicon (P +). The gate electrode 49 is formed in the trench 51 via the gate insulating film 47.

Ｎ型拡散層４３に、Ｎ型拡散層４３とＰ型拡散層４５のＰＮ接合の内蔵電界によってＮ型拡散層４３に第１空乏層５３が形成される（図９及び図１０を参照。）。さらに、ゲート電極４９及びＮ型拡散層４３の仕事関数差に起因してＮ型拡散層４３に第２空乏層５５が形成される。ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１は第１空乏層５３及び第２空乏層５５によって電気的に遮断されている。 A first depletion layer 53 is formed in the N-type diffusion layer 43 in the N-type diffusion layer 43 by a built-in electric field at the PN junction of the N-type diffusion layer 43 and the P-type diffusion layer 45 (see FIGS. 9 and 10). . Further, the second depletion layer 55 is formed in the N-type diffusion layer 43 due to the work function difference between the gate electrode 49 and the N-type diffusion layer 43. The source contact diffusion layer 39 and the drain contact diffusion layer 41 are electrically cut off by the first depletion layer 53 and the second depletion layer 55.

例えば、ソースコンタクト用拡散層３９及びＰ型拡散層４５を接地電位（０Ｖ）に接続し、ドレインコンタクト用拡散層４１に４０Ｖのドレイン電圧を印加する。ゲート電極４９にゲート電圧が印加されていない状態（０Ｖ）では、図９に示されるように、第１空乏層５３及び第２空乏層５５の存在によってソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１の間には電流は流れない。 For example, the source contact diffusion layer 39 and the P-type diffusion layer 45 are connected to the ground potential (0 V), and a drain voltage of 40 V is applied to the drain contact diffusion layer 41. In a state where the gate voltage is not applied to the gate electrode 49 (0 V), as shown in FIG. 9, the diffusion layer 39 for the source contact and the diffusion layer for the drain contact are formed due to the presence of the first depletion layer 53 and the second depletion layer 55. No current flows between the layers 41.

図１２は図９のＭＯＳトランジスタの動作状態を説明するための平面図である。
ゲート電極４９に例えば５Ｖのゲート電圧が印加されると、図１２に示されるように、第２空乏層５５が消滅又は縮小することによってソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１がＮ型拡散層４３を介して電気的に導通する。これにより、ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１の間に電流が流れる。 FIG. 12 is a plan view for explaining the operating state of the MOS transistor of FIG.
When a gate voltage of 5 V, for example, is applied to the gate electrode 49, as shown in FIG. 12, the second depletion layer 55 disappears or shrinks, so that the source contact diffusion layer 39 and the drain contact diffusion layer 41 become N It is electrically connected through the mold diffusion layer 43. As a result, a current flows between the source contact diffusion layer 39 and the drain contact diffusion layer 41.

図９のＭＯＳトランジスタの模式的な電流電圧特性は図１のＭＯＳトランジスタと同様の特性を示す（図５を参照。）。図９のＭＯＳトランジスタにおいて、ゲート電圧が大きくされると、ゲート電極４９の側方に出現するＮ型拡散層４３の厚みが増し、オン抵抗が小さくなってドレイン電流が増加する。
このように、図９のＭＯＳトランジスタは、ノーマリー・オフのＭＯＳトランジスタとして取り扱うことができる。 The schematic current-voltage characteristics of the MOS transistor of FIG. 9 are similar to those of the MOS transistor of FIG. 1 (see FIG. 5). In the MOS transistor of FIG. 9, when the gate voltage is increased, the thickness of the N-type diffusion layer 43 appearing on the side of the gate electrode 49 is increased, the on-resistance is decreased, and the drain current is increased.
Thus, the MOS transistor of FIG. 9 can be handled as a normally-off MOS transistor.

図９のＭＯＳトランジスタでも、図１のＭＯＳトランジスタと同様に、ＭＯＳトランジスタの動作時に多数キャリアが電流になるので、低オン抵抗化が可能となり、ＭＯＳトランジスタは大電流を流すことができる。 In the MOS transistor of FIG. 9, as in the MOS transistor of FIG. 1, majority carriers become current during the operation of the MOS transistor, so that the on-resistance can be reduced, and the MOS transistor can flow a large current.

また、図９のＭＯＳトランジスタは、Ｎ型拡散層４３を含む寄生バイポーラトランジスタ構造をもたない。したがって、図９のＭＯＳトランジスタは、Ｎ型拡散層４３のＮ型不純物濃度を薄くすることができ、Ｎ型拡散層４３とＰ型拡散層４５のＰＮ接合耐圧を高くして高耐圧化を実現できる。 Further, the MOS transistor of FIG. 9 does not have a parasitic bipolar transistor structure including the N-type diffusion layer 43. Therefore, the MOS transistor of FIG. 9 can reduce the N-type impurity concentration of the N-type diffusion layer 43 and increase the PN junction withstand voltage between the N-type diffusion layer 43 and the P-type diffusion layer 45 to achieve a high breakdown voltage. it can.

なお、図９のＭＯＳトランジスタではソースコンタクト用拡散層３９とＰ型拡散層４５は互いに間隔をもって配置されているが、これらの拡散層３９，４５は同電位に接続されるので、拡散層３９，４５は隣接して配置されていてもよい。 In the MOS transistor of FIG. 9, the source contact diffusion layer 39 and the P-type diffusion layer 45 are spaced apart from each other, but these diffusion layers 39, 45 are connected to the same potential. 45 may be arranged adjacent to each other.

さらに、図９のＭＯＳトランジスタでは、溝５１とドレインコンタクト用拡散層４１は互いに間隔をもって配置されているので、図９のＭＯＳトランジスタは高耐圧化を実現できる。なお、図９のＭＯＳトランジスタでは、溝５１とソースコンタクト用拡散層３９は互いに間隔をもって配置されているが、溝５１とソースコンタクト用拡散層３９は隣接して配置されていてもよい。 Further, in the MOS transistor of FIG. 9, since the trench 51 and the drain contact diffusion layer 41 are arranged with a space therebetween, the MOS transistor of FIG. 9 can achieve a high breakdown voltage. In the MOS transistor of FIG. 9, the trench 51 and the source contact diffusion layer 39 are arranged with a space therebetween, but the trench 51 and the source contact diffusion layer 39 may be arranged adjacent to each other.

また、溝５１とドレインコンタクト用拡散層４１が隣接している場合であっても所望の耐圧が得られる場合には、溝５１とドレインコンタクト用拡散層４１は隣接して配置されていてもよい。 In addition, even when the trench 51 and the drain contact diffusion layer 41 are adjacent to each other, if a desired breakdown voltage can be obtained, the trench 51 and the drain contact diffusion layer 41 may be disposed adjacent to each other. .

図１３から図１５は、図９の半導体装置の製造工程の一例を説明するための工程図である。図１３から図１５において、断面図は図９のＣ−Ｃ位置に対応し、平面図は図９に対応する。図１３から図１５において、図６から図８と同じ部分には同じ符号が付されている。この製造方法例は図９も参照して説明される。 13 to 15 are process diagrams for explaining an example of the manufacturing process of the semiconductor device of FIG. 13 to 15, the cross-sectional view corresponds to the CC position in FIG. 9, and the plan view corresponds to FIG. 13 to 15, the same parts as those in FIGS. 6 to 8 are denoted by the same reference numerals. This manufacturing method example will be described with reference to FIG.

（１）支持基板１、埋め込み絶縁膜３、及びＮ型不純物濃度が例えば５×１０¹⁵ｃｍ^-3のシリコン層５が積層されたＳＯＩ基板が準備される。シリコン層５の表面にバッファ酸化膜２７が形成される。バッファ酸化膜２７の上にシリコン窒化膜２９が形成される。 (1) An SOI substrate is prepared in which the support substrate 1, the buried insulating film 3, and the silicon layer 5 having an N-type impurity concentration of 5 × 10 ¹⁵ cm ⁻³ are stacked. A buffer oxide film 27 is formed on the surface of the silicon layer 5. A silicon nitride film 29 is formed on the buffer oxide film 27.

（３）ＬＯＣＯＳ法により、シリコン層５が酸化されて素子分離絶縁膜３７が形成される。素子分離酸化膜３７は埋め込み絶縁膜３に到達する深さで形成される。 (3) The silicon layer 5 is oxidized by the LOCOS method, and the element isolation insulating film 37 is formed. The element isolation oxide film 37 is formed with a depth reaching the buried insulating film 3.

（４）シリコン窒化膜２９が除去される。熱酸化処理により、Ｎ型拡散層１３の表面にゲート酸化膜１７が形成される。写真製版技術により、レジスト５７が形成される。レジスト５７は、溝５１（図９を参照。）の形成予定位置に対応する位置に開口部を備えている。 (4) The silicon nitride film 29 is removed. A gate oxide film 17 is formed on the surface of the N-type diffusion layer 13 by thermal oxidation. A resist 57 is formed by photolithography. The resist 57 has an opening at a position corresponding to a position where the groove 51 (see FIG. 9) is to be formed.

（５）レジスト５７がマスクにされた酸化膜エッチング処理及びシリコンドライエッチング処理により、シリコン層５に溝５１が形成される。溝５１の底部は埋め込み絶縁膜３まで到達している。溝５１により、Ｎ型拡散層４３の形成領域が画定される。また、溝５１は、ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１（図９を参照。）がＬＯＣＯＳ酸化膜からなる素子分離絶縁膜３７のバーズビーク下のシリコン層５を介して導通しないように、バーズビーク下のシリコン層５を除去するように形成される。レジスト５７が除去される。バッファ酸化膜２７が除去される。 (5) A groove 51 is formed in the silicon layer 5 by an oxide film etching process and a silicon dry etching process using the resist 57 as a mask. The bottom of the trench 51 reaches the buried insulating film 3. The formation region of the N-type diffusion layer 43 is defined by the groove 51. The trench 51 prevents the source contact diffusion layer 39 and the drain contact diffusion layer 41 (see FIG. 9) from conducting through the silicon layer 5 under the bird's beak of the element isolation insulating film 37 made of a LOCOS oxide film. Then, the silicon layer 5 under the bird's beak is formed to be removed. The resist 57 is removed. The buffer oxide film 27 is removed.

（６）熱酸化処理により、Ｎ型拡散層４３の表面にゲート酸化膜４７が形成される。ゲート酸化膜４７の膜厚は例えば１５ｎｍである。ＣＶＤ法により、ボロンイオンが導入されたポリシリコン膜が堆積される。そのポリシリコン膜に対するエッチバック処理により、溝５１内にポリシリコン膜が残されて、Ｐ型ポリシリコンからなるゲート電極４９が形成される。 (6) A gate oxide film 47 is formed on the surface of the N-type diffusion layer 43 by thermal oxidation treatment. The thickness of the gate oxide film 47 is, for example, 15 nm. A polysilicon film into which boron ions have been introduced is deposited by CVD. By etching back the polysilicon film, the polysilicon film is left in the trench 51, and a gate electrode 49 made of P-type polysilicon is formed.

（７）写真製版技術により、Ｐ型拡散層４５（図９を参照。）の形成予定位置に対応する位置に開口部５９をもつレジスト（図示は省略）が形成される。そのレジストがマスクにされたイオン注入処理により、ボロンイオン（＋印参照。）がＮ型領域４３に注入される。注入条件は、例えば注入エネルギーが３０ＫｅＶ、ドーズ量が１×１０¹⁵ｃｍ^-2である。 (7) A resist (not shown) having an opening 59 at a position corresponding to a position where the P-type diffusion layer 45 (see FIG. 9) is to be formed is formed by photolithography. Boron ions (see + sign) are implanted into the N-type region 43 by an ion implantation process using the resist as a mask. The implantation conditions are, for example, an implantation energy of 30 KeV and a dose amount of 1 × 10 ¹⁵ cm ⁻² .

（８）ボロンイオンの注入処理で用いられたレジストが除去される。写真製版技術により、Ｎ型のソースコンタクト用拡散層３９及びドレインコンタクト用拡散層４１（図９を参照。）の形成予定位置に対応する位置に開口部６１をもつレジスト（図示は省略）が形成される。そのレジストがマスクにされたイオン注入処理により、リンイオン（−印参照。）がＮ型領域１３に注入される。注入条件は、例えば注入エネルギーが５０ＫｅＶ、ドーズ量が６×１０¹⁵ｃｍ^-2である。リンイオンは溝５１から例えば１.０μｍ以上離れた位置に注入される。 (8) The resist used in the boron ion implantation process is removed. By the photoengraving technique, a resist (not shown) having an opening 61 is formed at a position corresponding to a planned formation position of the N-type source contact diffusion layer 39 and the drain contact diffusion layer 41 (see FIG. 9). Is done. Phosphorus ions (see −) are implanted into the N-type region 13 by an ion implantation process using the resist as a mask. The implantation conditions are, for example, an implantation energy of 50 KeV and a dose of 6 × 10 ¹⁵ cm ⁻² . Phosphorus ions are implanted at a position away from the groove 51 by, for example, 1.0 μm or more.

（９）リンイオンの注入処理で用いられたレジストが除去される。各工程で注入された不純物イオンは、熱処理によって活性化される。熱処理条件は、例えば温度が１０００℃、時間が３０分である。これにより、ソースコンタクト用拡散層３９、ドレインコンタクト用拡散層４１及びＰ型拡散層４５が形成される（図９も参照。）。 (9) The resist used in the phosphorus ion implantation process is removed. Impurity ions implanted in each process are activated by heat treatment. The heat treatment conditions are, for example, a temperature of 1000 ° C. and a time of 30 minutes. Thus, the source contact diffusion layer 39, the drain contact diffusion layer 41, and the P-type diffusion layer 45 are formed (see also FIG. 9).

図１６は、本発明の第２態様の他の実施例の構造を説明するための概略図である。図９と同じ部分には同じ符号が付される。
図９のＭＯＳトランジスタは２本のゲート電極４９及び溝５１を備えているのに対して、この実施例のＭＯＳトランジスタは１本のゲート電極４９及び溝５１を備えている。Ｐ型拡散層４５は素子分離絶縁膜３７に隣接して配置されている。 FIG. 16 is a schematic diagram for explaining the structure of another embodiment of the second aspect of the present invention. The same parts as those in FIG. 9 are denoted by the same reference numerals.
The MOS transistor of FIG. 9 includes two gate electrodes 49 and grooves 51, whereas the MOS transistor of this embodiment includes one gate electrode 49 and grooves 51. The P-type diffusion layer 45 is disposed adjacent to the element isolation insulating film 37.

この実施例のＭＯＳトランジスタでも、ゲート電圧が印加されていない状態では第１空乏層５３及び第２空乏層５５が形成される。ゲート電圧が印加された状態では第２空乏層５５が消滅又は縮小することによってソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１がＮ型拡散層４３を介して電気的に導通する。したがって、この実施例は図９の実施例と同様の作用及び効果が得られる。 Even in the MOS transistor of this embodiment, the first depletion layer 53 and the second depletion layer 55 are formed in a state where no gate voltage is applied. In the state where the gate voltage is applied, the second depletion layer 55 disappears or shrinks, whereby the source contact diffusion layer 39 and the drain contact diffusion layer 41 are electrically connected through the N-type diffusion layer 43. Therefore, this embodiment can obtain the same operations and effects as the embodiment of FIG.

以上、本発明の実施例を説明したが、材料や配置、寸法、数値等は一例である。本発明は、実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。 Although the embodiments of the present invention have been described above, the materials, arrangement, dimensions, numerical values, and the like are examples. The present invention is not limited to the embodiments, and various modifications can be made within the scope of the present invention described in the claims.

例えば、上記の実施例の導電型の極性が逆にされて、ＭＯＳトランジスタは、Ｐ型のソースコンタクト用拡散層及びドレインコンタクト用拡散層、Ｐ型拡散層、Ｎ型拡散層、ならびに、Ｎ型ポリシリコンからなるゲート電極を備えているようにしてもよい。 For example, the polarity of the conductivity type in the above embodiment is reversed, so that the MOS transistor has a P-type source contact diffusion layer and a drain contact diffusion layer, a P-type diffusion layer, an N-type diffusion layer, and an N-type diffusion layer. A gate electrode made of polysilicon may be provided.

また、上記の実施例では、ゲート絶縁膜としてシリコン酸化膜が用いられている。本発明の半導体装置において、ゲート絶縁膜はシリコン酸化膜以外の材料、例えばシリコン窒化膜やシリコン酸窒化膜、シリコン酸化膜及びシリコン窒化膜の積層膜などで形成されていてもよい。 In the above embodiment, a silicon oxide film is used as the gate insulating film. In the semiconductor device of the present invention, the gate insulating film may be formed of a material other than a silicon oxide film, such as a silicon nitride film, a silicon oxynitride film, a stacked film of a silicon oxide film and a silicon nitride film, or the like.

また、図１から図３の実施例において、図２のＡ−Ａ方向（チャネル長方向）でＰ型拡散層１５（第２導電型拡散層）は上方から見てゲート電極１９で覆われている。本発明の半導体装置において、第２導電型拡散層は、上方から見てチャネル長方向で上方から見てゲート電極１９の形成位置からはみ出していてもよい。 1 to 3, in the AA direction (channel length direction) in FIG. 2, the P-type diffusion layer 15 (second conductivity type diffusion layer) is covered with the gate electrode 19 as viewed from above. Yes. In the semiconductor device of the present invention, the second conductivity type diffusion layer may protrude from the formation position of the gate electrode 19 when viewed from above in the channel length direction when viewed from above.

また、上記の実施例では、ソースコンタクト用拡散層９，３９及びドレインコンタクト用拡散層１１，４１は素子分離絶縁膜７又は３７と接しているが、これらの拡散層９，１１，３９，４１は素子分離絶縁膜７又は３７とは間隔をもって配置されていてもよい。
また、半導体層の材料はシリコン層に限らず、どのような半導体材料であってもよい。 Further, in the above embodiment, the source contact diffusion layers 9 and 39 and the drain contact diffusion layers 11 and 41 are in contact with the element isolation insulating film 7 or 37, but these diffusion layers 9, 11, 39 and 41 are in contact with each other. May be arranged at a distance from the element isolation insulating film 7 or 37.
The material of the semiconductor layer is not limited to the silicon layer, and any semiconductor material may be used.

１支持基板
３埋め込み絶縁膜
５シリコン層（半導体層）
９，３９ソースコンタクト用拡散層
１１，４１ドレインコンタクト用拡散層
１３，４３Ｎ型拡散層（第１導電型拡散層）
１５，４５Ｐ型拡散層（第２導電型拡散層）
１７，４７ゲート酸化膜（ゲート絶縁膜）
１９，４９ゲート電極
２３，５３第１空乏層
２５，５５第２空乏層
５１溝 DESCRIPTION OF SYMBOLS 1 Support substrate 3 Embedded insulating film 5 Silicon layer (semiconductor layer)
9, 39 Source contact diffusion layers 11, 41 Drain contact diffusion layers 13, 43 N-type diffusion layer (first conductivity type diffusion layer)
15, 45 P-type diffusion layer (second conductivity type diffusion layer)
17, 47 Gate oxide film (gate insulation film)
19, 49 Gate electrode 23, 53 First depletion layer 25, 55 Second depletion layer 51 Groove

特開２０１１−４０６９０号公報JP 2011-40690 A

Claims

In a semiconductor device comprising a support substrate, a buried insulating film formed on the support substrate, and a MOS transistor formed on an SOI substrate having a semiconductor layer formed on the buried insulating film,
The MOS transistor includes a first conductive type source contact diffusion layer, a first conductive type drain contact diffusion layer, a first conductive type diffusion layer and a second conductive type diffusion layer formed in the semiconductor layer, and the semiconductor layer. Comprising a gate insulating film and a gate electrode formed thereon,
The source contact diffusion layer and the drain contact diffusion layer are formed in the semiconductor layer with a space therebetween,
The first conductivity type diffusion layer is in contact with the semiconductor layer between the source contact diffusion layer and the drain contact diffusion layer, and in contact with the source contact diffusion layer, the drain contact diffusion layer, and the surface of the semiconductor layer. And a first conductivity type impurity concentration that is thinner than the source contact diffusion layer and the drain contact diffusion layer,
The second conductivity type diffusion layer on the semiconductor layer between the source contact diffusion layer and the drain contact diffusion layer, with a spacing between the drain contact diffusion layer and the semiconductor layer surface, and the first Formed in contact with the conductive diffusion layer and the buried insulating film;
The gate electrode is made of polysilicon of the second conductivity type, and is formed on the first conductivity type diffusion layer via the gate insulating film at a position overlapping the second conductivity type diffusion layer as viewed from above. And
In a state where no gate voltage is applied to the gate electrode, the first conductivity type diffusion layer is formed in the first conductivity type diffusion layer due to the second conductivity type diffusion layer having the same potential as the source contact diffusion layer. A depletion layer and a second depletion layer formed in the first conductivity type diffusion layer due to a work function difference between the gate electrode and the first conductivity type diffusion layer disposed via the gate insulating film The source contact diffusion layer and the drain contact diffusion layer are electrically interrupted,
When a gate voltage is applied to the gate electrode, the second depletion layer disappears or shrinks, so that the source contact diffusion layer and the drain contact diffusion layer are electrically connected via the first conductivity type diffusion layer. Device characterized by electrical conduction.

2. The semiconductor device according to claim 1, wherein the gate electrode is formed at a distance from the drain contact diffusion layer as viewed from above.

In a semiconductor device comprising a support substrate, a buried insulating film formed on the support substrate, and a MOS transistor formed on an SOI substrate having a semiconductor layer formed on the buried insulating film,
The MOS transistor includes a first conductive type source contact diffusion layer, a first conductive type drain contact diffusion layer, a first conductive type diffusion layer and a second conductive type diffusion layer formed in the semiconductor layer, and the semiconductor layer. A gate insulating film and a gate electrode disposed in the trench formed in
The source contact diffusion layer and the drain contact diffusion layer are formed in the semiconductor layer with a space therebetween,
The first conductivity type diffusion layer is formed on the semiconductor layer between the source contact diffusion layer and the drain contact diffusion layer, the source contact diffusion layer, the drain contact diffusion layer, the buried insulating film, and the A first conductivity type impurity concentration that is in contact with the surface of the semiconductor layer and is thinner than the diffusion layer for source contact and the diffusion layer for drain contact;
The groove is formed in contact with the first conductivity type diffusion layer and the buried insulating film,
The second conductivity type diffusion layer is formed in the semiconductor layer between the source contact diffusion layer and the drain contact diffusion layer, the drain contact diffusion layer and the groove are spaced apart, and the first conductivity type. It is formed in contact with the diffusion layer, the semiconductor layer surface and the buried insulating film,
The gate electrode is made of polysilicon of the second conductivity type, and is formed in the trench via the gate insulating film,
In a state where no gate voltage is applied to the gate electrode, the first conductivity type diffusion layer is formed in the first conductivity type diffusion layer due to the second conductivity type diffusion layer having the same potential as the source contact diffusion layer. A depletion layer and a second depletion layer formed in the first conductivity type diffusion layer due to a work function difference between the gate electrode and the first conductivity type diffusion layer disposed via the gate insulating film The source contact diffusion layer and the drain contact diffusion layer are electrically interrupted,
When a gate voltage is applied to the gate electrode, the second depletion layer disappears or shrinks, so that the source contact diffusion layer and the drain contact diffusion layer are electrically connected via the first conductivity type diffusion layer. Device characterized by electrical conduction.

4. The semiconductor device according to claim 3, wherein the groove is formed at a distance from the drain contact diffusion layer as viewed from above.