JP5756866B2 - 表示装置及びその制御方法 - Google Patents

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Description

本発明は、表示装置及びその制御方法に関する。
昨今、有機ＥＬ素子を用いた表示装置（以下、有機ＥＬ表示装置）の開発及び実用化が進んでいる。有機ＥＬ表示装置は、一般に、各々が有機ＥＬ素子を有する複数の画素回路をマトリクス状に配置してなる表示部と、当該表示部を駆動するための駆動回路とを有している。
既に実用化されているアクティブマトリクス型の有機ＥＬ表示装置は、各画素の有機ＥＬ素子のカソード電極が共通電位となるよう形成された構造（カソードコモン構造）を有し、また、有機ＥＬ素子を発光制御するための駆動回路はｐ型の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成されることが一般的である。
一方で、製造が容易なアモルファスシリコンＴＦＴの性能を引き上げるべく、より高性能なＴＦＴが探索されている。例えば、酸化物を半導体層として用いる酸化物ＴＦＴが、実用化レベルに近づきつつあり、注目されている。酸化物ＴＦＴの特性は、ｎ型ＴＦＴのみが実現されているが、アモルファスシリコントランジスタよりも１０倍以上の移動度が報告されている。
このような中で、既に技術的に確立されているカソードコモン構造の有機ＥＬ素子に対応した、有機ＥＬ素子をより正確かつ安定した輝度で発光させるｎ型トランジスタの画素回路は、製造コストを抑えつつ高性能な表示装置を提供していく上で重要であり、種々の回路構成及び制御方法が提案されている（例えば、特許文献１）。
図２０は、特許文献１に開示された従来の画素回路９０を示す回路図である。画素回路９０は、駆動トランジスタＴＤ、スイッチングトランジスタＴ９、キャパシタＣｓ、及び有機ＥＬ素子ＥＬで構成されている。画素回路９０は、２つのトランジスタと１つのキャパシタだけからなり、有機ＥＬ素子を正確かつ安定した輝度で発光させるための動作ができるように構成されている。
画素回路９０は、走査線駆動回路４から、信号線ＳＣＡＮを介して、制御信号を供給され、信号線駆動回路５から、データ線ＤＡＴＡを介して、発光輝度に対応するデータ電圧を供給される。また、画素回路９０へ、図示しない電源回路から、電源線ＶＤＤ、ＶＳＳを介して、有機ＥＬ素子ＥＬの発光に用いられる電源電圧が供給される。
図２１は、画素回路９０を動作させるための制御信号、データ電圧、及び電源電圧の一例を、１フレーム期間について示したタイミングチャートである。図２１において、縦軸は各信号のレベル、横軸は時間の経過を表す。簡明のため、制御信号、データ電圧、及び電源電圧を、それらを伝達する信号線及び電源線と同一の名称で表記する。
画素回路９０は、図２１に示す制御信号、電源電圧、及びデータ信号に従って、フレームごとに、Ｖｔｈ検出ステップ、データ書込みステップ、リセットステップ、及び発光ステップを繰り返す。
図２２（ａ）〜（ｄ）は、それぞれ、Ｖｔｈ検出ステップ、データ書込みステップ、リセットステップ、及び発光ステップにおける画素回路９０の動作を説明する回路図である。
図２１に示す制御信号、データ電圧、及び電源電圧に従って行われる画素回路９０の動作を、図２２（ａ）〜（ｄ）を参照して説明する。
図２２（ａ）に示されるように、Ｖｔｈ検出ステップにおいて、電源電圧ＶＤＤが０、電源電圧ＶＳＳがＶＥ２にそれぞれ設定され、データ電圧ＤＡＴＡがＶＤＨに設定される。スイッチングトランジスタＴ９、駆動トランジスタＴＤが導通状態になり、駆動トランジスタＴＤのゲート電極の電圧が、電源電圧ＶＤＤから駆動トランジスタＴＤの閾値電圧Ｖｔｈだけ上昇した電圧Ｖｔｈに収束する。閾値電圧Ｖｔｈが、データ線ＤＡＴＡから取得される電圧ＶＤＨを基準として、キャパシタＣｓに保持される。
図２２（ｂ）に示されるように、データ書込みステップにおいて、データ電圧ＤＡＴＡが、ＶＤＨから、発光輝度に対応する量ΔＶｄａｔａだけ降下した電圧に設定される。スイッチングトランジスタＴ９が導通状態になっているので、データ電圧ＤＡＴＡの降下量ΔＶｄａｔａが、キャパシタＣｓの容量と有機ＥＬ素子ＥＬの寄生容量Ｃｅｌとの比Ｃｅｌ／（Ｃｅｌ＋Ｃｓ）＝αに従って、キャパシタＣｓと有機ＥＬ素子の寄生容量Ｃｅｌとに分配される。その結果、駆動トランジスタＴＤのゲート電極の電圧が−αΔＶｄａｔａ＋Ｖｔｈになる。
図２２（ｃ）に示されるように、リセットステップにおいて、スイッチングトランジスタＴ９が非導通状態になる（点線で表記）。また、電源電圧ＶＤＤは−ＶＥ１に設定され、データ電圧ＤＡＴＡは再びＶＤＨに設定される。スイッチングトランジスタＴ９が非導通状態になっているので、データ電圧ＤＡＴＡの上昇量ΔＶｄａｔａが、すべて駆動トランジスタＴＤのゲート電極の電圧に加算される。その結果、駆動トランジスタＴＤのゲート電極の電圧が（−αΔＶｄａｔａ＋Ｖｔｈ）＋ΔＶｄａｔａ＝（１−α）ΔＶｄａｔａ＋Ｖｔｈになる。
駆動トランジスタＴＤは、ゲート電極の電圧と電源電圧ＶＤＤとの差電圧によってオン状態になり、有機ＥＬ素子ＥＬのアノード電圧が−ＶＥ１に初期化される。
図２２（ｄ）に示されるように、発光ステップにおいて、電源電圧ＶＳＳが−ＶＥＥに設定され、駆動トランジスタＴＤのソース電極の電圧が、電源電圧ＶＳＳと有機ＥＬ素子ＥＬのオン電圧とを加えた電圧ＶＥＥ＋ＶＥＬとなる。駆動トランジスタＴＤのゲート電極−ソース電極間に（１−α）ΔＶｄａｔａ＋Ｖｔｈ−（ＶＥＥ＋ＶＥＬ）なる電圧が印加される。
その結果、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに、駆動トランジスタＴＤの閾値電圧Ｖｔｈの項を含まない大きさの電流ｉｐｉｘ＝β／２（（１−α）ΔＶｄａｔａ−（ＶＥＥ＋ＶＥＬ））２が供給され、有機ＥＬ素子ＥＬが電流ｉｐｉｘの大きさに対応した輝度で発光する。
このように、画素回路９０は、Ｖｔｈ検出動作によって閾値電圧Ｖｔｈの影響が大幅に減少し、有機ＥＬ素子ＥＬをより正確かつ安定した輝度で発光させることができる。
特開２０１０−１６０５０８号公報
従来の画素回路９０では、前述したように、２つのｎ型トランジスタと１つの容量からなる簡略な構成の画素回路でありながら、カソードコモン構成の有機ＥＬ素子の逆バイアス特性を巧みに利用して、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに供給される電流ｉｐｉｘの大きさに、駆動トランジスタＴＤの閾値電圧Ｖｔｈの項が含まれないので、駆動トランジスタＴＤの閾値電圧Ｖｔｈの変動に影響されない輝度で、有機ＥＬ素子ＥＬが発光する。
しかしながら、画素回路９０には、有機ＥＬ素子ＥＬの発光輝度の精度を損なう少なくとも３つの誤差要因が残っている。
第１の誤差要因は、電流ｉｐｉｘの大きさが電源電圧ＶＳＳに依存することである。電源電圧ＶＳＳが正確に−ＶＥＥであれば正確な発光輝度が得られる。しかし、有機ＥＬ素子ＥＬの発光のための大電流を伝達する電源線ＶＳＳには、電源線ＶＳＳ自身の配線抵抗に起因して、発光輝度に応じて変化する複雑な電圧降下が生じるから、電源線ＶＳＳと画素回路９０との接続点の電圧が発光期間において正確に−ＶＥＥに設定されることは、実際的には期待できない。電源電圧ＶＳＳの誤差は、有機ＥＬ素子ＥＬの発光輝度の誤差に反映される。
第２の誤差要因は、電流ｉｐｉｘの大きさが有機ＥＬ素子ＥＬの駆動電圧に依存することである。一般に有機ＥＬ素子ＥＬは、発光させるために自身を流れる電流が劣化ストレスとなり、その発光効率が経時的に低下すると共に、電気的特性も変動する。すなわち、同じ電流を流すために有機ＥＬ素子ＥＬの駆動電圧が経時的に上昇する。つまり、画素輝度の経時的劣化が、有機ＥＬ素子ＥＬの発光効率劣化のみならず、駆動電圧上昇によっても引き起こされ、より劣化が視認されやすいこととなる。
第３の誤差要因は、電流ｉｐｉｘの大きさがキャパシタＣｓの容量と有機ＥＬ素子ＥＬの寄生容量との比αに依存することである。一般に、有機ＥＬ素子ＥＬの寄生容量の精度は、意図的に形成されたキャパシタの容量の精度よりも劣るから、実際的には、比αにはかなりの誤差が含まれる。比αの誤差は、有機ＥＬ素子ＥＬの発光輝度の誤差に反映される。
本発明は、上記の課題に鑑みてなされたものであり、有機ＥＬ素子をより正確かつ安定したな輝度で発光させることができる画素回路を備える表示装置及びその制御方法を提供することを目的とする。
上記目的を達成するために、本発明の１つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、ドレイン電極及びソース電極の一方が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、第１の電極が前記駆動トランジスタのゲート電極に接続され、第２の電極が前記駆動トランジスタのソース電極に接続された第１の容量素子と、第１の電極が前記第１の容量素子の前記第２の電極に接続され、第２の電極が輝度に対応したデータ電圧を伝達するデータ線に接続された第２の容量素子と、前記駆動トランジスタのゲート電極と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第１のスイッチング素子と、第１の電極が前記駆動トランジスタのドレイン電極及びソース電極の他方に接続され、第２の電極が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、を備え、データ電圧の書込み期間において、書込み対象となる行の前記第１のスイッチング素子を導通状態とし、前記書込み対象となる行以外の行の前記第１のスイッチング素子を非導通状態とする。
本発明の表示装置によれば、従来の画素回路と同様、Ｖｔｈ検出動作及びリセット動作を行うことによって、閾値電圧Ｖｔｈの影響が大幅に減少する。
しかも、従来の画素回路とは異なり、前記第１の容量素子に保持されたデータ電圧が、前記駆動トランジスタのゲート電極とソース電極との間に印加されるので、前記駆動トランジスタから前記発光素子に供給される電流の大きさが電源電圧の影響を受けない。つまり、前述した第１と第２の誤差要因が排除される。
また、前記第１の容量素子に保持されるデータ電圧が、前記第１の容量素子と前記第２の容量素子との容量比で決まるため、発光素子の寄生容量を利用する従来技術に比べて、データ電圧をより高精度に前記第１の容量素子に設定できる。つまり、前述した第３の誤差要因が排除される。
したがって、前記画素回路によれば、有機ＥＬ素子ＥＬを、従来よりも正確かつ安定した輝度で発光させることができる。
図１は、実施の形態１における表示装置の構成の一例を示す機能ブロック図である。 図２は、実施の形態１における画素回路の構成の一例を示す回路図である。 図３は、実施の形態１における制御信号、電源電圧、及びデータ信号の一例を示すタイミングチャートである。 図４は、実施の形態１における画素回路の動作の一例を示す回路図である。 図５は、実施の形態２における画素回路の構成の一例を示す回路図である。 図６は、実施の形態２における制御信号、電源電圧、及びデータ信号の一例を示すタイミングチャートである。 図７は、実施の形態２における画素回路の動作の一例を示す回路図である。 図８は、実施の形態２の変形例における画素回路の構成の一例を示す回路図である。 図９は、実施の形態２の変形例における画素回路の構成の一例を示す回路図である。 図１０は、実施の形態３における画素回路の構成の一例を示す回路図である。 図１１は、実施の形態４における画素回路の構成の一例を示す回路図である。 図１２は、実施の形態４における制御信号、電源電圧、及びデータ信号の一例を示すタイミングチャートである。 図１３は、実施の形態４における制御信号、電源電圧、及びデータ信号の他の一例を示すタイミングチャートである。 図１４は、実施の形態５における画素回路の構成の一例を示す回路図である。 図１５は、実施の形態５における制御信号、電源電圧、及びデータ信号の一例を示すタイミングチャートである。 図１６は、実施の形態６における画素回路の構成の一例を示す回路図である。 図１７は、実施の形態６における制御信号、電源電圧、及びデータ信号の一例を示すタイミングチャートである。 図１８は、実施の形態６における制御信号、電源電圧、及びデータ信号の他の一例を示すタイミングチャートである。 図１９は、本発明の表示装置を内蔵する薄型フラットＴＶの一例を示す外観図である。 図２０は、従来の画素回路の構成の一例を示す回路図である。 図２１は、従来の制御信号、電源電圧、及びデータ信号の一例を示すタイミングチャートである。 図２２は、従来の画素回路の動作の一例を示す回路図である。
本発明の１つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、ドレイン電極及びソース電極の一方が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、第１の電極が前記駆動トランジスタのゲート電極に接続され、第２の電極が前記駆動トランジスタのソース電極に接続された第１の容量素子と、第１の電極が前記第１の容量素子の前記第２の電極に接続され、第２の電極が輝度に対応したデータ電圧を伝達するデータ線に接続された第２の容量素子と、前記駆動トランジスタのゲート電極と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第１のスイッチング素子と、第１の電極が前記駆動トランジスタのドレイン電極及びソース電極の他方に接続され、第２の電極が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、を備える。
ここで、前記第２の容量素子の前記第２の電極は、前記データ線に直接接続されていてもよい。
このような構成によれば、従来の画素回路と同様、Ｖｔｈ検出動作及びリセット動作を行うことによって、閾値電圧Ｖｔｈの影響が大幅に減少する。
しかも、従来の画素回路とは異なり、前記第１の容量素子に保持されたデータ電圧が、前記駆動トランジスタのゲート電極とソース電極との間に印加されるので、前記駆動トランジスタから前記発光素子に供給される電流の大きさが電源電圧の影響を受けない。
また、前記第１の容量素子に保持されるデータ電圧が、前記第１の容量素子と前記第２の容量素子との容量比で決まるため、発光素子の寄生容量を利用する従来技術に比べて、データ電圧をより高精度に前記第１の容量素子に設定できる。
したがって、前記画素回路によれば、有機ＥＬ素子ＥＬを、従来よりも正確かつ安定した輝度で発光させることができる。
また、前記画素回路の各々は、さらに、前記駆動トランジスタのソース電極と、前記第１の容量素子の前記第２の電極との間に挿入された第２のスイッチング素子を備えてもよい。
このような構成によれば、前記駆動トランジスタのソース電極と、前記第１の容量素子の前記第２の電極との間を、電気的に切り離すことができるので、前記駆動トランジスタのソース電極の電圧変動に連れて、前記第１の容量素子に保持されるデータ電圧が変動する懸念が全くなくなる。その結果、有機ＥＬ素子ＥＬを、より正確かつ安定した輝度で発光させることができる。
また、前記画素回路の各々は、さらに、前記駆動トランジスタのドレイン電極及びソース電極の前記一方と、前記第１の電源線との間に挿入された第３のスイッチング素子を備えてもよい。
このような構成によれば、前記第３のスイッチング素子を用いて、全ての行の画素回路で一斉に発光動作を開始することができるので、他の行の画素回路が書込み動作中に、先に発光動作を開始した画素回路における画素電流が不安定になることがなく、良好な表示品位が達成できる。
また、前記画素回路の各々は、さらに、前記第２の容量素子の前記第２の電極と、前記データ線との間に挿入された第４のスイッチング素子を備えてもよい。
このような構成によれば、前記第４のスイッチング素子を用いて、少なくとも発光期間において画素回路を前記データ線から電気的に切り離すことができるので、他の行の画素回路が書込み動作中に、先に発光動作を開始した画素回路における画素電流が不安定になることがなく、良好な表示品位が達成できる。
本発明の１つの態様に係る制御方法は、表示装置の制御方法であって、前記表示装置は、複数の画素回路を配置してなる表示部を有し、前記画素回路の各々は、ドレイン電極及びソース電極の一方が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、第１の電極が前記駆動トランジスタのゲート電極に接続され、第２の電極が前記駆動トランジスタのソース電極に接続された第１の容量素子と、第１の電極が前記第１の容量素子の第２の電極に接続され、第２の電極が輝度に対応したデータ電圧を伝達するデータ線に接続された第２の容量素子と、前記駆動トランジスタのゲート電極と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第１のスイッチング素子と、第１の電極が前記駆動トランジスタのドレイン電極及びソース電極の他方に接続され、第２の電極が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、を備え、前記制御方法は、前記画素回路の各々において、前記第１のスイッチング素子を導通させて、前記駆動トランジスタの閾値電圧を検出するステップを含む。
また、前記表示装置において、前記画素回路の各々は、さらに、前記駆動トランジスタのソース電極と、前記第１の容量素子の前記第２の電極との間に挿入された第２のスイッチング素子を備え、前記表示装置の制御方法は、さらに、前記画素回路の各々において、前記第２のスイッチング素子を非導通として、前記データ電圧を前記第１の容量素子と前記第２の容量素子とで保持するステップを含んでもよい。
このような制御方法によれば、上記で説明した効果と同じ効果を、前記画素回路に発揮させることができる。
以下、本発明のいくつかの実施の形態について説明する。なお、以下では、全ての図を通して同等の機能を発揮する要素には同じ符号を付し、重複する説明は適宜省略する。
（実施の形態１）
本発明の実施の形態１について、図面を参照しながら説明する。実施の形態１における表示装置は、複数の画素回路をマトリクス状に配置してなる表示部を有する表示装置であって、前記各画素回路が、２つのトランジスタ、２つのキャパシタ、および１つの有機ＥＬ素子からなり、有機ＥＬ素子を、電源電圧の変動の影響を受けることなく、より正確かつ安定した輝度で発光させるための動作ができるように構成されている。
図１は、実施の形態１における表示装置１の構成の一例を示す機能ブロック図である。
表示装置１は、表示部２、制御回路３、走査線駆動回路４、信号線駆動回路５、及び電源回路６から構成される。
表示部２は、複数の画素回路１０をマトリクスに配置してなる。当該マトリクスの各行には同じ行に配置される複数の画素回路１０に共通に接続される走査信号線が設けられ、当該マトリクスの各列には同じ列に配置される複数の画素回路１０に共通に接続されるデータ信号線が設けられる。
制御回路３は、表示装置１の動作を制御する回路であり、外部から映像信号を受信し、当該映像信号で表される画像が表示部２に表示されるように、走査線駆動回路４、信号線駆動回路５を制御する。
走査線駆動回路４は、走査信号線を介して、画素回路１０に、画素回路１０の動作を制御するための制御信号を供給する。
信号線駆動回路５は、データ信号線を介して、画素回路１０に、発光輝度に対応するデータ信号を供給する。
電源回路６は、表示装置１の動作用の電源を、表示装置１の各部に供給する。
図２は、画素回路１０の構成の一例、及び画素回路１０と走査線駆動回路４及び信号線駆動回路５との接続の一例を示す回路図である。
表示部２の各行には、走査信号線として、信号線ＳＣＡＮが設けられており、表示部２の各列には、データ信号線として、データ線ＤＡＴＡが設けられている。
また、表示部２には、電源回路６から供給される電源電圧を伝達して、画素回路１０に分配する電源線ＶＤＤ、電源回路６から供給される電源電圧を伝達して、画素回路１０に分配する電源線ＶＳＳ、及び電源回路６から供給される固定の参照電圧を伝達して、画素回路１０に分配する参照電圧線Ｖｒｅｆが設けられている。電源線ＶＤＤ、ＶＳＳ、及び参照電圧線Ｖｒｅｆは、全ての画素回路１０に共通に接続される。
有機ＥＬ素子ＥＬに電流を供給する電源線ＶＤＤ、ＶＳＳの各々と画素回路１０との接続点には、電気抵抗に起因する電圧降下による複雑な電圧変動が生じるが、直流電流を供給しない参照電圧線Ｖｒｅｆには、定常的な電圧降下は生じない。
表示部２に配置されている各画素回路１０は、画素回路１０が配置されている行の信号線ＳＣＡＮで走査線駆動回路４に接続されると共に、画素回路１０が配置されている行のデータ線ＤＡＴＡで信号線駆動回路５に接続されている。
信号線ＳＣＡＮは、走査線駆動回路４から画素回路１０へ、画素回路１０の動作を制御するための制御信号を伝達する。データ線ＤＡＴＡは、信号線駆動回路５から画素回路１０へ、発光輝度に対応するデータ信号を伝達する。
画素回路１０は、データ信号に対応する輝度で有機ＥＬ素子を発光させる回路であり、駆動トランジスタＴＤ、スイッチングトランジスタＴ１、キャパシタＣ１、Ｃ２、及び有機ＥＬ素子ＥＬから構成される。駆動トランジスタＴＤ、スイッチングトランジスタＴ１は、ｎ型の薄膜トランジスタ（ＴＦＴ）で構成される。
駆動トランジスタＴＤは、ドレイン電極ｄが電源線ＶＤＤに接続されている。
キャパシタＣ１は、第１（紙面の上側）の電極が駆動トランジスタＴＤのゲート電極ｇに接続され、第２（紙面の下側）の電極が駆動トランジスタＴＤのソース電極ｓに接続されている。
キャパシタＣ２は、第１（紙面の右側）の電極がキャパシタＣ１の前記第２の電極に接続され、第２（紙面の左側）の電極がデータ線に直接接続されている。なお、本明細書において、直接接続されているとは、他の素子を介在せずに、配線やコンタクトホールなどの単純な導電材料のみで、電気的に接続されていることと定義する。
スイッチングトランジスタＴ１は、駆動トランジスタＴＤのゲート電極ｇと、参照電圧線Ｖｒｅｆとの間の導通及び非導通を切り換える。
有機ＥＬ素子ＥＬは、第１（紙面の上側）の電極が前記駆動トランジスタのソース電極に接続され、第２（紙面の下側）の電極が電源線ＶＳＳに接続され、寄生容量Ｃｅｌを有している。
ここで、スイッチングトランジスタＴ１が第１のスイッチング素子の一例であり、キャパシタＣ１、Ｃ２がそれぞれ第１、第２の容量素子の一例であり、有機ＥＬ素子ＥＬが発光素子の一例である。また、電源線ＶＤＤが第１の電源線の一例であり、電源線ＶＳＳが第２の電源線の一例である。また、データ信号がデータ電圧の一例である。
図３は、画素回路１０を動作させるための制御信号、電源電圧、及びデータ信号の一例を、１フレーム期間について示すタイミングチャートである。図３において、縦軸は各信号のレベル、横軸は時間の経過を表す。簡明のため、制御信号、データ電圧、及び電源電圧を、それらを伝達する信号線及び電源線と同一の名称で表記する。
画素回路１０のスイッチングトランジスタＴ１はｎ型のトランジスタで構成されるので、スイッチングトランジスタＴ１は、制御信号ＳＣＡＮがＨｉｇｈレベルの期間に導通状態になり、制御信号ＳＣＡＮがＬｏｗレベルの期間に非導通状態になる。
図３に示す制御信号及びデータ信号に従って行われる画素回路１０の動作を、図４（ａ）〜（ｄ）を参照して説明する。
図４（ａ）は、リセット期間に行われる画素回路１０のリセット動作を説明する回路図である。画素回路１０のリセット動作は、全ての行の画素回路１０で一斉に行われる。
画素回路１０のリセット動作において、電源電圧ＶＤＤが電圧ＶＲＳＴに設定され、基準電圧ＶｒｅｆがスイッチングトランジスタＴ１を介して駆動トランジスタＴＤのゲート電極ｇに印加される。電圧ＶＲＳＴには、例えば、後述するＶｔｈ検出時の基準電圧Ｖｒｅｆから駆動トランジスタＴＤの閾値電圧Ｖｔｈを減じた電圧（Ｖｒｅｆ−Ｖｔｈ）よりも低い電圧が用いられる。すなわち、基準電圧Ｖｒｅｆには、例えば、正の電源電圧ＶＲＳＴに駆動トランジスタＴＤの閾値電圧Ｖｔｈを加えた電圧ＶＲＳＴ＋Ｖｔｈよりも高い電圧が用いられる。これにより、駆動トランジスタＴＤがオン状態となり、有機ＥＬ素子ＥＬのアノード電圧をＶＲＳＴに設定するためのリセット動作が行われる。
電圧ＶＲＳＴは、電源電圧ＶＳＳに有機ＥＬ素子ＥＬの発光開始電圧（Ｖｔｈ（ＥＬ））を加えた電圧よりも低いことが望ましい。すなわちＶＲＳＴ＜Ｖｒｅｆ−Ｖｔｈ＜ＶＳＳ＋Ｖｔｈ（ＥＬ）である。そうすれば、停止期間およびリセット期間およびＶｔｈ検出期間において、有機ＥＬ素子ＥＬの発光が抑止され、有機ＥＬ素子ＥＬの不要な発光による表示コントラストの低下、及び消費電力の増大が抑制される。
図４（ｂ）は、Ｖｔｈ検出期間に行われる画素回路１０のＶｔｈ検出動作を説明する回路図である。画素回路１０のＶｔｈ検出動作は、全ての行の画素回路１０で一斉に行われる。
画素回路１０のＶｔｈ検出動作において、電源電圧ＶＤＤが、基準電圧Ｖｒｅｆから、全ての画素の駆動トランジスタＴＤにおける閾値電圧Ｖｔｈの最大値を減算した電圧よりも高い正の電源電圧ＶＤ１（＞Ｖｒｅｆ−Ｖｔｈ）に設定され、基準電圧ＶｒｅｆがスイッチングトランジスタＴ１を介して駆動トランジスタＴＤのゲート電極に印加される。
その結果、Ｖｔｈ検出動作において、駆動トランジスタＴＤは、必ず飽和領域で動作するので、駆動トランジスタＴＤのドレイン・ソース電流はゲート・ソース電極間電圧のみで制御される。いま駆動トランジスタＴＤのゲート電極ｇは基準電圧Ｖｒｅｆに固定されているので、結局、駆動トランジスタＴＤのドレイン・ソース電流は、ソース電極ｓの電圧で制御されることになる。
駆動トランジスタＴＤのソース電極ｓには、キャパシタＣ１の第２（紙面の下側）の電極が接続されており、駆動トランジスタＴＤのドレイン・ソース電流は、キャパシタＣ１に流れる。よってキャパシタＣ１は充電され、キャパシタＣ１の第２の電極の電圧、すなわち駆動トランジスタＴＤのソース電極ｓの電圧はＶＲＳＴから上昇して、ついにＶｒｅｆ−Ｖｔｈとなり、つまり駆動トランジスタＴＤのゲート・ソース電極間電圧が、駆動トランジスタＴＤの閾値電圧Ｖｔｈと同じになると、駆動トランジスタＴＤはオフ状態となる。
このようにして、駆動トランジスタＴＤのソース電極ｓの電圧は、基準電圧Ｖｒｅｆから閾値電圧Ｖｔｈだけ低下した電圧Ｖｒｅｆ−Ｖｔｈに収束する。
また、データ電圧ＤＡＴＡがＶＤＨに設定され、電圧Ｖｒｅｆ−Ｖｔｈは、基準電圧Ｖｒｅｆを基準としてキャパシタＣ１に保持されるとともに、データ電圧ＶＤＨを基準としてキャパシタＣ２に保持される。
図４（ｃ）は、データ書込み期間に行われる画素回路１０のデータ書込み動作を説明する回路図である。画素回路１０のデータ書込み動作は、各行の画素回路１０で異なる期間に行われる。なお、図４（ｃ）に記載した数式では、煩雑を避けるため、データ書込み動作が行われる行を識別するインデックス（ｋ）を省略している。
第ｋ行の画素回路１０のデータ書込み動作において、データ電圧ＤＡＴＡが、ＶＤＨから第ｋ行の画素回路１０で発光させようとする輝度に対応する量ΔＶｄａｔａ（ｋ）だけ降下した電圧ＶＤＨ−ΔＶｄａｔａ（ｋ）に設定された後、画素回路１０におけるスイッチングトランジスタＴ１が導通状態になる。データ電圧ＤＡＴＡの降下量ΔＶｄａｔａ（ｋ）と、キャパシタＣ１、Ｃ２の容量で決定される係数Ｃ２／（Ｃ１＋Ｃ２）とに従って、キャパシタＣ１、Ｃ２の接続点である駆動トランジスタＴＤのソース電極ｓの電圧が変動する。その結果、駆動トランジスタＴＤのソース電極ｓの電圧がＶｒｅｆ−Ｖｔｈ−ΔＶｄａｔａ（ｋ）×Ｃ２／（Ｃ１＋Ｃ２）になる。
このとき、駆動トランジスタＴＤが再びオン状態になり、前述したＶｔｈ検出動作と同様の動作により、駆動トランジスタＴＤのソース電極ｓの電圧、つまりキャパシタＣ１、Ｃ２の接続点の電圧が再び電圧Ｖｒｅｆ−Ｖｔｈに向かって上昇し始める。キャパシタＣ１、Ｃ２の接続点の電圧をできるだけ正確に維持するために、例えば、駆動トランジスタＴＤのソース電極ｓの電圧が上昇する速度に対して、データ書込み期間の長さ、つまりスイッチングトランジスタＴ１の導通時間を十分に短く制限してもよい。もしくはスイッチングトランジスタＴ１の導通時間を適切に設定することで、駆動トランジスタＴＤのソース電極ｓの電圧を、駆動トランジスタＴＤのβに応じた電圧としてもよい。ここでβは、β＝μ×Ｃｏｘ×Ｗ／Ｌであり、μは移動度、Ｃｏｘは単位面積あたりのゲート絶縁膜容量、Ｗはチャネル幅、Ｌはチャネル長である。
図４（ｄ）は、発光期間に行われる画素回路１０の発光動作を説明する回路図である。画素回路１０の発光動作は、各行の画素回路１０でデータ書込み期間に後続する異なる発光期間に行われる。
画素回路１０の発光動作において、電源電圧ＶＤＤが、有機ＥＬ素子ＥＬの発光用の電圧ＶＤ１に設定されるとともに、キャパシタＣ１に保持されている電圧Ｖｔｈ＋ΔＶｄａｔａ×Ｃ２／（Ｃ１＋Ｃ２）が、駆動トランジスタＴＤのゲート電極ｇとソース電極ｓとの間に印加される。
その結果、駆動トランジスタＴＤから有機ＥＬ素子ＥＬに、データ電圧Ｖｄａｔａに対応した大きさの電流ｉｐｉｘ＝β／２×（Ｃ２／（Ｃ１＋Ｃ２）×ΔＶｄａｔａ）２が供給され、有機ＥＬ素子ＥＬが電流ｉｐｉｘの大きさに対応した輝度で発光する。
その後、データ電圧ＤＡＴＡがＶＤＨに設定されている間に、スイッチングトランジスタＴ１を導通状態とすることによって、参照電圧Ｖｒｅｆが駆動トランジスタＴＤのゲート電極ｇに印加され、駆動トランジスタＴＤはオフ状態となり、発光状態が停止する。
このように、画素回路１０は、従来の画素回路９０と同様、Ｖｔｈ検出動作及びリセット動作を行うことによって閾値電圧Ｖｔｈの影響を大幅に減少させている。しかも、画素回路１０の電流ｉｐｉｘの大きさは、電源電圧及び有機ＥＬ素子ＥＬの寄生容量の何れにも依存しないので、課題の項で指摘した発光輝度の第１および２の誤差要因が排除される。
したがって、画素回路１０によれば、有機ＥＬ素子ＥＬを、従来よりも正確かつ安定した輝度で発光させることができる。
以上説明したように、画素回路１０は、２つのトランジスタ、２つのキャパシタ、および１つの有機ＥＬ素子からなる極めて簡素な構成によって、従来よりも正確かつ安定した輝度の発光を可能にする効果を発揮する反面、キャパシタＣ１、Ｃ２に正確な電圧を設定するためにデータ書込み期間が非常に短く制限される問題、および全ての行で書込み動作が終了するまではデータ電圧ＤＡＴＡが変動する状況において、他の行の画素回路が書込み動作中に、先に発光動作を開始した画素回路１０における画素電流が不安定になり、表示品位の低下（クロストークなど）が生じる問題が懸念される。
以下では、これらの問題に対策した実施の形態について説明する。
（実施の形態２）
本発明の実施の形態２について、図面を参照しながら説明する。
実施の形態２における画素回路は、画素回路１０の懸案である、データ書込み期間が非常に短く制限される問題に対策すべく、画素回路１０を変形して構成される。
図５は、実施の形態２における画素回路１１の構成の一例を示す機能ブロック図である。画素回路１１は、画素回路１０と比べて、キャパシタＣ１の第２（紙面の下側）の電極と、駆動トランジスタＴＤのソース電極ｓとの間に、スイッチングトランジスタＴ２が挿入される点が異なる。スイッチングトランジスタＴ２は、データ書込み期間において非導通状態になり、前述したデータ書込み期間において生じる駆動トランジスタＴＤのソース電極ｓの電圧変化の影響を排除し、データ書込み期間の長さの制限を緩和する。画素回路１１に対応して、表示部２の各行に信号線ＭＥＲＧＥが追加される。
画素回路１１において、スイッチングトランジスタＴ２は、信号線ＭＥＲＧＥで伝達される制御信号に従って、キャパシタＣ１の第２（紙面の下側）の電極と駆動トランジスタＴＤのソース電極ｓとの間の導通及び非導通を切り換える。
図６は、画素回路１１を動作させるための制御信号およびデータ信号の一例を、１フレーム期間について示すタイミングチャートである。図６において、縦軸は各信号のレベル、横軸は時間の経過を表す。簡明のため、制御信号、データ電圧、及び電源電圧を、それらを伝達する信号線及び電源線と同一の名称で表記する。
図６に示す制御信号及びデータ信号に従って行われる画素回路１１の動作を、図７（ａ）〜（ｄ）を参照して説明する。
図７（ａ）は、リセット期間に行われる画素回路１１のリセット動作を説明する回路図である。画素回路１１のリセット動作は、先行フレームの発光動作が終了した後、全ての行の画素回路１１で一斉に行われる。図６では、一例として全ての行の制御信号ＳＣＡＮ（ｋ）を同時に立ち上げることで発光動作を終了しているが、制御信号ＳＣＡＮ（ｋ）を立ち上げる前に電源電圧ＶＤＤを立ち下げることで発光動作を終了してもよい。
画素回路１１のリセット動作は、基本的には画素回路１０のリセット動作と同様であり、図４（ａ）で説明した電圧の印加により駆動トランジスタＴＤをオン状態にする。また、特に有機ＥＬ素子ＥＬの逆バイアス時の容量値がキャパシタＣ２の容量値と同程度である場合には、リセット期間においてスイッチングトランジスタＴ２を導通状態とすることが好ましい。
図７（ｂ）は、Ｖｔｈ検出期間に行われる画素回路１１のＶｔｈ検出動作を説明する回路図である。画素回路１１のＶｔｈ検出動作は、全ての行の画素回路１１で一斉に行われる。
画素回路１１のＶｔｈ検出動作は、基本的には画素回路１０のＶｔｈ検出動作と同様であり、図４（ｂ）で説明した電圧の印加により、駆動トランジスタＴＤのソース電極ｓの電圧を、基準電圧Ｖｒｅｆから閾値電圧Ｖｔｈだけ低下した電圧Ｖｒｅｆ−Ｖｔｈに収束させる。
図６では、一例して全ての行の制御信号ＳＣＡＮ（ｋ）を同時に立ち下げることでＶｔｈ検出動作を終了しているが、制御信号ＳＣＡＮ（ｋ）を立ち下げる前に制御信号ＭＥＲＧＥを立ち下げることでＶｔｈ検出動作を終了してもよい。全ての行の制御信号ＳＣＡＮ（ｋ）の立ち下げ、または制御信号ＭＥＲＧＥの立ち下げの後、電源電圧ＶＤＤを、後述するデータ書込み用の電圧ＶＤ２に低下させる。
図７（ｃ）は、データ書込み期間に行われる画素回路１１のデータ書込み動作を説明する回路図である。画素回路１１のデータ書込み動作は、各行の画素回路１１で異なる期間に行われる。なお、図７（ｃ）に記載した数式では、煩雑を避けるため、データ書込み動作が行われる行を識別するインデックス（ｋ）を省略している。
画素回路１１のデータ書込み動作は、画素回路１０のデータ書込み動作とは異なり、スイッチングトランジスタＴ２が非導通状態、つまり、駆動トランジスタＴＤのソース電極ｓと、キャパシタＣ１、Ｃ２の接続点とが電気的に切り離された状態で行われる。したがって、キャパシタＣ１、Ｃ２の接続点のノードに、電圧Ｖｔｈを正確に維持したままにデータ電圧に依存した電圧を重畳した電圧を設定することができる。
データ書込み期間において、電源電圧ＶＤＤが電圧ＶＤ２に設定される。電圧ＶＤ２は、Ｖｔｈ検出期間および発光期間に電源電圧ＶＤＤとして設定される電圧ＶＤ１よりも低い電圧である。電圧ＶＤ２は、電源電圧ＶＳＳに有機ＥＬ素子ＥＬの発光開始電圧（Ｖｔｈ（ＥＬ））を加えた電圧よりも低い、すなわちＶＤ２＜ＶＳＳ＋Ｖｔｈ（ＥＬ）であることが望ましく、電源電圧ＶＥＥと同じであってもよい。
また、データ書込み期間には、データ書込み動作の対象となる行の画素回路においてスイッチングトランジスタＴ１が導通状態、かつスイッチングトランジスタＴ２が非導通状態となり、キャパシタＣ１、Ｃ２はデータ線ＤＡＴＡと参照電圧線Ｖｒｅｆとの間に直列に接続されるが、他の行の画素回路においては、スイッチングトランジスタＴ１およびＴ２が非導通状態となっているため、データ線ＤＡＴＡは、キャパシタＣ１、Ｃ２を介して参照電圧線Ｖｒｅｆ、電源線ＶＤＤ、ＶＳＳのいずれにも接続されない。
すなわち、データ線ＤＡＴＡの電圧を各行の輝度に対応した電圧に高速に変動させる必要があるデータ書込み期間において、データ線ＤＡＴＡの負荷容量は、信号線ＳＣＡＮとデータ線ＤＡＴＡなどの配線間交差による容量と、スイッチングトランジスタＴ１が導通状態となっている画素の画素容量とを、足した容量に抑制することができる。ここで画素容量はｍ×Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）であり、ｍはスイッチングトランジスタＴ１が導通状態となるようにオン電圧となっている信号線ＳＣＡＮの数である。
図７（ｄ）は、発光期間に行われる画素回路１１の発光動作を説明する回路図である。画素回路１１の発光動作は、全ての行の画素回路１１で一斉に行われる。
画素回路１１の発光動作は、画素回路１０の発光動作とは異なり、全ての行の画素回路１１でデータ書込み動作の終了後、制御信号ＭＥＲＧＥの立ち上げが完了してから、電源電圧ＶＤＤを立ち上げることによって、全ての行で一斉に開始される。その結果、データ線ＤＡＴＡの電圧変動がない状態で、有機ＥＬ素子ＥＬが発光するので、画素回路１０と比べて、より安定的な発光輝度が得られる。
このように、画素回路１１は、画素回路１０と同じ効果を発揮し、さらには、画素回路１０の懸案である、データ書込み期間が非常に短く制限される問題を緩和する。したがって、画素回路１１によれば、有機ＥＬ素子ＥＬを、従来よりも正確かつ安定した輝度で発光させることができる。
なお、画素回路１１において、次のような変形が可能である。
例えば、図８に示す画素回路１１ａのように、スイッチングトランジスタＴ２を省略して、キャパシタＣ１、Ｃ２の接続点を駆動トランジスタＴＤのソース電極ｓとを直接接続し、かつ、スイッチングトランジスタＴ３を、駆動トランジスタＴＤのドレイン電極ｄと電源電圧ＶＤＤとの間に設置してもよい。画素回路１１ａは、図６に示すような画素回路１１を制御するための制御信号が与えられると、画素回路１１と同等の動作を行うように構成されている。
また、例えば、図９に示す画素回路１１ｂのように、基準電圧Ｖｒｅｆとして電源電圧ＶＤＤを用いてもよい。画素回路１１ｂは、駆動トランジスタＴＤがエンハンスメント型（Ｖｔｈ＞０）のトランジスタで構成される場合に適用できる。画素回路１１ｂによれば、参照電圧線Ｖｒｅｆの省略により配線面積を削減できるので、画素回路１１ｂの配置密度を向上し、高精細な表示装置を実現するために役立つ。
（実施の形態３）
本発明の実施の形態３について、図面を参照しながら説明する。
実施の形態３における画素回路は、画素回路１０の懸案である、他の行の画素回路が書込み動作中に発光動作が不安定になる問題に対策すべく、画素回路１０を変形して構成される。
図１０は、実施の形態３における画素回路１２の構成の一例を示す機能ブロック図である。画素回路１２は、図２に示す画素回路１０と比べて、データ線ＤＡＴＡとキャパシタＣ２の第２（紙面の左側）の電極との間に、スイッチングトランジスタＴ４が挿入されている点が異なる。
スイッチングトランジスタＴ４は、信号線ＳＣＡＮで伝達される制御信号に従って、データ線ＤＡＴＡとキャパシタＣ２の第２の電極との導通及び非導通を切り換える。
画素回路１２は、図３に示すような画素回路１０を制御するための制御信号が与えられると、画素回路１０と基本的に同じ動作を行い、画素回路１０と同じ効果を発揮するように構成されている。
さらに、画素回路１２によれば、少なくとも発光期間において、スイッチングトランジスタＴ４が非導通状態になることで、画素回路１２がデータ線ＤＡＴＡから電気的に切り離されるので、他の行の画素回路が書込み動作中に、先に発光動作を開始した画素回路１２における画素電流は不安定にならず、表示品位の問題が生じない。
このように、画素回路１２は、画素回路１０と同じ効果を発揮し、さらには、画素回路１０の懸案である、他の行の画素回路が書込み動作中の発光動作の安定化を達成する。したがって、画素回路１２によれば、有機ＥＬ素子ＥＬを、従来よりも正確かつ安定した輝度で発光させることができる。
なお図１０において、スイッチングトランジスタＴ４は、キャパシタＣ２の第２の電極と、データ線ＤＡＴＡとの間に設置されているが、スイッチングトランジスタＴ４は、キャパシタＣ２の第１（紙面の右側）の電極と、駆動トランジスタＴＤのソース電極ｓとキャパシタＣ１の第２（紙面の下側）の電極との接続点との間に設置されていても良い。
（実施の形態４）
本発明の実施の形態４について、図面を参照しながら説明する。
実施の形態４における画素回路は、画素回路１０の懸案のうち画素回路１２では未解決の、データ書込み期間が非常に短く制限される問題に対策すべく、画素回路１２を変形して構成される。
図１１は、実施の形態４における画素回路１３の構成の一例を示す機能ブロック図である。画素回路１３は、図１０に示す画素回路１２と比べて、キャパシタＣ１の第２（紙面の下側）の電極と、駆動トランジスタＴＤのソース電極ｓとの間に、スイッチングトランジスタＴ２が挿入される点が異なる。スイッチングトランジスタＴ２は、データ書込み期間において非導通状態になり、前述したデータ書込み期間において生じる駆動トランジスタＴＤのソース電極ｓの電圧変化の影響を排除し、データ書込み期間の長さの制限を緩和する。画素回路１３に対応して、表示部２の各行に信号線ＭＥＲＧＥが追加される。
画素回路１３は、図１２に示すような制御信号が与えられると、画素回路１２と基本的に同じ動作を行い、画素回路１２と同じ効果を発揮するように構成されている。
さらに、画素回路１３によれば、少なくともデータ書込み期間において、キャパシタＣ１、Ｃ２の接続点が駆動トランジスタＴＤのソース電極ｓから電気的に切り離すことによって、データ書込み期間の長さの制限を緩和する。
なお、図１３に示すように、行ごとに独立した制御信号ＭＥＲＧＥ（ｋ）を用いてもよい。この場合、各行の制御信号ＭＥＲＧＥ（ｋ）は、当該行の制御信号ＳＣＡＮ（ｋ）がアクティブ（スイッチングトランジスタＴ１を導通状態にする電圧レベル）な期間に、インアクティブ（スイッチングトランジスタＴ２を非導通状態にする電圧レベル）に設定される。
このように、画素回路１３は、画素回路１２と同じ効果を発揮し、画素回路１０の懸案であるデータ書込み期間が非常に短く制限される問題の緩和、および他の行の画素回路が書込み動作中の発光動作の安定化の両方を達成する。したがって、画素回路１３によれば、有機ＥＬ素子ＥＬを、従来よりも正確かつ安定した輝度で発光させることができる。
（実施の形態５）
本発明の実施の形態５について、図面を参照しながら説明する。
実施の形態５における画素回路は、画素回路１０の懸案である、他の行の画素回路が書込み動作中に発光動作が不安定になる問題に対策すべく、画素回路１３を変形して構成される。
図１４は、実施の形態５における画素回路１４の構成の一例を示す機能ブロック図である。画素回路１４は、図１１に示す画素回路１３と比べて、行ごとに独立した電源線ＶＤＤに接続されている点が異なる。画素回路１４に対応して、表示部２の各行に独立した電源線ＶＤＤが設けられる。
図１５は、画素回路１４を動作させるための電源電圧、制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図１５において、縦軸は各信号のレベル、横軸は時間の経過を表す。信号線ＳＣＡＮ（ｋ）のＶｔｈ検出期間の最後のパルスにおける立下りは、データ書き込みパルスの立下りと同じでもよい。すなわち、データ書き込みパルスの立上りは、Ｖｔｈ検出期間の最後のパルスにおける立上りと同じでもよい。
画素回路１４は、図１５に示すような電源電圧、制御信号に従って動作することにより、画素回路１０の懸案である、他の行の画素回路が書込み動作中の発光動作の安定化を達成する。したがって、画素回路１４によれば、有機ＥＬ素子ＥＬを、従来よりも正確かつ安定した輝度で発光させることができる。
ここで、図１４の画素回路を図１５のタイミングチャートで動作させる場合では、リセット動作とＶｔｈ検出動作を、データ線ＤＡＴＡがＶＤＨの時にスイッチングトランジスタＴ１、Ｔ４を間欠的に導通状態とすることで、リセット期間とＶｔｈ検出期間を動作させているが、スイッチングトランジスタＴ４とキャパシタＣ２との接続点と、固定電位（たとえば参照電圧Ｖｒｅｆ、ＶＤＨ）との間に、スイッチングトランジスタＴ５を設け、参照電圧Ｖｒｅｆと駆動トランジスタＴＤのゲート電極ｇとの間にスイッチングトランジスタＴ６を設け、スイッチングトランジスタＴ５、Ｔ６をリセット期間およびＶｔｈ検出時にオン状態としてもよい。これにより、スイッチングトランジスタＴ１、Ｔ４を間欠的に導通状態とする必要がなくなり、リセット期間とＶｔｈ検出期間を連続的に実施することで、リセット期間とＶｔｈ検出期間の長さを短縮することも可能である。
（実施の形態６）
本発明の実施の形態６について、図面を参照しながら説明する。
実施の形態６では、ｐ型のＴＦＴを用いて構成した画素回路について説明する。
図１６に示す画素回路２０は、図５に示す画素回路１１と比べて、駆動トランジスタＴＤ及びスイッチングトランジスタＴ１、Ｔ２が全てｐ型のトランジスタで構成され、さらに、ｐ型のトランジスタで構成されたスイッチングトランジスタＴ３が追加されている点が異なる。スイッチングトランジスタＴ３は、信号線ＥＮＡＢＬＥで伝達される制御信号に従って、駆動トランジスタＴＤのソース電極ｓと電源線ＶＤＤとの間の導通及び非導通を切り換える。
画素回路２０は、画素回路１１を制御するための制御信号のレベルを単純に反転した制御信号が与えられると、画素回路１１と基本的に同じ動作を行うように構成されている。さらに、画素回路２０では、さらに、スイッチングトランジスタＴ３を非導通状態にすることで、有機ＥＬ素子ＥＬの発光を抑止することができる。
図１７は、画素回路２０を制御するための制御信号およびデータ信号の一例を、１フレーム期間にわたって示すタイミングチャートである。図１７において、縦軸は各信号のレベル、横軸は時間を表す。図１７に示す制御信号は、図６の対応する制御信号のレベルを単純に反転した制御信号に加えて、スイッチングトランジスタＴ３を制御するための制御信号ＥＮＡＢＬＥが追加されている。
画素回路２０は、図１７に示すような制御信号に従って、基本的に画素回路１１と同じ動作を行い、画素回路１０の懸案であるデータ書込み期間が非常に短く制限される問題を緩和する。
さらに、全ての行の画素回路２０でデータ書込み動作が終了した後に、制御信号ＭＥＲＧＥがアクティブ（スイッチングトランジスタＴ２を導通状態にする電圧レベル）になり、次いで制御信号ＥＮＡＢＬＥがアクティブ（スイッチングトランジスタＴ３を導通状態にする電圧レベル）になり、全ての行の画素回路２０で一斉に発光動作が開始するので、他の行の画素回路２０が書込み動作中に発光動作が不安定になる問題がなくなる。したがって、画素回路２０によれば、有機ＥＬ素子ＥＬを、従来よりも正確かつ安定した輝度で発光させることができる。また電源電圧を切り替える必要もなく、電源回路６の構成をより簡素にすることが可能となる。
さらに、図１６の画素回路を図１８のタイミングチャートで動作させてもよい。参照電圧Ｖｒｅｆは、電源電圧ＶＳＳに有機ＥＬ素子ＥＬの発光開始電圧（Ｖｔｈ（ＥＬ））を加えた電圧よりも低いことが望ましい。このタイミングチャートにより、リセット時の有機ＥＬ素子ＥＬへの貫通電流を発生させることなく、キャパシタＣ１、Ｃ２の接続点、すなわち駆動トランジスタＴＤのソース電極ｓの電圧をＶＳＳ＋Ｖｔｈ（ＥＬ）へとリセットすることが可能となり、従来よりも表示コントラストが改善される。
以上、本発明に係る表示装置及びその制御方法、特には、表示装置に用いられる特徴的な画素回路とその動作について、いくつかの実施の形態及び変形例を挙げて説明したが、本発明は、これらの実施の形態や変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施し、また実施の形態及び変形例における構成要素及び動作を任意に組み合わせて実現される表示装置及びその制御方法も本発明に含まれる。
本発明に係る表示装置は、図１９に記載されたような薄型フラットＴＶに内蔵されてもよい。本発明に係る表示装置が内蔵されることにより、映像信号で表される画像を高精度に表示可能な薄型フラットＴＶが実現される。
本発明は、有機ＥＬ素子を用いた表示装置に有用であり、特には、アクティブマトリクス型の有機ＥＬ表示装置に有用である。
１ 表示装置
２ 表示部
３ 制御回路
４ 走査線駆動回路
５ 信号線駆動回路
６ 電源回路
１０、１１、１２、１３、１４、２０、９０ 画素回路
ＴＤ 駆動トランジスタ
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ９ スイッチングトランジスタ
Ｃ１、Ｃ２、Ｃｓ キャパシタ
ＥＬ 有機ＥＬ素子

Claims (8)

  1. 複数の画素回路を配置してなる表示部を有する表示装置であって、
    前記画素回路の各々は、
    ドレイン電極及びソース電極の一方が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、
    第１の電極が前記駆動トランジスタのゲート電極に接続され、第２の電極が前記駆動トランジスタのソース電極に接続された第１の容量素子と、
    第１の電極が前記第１の容量素子の前記第２の電極に接続され、第２の電極が輝度に対応したデータ電圧を伝達するデータ線に接続された第２の容量素子と、
    前記駆動トランジスタのゲート電極と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第１のスイッチング素子と、
    第１の電極が前記駆動トランジスタのドレイン電極及びソース電極の他方に接続され、第２の電極が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
    を備え、
    データ電圧の書込み期間において、書込み対象となる行の前記第１のスイッチング素子を導通状態とし、前記書込み対象となる行以外の行の前記第１のスイッチング素子を非導通状態とする、
    表示装置。
  2. 前記第２の容量素子の前記第２の電極は、前記データ線に直接接続されている、
    請求項１に記載の表示装置。
  3. 前記画素回路の各々は、
    さらに、前記駆動トランジスタのソース電極と、前記第１の容量素子の前記第２の電極との間に挿入された第２のスイッチング素子を備える、
    請求項１に記載の表示装置。
  4. 前記画素回路の各々は、
    さらに、前記駆動トランジスタのドレイン電極及びソース電極の前記一方と、前記第１の電源線との間に挿入された第３のスイッチング素子を備える、
    請求項１に記載の表示装置。
  5. 前記画素回路の各々は、
    さらに、前記第２の容量素子の前記第２の電極と、前記データ線との間に挿入された第４のスイッチング素子を備える、
    請求項１に記載の表示装置。
  6. 表示装置の制御方法であって、
    前記表示装置は、複数の画素回路を配置してなる表示部を有し、
    前記画素回路の各々は、
    ドレイン電極及びソース電極の一方が第１の電源電圧を伝達する第１の電源線に接続された駆動トランジスタと、
    第１の電極が前記駆動トランジスタのゲート電極に接続され、第２の電極が前記駆動トランジスタのソース電極に接続された第１の容量素子と、
    第１の電極が前記第１の容量素子の第２の電極に接続され、第２の電極が輝度に対応したデータ電圧を伝達するデータ線に接続された第２の容量素子と、
    前記駆動トランジスタのゲート電極と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第１のスイッチング素子と、
    第１の電極が前記駆動トランジスタのドレイン電極及びソース電極の他方に接続され、第２の電極が第２の電源電圧を伝達する第２の電源線に接続された発光素子と、
    を備え、
    前記制御方法は、前記画素回路の各々において、前記第１のスイッチング素子を導通させて、前記駆動トランジスタの閾値電圧を検出するステップと、
    書込み対象となる行の前記第１のスイッチング素子を導通状態とし、前記書込み対象となる行以外の行の前記第１のスイッチング素子を非導通状態とする、データ電圧の書込みステップとを含む、
    表示装置の制御方法。
  7. 少なくとも、
    前記駆動トランジスタの閾値電圧を検出するステップにおいて、
    前記第２の容量素子の前記第２の電極には、前記データ電圧の最大値と最小値との間に設定された電圧が印加される、
    請求項６に記載の表示装置の制御方法。
  8. 前記表示装置において、前記画素回路の各々は、さらに、前記駆動トランジスタのソース電極と、前記第１の容量素子の前記第２の電極との間に挿入された第２のスイッチング素子を備え、
    前記データ電圧の書込みステップにおいて、前記第２のスイッチング素子を非導通として、前記データ電圧を前記第１の容量素子と前記第２の容量素子とで保持する、
    請求項６に記載の表示装置の制御方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105096817B (zh) * 2014-05-27 2017-07-28 北京大学深圳研究生院 像素电路及其驱动方法和一种显示装置
JP6476403B2 (ja) 2014-09-29 2019-03-06 株式会社Ｊｏｌｅｄ 映像表示装置、映像表示方法、及びプログラム
CN104318897B (zh) * 2014-11-13 2017-06-06 合肥鑫晟光电科技有限公司 一种像素电路、有机电致发光显示面板及显示装置
CN106023892B (zh) * 2016-08-03 2019-01-18 京东方科技集团股份有限公司 有机发光显示装置的驱动方法
CN108986747B (zh) * 2018-07-25 2020-07-28 京东方科技集团股份有限公司 一种阵列基板、有机电致发光显示面板及显示装置
CN110335565B (zh) * 2019-05-09 2021-03-16 京东方科技集团股份有限公司 像素电路及其驱动方法、和显示装置
CN110379365B (zh) * 2019-07-22 2021-03-16 高创(苏州)电子有限公司 一种有机发光显示面板、显示装置和驱动方法
KR20210157642A (ko) * 2020-06-22 2021-12-29 엘지디스플레이 주식회사 전계 발광 표시장치
CN114360452A (zh) * 2022-02-24 2022-04-15 Tcl华星光电技术有限公司 显示面板及显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050101182A (ko) 2003-01-24 2005-10-20 코닌클리케 필립스 일렉트로닉스 엔.브이. 액티브 매트릭스 디스플레이 디바이스
JP4467910B2 (ja) * 2003-05-16 2010-05-26 東芝モバイルディスプレイ株式会社 アクティブマトリクス型表示装置
KR100560479B1 (ko) * 2004-03-10 2006-03-13 삼성에스디아이 주식회사 발광 표시 장치 및 그 표시 패널과 구동 방법
JP4521400B2 (ja) * 2004-05-20 2010-08-11 京セラ株式会社 画像表示装置
JP2006177988A (ja) 2004-12-20 2006-07-06 Casio Comput Co Ltd 発光駆動回路及びその駆動制御方法、並びに、表示装置及びその表示駆動方法
US7663615B2 (en) 2004-12-13 2010-02-16 Casio Computer Co., Ltd. Light emission drive circuit and its drive control method and display unit and its display drive method
JP4752315B2 (ja) * 2005-04-19 2011-08-17 セイコーエプソン株式会社 電子回路、その駆動方法、電気光学装置および電子機器
US7639211B2 (en) 2005-07-21 2009-12-29 Seiko Epson Corporation Electronic circuit, electronic device, method of driving electronic device, electro-optical device, and electronic apparatus
JP5011682B2 (ja) 2005-09-02 2012-08-29 セイコーエプソン株式会社 電子装置および電子機器
TWI444967B (zh) * 2007-06-15 2014-07-11 Panasonic Corp Image display device
JP5124250B2 (ja) 2007-11-30 2013-01-23 エルジー ディスプレイ カンパニー リミテッド 画像表示装置
KR101009416B1 (ko) * 2009-02-06 2011-01-19 삼성모바일디스플레이주식회사 발광 표시 장치 및 발광 표시 장치 구동 방법
KR101329964B1 (ko) * 2009-12-31 2013-11-13 엘지디스플레이 주식회사 유기 발광 다이오드 표시 장치
US9747834B2 (en) * 2012-05-11 2017-08-29 Ignis Innovation Inc. Pixel circuits including feedback capacitors and reset capacitors, and display systems therefore

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