JP5742427B2 - 画像処理装置 - Google Patents

Description

本発明は画像処理装置に関する。

画像データに対して色変換処理やフィルタ処理などの画像処理を施す技術が知られており、従来からその画像処理を高速化する技術がいくつか提案されている。

特許文献１には、カラー画像のデータを並列に画像処理する複数の画像処理プロセッサを備えたカラー画像処理装置が記載されている。つまり、画像処理プロセッサを複数とすることにより画像処理の高速化が実現される。

また、特許文献２には、画像データに対してベクター型の処理を行うベクター処理部とベクター型の処理が行われた画像データに対してスカラー型の処理を行うスカラー処理部を備えた画像処理装置が記載されている。つまり、ベクター型の処理とスカラー型の処理のそれぞれに適した複数の処理部を用いて画像処理の高速化が実現される。

特開平５−１４３７２０号公報 特開２００８−４０６１４号公報

本発明は、画像データ内の全ての画素を画像処理する方式よりも画像処理を高速化することを目的とする。

請求項１に係る発明は、複数の画素からなるパックを単位としつつ複数のパックで構成された画像データについて、対象となるパックが、先行して画像処理されるパックに含まれる先行画素と同等な複数の画素からなるパックである単調パックか、それ以外のパックである通常パックかを判定する判定部と、単調パックに含まれる複数の画素を削除しつつ通常パックから得られる複数の画素を１列に並べた画素列を形成する画素列形成部と、前記画素列形成部で形成された画素列を画像処理部に入力して処理させる画素列処理部と、前記画像処理部から出力される前記画素列の画像処理結果に対し、削除された単調パックの各画素の画像処理結果として、通常パックから得られる前記先行画素の前記画像処理部による画像処理結果を補填することにより、単調パックと通常パックを含む複数のパックで構成された前記画像データの画像処理結果を得る補填部と、を有することを特徴とする画像処理装置である。

請求項２に係る発明は、請求項１の画像処理装置において、前記画像処理部が再構成可能回路内に構成され、前記判定部の判定において単調パックが基準回数以上に連続する場合に、再構成可能回路内に構成される回路構成を前記画像処理部を含まない回路構成へと再構成する処理を行う再構成処理部をさらに有する、ことを特徴とする画像処理装置である。

請求項１に係る発明によれば、画像データ内の全ての画素を画像処理する方式に比べて画像処理が高速化される。

請求項２に係る発明によれば、再構成可能回路内に画像処理部を維持し続ける場合に比べて、再構成可能回路の消費電力が低減される。

本発明の実施において好適な画像処理装置を示す図である。 画像データ入力部から出力される画像データの具体例を示す図である。 同一データ判定部における処理を示す図である。 データ削減部における処理を示す図である。 選択的アンパック処理部における処理を示す図である。 データ保持部における処理を示す図である。 データ選択部における処理を示す図である。 本実施形態における画像処理性能を説明するための図である。 本発明の実施において好適な画像処理装置の変形例を示す図である。 変形例におけるリコンフィグ処理を示す図である。

以下に本発明の好適な実施形態を説明する。

図１は、本発明の実施において好適な画像処理装置を示す図である。図１の画像処理装置は、画像データに対して画像処理を施して画像処理後の画像データを得る。画像処理される画像データは、例えばコンピュータなどの外部装置から提供される。もちろん画像処理装置が図示しない画像読み取り機能（スキャン機能）を備えて、その機能を介して紙などの媒体から得た画像データを画像処理してもよい。また、画像処理装置が図示しない印刷機能（プリント機能）を備えて、処理後の画像データに対応した画像を紙などに印刷して出力してもよいし、処理後の画像データを外部の装置に提供するようにしてもよい。

図１には、その画像処理装置が備える画像処理プロセッサ１００が図示されている。画像処理プロセッサ１００は、例えばＤＲＰ（Dynamic Reconfigurable Processor：動的再構成可能プロセッサ）などにより実現され、画像データに対して画像処理を施し、画像処理後の画像データを出力する。もちろん、画像処理プロセッサ１００が、例えば、ＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）などにより実現されてもよいし、ＡＳＩＣ（Application Specific Integrated Circuit）で実現されてもよい。なお、画像処理プロセッサ１００を実現するための上述したハードウェアはあくまでも一例に過ぎず、他のハードウェアにより画像処理プロセッサ１００が実現されてもよい。以下に、画像処理プロセッサ１００内の各部について詳述する。

画像処理プロセッサ１００により処理される画像データは、画像データ入力部２０に入力される。画像データの一例はビットマップデータであるが、画像データはそれに限定されない。画像データ入力部２０に入力される画像データは、複数の画素（画素データ）で構成されており、画像データ入力部２０は、その画像データに含まれる複数の画素を、いくつかの画素からなるパック（Ｐａｃｋ）にパッキングし、これにより得られる複数のパックを後段の各部へ出力する。

図２は、画像データ入力部２０から出力される画像データの具体例を示す図である。画像データは、複数の画素（画素データ）を含んでいる。図２において、各画素には０から順に番号が付されている。例えば、画像のページ内において左端から右方向に進む走査を上端から段階的に下方向に進めるラスター走査の順に、各画素に番号が付される。もちろん画素１１以降に多数の画素が続いてもよい。

画像データ入力部２０は、いくつかの画素からなるパック（Ｐａｃｋ）ごとに画像データを出力する。図２に示す例では、４つの画素により１つのパック（Ｐａｃｋ）が形成されている。つまり、画素０〜３によりパック１が形成され、画素４〜７によりパック２が形成され、画素８〜１１によりパック３が形成されている。なお、１つのパックを形成する画素は４個に限定されず、他の個数の画素により、例えば８個の画素により１つのパックが形成されてもよい。

複数のパックで構成された画像データは、パックごとに画像データ入力部２０の後段へ送られる。例えば、図１の画像データ入力部２０から、１クロック（ＣＬＫ）ごとに１つのパックが、同一データ判定部３０に送られる。

図３は、同一データ判定部３０における処理を示す図である。同一データ判定部３０は画像データ入力部２０から画像データを取り込む（Ｓ３０１）。画像データはパックごとに取り込まれる。同一データ判定部３０は、取り込んだパックごとに、現在のパック（現パック）に含まれる全ての画素の画素値と、そのパックの一つ前に取り込んだパック（前パック）に含まれる全ての画素の画素値を比較する（Ｓ３０２）。そして、同一データ判定部３０は、現パック内の全ての画素値が同一であり且つその画素値が前パック内の全ての画素値と同一となる条件を満たすか否かを判定する（Ｓ３０３）。

こうして、Ｓ３０３の条件を満たさない場合には、その現パックのフラグＡが０とされ（Ｓ３０４）、Ｓ３０３の条件を満たす場合には、その現パックのフラグＡが１とされる（Ｓ３０５）。上述したＳ３０１からＳ３０５までの処理は、ページ内の全てのパックが終了するまで繰り返される（Ｓ３０６）。

図３には、上述した処理による判定例が示されている。この判定例においては、先頭のパック１から順にパックが次々に取り込まれる。また、この判定例において、画素２から画素２１までは同一の画素値であり、他の画素はこの画素値と異なっている。先頭のパック１は、前パックがないためフラグＡ＝０とされる。パック２は、パック内の全画素値が同一であるものの、その画素値が前パックであるパック１の画素０，１とは異なるため、フラグＡ＝０とされる。パック３は、パック内の全画素値が同一であり且つその画素値が前パックであるパック２の全画素値と同一であるため、フラグＡ＝１とされる。同様に、パック４，５もフラグＡ＝１となる。そして、パック６は、パック内の全画素値が同一となる条件を満たさないためフラグＡ＝０とされる。

なお、画素値が同一とは、画素値が完全に一致していることが望ましいものの、画素値が同一とみなせる程度に近似していることを含んでもよい。例えば、２つの画素値の差が判定の基準値以下である場合に２つの画素値を同一としてもよい。

図１の画像データ入力部２０からパックごとに出力される画像データは、データ削減部４０にも送られる。データ削減部４０は、同一データ判定部３０から得られるフラグＡを参照して、以下に詳述する削除処理を実行する。

図４は、データ削減部４０における処理を示す図である。データ削減部４０は、画像データ入力部２０からパック単位で画像データを取り込み、さらに、各パックに対応したフラグＡを同一データ判定部３０から取り込む（Ｓ４０１）。そして、データ削減部４０はパックごとにそのパックに対応したフラグＡを確認する（Ｓ４０２）。

その確認において、フラグＡ＝０であれば、そのパックに含まれる画像データ（複数の画素データ）がそのまま後段の処理部へ出力される（Ｓ４０３）。一方、フラグＡ＝１であれば、そのパックに含まれる画像データが削除される（Ｓ４０４）。上述したＳ４０１からＳ４０４までの処理は、ページ内の全てのパックが終了するまで繰り返される（Ｓ４０５）。

図４には、上述した処理による削除例が示されている。この削除例においては、先頭のパック１から順にパックが次々に取り込まれる。また、この削除例において、パック１，２，６はフラグＡ＝０であり、パック３，４，５はフラグＡ＝１である。そのため、パック１，２，６の画像データは、後段の処理部に出力され、パック３，４，５の画像データが削除される。

図１のデータ削減部４０から出力される画像データは、選択的アンパック処理部５０に送られる。選択的アンパック処理部５０は、同一データ判定部３０から得られるフラグＡを参照して、以下に詳述するアンパック処理を実行する。

図５は、選択的アンパック処理部５０における処理を示す図である。選択的アンパック処理部５０は、データ削減部４０からパック単位で出力される画像データを取り込み（Ｓ５０１）、さらに、各パックに対応したフラグＡを同一データ判定部３０から取り込む（Ｓ５０２）。そして、選択的アンパック処理部５０は、パックごとにそのパックに対応したフラグＡを確認する（Ｓ５０３）。

その確認において、フラグＡ＝０であれば、そのパックに含まれる画像データ（複数の画素データ）がアンパック処理（パックを解除する処理）されて後段の処理部へ出力される（Ｓ５０４）。一方、フラグＡ＝１の場合には、そのパックについて何らの処理も実行されない（Ｓ５０５）。上述したＳ５０１からＳ５０５までの処理は、ページ内の全てのパックが終了するまで繰り返される（Ｓ５０６）。

図５には、上述した処理による選択的なアンパック処理例が示されている。この処理例においては、パック１，２，６はフラグＡ＝０であり、これらのパックに含まれる画像データは、データ削減部４０において削除されずにデータ削減部４０から得られる。これに対し、パック３，４，５はフラグＡ＝１であり、これらのパックに含まれる画像データはデータ削減部４０において削除されている。

パック１はフラグＡ＝０であるため、パック１に含まれる画素０から画素３はアンパック処理され、画素０，１，２，３の順に一列に並べられる。同様に、パック２もフラグＡ＝０であるため、パック２に含まれる画素４から画素７はアンパック処理され、画素３に続けて、画素４，５，６，７の順に一列に並べられる。

これに対し、パック３はフラグＡ＝１であるため、パック３について何らの処理も実行されず、パック３のタイミング（１クロック分）におけるデータが空白（例えばｎｕｌｌ）とされる。パック４，５もフラグＡ＝１であるために何らの処理も実行されない。これにより、パック３から５に対応した３クロック分のデータが空白とされる。そして、その後に続くパック６はフラグＡ＝０であるため、パック６に含まれる画素２０から画素２３はアンパック処理され、３クロック分のデータ空白期間（例えば３クロック分のｎｕｌｌデータ）の後に、画素２０，２１，２２，２３の順に一列に並べられる。

図１の選択的アンパック処理部５０から出力された画像データ、つまり選択的にアンパック処理されて１列に並べられた複数の画素データからなる画素列は、画像処理部１０に送られる。画像処理部１０は、画素列に対して画像処理を実行する。画像処理部１０は、例えば、画素列に含まれる画素ごとに、色変換処理やフィルタ処理などの画像処理を実行する。画像処理部１０における画像処理はこれらの処理に限定されず、例えば、公知の他の画像処理が実行されてもよい。

画像処理部１０によって画像処理された画素列は、データ保持部６０に送られる。データ保持部６０は、同一データ判定部３０から得られるフラグＡを参照して、以下に詳述するデータ保持の処理を実行する。

図６は、データ保持部６０における処理を示す図である。データ保持部６０は、画像処理部１０から画素単位で出力される画像処理後の画像データ（画素データの列）を取り込み（Ｓ６０１）、さらに、各画素が含まれていたパックに対応したフラグＡを同一データ判定部３０から取り込む（Ｓ６０２）。そして、データ保持部６０は、次々に取り込んだフラグＡを確認する（Ｓ６０３）。

その確認において、フラグＡが０から１に変化した場合には、フラグＡが１に変化する直前の画素に関する画素値が保持される（Ｓ６０４）。さらに、その保持された画素値がパックを構成する画素数分だけコピーされて１パック分の画素が形成され、後段の処理部へ出力される（Ｓ６０５）。一方、フラグＡが０から１に変化しない場合には何らの処理も実行されない（Ｓ６０６）。上述したＳ６０１からＳ６０６までの処理は、ページ内の全てのパックが終了するまで繰り返される（Ｓ６０７）。

図６には、上述した処理による画素値の保持例が示されている。この処理例において、画像データは、画像処理後の複数の画素で構成された画素列であり、画素０から３は、パック１（図５参照）から得られた画素であるためパック１のフラグＡ＝０が対応付けられている。また、画素４から７は、パック２（図５参照）から得られた画素であるためパック２のフラグＡ＝０が対応付けられている。画素７に続く３つのデータの空白は、パック３，４，５に対応した削除部分であるため、パック３，４，５のフラグＡ＝１が対応付けられている。したがって、この保持例では、画素７から次のデータの空白に変化する時点でフラグＡが０から１に変化する。そのため、フラグＡが１に変化する直前の画素７に関する画素値が保持（キャッシュ）される。

また、図６には、データ保持部６０の回路構成例が示されている。画像処理部１０から得られる画像データと、同一データ判定部３０から得られるフラグＡは、それぞれに対応したＦＩＦＯ（First-in First-out）メモリに取り込まれる。判定部は、ＦＩＦＯからフラグＡを次々に読み出してフラグＡが０か１かを判定する。また、判定部は、ＦＩＦＯからフラグＡを読み出すタイミングに合わせて、そのフラグＡに対応した画素データをＦＩＦＯからラッチへ出力させる。そして、変化点検知部において、フラグＡが０から１に変化する時点が検知されると、フラグＡが１に変化する直前の画素に関する画素値がラッチに保持（キャッシュ）される。さらに、その保持された画素値がパックを構成する画素数分だけ、例えば図６の例においては４画素分だけコピーされて１パック分の画素が形成され、後段の処理部へ出力される。

図１のデータ選択部７０は、同一データ判定部３０から得られるフラグＡを参照して、画像処理部１０から得られる画像データとデータ保持部６０から得られるデータを利用して、画像処理後の画素で構成された複数のパックを形成する。

図７は、データ選択部７０における処理を示す図である。データ選択部７０は、画像処理部１０から画素単位で出力される画像処理後の画像データ（画素データの列）を取り込み（Ｓ７０１）、データ保持部６０から出力される１パック分の画素データを取り込み（Ｓ７０２）、さらに、各画素が含まれていたパックに対応したフラグＡを同一データ判定部３０から取り込む（Ｓ７０３）。そして、データ選択部７０は、次々に取り込んだフラグＡを確認する（Ｓ７０４）。

その確認において、フラグＡ＝０であれば、画像処理部１０から得られる画像データが選択され、Ｎ画素分のデータが１つのパックとされて後段の処理部へ出力される（Ｓ７０５）。Ｎは、アンパック処理前の各パックを構成する画素の個数である。一方、フラグＡ＝１の場合には、データ保持部６０から得られる１パック分の画素データが選択され、それらの画素データが１つのパックとされて後段の処理部へ出力される（Ｓ７０６）。上述したＳ７０１からＳ７０６までの処理は、ページ内の全てのパックが終了するまで繰り返される（Ｓ７０７）。

図７には、上述した処理によるパック形成例が示されている。この形成例において、アンパックの画像データは、画像処理部から取り込まれる複数の画素で構成された画素列であり、画素０から３は、パック１（図５参照）から得られた画素であるためパック１のフラグＡ＝０が対応付けられている。また、画素４から７は、パック２（図５参照）から得られた画素であるためパック２のフラグＡ＝０が対応付けられている。画素７に続く３つのデータの空白は、パック３，４，５に対応した削除部分であるため、パック３，４，５のフラグＡ＝１が対応付けられている。

したがって、この形成例では、フラグＡ＝０である画素０から画素３までの４画素分（Ｎ＝４）の画素が取り込まれると、これら４画素により１つのパックが形成される。さらに、フラグＡ＝０である画素４から画素７までの４画素分の画素が取り込まれると、これら４画素により次の１つのパックが形成される。そして、画素７に続く３つのデータの空白は、フラグＡ＝１が対応付けられているため、データ保持部６０に保持（キャッシュ）された画素７のデータが１パック分だけコピーされ、コピーされたデータにより１つのパックが形成され、これが３パックに亘って形成される。つまり、削除された各画素の画像処理結果として、画素７の画像処理後のデータが補填される。なお、その後に続く画素２０〜２３はフラグＡ＝０であるため、これら４画素により１つのパックが形成される。

図１のデータ選択部７０においてパッキングされた画像データは、画像データ出力部８０へ送られ、画像データ出力部８０から画像処理プロセッサ１００の外部へ提供される。

このように、図１の画像処理プロセッサ１００を備えた画像処理装置は、選択的アンパック処理部５０において、フラグＡ＝１のパックがアンパック処理されず、フラグＡ＝０のパックが選択的にアンパック処理されるため、全てのパックをアンパック処理する場合に比べて、アンパック処理後に得られる画像データ（画素データの列）が短くなり画像データに対する画像処理が高速化される。

そして、アンパック処理されなかったフラグＡ＝１のパックに含まれる画素について、その画素の画像処理後のデータとして、データ保持部６０に保持された画素値が補填されて、画像処理後のパックが形成される。例えば、図７に示したパック形成例では、画素７に関する画像処理後のデータが保持され、フラグＡ＝１である３つのパックにコピーされる。画像処理前において、フラグＡ＝１の３つのパックの画素８〜１９は画素７と同じ画素値であるため、画素７の画像処理後の画素値が、画素８〜１９の画像処理後の画素値とされる。これにより、画素８〜１９に対して画像処理を施した場合と同じ画像処理結果が得られる。

図８は、本実施形態における画像処理性能を説明するための図であり、図８には、図１の画像処理装置の画像処理性能に関するグラフが示されている。図８の横軸に示すキャッシュヒット率は、画像データを構成する全てのパックのうち、キャッシュヒットした（フラグＡ＝１となる）パックの割合である。

また、図８の縦軸には、画像処理性能向上比率＝ＰＩＸ／（ＰＡＣＫ×Ｍ＋Ｈ×Ｒ）が示されている。なお、ＰＩＸは画像サイズ（画像データの全画素数）であり、ＰＡＣＫは１パックの画素数であり、Ｍはキャッシュミスした回数（フラグＡ＝０となるパックの総数）であり、Ｈはキャッシュした回数（データ保持部６０にデータが保持された回数）であり、Ｒはキャッシュヒットのラン値（１回のキャッシュの後にフラグＡ＝１が続いた回数）である。

図８に示すように、例えばキャッシュヒット率が５０パーセントの場合に、画像処理性能向上比率は１．５倍強となる。つまり、図１の画像処理プロセッサ１００を備えた画像処理装置によれば、画像処理部１０を増設せずに画像処理性能が向上する。そのため、図１の画像処理装置によれば、例えば画像処理プロセッサ１００内に画像処理部１０を並列的に複数設ける場合に比べて、画像処理プロセッサ１００における消費電力が低下する。また、以下に説明する変形例とすることにより、画像処理プロセッサ１００における消費電力がさらに低下する。

図９は、本発明の実施において好適な画像処理装置の変形例を示す図であり、図９にはその画像処理装置が備える画像処理プロセッサ１００が図示されている。この変形例における画像処理プロセッサ１００は、例えばＤＲＰ（動的再構成可能プロセッサ）などの再構成可能回路によって実現される。

図９に示す変形例において、連続ヒットカウント部１１０とリコンフィグ命令部１２０以外の構成と動作は、図１の画像処理装置と同じである。つまり、図９に示す変形例においても、図２から図７を利用して詳述した処理が実行される。その実行過程において、図９の連続ヒットカウント部１１０とリコンフィグ命令部１２０により、画像処理プロセッサ１００内の再構成可能な回路についてリコンフィグ処理（再構成処理）が実行される。

図１０は、変形例におけるリコンフィグ処理を示す図であり、図１０には、連続ヒットカウント部１１０における処理（Ａ）とリコンフィグ命令部１２０における処理（Ｂ）が示されている。

連続ヒットカウント部１１０は、同一データ判定部３０からパックごとに次々に出力されるフラグＡを確認し（Ｓ１１０１）、フラグＡ＝０の場合にカウント値を０とする（Ｓ１１０２）。画像データの先頭のパックはフラグＡ＝０であるため（図３参照）、画像データの先頭でカウント値は０に初期化される。そして連続ヒットカウント部１１０は、次々に出力されるフラグＡを確認し（Ｓ１１０１）、フラグＡ＝１の場合にカウント値に１を加える（Ｓ１１０３）。

リコンフィグ命令部１２０は、まず、初期状態において、画像処理プロセッサ１００の再構成可能な回路内の回路構成を通常回路とする（Ｓ１２０１）。これにより、画像処理部１０を含んだ画像処理プロセッサ１００（図９）が構成される。

そして、リコンフィグ命令部１２０は、連続ヒットカウント部１１０のカウント値を確認し続け（Ｓ１２０２）、そのカウント値が、画像処理部１０における画像処理の段数以上となった場合に、画像処理プロセッサ１００の再構成可能な回路内の回路構成を省エネ回路にリコンフィグする（Ｓ１２０３）。これにより、画像処理部１０を含まない画像処理プロセッサ１００（図９）が構成される。

図９の画像処理部１０は、選択的にアンパック処理された画素列内の各画素を画像処理するが、その画像処理が複数の段数に亘ってもよい。例えば、図５に示したアンパック処理例で得られるアンパックされた画像データについて、各画素に対する画像処理が複数の段数（複数のクロック）に亘って段階的に実行される。その場合に、図５の例における画素７が段階的に画像処理され、その段数に応じた複数のクロックの後に画像処理後の画素７が得られる。そのため、図１０のＳ１２０２において、画像処理部１０における画像処理の段数を基準回数とし、カウント値がその基準回数以上となり、図５の例における画素７に対する複数段に亘る画像処理が終了したと判断してから、図１０のＳ１２０３において、画像処理部１０を含まない省エネ回路にリコンフィグする。

リコンフィグ命令部１２０は、省エネ回路にリコンフィグした後も、連続ヒットカウント部１１０のカウント値を確認し続け（Ｓ１２０４）、カウント値が０となった場合に、画像処理プロセッサ１００の再構成可能な回路内の回路構成を通常回路にリコンフィグする（Ｓ１２０１）。つまり、カウント値が０となり、画像処理を必要とするフラグＡ＝０のパックが出現したことが確認され、そして、画像処理部１０を含んだ画像処理プロセッサ１００（図９）が構成される。

図１０に示したリコンフィグ処理により、画像処理を必要とするパックについては図９の画像処理部１０において画像処理を実現しつつ、画像処理を必要としないパックが続く場合に、画像処理部１０を含まない回路に再構成されるため、画像処理部１０を動作させ続ける場合に比べて、画像処理プロセッサ１００における消費電力が低減される。

以上、本発明の好適な実施形態を説明したが、上述した実施形態は、あらゆる点で単なる例示にすぎず、本発明の範囲を限定するものではない。本発明は、その本質を逸脱しない範囲で各種の変形形態を包含する。

１０ 画像処理部、２０ 画像データ入力部、３０ 同一データ判定部、４０ データ削減部、５０ 選択的アンパック処理部、６０ データ保持部、７０ データ選択部、８０ 画像データ出力部、１００ 画像処理プロセッサ、１１０ 連続ヒットカウント部、１２０ リコンフィグ命令部。

Claims (2)

1. 複数の画素からなるパックを単位としつつ複数のパックで構成された画像データについて、対象となるパックが、先行して画像処理されるパックに含まれる先行画素と同等な複数の画素からなるパックである単調パックか、それ以外のパックである通常パックかを判定する判定部と、
   単調パックに含まれる複数の画素を削除しつつ通常パックから得られる複数の画素を１列に並べた画素列を形成する画素列形成部と、
   前記画素列形成部で形成された画素列を画像処理部に入力して処理させる画素列処理部と、
   前記画像処理部から出力される前記画素列の画像処理結果に対し、削除された単調パックの各画素の画像処理結果として、通常パックから得られる前記先行画素の前記画像処理部による画像処理結果を補填することにより、単調パックと通常パックを含む複数のパックで構成された前記画像データの画像処理結果を得る補填部と、
   を有する、
   ことを特徴とする画像処理装置。
2. 請求項１に記載の画像処理装置において、
   前記画像処理部が再構成可能回路内に構成され、
   前記判定部の判定において単調パックが基準回数以上に連続する場合に、再構成可能回路内に構成される回路構成を前記画像処理部を含まない回路構成へと再構成する処理を行う再構成処理部をさらに有する、
   ことを特徴とする画像処理装置。

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