JP5739196B2 - 空隙組込みの構造体及び方法 - Google Patents

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Description

本発明は、超大規模集積（ＶＬＳＩ）デバイス及び極超集積デバイス用の空隙含有の金属絶縁体相互接続構造体及びその形成方法に関する。
集積回路内の相互接続構造体は、トランジスタなどの半導体デバイス間の情報伝達に遅れを引き起こす。この遅れを小さくするために、相互接続構造体は可能な限り最小のキャパシタンスを有する必要がある。最小の可能なキャパシタンスを有する相互接続構造体を形成する１つの手法は、相互接続構造体の相互接続誘電体材料の内部に空（又は真空）隙を導入することである。誘電体材料の一部分を空隙で置き換えることによりキャパシタンスを劇的に小さくすことができる。
空隙組込みのために提案されている幾つかの組込み方式の中で、誘電体エッチバック方式が最も一般的に用いられている。例えば、非特許文献１を参照されたい。この方式においては、２つの金属線の間の誘電体キャップの内部に間隙がエッチング形成され、最終的に誘電体材料内に転写される。間隙を誘電体材料内に転写した後、誘電体材料は２つの金属線の間から等方的に除去される。次に誘電体堆積プロセスを実施して間隙を塞いで次の相互接続レベルを形成できるようにする。
上記の従来技術の空隙作成方式には幾つかの問題がある。第１に、上記従来技術の空隙作成方式は、金属線間のトレンチを画定するのに非常に正確なリソグラフィ・ステップを必要とする。さらに、上記従来技術の方式は、金属線間の誘電体を除去するのにエッチ・ステップを必要とする。リソグラフィ・ステップが完全でない場合（位置合せ不良、又は過大な開口が生じ得る）、そしてエッチ・ステップが幅の増加をもたらす場合、金属線はこのエッチ・ステップにより損傷する可能性がある。等方的エッチ・プロセスはまた、金属線の側壁、又は金属線と上のキャップ層との間の界面を損傷する可能性がある。これら両方の問題は信頼性の問題になり得る。
米国特許第７，０４１，７４８号 米国特許第７，０５６，８４０号 米国特許第６，０８７，０６４号 米国特許出願公開第２００８／０２８６４６７号 米国特許出願公開第２００９／０２３３２２６号 米国特許出願公開第２００９／０２９１３８９号 米国特許出願第１２／５６９，２００号 米国特許出願公開第２００９／００７９０７６号 米国特許出願公開第２００９／００８１４１８号 米国特許第４，３７１，６０５号 日本国公開特許公報平１−２９３３３９号 カナダ特許第１２０４５４７号 米国特許第５，８８６，１０２号 米国特許第５，９３９，２３６号
Arnal他、Proc. IEEE International Interconnect TechnologyConference、ページ２９８−３００、２００１年。
最終的に、超高解像度リソグラフィ及び臨界エッチ・ステップを必要とすることは、空隙モジュールのコストの莫大な増加をもたらす。従って、安価で信頼性の高い空隙含有の相互接続構造体をもたらす簡単な組込み方式に対する必要性が存在する。
本発明は、ＶＬＳＩ及びＵＬＳＩデバイス用の空隙含有の金属・絶縁体相互接続構造体であって、空隙が硬化した光パターン化可能低ｋ（ＰＰＬＫ）誘電体材料の内部に種々の深さで作成された構造体を作成する方法、及びこの方法によって形成される空隙含有の金属・絶縁体相互接続構造体に関する。より具体的には、本明細書で説明する方法は、光パターン化可能低ｋ材料内に構築される相互接続構造体であって、種々異なる深さの空隙が光パターン化可能低ｋ材料内にフォトリソグラフィにより画定される構造体を提供する。本発明の方法においては、種々異なる深さの空隙を形成するのにエッチ・ステップを必要としない。光パターン化可能低ｋ材料内に種々異なる深さの空隙を形成するのにエッチ・ステップを必要としないので、本出願において開示する方法は、エッチ・ステップを必要とする従来技術に付随する多くの問題を最小限に抑え、それゆえに高信頼性の相互接続構造体を与える。
本発明の一態様において、硬化した光パターン化可能低ｋ（ＰＰＬＫ）材料内部に少なくとも１つの第１の空隙と少なくとも１つの第２の空隙とを含む相互接続構造体であって、少なくとも１つの第１の空隙は少なくとも１つの第２の空隙の深さに比べて異なる深さを有する、構造体が提供される。具体的には、相互接続構造体は、基板の上に配置された硬化した光パターン化可能低ｋ（ＰＰＬＫ）材料を含む。硬化ＰＰＬＫ材料は、内部に配置された複数の導電性充填開口を含む。第１の深さを有する少なくとも１つの第１の空隙は、第１の予め選択された隣接する導電性充填開口間の硬化ＰＰＬＫ材料内に配置され、同様に第２の深さを有する少なくとも１つの第２の空隙は、第２の予め選択された隣接する導電性充填開口間の硬化ＰＰＬＫ材料内に配置され、ここで第１の深さは第２の深さとは異なる。硬化ＰＰＬＫ材料の上、並びに少なくとも１つの第１の空隙及び少なくとも１つの第２の空隙の上に、誘電体キャップが配置される。
本発明の別の態様において、上述の空隙含有相互接続構造体を形成する方法が提供される。一般的に言えば、本方法は、基板の上に光パターン化可能低ｋ（ＰＰＬＫ）材料であって、内部に複数の導電性充填開口を有するＰＰＬＫ材料を設けるステップと、第１の予め選択された隣接する導電性充填開口間のＰＰＬＫ材料内に第１の深さを有する少なくとも１つの第１の空隙、及び、第２の予め選択された隣接する導電性充填開口間のＰＰＬＫ材料内に第１の深さとは異なる第２の深さを有する少なくとも１つの第２の空隙を形成するステップと、ＰＰＬＫ材料を硬化させるステップと、硬化ＰＰＬＫ材料の上並びに少なくとも１つの第１の空隙及び第２の空隙の上に誘電体キャップを形成するステップと、を含む。
本発明はまた、基板の上に配置された硬化した光パターン化可能低ｋ（ＰＰＬＫ）材料を含む代替的な相互接続構造体を提供し、その場合、硬化ＰＰＬＫ材料は内部に複数の導電性充填開口を含む。第１の深さを有する複数の第１の空隙の各々は、第１の組の導電性充填開口間の硬化ＰＰＬＫ材料内部に配置され、この場合複数の第１の空隙の各々の下部は第１の組の導電性充填開口の下方で接続される。第２の深さを有する少なくとも１つの第２の空隙は、第２の組の導電性充填開口間の硬化ＰＰＬＫ材料内部に配置され、ここで第１の深さは第２の深さとは異なる。硬化ＰＰＬＫ材料の上、並びに少なくとも１つの第１及び第２の空隙の上に誘電体キャップが配置される。
本発明の別の態様において、上述の空隙含有相互接続構造体を形成する方法が提供される。この実施形態の方法は、本明細書において前に開示した方法に類似するが、第１及び第２の空隙を設けるステップと硬化させるステップとの間に、横方向エッチを行うステップを実施する点で異なる。
基板上に配置されたＰＰＬＫ材料を含む初期構造体を示す図的表現（断面図による）であり、ここでＰＰＬＫ材料は、その内部に配置された、本発明の一実施形態において使用することができる、複数の導電性充填開口を有する。 露光ステップを実施した後の図１の初期構造体を示す図的表現（断面図による）である。 第１の深さを有する少なくとも１つの第１の間隙を、第１の予め選択された隣接する導電性充填開口間のＰＰＫＬ材料内に形成し、第１の深さとは異なる第２の深さを有する少なくとも１つの第２の間隙を、第２の予め選択された隣接する導電性充填開口間のＰＰＫＬ材料内に形成した後の図２の構造体を示す図的表現（断面図による）である。 ＰＰＫＬ材料を硬化させた後の図３の構造体を示す図的表現（断面図による）である。 硬化ＰＰＫＬ材料の上、並びに、少なくとも１つの第１の間隙及び少なくとも１つの第２の間隙の上に誘電体キャップを形成し、異なる深さの空隙を有する構造体を形成した後の図４の構造体を示す図的表現（断面図による）である。 少なくとも１対の第１の予め選択された隣接する導電性充填開口の下方の硬化ＰＰＫＬ材料を除去して拡大した幅を有する空隙をもたらす、横方向エッチング処理を行った後の図５の構造体を示す図的表現（断面図による）である。 構造体の上に誘電体キャップを形成した後の図６の構造体を示す図的表現（断面図による）である。
本発明は、種々異なる深さの空隙を有する相互接続構造体をＰＰＫＬ材料及びフォトリソグラフィを用いて形成する方法、並びにこの方法によって調製される、異なる深さの空隙を含有する相互接続構造体を提供するものであり、これから以下の議論及び本出願に添付した図面を参照しながら詳しく説明する。本出願の図面は説明の目的で提示するものであり、図面は一定の尺度では描かれていないことを理解されたい。
以下の説明において、本発明の幾つかの態様の理解を与えるために、特定の構造体、構成要素、材料、寸法、処理ステップ及び技法のような多数の具体的な詳細が説明される。しかしながら、これらの具体的な詳細なしで本発明を実施できることが当業者には理解されるであろう。他の例において、本発明を曖昧にするのを避けるために、周知の構造体又は処理ステップは詳細には説明されない。
層、領域又は基板のような要素が別の要素の「上に（on）」又は「上方に（over）」あるものとして言及されている場合には、それは、他の要素の直接上に存在していてもよく、又は介在する要素が存在してもよいことを理解されるであろう。対照的に、ある要素が別の要素の「直接上に（directly on ）」又は「直接上方に（directly over）」あるものとして言及されている場合には、介在する要素は存在しない。同様に、ある要素が別の要素の「下に（beneath）」又は「下方に（under）」にあるものとして言及される場合には、それは、他の要素の直接下に存在していてもよく、又は介在する要素が存在してもよいことも理解されるであろう。対照的に、ある要素が別の要素の「直接下に（directly beneath）」又は「直接下方に（directly under）」あるものとして言及される場合には、介在する要素は存在しない。
上記のように、光パターン化可能低ｋ（ＰＰＬＫ）材料を用いて、ＶＬＳＩ及びＵＬＳＩデバイス用の種々異なる深さの空隙を有する金属・絶縁体相互接続構造体を作成する方法が開示される。より具体的には、本明細書で開示されるこの方法は、フォトリソグラフィにより種々異なる深さの空隙が内部に画定される光パターン化可能低ｋ材料を含む相互接続構造体を与える。この方法を用いれば、空隙を形成するのにエッチ・ステップは不要である。
本発明に用いるパターン化可能な低ｋ材料は、次の２つの機能を有する任意の誘電体材料であることに留意されたい。それら材料は、パターン化プロセス中はフォトレジストとして機能し、次いでパターン化後の硬化プロセス中に低ｋ誘電絶縁体に転化する。従って、パターン化可能な低ｋ材料の硬化生成物は恒久的なチップ上誘電絶縁体として機能する。パターン化可能な低ｋ材料は液相から堆積させることができる。本発明において、用語「硬化」又は「硬化する」は、熱硬化、電子ビーム硬化、紫外（ＵＶ）硬化、イオンビーム硬化、プラズマ硬化、マイクロ波硬化又はそれらの組合せから選択されるプロセスの１つを指すのに交換可能に用いられる。パターン化可能な低ｋ材料の「硬化」生成物は、上記の硬化プロセスのうちの１つを施した後のパターン化可能な低ｋ材料の生成物である。パターン化可能な低ｋ材料の「硬化」生成物は、パターン化可能な低ｋ材料とは化学的性質並びに物理的な機械的及び電気的性質が異なる。
用語「光パターン化可能低ｋ（又は略してＰＰＬＫ）材料は、１つ又は複数の酸に敏感な画像形成可能基を有する、機能化ポリマー、コポリマー、又は、ポリマー及び／又はコポリマーの任意の組合せの少なくとも２つを含んだ混合物を含む。ＰＰＬＫ材料はフォトレジストとして機能し、硬化後にフォトレジストから、約４．３又はそれ以下の誘電率を有する恒久的なチップ上誘電体材料に転化する。ＰＰＬＫ材料がポリマーを含むとき、ポリマーは少なくとも１つのモノマー（以下に詳細に説明する）を含むことに留意されたい。ＰＰＬＫ材料がコポリマーを含むとき、コポリマーは少なくとも２つのモノマー（以下に詳細に説明する）を含む。ポリマー及び／又はコポリマーの混合物は、以下に説明するポリマー及び／又はコポリマーの任意の組合せの少なくとも２つを含む。
一般的に言えば、使用できるＰＰＬＫ材料は、ポリマー、コポリマー、又は、ポリマー及び／又はコポリマーの任意の組合せの少なくとも２つを含んだ混合物を含む、パターン化可能な組成物であり、ここでポリマーは１つのモノマーを含み、コポリマーは少なくとも２つのモノマーを含み、ここでポリマーのモノマー及びコポリマーのモノマーは、シロキサン、シラン、カルボシラン、オキシカルボシラン、シルセスキオキサン、アルキルトリアルコキシシラン、テトラアルコキシシラン、不飽和アルキル置換シルセスキオキサン、不飽和アルキル置換シロキサン、不飽和アルキル置換シラン、不飽和アルキル置換カルボシラン、不飽和アルキル置換オキシカルボシラン、カルボシラン置換シルセスキオキサン、カルボシラン置換シロキサン、カルボシラン置換シラン、カルボシラン置換カルボシラン、カルボシラン置換オキシカルボシラン、オキシカルボシラン置換シルセスキオキサン、オキシカルボシラン置換シロキサン、オキシカルボシラン置換シラン、オキシカルボシラン置換カルボシラン、及びオキシカルボシラン置換オキシカルボシランから選択される。
より特定的には、使用できるＰＰＬＫ材料は、シロキサン、シラン、カルボシラン、オキシカルボシラン、有機シリケート、シルセスキオキサンなどから選択された、光／酸に敏感な１つのモノマーのポリマー又は少なくとも２つのモノマーのコポリマーを含むパターン化可能な組成物である。ＰＰＬＫ材料はまた、アルキルトリアルコキシシラン、テトラアルコキシシラン、不飽和アルキル（例えばビニル）置換シルセスキオキサン、不飽和アルキル置換シロキサン、不飽和アルキル置換シラン、不飽和アルキル置換カルボシラン、不飽和アルキル置換オキシカルボシラン、カルボシラン置換シルセスキオキサン、カルボシラン置換シロキサン、カルボシラン置換シラン、カルボシラン置換カルボシラン、カルボシラン置換オキシカルボシラン、オキシカルボシラン置換シルセスキオキサン、オキシカルボシラン置換シロキサン、オキシカルボシラン置換シラン、オキシカルボシラン置換カルボシラン、及びオキシカルボシラン置換オキシカルボシランから選択される１つのモノマーのポリマー又は少なくとも２つのモノマーのコポリマーを含むパターン化可能な組成物とすることができる。さらにＰＰＬＫ材料は、ポリマー及び／又はコポリマーの少なくとも２つの任意の組合せを含む混合物を含むことができ、ここでポリマーは１つのモノマーを含み、コポリマーは少なくとも２つのモノマーを含み、ここでポリマーのモノマー及びコポリマーのモノマーは、シロキサン、シラン、カルボシラン、オキシカルボシラン、シルセスキオキサン、アルキルトリアルコキシシラン、テトラアルコキシシラン、不飽和アルキル置換シルセスキオキサン、不飽和アルキル置換シロキサン、不飽和アルキル置換シラン、不飽和アルキル置換カルボシラン、不飽和アルキル置換オキシカルボシラン、カルボシラン置換シルセスキオキサン、カルボシラン置換シロキサン、カルボシラン置換シラン、カルボシラン置換カルボシラン、カルボシラン置換オキシカルボシラン、オキシカルボシラン置換シルセスキオキサン、オキシカルボシラン置換シロキサン、オキシカルボシラン置換シラン、オキシカルボシラン置換カルボシラン、及びオキシカルボシラン置換オキシカルボシランから選択される。
随意に、ＰＰＬＫ材料は、少なくとも１つの微細孔生成剤（ポロゲン）をさらに含むパターン化可能組成物とすることができる。
ＰＰＬＫ材料の例証的なポリマーには、それらに限定されないが、シロキサン、シラン、カルボシラン、オキシカルボシラン、シルセスキオキサン型の、かご型、直鎖、分岐又はそれらの組合せを含むポリマーが含まれる。一実施形態においてＰＰＬＫ材料は、これらの光／酸に敏感なポリマーの混合物を含むパターン化可能組成物とする。本出願において使用できるＰＰＬＫ材料の例は、例えば、特許文献１乃至特許文献７に開示されており、これら全ての文献は引用によりその全体が本明細書に組み入れられる。
ＰＰＬＫ材料は、上記のポリマー、コポリマー又は混合物のうちの少なくとも１つ、並びに、フォトレジスト組成物中に通常用いられる光酸発生剤、塩基性添加剤及び溶媒を含む、ポジティブ型のパターン化可能組成物から形成される。「ポジティブ型」は、フォトリソグラフィに対してＰＰＬＫ材料の露光された部分が通常の現像剤によって除去され、一方ＰＰＬＫ材料の非露光部分は除去されないことを意味する。光酸発生剤、塩基性添加剤及び溶媒は当業者には周知のものであるので、それらの成分に関する詳細は十分には説明しない。
本発明の方法は、上記のＰＰＬＫ材料の使用を含むものであり、これらから詳細に説明する。初めに、本発明の一実施形態を示す図１乃至図５を参照する。この例証的な実施形態においては、上記のポジティブ型ＰＰＬＫを基板上に堆積させる。基板は随意の誘電体キャップ、反射防止コーティング（ＡＲＣ）又はその多層スタックを含むことができる。標準的な相互接続構造体を、当業者には周知のシングル又はデュアル・ダマシン法を用いて、ポジティブ型ＰＰＬＫ材料内に構築する。ポジティブ型ＰＰＬＫ材料は、相互接続の構築の間その感光特性を維持する。相互接続構造体の構築後にフォトリソグラフィ・ステップを用いて金属線の間に種々異なる深さの空隙の位置を画定する。金属線は紫外放射に対して非感受性であるので、寸法及び位置合わせによるリソグラフィ要件は緩和される。リソグラフィ・ステップにおいて露光されたポジティブ型ＰＰＬＫ材料は通常の現像剤により除去されて金属線間の間隙が残る。間隙を形成した後、残りのＰＰＬＫ材料を硬化させて、金属線間の間隙を含んだ硬化しパターン化した恒久的な低ｋ誘電体を形成する。次に硬化した恒久的低ｋ誘電体材料の上に誘電体キャップを形成して環隙を密封し、種々異なる深さの空隙が金属線間の硬化しパターン化した恒久的低ｋ誘電体材料内に形成された種々異なる深さの空隙を含有する相互接続構造体を形成する。
ここで図１を参照すると、これは本発明の一実施形態において用いることができる初期相互接続構造体を示す。図１の初期相互接続構造体１０は、基板１２、随意のＡＲＣ１６、処理済みポジティブ型ＰＰＬＫ材料１８、及び処理済みポジティブ型ＰＰＬＫ材料１８内の複数の金属線２０（例えば、導電性充填開口）を含む。本発明の幾つかの実施形態において、随意のＡＲＣ１６は、随意の誘電体キャップ（図示せず）が存在する場合にはその表面の直接上に、又は誘電体キャップが存在しない場合には基板１２の表面の直接上に存在する。ＡＲＣ１６は随意のものであるが、典型的には、その表面の直接上にＰＰＬＫ材料１８が形成される実施形態において存在する。
基板１２は、半導体材料、電気的絶縁材料、導電性材料、これらの材料から作成されたデバイス又は構造体、又はそれらの任意の組合せ（例えば、下層レベルの相互接続構造体）を含むことができる。基板１２が半導体材料を含む場合、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体、又は有機半導体などの任意の半導体を用いることができる。基板１２はまた、高速ロール・ツー・ロール処理に適したデバイスを含むフレキシブルな基板とすることができる。上に挙げた種類の半導体材料に加えて、基板１２はまた、積層半導体、例えば、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、絶縁体上シリコン（ＳＯＩ）又は絶縁体上シリコンゲルマニウム（ＳＧＯＩ）などとすることができる。これらの半導体材料は、デバイス、又は、分離しても相互接続してもよい複数のデバイス又は構造体を形成することができる。これらのデバイス及びデバイス構造体は、計算、伝送、情報の格納及び表示のための、例えば、論理デバイス、記憶デバイス、スイッチ又は表示デバイスなどとすることができる。幾つかの実施形態において、１つ又は複数の半導体デバイス、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、歪みシリコン・デバイス、炭素ベース（例えば、炭素ナノチューブ及び／又はグラフェン）のデバイス、相変化記憶デバイス、磁気記憶デバイス、磁気スピンスイッチング・デバイス、単一電子トランジスタ、量子デバイス、分子ベースのスイッチ、並びに、集積回路の一部分とすることができる他のスイッチング又は記憶デバイス、を半導体材料の上に作成することができる。
基板１２が電気的絶縁材料である場合、絶縁材料は、有機絶縁体、無機絶縁体、又はそれらの多層を含む組合せとすることができる。基板１２はまた、当業者には既知のフォトレジスト転化プロセスを用いてパターン化誘電体材料に転化させたフォトレジストを含むことができる。電気的絶縁材料は、デバイスの一部分、又は分離しても相互接続してもよい複数のデバイス若しくは構造体の一部分とすることができる。これらのデバイス及び構造体は論理用途用又は記憶用途用とすることができる。
基板１２が導電性材料である場合、基板は、例えば、ポリＳｉ、元素金属、少なくとも１つの元素金属を含む合金、金属シリサイド、金属窒化物、炭素ナノチューブ、グラフェン又はそれらの多層を含んだ組合せを含むことができる。
随意の誘電体キャップが存在する場合、これは、標準的な堆積プロセス、例えば化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、化学的溶液堆積、又は蒸着などを用いて、基板１２の表面の直接上に形成することができる。随意の誘電体キャップは、任意の適切な誘電体キャアプ材料、例えば、ＳｉＣ、ＳｉＮ、ＳｉＯ２、炭素ドープ酸化物、窒素又は水素ドープ炭化シリコンＳｉＣ（Ｎ，Ｈ）又はそれらの多層などを含むことができる。随意の誘電体キャップは、連続層又は不連続層とすることができる。随意の誘電体キャップは、垂直方向に傾斜組成を有する層とすることができる。これはまた、ＣｏＷＰのような選択キャップとすることができる。
随意の誘電体キャップに堆積後処理を施して誘電体キャップの層全体又は表面の性質を変えることができる。この堆積後処理は、熱処理、電磁波（紫外線など）照射、粒子ビーム（電子ビーム又はイオンビームなど）、プラズマ処理、気相又は液相による化学処理（表面修飾剤の単層の付加など）又はそれらの組合せから選択することができる。この堆積後処理は、全面的又はパターン様式にすることができる。堆積後処理の目的は、誘電体キャップの化学的、物理的、電気的及び／又は機械的性質、例えば付着強度、を強化することである。化学的性質には、表面官能基の性質及び／又は位置、並びに親水性が含まれる。物理的性質には、密度、吸湿、及び熱伝導率が含まれる。機械的性質には、弾性率、硬度、粘着強度、強靱性、亀裂耐性、及び隣接層に対する付着強度が含まれる。電気的性質には誘電率、絶縁破壊電界、及び漏れ電流が含まれる。
熱処理温度は、下層の基板が耐えられる温度、通常は５００℃、より高くしてはならない。この熱処理は不活性な環境又は気相若しくは液相中の化学的環境において行うことができる。この処理ステップは、随意の誘電体キャップを形成するのに用いたのと同じツール内で実行してもしなくてもよい。
電磁波照射による堆積後処理は、紫外（ＵＶ）光、マイクロ波などによって行うことができる。ＵＶ光は、１００ｎｍ乃至１０００ｎｍの波長範囲を有する広帯域とすることができる。これはまた、エキシマレーザ又は他の紫外光源によって発生させたＵＶ光とすることができる。ＵＶ処理照射量は数ｍＪ／ｃｍ２乃至数千ｍＪ／ｃｍ２とすることができる。この照射処理は、室温で又は５００℃を超えない高温で行うことができる。この照射処理は、不活性な環境又は気相若しくは液相中の化学的環境において行うことができる。本発明のこの態様に対しては、以下の条件を用いることができる。照射時間は１０秒乃至３０分、温度は室温から５００℃までとし、環境は、真空、又は、例えば不活性気体、Ｎ２、Ｈ２、Ｏ２、ＮＨ３、炭化水素、及びＳｉＨ４のような気体を含む。この処理ステップは、随意の誘電体キャップを形成するのに用いたのと同じツール内で実行してもしなくてもよい。
プラズマ処理による堆積後処理は、酸化プラズマ、還元プラズマ又は中性プラズマから選択することができる。酸化プラズマには、例えば、Ｏ２、ＣＯ、及びＣＯ２が含まれる。還元プラズマには、例えば、Ｈ２、Ｎ２、ＮＨ３、及びＳｉＨ４が含まれる。中性プラズマには、例えばＡｒ及びＨｅが含まれる。１秒乃至１０分のプラズマ処理時間、及び室温から４００℃までのプラズマ処理温度を用いることができる。この処理ステップは、随意の誘電体キャップを形成するのに用いたのと同じツール内で実行してもしなくてもよい。
堆積後の化学的処理は、気相中又は液相中で行うことができる。本発明のこの態様に対しては、以下の条件を用いることができる。処理時間は１秒乃至３０分とし、温度は室温（即ち、２０℃乃至３０℃）から５００℃までとする。化学的処理に適した薬品は、誘電体キャップ層の化学的、物理的、電気的、及び／又は機械的性質、例えば、付着強度を強化する任意の薬品から選択することができる。この化学的処理は、随意の誘電体キャップ全体に浸透させるか、又は随意の誘電体キャップの表面だけに限定することができる。例示的な薬品には、シラン、シロキサン及びシリル化剤などの接着促進剤が含まれる。この処理ステップは、随意の誘電体キャップを形成するのに用いたのと同じツール内で実行してもしなくてもよい。
随意の誘電体キャップが存在する場合、その厚さは、それを形成するのに用いる技術及びその層を構成する材料に応じて変えることができる。典型的には、誘電体キャップは１ｎｍ乃至１００ｎｍの厚さを有し、２０ｎｍ乃至４５ｎｍの厚さがより典型的である。
随意の反射防止コーティング（ＡＲＣ）１６は、随意の誘電体キャップが存在する場合にはその表面上に、又は誘電体キャップが存在しない場合には基板１２の表面の直接上に形成することができる。ＡＲＣ１６は随意のものであるが、典型的には、ＰＰＬＫ材料がその上面の直接上に形成されるときに存在する。用いるＡＲＣ１６は、以下の一般的特性を全て有する。（ｉ）リソグラフィによるパターン化プロセス中にＡＲＣとして機能する。（ｉｉ）高温のＢＥＯＬ集積化処理（５００℃に至るまで）に耐える。（ｉｉｉ）基板によるフォトレジスト（例えば、ＰＰＬＫ材料）の被毒を防止する。（ｉｖ）フォトレジスト（例えば、ＰＰＬＫ材料）とＡＲＣ層の間の垂直壁の輪郭及び十分なエッチング選択性をもたらす。（ｖ）チップ内の恒久的誘電体層（低誘電率、好ましくはｋ＜５、より好ましくはｋ＜３．６）として機能する。（Ｖｉ）通常のＢＥＯＬ集積化に適合して信頼性の高いハードウェアを形成する。
ここで特性（ｉ）−（ｖ）に関してさらに論じる。
特性（ｉ）ＡＲＣ１６はリソグラフィによるパターン化プロセス中に反射防止コーティング（ＡＲＣ）として機能する。ＡＲＣ１６は、フォトレジスト（例えば、ＰＰＬＫ材料）を透過し、基板１２で反射され、フォトレジスト（例えば、ＰＰＬＫ材料）内に戻り、そこで入射光と干渉してフォトレジストを不均一に露光させる光の反射を制御するように設計することができる。ＡＲＣの光学定数は本明細書では屈折率ｎ及び吸光係数ｋとして定める。一般にＡＲＣ１６は、ＡＲＣの最適光学パラメータ（ｎ及びｋの値）及び最適厚を見出すように設計することができる。ＡＲＣ１６の好ましい光学定数は、３６８、２４８、１９３、１５７及び１２６ｎｍ並びに極端紫外（１３．４ｎｍ）放射の波長において、ｎ＝１．２からｎ＝３．０まで及びｋ＝０．０１からｋ＝０．９まで、好ましくはｎ＝１．４からｎ＝２．６まで及びｋ＝０．０２からｋ＝０．７８までの範囲にある。ＡＲＣ１６の光学的性質及び厚さは、当業者には周知のことであるが、最適の解像度及び輪郭制御を得るように、並びに後のパターン化ステップ中にフォトレジスト（例えば、ＰＰＬＫ材料）のプロセス・ウィンドウを最大にするように最適化される。
特性（ｉｉ）ＡＲＣ１６は高温のＢＥＯＬ集積化処理（５００℃に至るまで）に耐えることができる。ＡＲＣ１６は、ＢＥＯＬ集積化中の過酷な処理条件に耐える必要がある。これらには、高温及び強いＵＶによる硬化が含まれる。プロセス温度は４５０℃もの高温になり得る。ＵＶ硬化プロセスにおいて用いる光の強度は数十Ｊ／ｃｍ２もの強さになり得る。
特性（ｉｉｉ）ＡＲＣ１６は基板によるフォトレジスト（例えば、ＰＰＬＫ材料）の被毒を防止する。本発明で用いるフォトレジスト（例えば、ＰＰＬＫ材料）は化学増幅型レジストであることが好ましい。それらは下層の基板、例えばＳｉＣＮキャップ層からの何らかの塩基性汚染物質によって被毒される可能性がある。ＡＲＣ１６は下層の基板からの塩基性汚染物質がフォトレジスト（例えば、ＰＰＬＫ材料）内に拡散して化学増幅型フォトレジスト（例えば、ＰＰＬＫ材料）を被毒することを防止する障壁層として機能する必要がある。
特性（ｉｖ）ＡＲＣ１６はフォトレジスト（例えば、ＰＰＬＫ材料）とＡＲＣ層の間の垂直壁の輪郭及び十分なエッチング選択性をもたらす。ＡＲＣ１６は、特定のリソグラフィ波長のもとで、下層の基板からの反射に対する、８％未満、好ましくは５％未満、より好ましくは２％未満の十分な反射率制御をもたらし、且つ垂直な側面ウェハ輪郭を生成する必要がある。ＡＲＣ１６はまた、フーチング（footing）がなく残留物がないパターンを形成する必要がある。さらに、フォトレジスト（例えば、ＰＰＬＫ材料）の付着力は、パターン化及び次のＵＶ硬化の間、パターン崩壊を防止するのに十分でなければならない。ＡＲＣ１６はまた、次のＡＲＣ／キャップの開口プロセス中、ＡＲＣ／キャップ積層体の開口がフォトレジスト（例えば、ＰＰＬＫ材料）の相当な部分を腐食してそのパターン・プロファイルを著しく劣化させないようにするために、エッチング選択性を十分に高くするように設計する必要がある。エッチング選択性（フォトレジスト（例えば、ＰＰＬＫ材料）に対するＡＲＣ／キャップのエッチング速度の比）は１より大きく、好ましくは３より大きく、より好ましくは５より大きくする。
特性（ｖ）ＡＲＣ１６はチップ内の恒久的誘電体層として機能する。ＡＲＣ１６はフォトレジスト（例えば、ＰＰＬＫ材料）のパターン化及び硬化の後に残る。これはチップ内の恒久的誘電体層として機能する。従って、ＡＲＣ１６（硬化後）は、電気的性質（好ましくは５未満のｋ、より好ましくは３．６未満のｋの低誘電率、２ＭＶ／ｃｍを超える、好ましくは４ＭＶ／ｃｍを超える、より好ましくは６ＭＶ／ｃｍを超える絶縁破壊電界、１０−５Ａ／ｃｍ２未満、好ましくは１０−７Ａ／ｃｍ２未満、より好ましくは１０−９Ａ／ｃｍ２未満の漏れ電流）、及び機械的性質（付着エネルギーが統合膜積層体の最も弱い層の凝集エネルギーに等しいか又はそれ以上）を含むチップ上誘電絶縁体の要件を満たす必要がある。そしてＡＲＣ１６は電気的及び機械的信頼性テストに合格する必要がある。
ＡＲＣ１６の厚さは、それを形成するのに用いる技術及び層を構成する材料に応じて変えることができる。典型的には、ＡＲＣ１６は１ｎｍ乃至２００ｎｍの厚さを有し、１０ｎｍ乃至１４０ｎｍの厚さがより典型的である。ＡＲＣ１６は無機物又は有機と無機の複合物とすることができる。ＡＲＣ１６は単一層又は多層とすることができる。これはまた、垂直方向に傾斜組成を有する傾斜型ＡＲＣとすることができる。
酸窒化シリコン（ＳｉＯＮ）、炭化シリコン（ＳｉＣ）、酸炭化シリコン（ＳｉＯＣ）、ＳｉＣＯＨ、シロキサン、シラン、カルボシラン、オキシカルボシラン、及びシルセスキオキサンなどのポリマー又はコポリマーの無機反射防止コーティングをＡＲＣ１６として用いることができ、例えば、プラズマ強化化学気相堆積、スピンオン技法、噴霧コーティング、浸漬コーティングなどによって堆積させることができる。ＡＲＣ１６は単一層又は多層とすることができる。ＡＲＣ１６が多層ＡＲＣである場合、各層の堆積には同じ堆積法、又は堆積法の組合せを用いることができる。ＡＲＣ１６の化学組成は、一様とするか、又は垂直方向に沿って傾斜させることができる。ＡＲＣ１６を特に液層から塗布した後は、通常、溶媒などの不要な成分を除去するのに堆積後ベーキング・ステップが必要である。ＡＲＣ１６の堆積後ベーキング・ステップは、必ずしも常にではないが、典型的には８０℃乃至３００℃の温度で実行し、１２０℃乃至２００℃のベーキング温度がより典型的である。
幾つかの実施形態において、堆積させた状態のＡＲＣ１６に堆積後処理を施してＡＲＣ１６の層全体又はその表面の性質を向上させることができる。この堆積後処理は、熱処理、電磁波（紫外光など）照射、粒子ビーム（電子ビーム又はイオンビームなど）、プラズマ処理、気相又は液相による化学処理（表面修飾剤の単層の付加など）又はそれらの組合せから選択することができる。この堆積後処理は、全面的又はパターン様式とすることができる。堆積後処理の目的は、ＡＲＣ１６及び／又は膜積層体の化学的、物理的、電気的及び／又は機械的性質、例えば付着強度、を強化することである。化学的性質には、表面官能基の性質及び／又は位置、並びに親水性が含まれる。物理的性質には、密度、吸湿、及び熱伝導率が含まれる。機械的性質には、弾性率、硬度、粘着強度、強靱性、亀裂耐性、及び隣接層に対する付着強度が含まれる。電気的性質には誘電率、絶縁破壊電界、及び漏れ電流が含まれる。
随意の誘電体キャップの後処理に対する前述の条件をＡＲＣ１６の後処理に対して用いることができる。
一実施形態において用いるＡＲＣ１６は、Ｍ、Ｃ（炭素）及びＨ（水素）の元素を含む無機組成物とし、ここでＭはＳｉ、Ｇｅ、Ｂ、Ｓｎ、Ｆｅ、Ｔａ、Ｔｉ、Ｎｉ、Ｈｆ及びＬａの元素のうちの少なくとも１つから選択される。そのようなＡＲＣは、例えば、その全体の内容が引用により本明細書に組み入れられる特許文献８に記載されている。この無機ＡＲＣは、随意にＯ、Ｎ、Ｓ、Ｆの元素又はそれらの混合物を含むことができる。幾つかの実施形態において、ＭはＳｉであることが好ましい。幾つかの実施形態において、ＡＲＣ組成物はまた、気相堆積させた、Ｍ：Ｃ：Ｈ：随意のＸ、材料として言及することができ、ここで、Ｍは上で定めた通りであり、Ｃ及びＨは、それぞれ炭素及び水素元素であり、ＸはＯ、Ｎ、Ｓ及びＦのうちの少なくとも１つの元素である。
一実施形態においてＡＲＣ１６は、気相又は液相堆積（例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、ＡＬＤ及びスピンオン・コーティング）法により、上記の元素を含む適切な前駆物質又は前駆物質の組合せを用いて作成することができる。
好ましい実施形態においてＡＲＣ１６はＳｉ：Ｃ：Ｈ：Ｘ膜である。これらのＳｉ含有膜は、少なくとも１つのＳｉ含有前駆物質から堆積させる。より具体的には、Ｓｉ：Ｃ：Ｈ：Ｘ膜は、少なくとも１つのＳｉ含有前駆物質から、窒素及び／又は酸素及び／又はフッ素及び／又はイオウ含有前駆物質を加えて、又は加えずに、堆積させる。用いるＳｉ含有前駆物質は、分子式ＳｉＲ４を有するシラン（ＳｉＨ４）誘導体、シクロカルボシランを含む環状Ｓｉ含有化合物、から選択される分子を含む任意のＳｉ含有化合物を含むことができ、ここでＲ置換基は同じものであってもなくてもよく、Ｈ、アルキル、フェニル、ビニル、アリル、アルケニル又はアルキニル基から選択され、直鎖、分岐、環状、多環式とすることができ、窒素含有置換基で官能化することができ、環状Ｓｉ含有化合物はシクロシラン及びシクロカルボシランを含む任意の環状Ｓｉ含有化合物とすることができる。
好ましいＳｉ前駆物質には、それらに限定されないが、シラン、メチルシラン、ジメチルシラン、トリメチルシラン、テトラメチルシラン、エチルシラン、ジエチルシラン、トリエチルシラン、テトラエチルシラン、エチルメチルシラン、トリエチルメチルシラン、エチルジメチルシラン、エチルトリメチルシラン、ジエチルジメチルシラン、１,１,３,３−テトラヒドリド−１，３−ジシラシクロブタン、１，３−ジシラシクロブタン、１,３−ジメチル−１，３−ジヒドリド−１,３−ジシリルシクロブタン、１,１,３,３−テトラメチル−１，３−ジシラシクロブタン、１,１,３,３,５,５−ヘキサヒドリド−１，３,５−トリシラン、１,１,３,３,５,５−ヘキサメチル−１，３,５−トリシラン、１,１,１,４,４,４−ヘキサヒドリド−１，４−ジシラブタン、及び１，４−ビス−トリヒドロシリルベンゼンが含まれる。また対応するメタ置換異性体、例えば、ジメチル−１−プロピル−３−シラブタン、２−シラプロパン、１，３−ジシラシクロブタン、１，３−ジシラプロパン、１，５−ジシラペンタン、又は１，４−ビス−トリヒドロシリルベンゼンを用いることもできる。
単一の前駆物質、例えばシランアミンＳｉ（Ｎｅｔ）４をシリコン、炭素及び窒素源として用いることができる。別の好ましい方法は、Ｓｉ含有源、例えば、シラン、ジシラン、又はテトラメチルシラン若しくはトリメチルシランのようなアルキルシランなどと、窒素含有源、例えば、アンモニア、アミン、ニトリル、アミノ、アジド、アゾ、ヒドリゾ（hydrizos）などとの前駆物質混合物を用いる。ｎを１に等しいか又はそれ以上とする−［ＣＨ２］ｎ−の直鎖、分岐、環状又は多環式の炭化水素骨格を含み、アルケン（−Ｃ＝Ｃ−）、アルキン（−Ｃ≡Ｃ−）、アミン（−Ｃ−Ｎ−）、ニトリル（−Ｃ≡Ｎ）、アミノ（−ＮＨ２）、アジド（−Ｎ＝Ｎ＝Ｎ−）及びアゾ（−Ｎ＝Ｎ−）から選択される官能基で置換することができる付加的な炭素源及び／又は炭素及び窒素含有源もまた必要になる可能性がある。炭化水素骨格は直鎖、分岐又は環状とすることができ、直鎖、分岐及び環状炭化水素部分の混合を含むことができる。これらの有機基は周知のものであり、当技術分野で周知の標準的な定義を有する。これらの有機基は何れかの有機化合物中に存在し得る。
幾つかの実施形態において、本方法は、基板チャック面積が８５ｃｍ２乃至７５０ｃｍ２であり、基板と頂部電極の間の間隔が１ｃｍ乃至１２ｃｍである平行平板型反応器を準備するステップをさらに含むことができる。高周波数ＲＦ電力を、０．４５ＭＨｚ乃至２００ＭＨｚの周波数において電極の１つに印加する。随意に、第１のＲＦ電力よりも低周波数の付加的なＲＦ電力を電極の１つに印加することができる。シリコン、炭素及び窒素源を与える単一源前駆物質又は前駆物質の混合物を反応器内に導入する。
堆積ステップに用いる条件は、ＡＲＣ１６の所望の最終的性質に応じて変えることができる。大まかに言えば、Ｓｉ：Ｃ：Ｈ：Ｘの元素を含むＡＲＣ１６を設けるのに用いる条件は、基板温度を１００℃乃至７００℃の範囲内に設定し、高周波数ＲＦ電力密度を０．１Ｗ／ｃｍ２乃至２．０Ｗ／ｃｍ２の範囲内に設定し、気体の流量を５ｓｃｃｍ乃至１００００ｓｃｃｍの範囲内に設定し、不活性キャリア気体、例えばヘリウム（又は／及びアルゴン）の流量を１０ｓｃｃｍ乃至１００００ｓｃｃｍの範囲内に設定し、反応器の圧力を１トル乃至１０トルの範囲内に設定し、高周波数ＲＦ電力を１０Ｗ乃至１０００Ｗの範囲内に設定することを含む。随意に低周波数電力を、１０Ｗ乃至６００Ｗの範囲内でプラズマに加えることができる。基板チャックの導電性面積をＸ倍だけ変えると、基板チャックに加わるＲＦ電力もＸ倍だけ変化する。シラン、炭素及び／又は窒素の気体前駆物質の気体流は、１０ｓｃｃｍ乃至１０００ｓｃｃｍの範囲内の流量で反応器内に流れ込む。上記の例では気体の前駆物質を用いるが、液体の前駆物質を堆積のために用いることもできる。
そのようなＡＲＣ材料内のＭの原子％の範囲は以下の通りである。好ましくは０．１原子％乃至９５原子％、より好ましくは０．５原子％乃至９５原子％、最も好ましくは１原子％乃至６０原子％、さらに最も非常に好ましくは５原子％乃至５０原子％である。ＡＲＣ１６内のＣの原子％の範囲は以下の通りである。好ましくは０．１原子％乃至９５原子％、より好ましくは０．５原子％乃至９５原子％、最も好ましくは１原子％乃至６０原子％、さらに最も非常に好ましくは５原子％乃至５０原子％である。ＡＲＣ１６内のＨの原子％の範囲は以下の通りである。好ましくは０．１原子％乃至５０原子％、より好ましくは０．５原子％乃至５０原子％、最も好ましくは１原子％乃至４０原子％、さらに最も非常に好ましくは５原子％乃至３０原子％である。ＡＲＣ１６内のＸの原子％の範囲は以下の通りである。好ましくは０原子％乃至７０原子％、より好ましくは０．５原子％乃至７０原子％、最も好ましくは１原子％乃至４０原子％、さらに最も非常に好ましくは５原子％乃至３０原子％である。
Ｍ、Ｃ、及びＨの元素を含むＡＲＣ１６は調節可能な屈折率及び吸光係数を有し、これらは随意に膜厚に沿って傾斜を付けて、基板及びＡＲＣ１６上に直接形成されるフォトレジスト（例えば、ＰＰＬＫ材料）の光学的性質に適合させることができる。このように、ＡＲＣ１６の光学的性質及びリソグラフィ的特徴は、通常の単一層ＡＲＣにとって得られるものよりも優れている。ＡＲＣの光学定数は、本明細書では屈折率ｎ及び吸光係数ｋとして定める。
Ｍ、Ｃ、及びＨの元素を含むＡＲＣ１６はまた、平行平板型ＰＥＣＶＤ反応器内で基板を接地電極上に配置して堆積させることができる。幾つかの実施形態においてＡＲＣ１６は、４００℃までの基板温度において、高密度プラズマ型反応器内で適切に選択した条件下で堆積させることができる。バイアス電圧、気体混合物、気体流、圧力及び堆積温度などのプロセス・パラメータを変えることにより、膜の光学的性質を変えることができることに留意されたい。さらに、出発前駆物質の組成、及び酸素、窒素、フッ素、イオウを含有する前駆物質の導入もまたこれらの膜の調節可能性を可能にする。
別の実施形態において用いるＡＲＣ１６は、例えば、スピンオン・コーティング、噴霧コーティング、浸漬コーティング、ブラシ・コーティング、蒸発又は化学溶液堆積を含む、液相堆積プロセスにより形成する。この液相堆積により形成したＡＲＣは、化学式Ｍ−ＲＡを含む少なくとも１つのモノマー単位を有するポリマーを含み、ここでＭはＳｉ、Ｇｅ、Ｂ、Ｓｎ、Ｆｅ、Ｔａ、Ｔｉ、Ｎｉ、Ｈｆ及びＬａの元素のうちの少なくとも１つであり、ＲＡは発色団である。そのようなＡＲＣは、引用によりその全内容が本明細書に組み入れられる特許文献９に記載されている。幾つかの実施形態において、モノマー単位内のＭはまた、Ｃ及びＨの元素を含む有機配位子、架橋成分、別の発色団又はそれらの組合せに結合することができる。有機配位子は、Ｏ、Ｎ、Ｓ及びＦの元素の１つをさらに含むことができる。有機配位子をＭに結合する場合、Ｃ、Ｏ、Ｎ、Ｓ又はＦを通してＭに結合する。
他の実施形態において、液相堆積により形成されたＡＲＣ１６はまた、化学式Ｍ−ＲＡで表される少なくとも１つのモノマー単位に加えて、少なくとも１つの第２のモノマー単位を含むことができる。存在する場合、少なくとも１つの第２のモノマー単位は化学式Ｍ’−ＲＢを有し、ここでＭ’はＳｉ、Ｇｅ、Ｂ、Ｓｎ、Ｆｅ、Ｔａ、Ｔｉ、Ｎｉ、Ｈｆ及びＬａの元素のうちの少なくとも１つであり、ＲＢは架橋剤である。ＭとＭ’は同じ又は異なる元素とすることができる。これら２つの化学式において、モノマー単位内のＭとＭ’はまた、Ｃ及びＨの原子を含む有機配位子、架橋成分、発色団又はそれらの組合せに結合することができる。有機配位子は、Ｏ、Ｎ、Ｓ及びＦの元素のうちの１つをさらに含むことができる。有機配位子をＭ及びＭ’に結合する場合、Ｃ、Ｏ、Ｎ、Ｓ又はＦを通してＭ又はＭ’に結合する。
Ｍ−ＲＡ、又はＭ−ＲＡ及びＭ’−ＲＢを含む液体ＡＲＣ組成物はまた、別の架橋剤、酸発生剤又は溶媒を含む少なくとも１つの付加的な成分を含むことができる。液相堆積法を用いる場合、ＡＲＣ１６は、Ｍ、Ｃ及びＨの元素を含む無機前駆物質を含む液体組成物の液相堆積によって形成され、ここでＭはＳｉ、Ｇｅ、Ｂ、Ｓｎ、Ｆｅ、Ｔａ、Ｔｉ、Ｎｉ、Ｈｆ及びＬａの元素のうちの少なくとも１つである。ＡＲＣを形成するのに用いる無機前駆物質は、随意にＯ、Ｎ、Ｓ及びＦの元素又はそれらの組合せを含むことができる。幾つかの実施形態においてＭはＳｉであることが好ましい。液体組成物はまた、無機前駆物質に加えて、発色団、架橋剤、酸発生剤及び溶媒を含む。
液相堆積の実施形態において用いる無機ＡＲＣ１６組成物の一実施形態はＭ−ＲＡ及びＭ’−ＲＢ単位を含み、ここでＭ及びＭ’はＳｉ、Ｇｅ、Ｂ、Ｓｎ、Ｆｅ、Ｔａ、Ｔｉ、Ｎｉ、Ｈｆ及びＬａの元素のうちの少なくとも１つとするか、又はＩＩＩＢ族からＶＩＢ族まで、ＩＩＩＡ族、及びＩＶＡ族から選択される。ＡＲＣを形成するのに用いる無機前駆物質は随意にＯ、Ｎ、Ｓ及びＦの元素又はそれらの混合物を含むことができる。ＡＲＣ組成物の一実施形態は、多くの異なる金属酸化物型の何れかとすることができるＭＯｙ単位を含む。特定の金属のそのような金属酸化物型の例示的なリストは以下の通りである。ＭをＳｃ、Ｙ、ランタニド、ＩＩＩＡ族元素、Ｂ、Ａｌ、Ｇａ又はＩｎとするＭＯ３、ＭをＩＶＢ族元素、Ｔｉ，Ｚｒ、Ｈｆ、ＩＶＡ族元素、Ｓｎ又はＧｅとするＭＯ４、並びに、ＭをＶＢ族元素、Ｖ、Ｎｂ、Ｔａ、又はＰとするＭＯ５である。さらに、ＶＢ族金属が安定に形成することが知られているＬを配位子とする金属オキソ型ＬＭＯ３、リストに挙げた多くの金属が形成する安定なアセトアセト金属錯体ＬＭＯ、リストに挙げた多くの金属が形成する安定なシクロペンタジエニル金属錯体ＬＭＯ、Ｌをアルコキシ配位子とし、ＭをＳｃ、Ｙ、又はランタニド、ＩＶＢ族元素、及びＶＢ族元素とするＬＭＯ、又は、Ｌをアルキル又はフェニル配位子とし、ＭをＩＩＩＡ族又はＩＶＡ族元素とするＬＭＯがある。
液相堆積ＡＲＣ中に使用できる発色団、架橋剤及び酸発生剤は、本発明の以下の好ましい実施形態に関連して詳細に定める。好ましい実施形態において、液相堆積により形成されたＡＲＣ１６は、シロキサン、シラン、カルボシラン、オキシカルボシラン、シルセスキオキサン、アルキルトリアルコキシシラン、テトラアルコキシシラン、又はシリコン含有ペンダント発色団部分のうちから選択された単位を有するシリコン含有ポリマーの存在によって特徴付けられる。これらの単位を含むポリマーは、これらの単位をポリマー骨格内及び／又はペンダント基内に含むポリマーとすることができる。ポリマーは好ましい単位を骨格内に含むことが好ましい。このポリマーは、ポリマー、コポリマー、ポリマー及び／又はコポリマーの任意の組合せの少なくとも２つを含む混合物、であることが好ましく、ここでポリマーは１つのモノマーを含み、コポリマーは少なくとも２つのモノマーを含み、ここでポリマーのモノマー及びコポリマーのモノマーは、シロキサン、シラン、カルボシラン、オキシカルボシラン、シルセスキオキサン、アルキルトリアルコキシシラン、テトラアルコキシシラン、不飽和アルキル置換シルセスキオキサン、不飽和アルキル置換シロキサン、不飽和アルキル置換シラン、不飽和アルキル置換カルボシラン、不飽和アルキル置換オキシカルボシラン、カルボシラン置換シルセスキオキサン、カルボシラン置換シロキサン、カルボシラン置換シラン、カルボシラン置換カルボシラン、カルボシラン置換オキシカルボシラン、オキシカルボシラン置換シルセスキオキサン、オキシカルボシラン置換シロキサン、オキシカルボシラン置換シラン、オキシカルボシラン置換カルボシラン、及びオキシカルボシラン置換オキシカルボシランから選択される。
このポリマーは可溶で溶液を形成し、通常のスピン・コーティングによりＡＲＣを形成するのを助長する膜形成特性を有する必要がある。以下で論じる発色団部分に加えて、シリコン含有ポリマーはまた、架橋成分との反応のための、ポリマーに沿って分布する複数の反応部位を含むことが好ましい。
適切なポリマーの例には、シルセスキオキサン（はしご型、かご型、又はネットワーク型）構造を有するポリマーが含まれる。このポリマーは以下の構造（Ｉ）及び（ＩＩ）を有するモノマーを含むことが好ましい。
Figure 0005739196
式中、ＲＣは発色団を含み、ＲＤは架橋成分との反応のための反応部位を含む。
代替的に、モノマー（Ｉ）及び（ＩＩ）を含む一般的な直鎖有機シロキサンポリマーを用いることもできる。幾つかの場合、ポリマーはモノマー（Ｉ）及び（ＩＩ）の、直鎖構造を含む種々の組合せを含み、その結果、ＲＣ含有モノマーの平均構造は以下の構造（ＩＩＩ）で表し、ＲＤ含有モノマーの平均構造は以下の構造（ＩＶ）で表すことができる。
Figure 0005739196
式中、ｘは１乃至１．５である。理論的には、ｘは１．５より大きくすることができるが、そのような組成物は一般に、スピン・コーティング・プロセスに適した特性を有しない（例えば、望ましくないゲル又は析出相を形成する）。
一般にはシルセスキオキサンポリマーが好ましい。通常の有機シロキサンポリマーを用いる場合（例えば、直鎖構造（Ｉ）及び（ＩＩＩ）のモノマー）には、架橋の程度を、シルセスキオキサンをベースとする配合物に比べて高めることが好ましい。
発色団含有基ＲＣ（又は上記の一般的記述におけるＲＡ）は、（ｉ）シリコン含有ポリマー（又は上で定めた一般的モノマーのＭ部分）上に接合でき、（ｉｉ）画像形成波長において適切な放射吸収特性を有し、そして（ｉｉｉ）その層又はあらゆる上の層の性能に悪影響を及ぼさない、任意の適切な発色団を含むことができる。
好ましい発色団部分には、ベンゼン及びその誘導体、クリセン、ピレン、フルオラントレン、アントロン、ベンゾフェノン、チオキサントン、及びアントラセンが含まれる。アントラセン誘導体、例えば、引用によりその開示が本明細書に組み入れられる特許文献１０に記載されているものを使用することもできる。一実施形態において、フェノール、ヒドロキシスチレン、及び９−アントラセンメタノールが好ましい発色団である。発色団部分は、フェノールチアジンにおけるような場合により不活性化されたアミノ窒素以外の窒素を含まないことが好ましい。
発色団部分は、酸触媒によるＯアルキル化又はＣ−アルキル化、例えばフリーデル・クラフツ・アルキル化によって化学的に結合することができる。発色団部分はまた、母体ポリマー上のＳｉＨ結合のヒドロシリル化によって化学的に結合することができる。代替的に、発色団部分はエステル化機構によって結合することができる。フリーデル・クラフツ触媒のための好ましい酸はＨＣｌである。
１５乃至４０％の官能基が発色団部分を含むことが好ましい。幾つかの場合、シリコン含有ポリマーの形成前に、発色団をモノマーに結合することが可能である。発色団を結合する部位は、ヒドロキシルベンジル又はヒドロキシメチルベンル基のような芳香族基であることが好ましい。代替的に、発色団は、シクロヘサノール又は他のアルコールのような他の部分との反応によって結合することができる。発色団を結合する反応は、アルコールＯＨ基のエステル化であることが好ましい。
ＲＤ（又は上記の一般的記述におけるＲＢ）は、架橋成分との反応のための反応部位を含む。ＲＤに含まれる好ましい反応部分はアルコールであり、より好ましくは芳香族アルコール（例えば、ヒドロキシベンジル、フェノール、ヒドロキシメチルベンジルなど）又は脂環式アルコール（例えば、シクロヘキサノイル）である。代替的に、フッ化炭化水素アルコール、脂肪族アルコールなどの非環状アルコール、アミノ基、ビニルエーテル、及びエポキシドを用いることもできる。
液相堆積ＡＲＣ１６のシリコン含有ポリマー（発色団の結合前）はポリ（４−ヒドロキシベンジルシルセスキオキサン）であることが好ましい。他のシルセスキオキサンポリマーの例には、ポリ（p−ヒドロキシフェニルエチルシルセスキオキサン）、ポリ（p−ヒドロキシフェニルエチルシルセスキオキサン−コ−p−ヒドキシ−α−メチルベンジルシルセスキオキサン）、ポリ（p−ヒドロキシフェニルエチルシルセスキオキサン−コ−メトキシベンジルシルセスキオキサン）、ポリ（p−ヒドロキシフェニルエチルシルセスキオキサン−コ−t−ブチルシルセスキオキサン）、ポリ（p−ヒドロキシフェニルエチルシルセスキオキサン−コ−シクロヘキシルシルセスキオキサン）、ポリ（p−ヒドロキシフェニルエチルシルセスキオキサン−コ−フェニルシルセスキオキサン）、ポリ（p−ヒドロキシフェニルエチルシルセスキオキサン−コ−ビシクロヘプチルシルセスキオキサン）、ポリ（p−ヒドロキシ−α−メチルベンジルシルセスキオキサン）、ポリ（p−ヒドロキシ−α−メチルベンジルシルセスキオキサン−コ−p−ヒドロキシベンジルシルセスキオキサン）、ポリ（p−ヒドロキシ−α−メチルベンジルシルセスキオキサン−コ−メトキシベンジルシルセスキオキサン）、ポリ（p−ヒドロキシ−α−メチルベンジルシルセスキオキサン−コ−t−ブチルシルセスキオキサン）、ポリ（p−ヒドロキシ−α−メチルベンジルシルセスキオキサン−コ−シクロヘキシルシルセスキオキサン）、ポリ（p−ヒドロキシ−α−メチルベンジルシルセスキオキサン−コ−フェニルシルセスキオキサン）、ポリ（p−ヒドロキシ−α−メチルベンジルシルセスキオキサン−コ−ビシクロヘプチルシルセスキオキサン）、ポリ（p−ヒドロキシベンジルシルセスキオキサン−コ−p−ヒドロキシフェニルエチルシルセスキオキサン）、及びポリ（p−ヒドロキシ−α−メチルベンジルシルセスキオキサン−コ−α−メチルベンジルシルセスキオキサン）が含まれる。
液相堆積ＡＲＣ１６に使用できるＳｉ含有ポリマーは、架橋成分との反応の前に、好ましは少なくとも１０００の平均分子量、より好ましくは１０００乃至１００００の平均分子量を有する。
液相堆積ＡＲＣ１６の架橋成分は、発生した酸及び／又は加熱により触媒される仕方でＳｉＯ含有ポリマーと反応できることが好ましい。この架橋成分は、事実上無機物でも有機物でもよい。これは小さな化合物（ポリマー又はコポリマーと比べて）又は、ポリマー、コポロマー、又は、ポリマー及び／又はコポリマーの任意の組合せの少なくとも２つを含む混合物、とすることができ、ここでポリマーは１つのモノマーを含み、コポリマーは少なくとも２つのモノマーを含む。一般に、液相堆積させる反射防止コーティング組成物中に用いる架橋成分は、ネガティブ型フォトレジスト技術において既知の、組成物の他の選択された成分と別に適合する任意の適切な架橋剤とすることができる。架橋剤は、発生した酸の存在下で、ポリマー成分を架橋するように作用することが好ましい。好ましい架橋剤は、アメリカンシアナミド社（American Cyanamid Company）からＰＯＷＤＥＲＬＩＮＫの商標の下で市販されているテトラメトキシメチルグリコルリル、メチルプロピルテトラメトキシメチルグリコルリル、及びメチルフェニルテトラメトキシメチルグリコルリルのようなグリコリル化合物である。他の可能な架橋剤には、２,６−ビス（ヒドロキシメチル）−p−クレゾール、以下の構造を有する化合物、及び、例えば、特許文献１１に記載のそれらの類似物及び誘導体、
Figure 0005739196
並びに、エステル化したアミノ樹脂、例えば、メチル化又はブチル化メラミン樹脂（それぞれ、Ｎ−メトキシメチル−メラミン又はＮ−ブトキシメチル−メラミン）又は、例えば、特許文献１２に見出すことができるメチル化／ブチル化グリコリルが含まれる。ビスエポキシ又はビスフェノール（例えば、ビスフェノールＡ）のような他の架橋剤を用いることもできる。架橋剤の組合せを用いることができる。架橋成分はＳｉ含有ポリマー骨格に化学的に結合することができる。
別の実施形態において、架橋成分は、シロキサン、シラン、カルボシラン、オキシカルボシラン、シルセスキオキサン、アルキルトリアルコキシシラン、及びテトラアルコキシシランのうちから選択された少なくとも１つの単位を有するシリコン含有ポリマーである。このポリマーは、ポリマー、コポリマー、ポリマー及び／又はコポリマーの任意の組合せの少なくとも２つを含む混合物、であることが好ましく、ここでポリマーは１つのモノマーを含み、コポリマーは少なくとも２つのモノマーを含み、ここでポリマーのモノマー及びコポリマーのモノマーは、シロキサン、シラン、カルボシラン、オキシカルボシラン、シルセスキオキサン、アルキルトリアルコキシシラン、テトラアルコキシシラン、不飽和アルキル置換シルセスキオキサン、不飽和アルキル置換シロキサン、不飽和アルキル置換シラン、不飽和アルキル置換カルボシラン、不飽和アルキル置換オキシカルボシラン、カルボシラン置換シルセスキオキサン、カルボシラン置換シロキサン、カルボシラン置換シラン、カルボシラン置換カルボシラン、カルボシラン置換オキシカルボシラン、オキシカルボシラン置換シルセスキオキサン、オキシカルボシラン置換シロキサン、オキシカルボシラン置換シラン、オキシカルボシラン置換カルボシラン、及びオキシカルボシラン置換オキシカルボシランのうちから選択される。
液相堆積ＡＲＣ組成物中に用いる酸発生剤は、熱処理により酸を遊離する酸発生剤化合物であることが好ましい。種々の既知の熱酸発生剤、例えば、２,４,４,６−テトラブロモシクロヘキサジエノン、ベンゾイントシレート、２−ニトロベンジルトシレート及び有機スルホン酸の他のアルキルエステル、ブロック型アルキルリン酸、ブロック型ペルフルオロスルホン酸、アルキルリン酸／アミン錯体、ペルフルオロアルキル酸クアト（quats）を適切に用いることができ、ここでブロックは共有結合、アミン及び４級アンモニウムによるものとすることができる。活性化によりスルホン酸を生成する化合物は概ね適切である。他の適切な熱的に活性化される酸発生剤は、引用によりそれらの開示が本明細書に組み入れられる特許文献１３及び１４に記載されている。所望であれば、放射感受性酸発生剤を熱的に活性化される酸発生剤の代わりに、又は熱的に活性化される酸発生剤と組み合せて用いることができる。適切な放射感受性酸発生剤の例は、特許文献１３及び１４に記載されている。レジスト技術において既知の他の放射感受性酸発生剤もまた、反射防止組成物の他の成分と適合する限り用いることができる。放射感受性酸発生剤を用いる場合は、適切な放射を照射して架橋反応を触媒する酸を発生させることにより、組成物の硬化（架橋）温度を低くすることができる。放射感受性酸発生剤を用いる場合でも、組成物を熱処理して架橋プロセスを加速させることが好ましい（例えば、生産ラインにおけるウェハに対して）。
液相堆積プロセスにおいて用いる反射防止コーティング組成物は、当業者には周知の適切な溶媒中に（ｉ）１０ｗｔ％乃至９８ｗｔ％、より好ましくは７０ｗｔ％乃至８０ｗｔ％のＭを含むポリマー、（ｉｉ）１ｗｔ％乃至８０ｗｔ％、より好ましくは３ｗｔ％乃至２５ｗｔ％、最も好ましくは５ｗｔ％乃至２５ｗｔ％の架橋成分、そして（ｉｉｉ）１ｗｔ％乃至２０ｗｔ％、より好ましくは１ｗｔ％乃至１５ｗｔ％の酸発生剤、を含む（固形分に基づいて）ことが好ましい。
ＡＲＣ１６を液相堆積させた後、必ずしも常にではないが、通常は堆積後ベーキング・ステップを用いて溶媒などの不要な成分を除去して架橋を達成する。実施するとき、ベーキング・ステップは６０℃乃至４００℃の温度で行い、８０℃乃至３００℃のベーキング温度がより好ましい。ベーキング・ステップの継続時間は変化し、本発明の実施には重要ではない。ベークし、以前に液相堆積させたＡＲＣ１６には、さらに硬化後処理を施す。この硬化後処理には、上で随意の誘電体キャップに対して用いた後処理１つを含めることができる。従って、随意の誘電体キャップに対して上で用いた後処理及び条件は、引用によりここに組み入れられる。
さらに、液相堆積に用いる出発の前駆物質の組成、並びに、酸素、窒素、フッ素含有前駆物質の導入により、これら膜の調節可能性が可能になる。上記のいずれの実施形態においても、ＡＲＣの光学定数は、ここでは屈折率ｎ及び吸光係数ｋとして定められる。一般にＡＲＣ１６は、ＡＲＣの最適光学パラメータ（ｎ及びｋの値）及び最適厚を見出すように設計することができる。ＡＲＣ１６の好ましい光学定数は、２４８、１９３、１５７及び１２６ｎｍ並びに極端紫外（１３．４ｎｍ）放射の波長において、ｎ＝１．４からｎ＝２．６まで及びｋ＝０．０１からｋ＝０．７８までの範囲にある。
上記に加えて、何れの実施形態においてもＡＲＣ１６はフォトレジスト（例えば、ＰＰＬＫ材料）と反応せず、残留物、フーチング（footing）又はアンダーカッティング（undercutting）を生じない。さらに、ＡＲＣ１６は硬化及びパターン化ＰＰＬＫ材料に対する優れたエッチ選択性を有する。硬化及びパターン化ＰＰＬＫ材料に対するＡＲＣ１６の１．５−４から１までのエッチ選択性を得ることができる。さらに、上記のＡＲＣ１６（気相又は液相堆積させた）を用いることにより、パターン化ＰＰＬＫ材料の硬化後にパターン及び構造の完全性が維持される。これは、ＡＴＣ層１６が最終的な相互接続積層体の恒久的部分として保持されるので重要である。
本発明の幾つかの実施形態において、随意の誘電体層とＡＲＣ１６を組み合せて、誘電体キャップ層とＡＲＣの両方の性質を含む段階的キャップにすることができる。このような段階的キャップは、少なくとも誘電体キャップの元素を含む下部領域とＡＲＣの元素を含む上部領域とを含む。段階的キャップは、誘電体キャップ及び／又はＡＲＣを形成するのに上述した何れかの方法を用いて形成することができる。
図１に示す初期相互接続構造体１１は、処理済みポジティブ型ＰＰＬＫ材料１８、及び処理済みポジティブ型ＰＰＬＫ材料１８の内部の複数の金属線２０を含む。ＰＰＬＫ材料は、例えば、スピンオン・コーティング、浸漬コーティング、ブラシ・コーティング、化学溶液堆積、及びインクジェット・ディスペンシングを含む堆積プロセスを用いて形成する。ＰＰＬＫ材料を塗布した後、必ずしも常にではないが、通常は堆積後ベークを行って溶媒などの不要な成分を除去する。実施するとき、ベーキング・ステップは４０℃乃至２００℃の温度で行うことができ、６０℃乃至１４０℃のベーキング温度がより好ましい。ベーキング・ステップの継続時間は１０秒から６００まで変動し、本発明では重要ではない。塗布されたＰＰＬＫ材料の厚さは、チップの要件及びそれを形成するのに用いる技術並びに塗布されたＰＰＬＫ材料を構成する材料に応じて変えることができる。典型的には、塗布されたＰＰＬＫ材料は１ｎｍ乃至５００００ｎｍの厚さを有し、２０ｎｍ乃至５０００ｎｍの厚さがより典型的である。
ＰＰＬＫ材料を塗布した後、ＰＰＬＫ材料を処理して少なくとも１つの、典型的には複数の金属線２０（例えば、導電性充填開口）を含むようにする。金属線２０は典型的には拡散障壁１９によってＰＰＬＫ材料から分離される。金属線２０は、通常のリソグラフィ（パターン様式露光ステップを含む）によりＰＰＬＫ材料の内部に形成される。随意の露光後ベーキングが、光化学反応を生じさせるために必要となり得る。ベーキング・ステップを実施するときは、６０℃乃至２００℃の温度で行うことができ、８０℃乃至１４０℃のベーキング温度がより好ましい。ベーキング・ステップの継続時間は変動し、本発明の実施には重要ではない。露光及び露光後ベーキングの後、潜像を適切な現像剤、普通は塩基性水溶液、例えば、０．２６Ｎのテトラメチルアンモニウアヒドロキシド（ＴＭＡＨ）溶液を用いて現像し、浮彫りＰＰＬＫパターンを形成する。
パターン様式の露光プロセスは、例えば、Ｇ線、Ｉ線（３６５ｎｍ）、深ＵＶ（２４８ｎｍ、１９３ｎｍ、１５７ｎｍ、１２６ｎｍ）、極端ＵＶ（１３．４ｎｍ）の露光光源又は電子ビームを用いて、リソグラフィ・ステッパー又はスキャナーによりマスクを通しての方法を含む、様々な方法で実施することができる。露光プロセスは、乾燥法又は浸漬法で行うことができる。パターン様式露光プロセスにはまた、例えば、光、電子ビーム、イオンビーム、及び走査プローブ・リソグラフィによる、マスクを使用しない直接書込みも含まれる。他の使用できるパターン化技術には、ナノインプリント・リソグラフィ、エンブロイジング（embroising）、ミクロ接触印刷、レプリカ成形、ミクロ転写成形、キャピラリ内のミクロ成形及び溶媒支援ミクロ成形、熱支援エンブロイジング、インクジェット印刷などが含まれる。
パターン様式の露光及び現像の後、このように形成されたＰＰＬＫ材料内の開口は、導電性材料で充填され、平坦化されて図１の初期構造体が形成される。幾つかの実施形態において拡散障壁１９は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＴａＮ、ＲｕＴａ、Ｗ、ＷＮ、又は導電性材料がそれを通して拡散するのを防ぐ障壁として機能することができる任意の他の材料を含むことができ、典型的には、ＰＰＬＫ材料内の開口を導電性材料で充填する前に形成される。拡散障壁１９は、例えば、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、物理気相堆積（ＰＶＤ）、スパッタリング、化学的溶液堆積、又はめっきなどの堆積プロセスによって形成することができる。幾つかの実施形態（図示せず）において、拡散障壁１９は層の組合せを含むことができる。拡散障壁１９の厚さは、用いる堆積プロセスの正確な手段、並びに用いる層の材料及び数に応じて変えることができる。拡散障壁１９の厚さは、典型的には４乃至４０ｎｍであり、７乃至２０ｎｍの厚さがより典型的である。
拡散障壁の形成に続いて、現像済みＰＰＬＫ材料内に形成された各開口の残りの領域を導電性材料で充填して金属ライン２０を形成する。導電性材料には、例えば、ポリＳｉ、導電性金属、少なくとも１つの導電性金属を含む合金、導電性金属シリサイド、導電性ナノチューブ又はナノワイア、グラフェン又はそれらの組合せが含まれる。一実施形態において、導電性材料はＣｕ、Ｗ又はＡｌのような導電性金属であり、Ｃｕ又はＣｕ合金（例えばＡｌＣｕ）が本発明においては非常に好ましい。導電性材料は、現像済みＰＰＬＫ材料の開口に、それらに限定されないが、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、化学的溶液堆積又はめっきを含む通常の堆積プロセスを用いて充填する。幾つかの実施形態において、電気化学めっきが、現像済みＰＰＬＫ材料内の開口を導電性材料で充填するのに用いる好ましい技術である。
次に図２を参照すると、これは初期構造体１０に第２の露光ステップを施した後の図１の初期構造体１０を示す。この照射に対する第２の露光は、異なる量のエンルギーをＰＰＬＫ材料１８に当てる減衰位相シフト・マスクのような別のマスクのセットを通しての露光であることが好ましい。この異なる量のエネルギーは異なる深さのＰＰＬＫの露光部分をもたらす。異なる露光深さを有するこれらの露光領域の適切な現像剤を用いた現像により、異なる深さを有する間隙が生成される。図２において、参照番号２２はある量のエネルギーに露光された処理済みＰＰＬＫ材料の第１の部分を示し、一方参照番号２２’は、第２の異なる量のエネルギーに露光された処理済みＰＰＬＫ材料の第２の部分を示す。処理済みＰＰＬＫ材料１８の露光された第１の部分２２は、少なくとも１対の隣接する金属線２０の間に形成され、一方、処理済みＰＰＬＫ材料１８の露光された第２の部分２２’は、少なくとも１対の第２の隣接する金属線２０の間に形成される。本出願によれば、第１の部分２２は第１の深さを有し、一方、第２の部分２２’は第１の深さとは異なる第２の深さを有する。一実施形態において、第１の深さは第２の深さより深い。さらに別の実施形態においては、第１の深さは第２の深さより浅い。
次に図３を参照すると、これは処理済みＰＰＬＫ材料１８の露光部分２２及び２２’を通常の現像剤、例えば、上記の通常の水性塩基現像剤を用いて現像した後の図２の構造体を示す。幾つかの実施形態においては、有機現像剤又は現像剤の混合物を含む他の現像剤を用いることができる。図３において、参照番号２４は、上記の現像ステップを実施した後に形成された第１の深さを有する第１の間隙を示し、一方、参照番号２４’は形成された第２の深さの第２の間隙を示す。本発明により、形成された間隙の第１の深さと第２の深さは異なる深さを有する。
次に図４を参照すると、これは処理済みＰＰＬＫ材料を処理済みの硬化した恒久的なチップ上ＰＰＬＫ材料１８’に転化させる硬化ステップを実施した後の図３の構造体を示す。処理済みの硬化ＰＰＬＫ材料１８’は、その構造体内に恒久的なチップ上低ｋ誘電体材料として留まることが観察される。硬化は、熱硬化、電子ビーム硬化、紫外（ＵＶ）硬化、イオンビーム硬化、プラズマ硬化、マイクロ波硬化又はそれらの組合せによって実施される。各々の硬化プロセスの条件は、当業者には周知のものであり、処理済みＰＰＬＫ材料１８を、構造忠実度を維持して優れた電気的及び機械的特性を有する処理済み硬化ＰＰＬＫ材料１８’に転化させる限り、いずれの条件を選択してもよい。処理済みＰＰＬＫ材料の硬化生成物は、４．３又はそれ以下の誘電率を有し、３．８未満の誘電率がより典型的である。
一実施形態において、照射硬化ステップは、熱硬化と紫外（ＵＶ）硬化の組合せにより実施され、その場合、紫外（ＵＶ）光の波長は５０ｎｍ乃至３００ｎｍとし、紫外（ＵＶ）硬化用の光源はＵＶランプ、エキシマー・レーザ又はそれらの組合せとする。エキシマー・レーザは、Ａｒ２ ＊、Ｋｒ２ ＊、Ｆ２、Ｘｅ２ ＊、ＡｒＦ、ＫｒＦ、ＸｅＢｒ、ＸｅＣｌ、ＸｅＦ、ＣａＦ２、ＫｒＣｌ、及びＣｌ２から成る群から選択された少なくとも１つのエキシマーから発生させることでき、ここでエキシマー・レーザの波長は５０ｎｍ乃至３００ｎｍの範囲にある。さらに、紫外（ＵＶ）硬化用の光はレンズ又は当業者には既知の他の光拡散デバイスを用いて増強及び／又は拡散させることができる。
別の実施形態において、硬化ステップは組合せのＵＶ／熱硬化である。この組合せのＵＶ／熱硬化は、ＵＶ／熱硬化モジュール内において、真空下又は不活性雰囲気中、例えばＮ２、Ｈｅ又はＡｒ中で実施される。典型的には、ＵＶ／熱硬化温度は１００℃乃至５００℃であり、３００℃乃至４５０℃の硬化温度がより典型的である。ＵＶ／熱硬化の継続時間は０．５分乃至３０分であり、１分乃至１０分の継続時間がより典型的である。ＵＶ硬化モジュールは、結果として得られる誘電体材料の劣化を防止するために酸素含有量を非常に少なくするように設計される。
次に図５を参照すると、これは処理済み硬化ＰＰＬＫ材料１８’の上に誘電体キャップ２６を形成した後の図４の構造体を示す。図に示すように、誘電体キャップ２６は、間隙２４及び２４’を密閉して相互接続構造体内の第１の深さの空隙２８及び第２の深さの空隙２８’を形成する。本出願によれば、空隙２８の第１の深さは空隙２８’の第２の深さとは異なる。誘電体キャップ２６は、前記の随意の誘電体キャップと同じ又は異なる材料を含む。さらに、誘電体キャップ２６は、随意の誘電体キャップに関して前述した技術のうちの１つを用いて形成することができ、誘電体キャップ２６は随意の誘電体キャップに関して述べた範囲内の厚さを有することができる。
このように、図５に示した相互接続構造体は、基板１２の上に配置された硬化した恒久的なチップ上の光パターン化可能低ｋ（ＰＰＬＫ）材料１８’を含み、ここで、硬化ＰＰＬＫ材料１８’は複数の導電性充填開口、即ち金属線２０を内部に含む。この構造体は、第１の予め選択された隣接する導電性充填開口の間の硬化ＰＰＬＫ材料１８’内に配置された第１の深さを有する少なくとも１つの第１の空隙と、第２の予め選択された隣接する導電性充填開口の間の硬化ＰＰＬＫ材料１８’内に配置された第２の深さを有する少なくとも１つの第２の空隙とをさらに含む。この構造体は、硬化ＰＰＬＫ材料１８’の上、並びに、少なくとも１つの第１の空隙２８及び少なくとも１つの第２の空隙２８’の上に配置された誘電体キャップ２６をさらに含む。
次に図６及び図７を参照すると、これらは本発明の代替的な構造体を形成するのに用いることができるプロセス・ステップを示す。代替的な構造体を形成するのに用いるプロセスは、本発明の第１の実施形態の図４に示す構造体を準備することによって開始する。ここで図６を参照すると、図４に示す構造体に対して横方向エッチング・プロセスを実施した後に形成される構造体が示される。本発明のこの実施形態において用いる横方向エッチング・プロセスは、第１の組の導電性充填開口、即ち金属線２０の間に配置された間隙を、硬化ＰＰＬＫ材料１８’の部分を水平方向に除去することによって接続するが、場合によっては、垂直方向のエッチングが生じて種々の空隙の深さを拡大する可能性がある。換言すれば、用いる横方向エッチング・プロセスは、少なくとも１部分が少なくとも１つの金属線２０の下方に位置する、少なくとも１つの幅広の間隙をもたらす。本発明において使用できる横方向エッチング・プロセスには、湿式エッチング又はプラズマ改変と湿式洗浄の組合せが含まれる。例えば、酸素プラズマ、ＮＨ３プラズマ、又はＮ２／３プラズマを用いて低ｋ材料を等方的に改変することができる。低ｋ材料の改変された部分は次に湿式エッチング（例えば、希釈ＨＦに浸す）により除去され、一方低ｋ材料の未改変部分はエッチング除去されない。図６において参照番号５０は、横方向エッチングにより形成された「幅広」の間隙を示すのに用い、参照番号５２は「拡大された深さ」の間隙を示すのに用いている。
次に図７を参照すると、これは構造体の上に誘電体キャップ２６を形成した後の図６の構造体を示す。誘電体キャップ２６は、間隙５０及び５２を密閉して空隙５０’及び５２’を形成する。本発明のこの実施形態で与えられる相互接続構造体は、基板１０の上に配置された硬化した恒久的なチップ上の光パターン化可能低ｋ（ＰＰＬＫ）材料１８’を含み、ここで硬化ＰＰＬＫ材料１８’は、内部に配置された複数の導電性充填開口、即ち金属線２０を含む。第１の深さを有する複数の第１の空隙５０’の各々は、第１の組の導電性充填開口の間の硬化ＰＰＬＫ材料１８’の内部に配置され、ここで、複数の第１の空隙５０’の各々の下部は、第１の組の導電性充填開口の下方で接続される。第２の深さを有する少なくとも１つの第２の空隙５２’は、第２の組の導電性充填開口の間の硬化ＰＰＬＫ材料１８’の内部に配置され、ここで第１の深さは第２の深さとは異なる。誘電体キャップ２６は、硬化ＰＰＬＫ材料１８’の上、及び空隙の各々の上に配置される。
本明細書において説明した種々の方法は、シングル・ダマシン又はデュアル・ダマシン相互接続構造体を形成するのに使用できることを強調する。
本発明は、その好ましい実施形態に関して具体的に示され説明されたが、当業者であれば、本発明の趣旨及び範囲から逸脱することなく形態及び細部における前述の変更及び他の変更を行うことができることを理解するであろう。従って、本発明は、説明され示された通りの形態及び細部に限定されるものではなく、添付の特許請求の範囲内に含まれることが意図されている。
１０：初期相互接続構造体
１２：基板
１６：反射防止コーティング（ＡＲＣ）
１８：処理済みポジティブ型ＰＰＬＫ材料
１８’：処理済み硬化ＰＰＬＫ材料
１９：拡散障壁
２０：金属線
２２：処理済みＰＰＬＫ材料の第１の部分
２２’：処理済みＰＰＬＫ材料の第２の部分
２４：第１の深さの間隙
２４’：第２の深さの間隙
２６：誘電体キャップ
２８：第１の深さの空隙
２８’：第２の深さの空隙
５０：幅広の間隙
５０’：第１の空隙
５２：拡大された深さの間隙
５２’：第２の空隙

Claims (11)

  1. 基板の上に配置された硬化した恒久的なチップ上光パターン化可能低ｋ材料であって、恒久的なチップ上絶縁体であり、内部に配置された複数の導電性充填開口を含む、前記硬化した光パターン化可能低ｋ材料と、
    第１の予め選択された組の導電性充填開口の間の前記硬化した光パターン化可能低ｋ材料の内部に配置され、各々が第１の深さを有し、各々の下部が前記第１の組の導電性充填開口の下方で接続された、複数の第１の空隙と、
    第２の予め選択された組の導電性充填開口の間の前記硬化した光パターン化可能低ｋ材料の内部に配置された、前記第１の深さとは異なる第２の深さを有する少なくとも１つの第２の空隙と、
    前記硬化した光パターン化可能低ｋ材料の上、並びに前記空隙の各々の上に配置された誘電体キャップと
    を備えた相互接続構造体。
  2. 前記硬化した光パターン化可能低ｋ材料は、ポジティブ型光パターン化可能低ｋ材料である、請求項１に記載の相互接続構造体。
  3. 前記硬化した光パターン化可能低ｋ材料と前記基板の間に配置されたパターン化された反射防止コーティングをさらに備える、請求項１に記載の相互接続構造体
  4. 前記第１及び第２の予め選択された導電性充填開口はＡｌ、Ｃｕ、Ｗ又はそれらの混合物を含む、請求項１に記載の相互接続構造体。
  5. 空隙を含有する相互接続構造体を形成する方法であって、
    内部に複数の導電性充填開口を有する光パターン化可能低ｋ材料を基板の上に設けることと、
    第１の予め選択された隣接する導電性充填開口の間の前記光パターン化可能低ｋ材料の内部に第１の深さを有する少なくとも１つの第１の間隙と、第２の予め選択された隣接する導電性充填開口の間の前記光パターン化可能低ｋ材料の内部に前記第１の深さとは異なる第２の深さを有する少なくとも１つの第２の間隙とを形成することと、
    前記光パターン化可能低ｋ材料を硬化させることと、
    前記硬化した光パターン化可能低ｋ材料の上、並びに前記少なくとも１つの第１及び第２の間隙の上に誘電体キャップを形成することと
    を含み、
    前記少なくとも１つの第１及び第２の間隙を形成することと硬化させることとの間に横方向エッチング・ステップを実施することをさらに含む、
    方法。
  6. 前記少なくとも１つの第１の間隙及び前記少なくとも１つの第２の間隙を形成することは、前記光パターン化可能低ｋ材料の一部分を光源に露光し、前記光パターン化可能低ｋ材料の露光部分を現像することを含む、請求項５に記載の方法。
  7. 前記硬化させることは、熱硬化、電子ビーム硬化、ＵＶ硬化、イオンビーム硬化、プラズマ硬化、マイクロ波硬化又はそれらの任意の組合せを含む、請求項５に記載の方法。
  8. 反射防止コーティングが前記光パターン化可能低ｋ材料と前記基板の間に配置される、請求項５に記載の方法。
  9. 異なる量の波長が前記光パターン化可能低ｋ材料の表面に当たることを可能にするマスクが用いられる、請求項６に記載の方法。
  10. 前記マスクは減衰位相シフト・マスクである、請求項９に記載の方法。
  11. 前記光パターン化可能低ｋ材料を設けることは、ポジティブ型光パターン化可能低ｋ材料を選択することを含む、請求項５に記載の方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8456009B2 (en) * 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8241992B2 (en) * 2010-05-10 2012-08-14 International Business Machines Corporation Method for air gap interconnect integration using photo-patternable low k material
KR20120025315A (ko) * 2010-09-07 2012-03-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9177796B2 (en) * 2013-05-03 2015-11-03 Applied Materials, Inc. Optically tuned hardmask for multi-patterning applications
KR102154112B1 (ko) 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
US20150162277A1 (en) 2013-12-05 2015-06-11 International Business Machines Corporation Advanced interconnect with air gap
US9214429B2 (en) * 2013-12-05 2015-12-15 Stmicroelectronics, Inc. Trench interconnect having reduced fringe capacitance
US9564355B2 (en) * 2013-12-09 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices
KR102092863B1 (ko) 2013-12-30 2020-03-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102167603B1 (ko) 2014-01-06 2020-10-19 삼성전자주식회사 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
DE112017004206T5 (de) * 2016-08-25 2019-05-29 Sony Semiconductor Solutions Corporation Halbleitervorrichtung, bildaufnahmevorrichtung und verfahren zum herstellen einer halbleitervorrichtung
KR102567527B1 (ko) 2016-11-07 2023-08-16 삼성전자주식회사 반도체 소자 및 그 제조 방법.
JP6685945B2 (ja) * 2017-01-31 2020-04-22 キオクシア株式会社 半導体装置およびその製造方法
US10453605B2 (en) 2017-10-11 2019-10-22 Globalfoundries Inc. Insulating inductor conductors with air gap using energy evaporation material (EEM)
JP7414593B2 (ja) * 2020-03-10 2024-01-16 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4371605A (en) 1980-12-09 1983-02-01 E. I. Du Pont De Nemours And Company Photopolymerizable compositions containing N-hydroxyamide and N-hydroxyimide sulfonates
DE3265701D1 (en) 1981-02-13 1985-10-03 Ciba Geigy Ag Curable compositions containing an acid-curable resin, and process for curing them
JPH01293339A (ja) 1988-05-23 1989-11-27 Tosoh Corp フォトレジスト組成物
US5886102A (en) 1996-06-11 1999-03-23 Shipley Company, L.L.C. Antireflective coating compositions
US5939236A (en) 1997-02-07 1999-08-17 Shipley Company, L.L.C. Antireflective coating compositions comprising photoacid generators
US6492732B2 (en) 1997-07-28 2002-12-10 United Microelectronics Corp. Interconnect structure with air gap compatible with unlanded vias
US6025260A (en) 1998-02-05 2000-02-15 Integrated Device Technology, Inc. Method for fabricating air gap with borderless contact
US6316167B1 (en) 2000-01-10 2001-11-13 International Business Machines Corporation Tunabale vapor deposited materials as antireflective coatings, hardmasks and as combined antireflective coating/hardmasks and methods of fabrication thereof and application thereof
US6087064A (en) 1998-09-03 2000-07-11 International Business Machines Corporation Silsesquioxane polymers, method of synthesis, photoresist composition, and multilayer lithographic method
US6211561B1 (en) * 1998-11-16 2001-04-03 Conexant Systems, Inc. Interconnect structure and method employing air gaps between metal lines and between metal layers
JP2000294642A (ja) * 1999-04-12 2000-10-20 Toshiba Corp 半導体装置及びその製造方法
US6214719B1 (en) 1999-09-30 2001-04-10 Novellus Systems, Inc. Method of implementing air-gap technology for low capacitance ILD in the damascene scheme
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US6423629B1 (en) 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
US20020005584A1 (en) * 2000-07-12 2002-01-17 Shinichi Domae Semiconductor device
US6455416B1 (en) 2000-10-24 2002-09-24 Advanced Micro Devices, Inc. Developer soluble dyed BARC for dual damascene process
WO2002075449A1 (fr) 2001-03-16 2002-09-26 Xianfeng Zhou Systeme d'imagerie pour produire des images composites a double exposition et son application
US6984892B2 (en) * 2001-03-28 2006-01-10 Lam Research Corporation Semiconductor structure implementing low-K dielectric materials and supporting stubs
US6566019B2 (en) 2001-04-03 2003-05-20 Numerical Technologies, Inc. Using double exposure effects during phase shifting to control line end shortening
KR100436220B1 (ko) 2001-08-30 2004-06-12 주식회사 네패스 바닥 반사방지막용 유기 중합체, 그의 제조방법 및 그를함유하는 조성물
JP2003163265A (ja) * 2001-11-27 2003-06-06 Nec Corp 配線構造およびその製造方法
US6787469B2 (en) 2001-12-28 2004-09-07 Texas Instruments Incorporated Double pattern and etch of poly with hard mask
US6844131B2 (en) 2002-01-09 2005-01-18 Clariant Finance (Bvi) Limited Positive-working photoimageable bottom antireflective coating
US7064080B2 (en) 2002-02-08 2006-06-20 Micron Technology, Inc. Semiconductor processing method using photoresist and an antireflective coating
US6730454B2 (en) 2002-04-16 2004-05-04 International Business Machines Corporation Antireflective SiO-containing compositions for hardmask layer
US6780753B2 (en) 2002-05-31 2004-08-24 Applied Materials Inc. Airgap for semiconductor devices
US6861180B2 (en) 2002-09-10 2005-03-01 Taiwan Semiconductor Manufacturing Co., Ltd Contact printing as second exposure of double exposure attenuated phase shift mask process
US20040048194A1 (en) 2002-09-11 2004-03-11 International Business Machines Corporation Mehod for forming a tunable deep-ultraviolet dielectric antireflection layer for image transfer processing
US6805109B2 (en) 2002-09-18 2004-10-19 Thomas L. Cowan Igniter circuit with an air gap
US6867125B2 (en) * 2002-09-26 2005-03-15 Intel Corporation Creating air gap in multi-level metal interconnects using electron beam to remove sacrificial material
US7449407B2 (en) 2002-11-15 2008-11-11 United Microelectronics Corporation Air gap for dual damascene applications
US7138329B2 (en) 2002-11-15 2006-11-21 United Microelectronics Corporation Air gap for tungsten/aluminum plug applications
US6917109B2 (en) 2002-11-15 2005-07-12 United Micorelectronics, Corp. Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device
US7041748B2 (en) 2003-01-08 2006-05-09 International Business Machines Corporation Patternable low dielectric constant materials and their use in ULSI interconnection
JP4052950B2 (ja) * 2003-01-17 2008-02-27 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US7071532B2 (en) 2003-09-30 2006-07-04 International Business Machines Corporation Adjustable self-aligned air gap dielectric for low capacitance wiring
US7056840B2 (en) 2003-09-30 2006-06-06 International Business Machines Corp. Direct photo-patterning of nanoporous organosilicates, and method of use
US7012022B2 (en) 2003-10-30 2006-03-14 Chartered Semiconductor Manufacturing Ltd. Self-patterning of photo-active dielectric materials for interconnect isolation
US7199046B2 (en) * 2003-11-14 2007-04-03 Tokyo Electron Ltd. Structure comprising tunable anti-reflective coating and method of forming thereof
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7355384B2 (en) * 2004-04-08 2008-04-08 International Business Machines Corporation Apparatus, method, and computer program product for monitoring and controlling a microcomputer using a single existing pin
KR100674967B1 (ko) 2005-04-06 2007-01-26 삼성전자주식회사 더블 패터닝 방식을 이용한 미세 피치를 갖는 포토레지스트패턴 형성방법
KR100613461B1 (ko) 2005-06-29 2006-08-17 주식회사 하이닉스반도체 이중노광기술을 이용한 이중노광방법과 이를 위한포토마스크
KR100640657B1 (ko) 2005-07-25 2006-11-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
JP4197694B2 (ja) * 2005-08-10 2008-12-17 株式会社東芝 半導体装置およびその製造方法
KR100687883B1 (ko) 2005-09-03 2007-02-27 주식회사 하이닉스반도체 이중 노광용 포토마스크 및 이를 이용한 이중 노광 방법
KR100714305B1 (ko) 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
US20070212649A1 (en) 2006-03-07 2007-09-13 Asml Netherlands B.V. Method and system for enhanced lithographic patterning
US8097949B2 (en) * 2006-03-30 2012-01-17 Nxp B.V. Control of localized air gap formation in an interconnect stack
KR100721205B1 (ko) 2006-04-21 2007-05-23 주식회사 하이닉스반도체 이중 노광을 위한 패턴 분할 및 광 근접 효과 보정 방법
US7772702B2 (en) * 2006-09-21 2010-08-10 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
JP4921945B2 (ja) * 2006-12-13 2012-04-25 株式会社東芝 半導体装置の製造方法及び半導体装置
US8017522B2 (en) 2007-01-24 2011-09-13 International Business Machines Corporation Mechanically robust metal/low-κ interconnects
US7867689B2 (en) * 2007-05-18 2011-01-11 International Business Machines Corporation Method of use for photopatternable dielectric materials for BEOL applications
US7709370B2 (en) 2007-09-20 2010-05-04 International Business Machines Corporation Spin-on antireflective coating for integration of patternable dielectric materials and interconnect structures
US8618663B2 (en) 2007-09-20 2013-12-31 International Business Machines Corporation Patternable dielectric film structure with improved lithography and method of fabricating same
US8084862B2 (en) 2007-09-20 2011-12-27 International Business Machines Corporation Interconnect structures with patternable low-k dielectrics and method of fabricating same
US8476758B2 (en) 2008-01-09 2013-07-02 International Business Machines Corporation Airgap-containing interconnect structure with patternable low-k material and method of fabricating
US7943480B2 (en) * 2008-02-12 2011-05-17 International Business Machines Corporation Sub-lithographic dimensioned air gap formation and related structure
US8029971B2 (en) 2008-03-13 2011-10-04 International Business Machines Corporation Photopatternable dielectric materials for BEOL applications and methods for use
US7919225B2 (en) 2008-05-23 2011-04-05 International Business Machines Corporation Photopatternable dielectric materials for BEOL applications and methods for use
US8659115B2 (en) * 2009-06-17 2014-02-25 International Business Machines Corporation Airgap-containing interconnect structure with improved patternable low-K material and method of fabricating

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