JP5708741B2 - Semiconductor device having a differential amplifier circuit formed - Google Patents
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Description
本発明は、差動増幅回路が形成された半導体装置、及びその差動増幅回路に関し、特に、通信用レーザダイオードを駆動する半導体装置、及びその差動増幅回路に関する。 The present invention relates to a semiconductor device in which a differential amplifier circuit is formed and the differential amplifier circuit thereof, and more particularly to a semiconductor device that drives a communication laser diode and the differential amplifier circuit thereof.
ＦＴＴＨ（Fiber To The Home）システムの中で、特にＰＯＮ（Passive Optical Network）システムが広く採用されている。ＰＯＮシステムは、局舎から出た１本の光ファイバを途中でスプリッタにより分岐することで、多数の加入者が局舎側装置ＯＬＴ（Optical Line Terminal）を共用するものである。ＯＬＴやそのユーザ端末装置であるＯＮＵ（Optical Network Unit）は、１本の光ファイバで双方向通信を行うため、異なる波長の光信号を使用している。 Among FTTH (Fiber To The Home) systems, in particular, a PON (Passive Optical Network) system is widely used. In the PON system, a large number of subscribers share a station-side apparatus OLT (Optical Line Terminal) by branching a single optical fiber from a station by a splitter. An OLT or an ONU (Optical Network Unit) which is a user terminal device uses optical signals of different wavelengths in order to perform bidirectional communication using a single optical fiber.
このＯＬＴやＯＮＵは、一芯双方向通信モジュールが実装されており、一芯双方向通信モジュールは発光素子や受光素子がパッケージ上に実装されており、時には発光素子を駆動する駆動回路も実装されている。この発光素子（例えば、レーザダイオード）は、広帯域差動増幅回路により駆動されるのが一般的であり（特許文献１，２参照）、広帯域差動増幅回路は、大電流用・大出力用のＣＭＯＳ（Complementary Metal Oxide Semiconductor）、又はＨＥＭＴ（High Electron Mobility Transistor）により構成されている。
The OLT and ONU have a single-core bidirectional communication module mounted thereon, and the single-core bidirectional communication module has a light-emitting element and a light-receiving element mounted on a package, and sometimes a drive circuit for driving the light-emitting element is also mounted. ing. This light emitting element (for example, a laser diode) is generally driven by a wideband differential amplifier circuit (see
図８は、差動増幅回路の原理図である。図８において、差動増幅回路は、トランジスタＭ１，Ｍ２と、負荷抵抗器ＲＤ１，ＲＤ２と、電流源ＩＳＳとを備えて構成されている。ここで、トランジスタＭ１，Ｍ２は、同一プロセスで作製され、略同一の電圧電流特性を示すトランジスタ対である。なお、差動増幅回路は、電流源ＩＳＳがトランジスタ対の各トランジスタＭ１のソース電流（＝ドレイン電流ＩＤ１）とトランジスタＭ２のソース電流（＝ドレイン電流ＩＤ２）との合計電流値（ＩＤ１＋ＩＤ２）を一定にすることで、２つの入力電圧の差分（ｖｉｎ１−ｖｉｎ２）を増幅して、電位差（ｖｏｕｔ１−ｖｏｕｔ２）として取り出すことができるものである。これにより、差動増幅回路は、電源や外部から信号に混入した雑音（同相成分）を除去し、差動入力した信号のみを増幅することができる。 FIG. 8 is a principle diagram of the differential amplifier circuit. In FIG. 8, the differential amplifier circuit includes transistors M1 and M2, load resistors RD1 and RD2, and a current source ISS. Here, the transistors M1 and M2 are transistor pairs manufactured by the same process and exhibiting substantially the same voltage-current characteristics. In the differential amplifier circuit, the current source ISS is a total current value (I D1 + I) of the source current (= drain current I D1 ) of each transistor M1 of the transistor pair and the source current (= drain current I D2 ) of the transistor M2. By making D2 ) constant, the difference (vin1-vin2) between the two input voltages can be amplified and taken out as a potential difference (vout1-vout2). Thus, the differential amplifier circuit can remove noise (in-phase component) mixed in the signal from the power supply or the outside, and can amplify only the differentially input signal.
特許文献３には、制御電圧信号により、電流の供給／遮断を行うことで、入力データ信号が無いときはソース電流を遮断し、回路全体の消費電力を抑制することができる差動増幅回路が記載されている。
図９は、差動増幅回路に流れる電流を遮断する回路の例である。図９に示す差動増幅回路１０Ｅは、出力バッファ回路、及び電流源（ＩＳＳ）だけでなく、回路電流制御回路が設けられており、制御電圧信号ＣＴＬ２がトランジスタＱ３に流れる電流を供給／遮断することができるように構成されている。これにより、差動増幅回路１０Ｅは、入力データ信号が無いときの消費電力を抑制することができる。
Patent Document 3 discloses a differential amplifier circuit that can supply and cut off current according to a control voltage signal, cut off a source current when there is no input data signal, and suppress power consumption of the entire circuit. Have been described.
FIG. 9 is an example of a circuit that cuts off the current flowing through the differential amplifier circuit. The differential amplifier circuit 10E shown in FIG. 9 includes not only an output buffer circuit and a current source (ISS) but also a circuit current control circuit, and supplies / cuts off the current that the control voltage signal CTL2 flows to the transistor Q3. It is configured to be able to. Thereby, the differential amplifier circuit 10E can suppress power consumption when there is no input data signal.
ところで、発光素子であるレーザダイオードは、大出力であるので、消費電流や消費電力が大きく、発熱のため、その駆動回路である差動増幅回路は制御回路から分離することが好ましい。
図１０は、差動増幅回路の回路図であり、図８の電流源ＩＳＳをトランジスタＭ３に置き換えて、一つの基板に実装したものである。差動増幅回路１０Ｄは、トランジスタＭ３のゲートが制御用電極パッドＶＣｃに接続されており、制御電圧をＯＮ／ＯＦＦすることにより、トランジスタ対に流す合計電流値を遮断制御するように構成されている。
By the way, since the laser diode which is a light emitting element has a large output, it consumes a large amount of current and power, and because of heat generation, the differential amplifier circuit which is its drive circuit is preferably separated from the control circuit.
FIG. 10 is a circuit diagram of a differential amplifier circuit, in which the current source ISS of FIG. 8 is replaced with a transistor M3 and mounted on a single substrate. The differential amplifier circuit 10D is configured such that the gate of the transistor M3 is connected to the control electrode pad VCc, and the total current value flowing through the transistor pair is cut off by turning on / off the control voltage. .
しかしながら、実際の信号（データ信号や制御電圧信号）は、電気配線を介しているため、トランジスタＭ１，Ｍ２，Ｍ３などの素子に到達するまでには、信号の遅延が生じてしまう。
したがって、消費電力を抑制するために、差動増幅回路に流れる電流の遮断を行っても、制御電圧信号ＶＣｃの遅延のため、僅かであるが無駄な電流が流れてしまう無駄時間が発生してしまう。特に、データ伝送速度がさらに高速化されると、この無駄時間の割合が増加することになる。
However, since an actual signal (data signal or control voltage signal) is via an electrical wiring, a signal delay occurs before reaching an element such as the transistors M1, M2, and M3.
Therefore, even if the current flowing through the differential amplifier circuit is cut off in order to suppress power consumption, a small but wasted time occurs in which a wasteful current flows due to the delay of the control voltage signal VCc. End up. In particular, when the data transmission rate is further increased, the ratio of this dead time increases.
図１１は、従来の差動増幅回路が形成された半導体装置のレイアウトの一例を示した図である。
差動増幅回路１０Ｄが形成された半導体装置２０Ｄは、回路素子として、トランジスタＭ１，Ｍ２，Ｍ３、及び負荷抵抗器ＲＤ１，ＲＤ２を有している。トランジスタＭ３のゲートには、制御用電極パッドＶＣｃが接続され、制御電圧信号が入力されるように構成されている。また、半導体装置２０Ｄは、電極パッドＶＤＤ，ＧＮＤ，Ｖｉｎ１，Ｖｉｎ２，Ｖｏｕｔ１，Ｖｏｕｔ２が設けられており、他の半導体装置から電気信号の入出力がなされるようになっている。なお、同一名称の電極パッドは、異なる層を介して互いに接続されている。
FIG. 11 is a diagram showing an example of a layout of a semiconductor device in which a conventional differential amplifier circuit is formed.
The semiconductor device 20D in which the differential amplifier circuit 10D is formed includes transistors M1, M2, and M3 and load resistors RD1 and RD2 as circuit elements. A control electrode pad VCc is connected to the gate of the transistor M3 so that a control voltage signal is input. Further, the semiconductor device 20D is provided with electrode pads VDD, GND, Vin1, Vin2, Vout1, and Vout2, so that electric signals can be input and output from other semiconductor devices. The electrode pads having the same name are connected to each other through different layers.
ところで、差動増幅回路では、トランジスタＭ１，Ｍ２は、内部のソース抵抗ｒ１，ｒ２（図１０）の値を等しく、且つ小さくする必要があるので、一般的に、対称にレイアウトすることが行われている。このため、トランジスタＭ３は、回路特性を引き出すために、トランジスタ対としての２つのトランジスタＭ１，Ｍ２の直近にレイアウトされている。また、トランジスタＭ３と制御用電極パッドＶＣｃとの間が物理的に離れている。したがって、制御用電極パッドＶＣｃとトランジスタＭ３のゲートとの間を接続する電気配線（制御信号線路（図１１））が長くなり、制御用の電圧信号が制御用端子としての制御用電極パッドＶＣｃに入力されてからトランジスタＭ３のゲートに到達するまでの間に遅延時間が発生してしまう。これにより、トランジスタ対に流れる電流の立ち下がり遅延時間が発生することになる。 By the way, in the differential amplifier circuit, the transistors M1 and M2 need to have the same value of the internal source resistances r1 and r2 (FIG. 10) and should be made small, so that they are generally laid out symmetrically. ing. Therefore, the transistor M3 is laid out in the immediate vicinity of the two transistors M1 and M2 as a transistor pair in order to extract circuit characteristics. Further, the transistor M3 and the control electrode pad VCc are physically separated. Therefore, the electrical wiring (control signal line (FIG. 11)) connecting between the control electrode pad VCc and the gate of the transistor M3 becomes long, and the control voltage signal is applied to the control electrode pad VCc as the control terminal. A delay time is generated between the input and the arrival of the gate of the transistor M3. As a result, a falling delay time of the current flowing through the transistor pair occurs.
そこで、本発明は、トランジスタ対に流れる電流の立ち下がり遅延時間を短縮することを目的とする。 Accordingly, an object of the present invention is to shorten the falling delay time of the current flowing through the transistor pair.
前記目的を達成するため、本発明の手段は、トランジスタ対と該トランジスタ対に流れる各電流の和を一定にする電流源とを備える差動増幅回路が形成された半導体装置であって、前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタと、該共通トランジスタに直列接続されている他のトランジスタとを備えており、前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御する制御用端子に接続されており、前記共通トランジスタは、前記トランジスタ対の近傍に配設され、前記他のトランジスタは、前記制御用端子の近傍に配設されていることを特徴とする。 To achieve the above object, the hand stage of the present invention is a semiconductor device the differential amplifier circuit is formed and a current source for the sum of the current flowing through the transistor pair and the transistor pair constant, the The current source includes a common transistor commonly connected to the transistor pair and another transistor connected in series to the common transistor, and a gate of the other transistor has a current flowing through the common transistor. The common transistor is disposed in the vicinity of the transistor pair, and the other transistor is disposed in the vicinity of the control terminal. To do.
本発明によれば、トランジスタ対に流れる電流の立ち下がり遅延時間を短縮することができる。 According to the present invention, the falling delay time of the current flowing through the transistor pair can be shortened.
以下、図面を参照して、本発明の実施の形態（以下、「本実施形態」と称する）につき詳細に説明する。なお、各図は、本発明を十分に理解できる程度に、概略的に示してあるに過ぎない。よって、本発明は、図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。 Hereinafter, an embodiment of the present invention (hereinafter referred to as “the present embodiment”) will be described in detail with reference to the drawings. Each figure is only schematically shown so that the present invention can be fully understood. Therefore, the present invention is not limited to the illustrated example. Moreover, in each figure, the same code | symbol is attached | subjected about the common component and the same component, and those overlapping description is abbreviate | omitted.
(第１実施形態)
（構成の説明）
図１は、本発明の第１実施形態の差動増幅回路の回路図であり、図２は、第１実施形態の差動増幅回路が形成された半導体装置のレイアウト図である。
差動増幅回路１０Ａと図１０で示した差動増幅回路１０Ｄとで異なる点は、電流源ＩＳＳを実現するトランジスタＭ３とは別にトランジスタＭ４を追加して、トランジスタＭ３，Ｍ４を直列接続した点である。つまり、制御用端子としての制御用電極パッドＶＣａに入力される制御電圧信号（Ｈｉｇｈレベル／Ｌｏｗレベル）により、トランジスタＭ３だけでなく。トランジスタＭ４によっても電流の供給／遮断を制御できるようになっている。また、図２においては、トランジスタＭ３のゲートに接続された制御信号線路１（ＶＣ１）と、トランジスタＭ４のゲートに接続された制御信号線路２（ＶＣ２）とは、制御用電極パッドＶＣａまで共通に接続されている。
(First embodiment)
(Description of configuration)
FIG. 1 is a circuit diagram of a differential amplifier circuit according to a first embodiment of the present invention, and FIG. 2 is a layout diagram of a semiconductor device in which the differential amplifier circuit of the first embodiment is formed.
The difference between the differential amplifier circuit 10A and the differential amplifier circuit 10D shown in FIG. 10 is that a transistor M4 is added separately from the transistor M3 for realizing the current source ISS, and the transistors M3 and M4 are connected in series. is there. That is, not only the transistor M3 but also the control voltage signal (High level / Low level) input to the control electrode pad VCa as a control terminal. The transistor M4 can also control current supply / cutoff. In FIG. 2, the control signal line 1 (VC1) connected to the gate of the transistor M3 and the control signal line 2 (VC2) connected to the gate of the transistor M4 are common to the control electrode pad VCa. It is connected.
具体的に記述すると、差動増幅回路１０Ａは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４、及び負荷抵抗器ＲＤ１，ＲＤ２を備え、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４は、大電流・大出力用のＣＭＯＳにより構成されており、特に、トランジスタＭ１，Ｍ２は、電圧電流特性が略一致しているトランジスタ対である。差動増幅回路１０Ａは、トランジスタＭ１のドレインと負荷抵抗器ＲＤ１の一端とが接続されており、トランジスタＭ２のドレインと負荷抵抗器ＲＤ２の一端とが接続されており、トランジスタＭ１，Ｍ２のソースが共通に接続されており、その接続点がトランジスタＭ３のドレインに接続されている。トランジスタＭ３は、トランジスタＭ１，Ｍ２の各ソースに共通に接続されているので、共通トランジスタともいう。 Specifically, the differential amplifier circuit 10A includes transistors M1, M2, M3, and M4 and load resistors RD1 and RD2. In particular, the transistors M1 and M2 are transistor pairs having substantially the same voltage-current characteristics. In the differential amplifier circuit 10A, the drain of the transistor M1 and one end of the load resistor RD1 are connected, the drain of the transistor M2 and one end of the load resistor RD2 are connected, and the sources of the transistors M1 and M2 are connected. The connection point is connected to the drain of the transistor M3. The transistor M3 is also referred to as a common transistor because it is commonly connected to the sources of the transistors M1 and M2.
差動増幅回路１０Ａは、トランジスタＭ１のゲートが差動入力電極パッドＶｉｎ１に接続されており、トランジスタＭ２のゲートが差動入力電極パッドＶｉｎ２に接続されており、トランジスタＭ１のドレインと負荷抵抗器ＲＤ１との接続点が差動出力電極パッドＶｏｕｔ１に接続されており、トランジスタＭ２のドレインと負荷抵抗器ＲＤ２との接続点が差動出力電極パッドＶｏｕｔ２に接続されている。また、負荷抵抗器ＲＤ１，ＲＤ２の他端は、電源電圧電極パッドＶＤＤに接続されている。 In the differential amplifier circuit 10A, the gate of the transistor M1 is connected to the differential input electrode pad Vin1, the gate of the transistor M2 is connected to the differential input electrode pad Vin2, and the drain of the transistor M1 and the load resistor RD1. Is connected to the differential output electrode pad Vout1, and the connection point between the drain of the transistor M2 and the load resistor RD2 is connected to the differential output electrode pad Vout2. The other ends of the load resistors RD1 and RD2 are connected to the power supply voltage electrode pad VDD.
また、トランジスタＭ３，Ｍ４は直列接続されており、トランジスタＭ３のソースと、トランジスタＭ４のドレインとが接続されている。また、トランジスタＭ３のゲートは、制御信号線路ＶＣ１を介して、制御用端子としての制御用電極パッドＶＣａに接続されており、トランジスタＭ４のゲートは、制御信号線路ＶＣ２を介して制御用電極パッドＶＣａに接続されている。また、トランジスタＭ４のソースは、接地電極パッドＧＮＤに接続されている。 The transistors M3 and M4 are connected in series, and the source of the transistor M3 and the drain of the transistor M4 are connected. The gate of the transistor M3 is connected to the control electrode pad VCa as a control terminal through the control signal line VC1, and the gate of the transistor M4 is connected to the control electrode pad VCa through the control signal line VC2. It is connected to the. The source of the transistor M4 is connected to the ground electrode pad GND.
また、図２のレイアウト図に示すように、差動増幅回路１０Ａが形成された半導体装置２０Ａは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４と、負荷抵抗器ＲＤ１，ＲＤ２と、電極パッドＧＮＤ，ＶＤＤ，Ｖｉｎ１，Ｖｉｎ２，Ｖｏｕｔ１，Ｖｏｕｔ２と、制御用電極パッドＶＣａとが半導体基板上に搭載されている。特に、トランジスタＭ１，Ｍ２，Ｍ３と負荷抵抗器ＲＤ１，ＲＤ２とは、半導体基板の中央部にレイアウトされており、電極パッドは、半導体基板の外周部に配設されている。このため、トランジスタＭ１，Ｍ２，Ｍ３、及び負荷抵抗器ＲＤ１，ＲＤ２と電極パッドとの間は、相当程度の間隔が設けられている。 As shown in the layout diagram of FIG. 2, the semiconductor device 20A in which the differential amplifier circuit 10A is formed includes transistors M1, M2, M3, M4, load resistors RD1, RD2, and electrode pads GND, VDD, Vin1, Vin2, Vout1, Vout2 and a control electrode pad VCa are mounted on the semiconductor substrate. In particular, the transistors M1, M2, and M3 and the load resistors RD1 and RD2 are laid out at the center of the semiconductor substrate, and the electrode pads are disposed at the outer periphery of the semiconductor substrate. For this reason, a considerable degree of space is provided between the transistors M1, M2, and M3, the load resistors RD1 and RD2, and the electrode pads.
トランジスタＭ３は、ソース抵抗ｒ１，ｒ２（図１０）を略等しく、且つ、出来るだけ小さな抵抗値にするため、トランジスタＭ１，Ｍ２との間で対称性を保ち、且つ、トランジスタＭ１，Ｍ２の近傍（直近）にレイアウトされている。しかしながら、トランジスタＭ４は、そのような対称性の制約はなく、ドレイン電流を流せばいいので、制御用電極パッドＶＣａの近傍に配置されている。 The transistor M3 maintains the symmetry with the transistors M1 and M2 in order to make the source resistances r1 and r2 (FIG. 10) substantially equal and have a resistance value as small as possible, and in the vicinity of the transistors M1 and M2 ( (Latest) is laid out. However, the transistor M4 is not limited to such symmetry, and it is only necessary to flow a drain current. Therefore, the transistor M4 is disposed in the vicinity of the control electrode pad VCa.
半導体装置２０Ａは、外形が１ｍｍ角程度であり、トランジスタＭ１，Ｍ２，Ｍ３が形成された領域の大きさが、２００μｍ角程度である。また、半導体装置２０Ａは、電極パッドの短辺の長さが約８０μｍ程度であり、トランジスタＭ４と制御用電極パッドＶＣａとの間の間隔が３０μｍ程度である。つまり、トランジスタＭ３と制御用電極パッドＶＣａとの間を接続する制御信号線路１の長さは、トランジスタＭ４と制御用電極パッドＶＣａとの間を接続する制御信号線路２の長さの５倍以上あるが、１０倍以上あるのが好ましく、２０倍以上あるのがさらに好ましい。なお、トランジスタＭ４が制御用電極パッドＶＣａの近傍に配置されているので、トランジスタＭ３とトランジスタＭ４とを接続する接続配線の長さは、制御信号線路２の長さよりも極めて長くなる。
The semiconductor device 20A has an outer shape of about 1 mm square, and the size of the region where the transistors M1, M2, and M3 are formed is about 200 μm square. In the semiconductor device 20A, the short side length of the electrode pad is about 80 μm, and the distance between the transistor M4 and the control electrode pad VCa is about 30 μm. That is, the length of the
（光送信機）
図３（ａ）は、光送信機の構成図であり、図３（ｂ）は電圧制御信号のタイミングを説明するための説明図である。図３（ａ）において、光送信機３０は、レーザダイオードＬＤ及びフォトダイオードＰＤを搭載した光回路装置と、レーザダイオードＬＤを駆動する駆動装置としての半導体装置２０Ａと、半導体装置２０Ａを制御する制御装置とを備え、制御装置は、モニタ用のフォトダイオードＰＤの出力信号を帰還制御して、レーザダイオードＬＤの光出力が所定の値になるように半導体装置２０Ａの差動出力電圧を制御するように構成されている。なお、レーザダイオードＬＤは、基本的に電流駆動なので、光出力の変化量に比較して、半導体装置２０Ａの差動出力電圧の変化量は小さい。また、半導体装置２０ＡはレーザダイオードＬＤを駆動する発熱源であり、光回路装置は熱に弱いので、半導体装置２０Ａと光回路基板とは、離間しており、ワイヤボンディングにより、接続されている。
(Optical transmitter)
FIG. 3A is a configuration diagram of the optical transmitter, and FIG. 3B is an explanatory diagram for explaining the timing of the voltage control signal. In FIG. 3A, the optical transmitter 30 includes an optical circuit device on which a laser diode LD and a photodiode PD are mounted, a semiconductor device 20A as a driving device for driving the laser diode LD, and a control for controlling the semiconductor device 20A. The control device feedback controls the output signal of the monitoring photodiode PD, and controls the differential output voltage of the semiconductor device 20A so that the optical output of the laser diode LD becomes a predetermined value. It is configured. Since the laser diode LD is basically driven by current, the amount of change in the differential output voltage of the semiconductor device 20A is smaller than the amount of change in optical output. The semiconductor device 20A is a heat source for driving the laser diode LD, and the optical circuit device is vulnerable to heat. Therefore, the semiconductor device 20A and the optical circuit substrate are separated from each other and connected by wire bonding.
また、制御装置が出力するデータ信号（ＤＡＴＡ信号）は、半導体装置２０Ａの差動入力電極パッドＶｉｎ１，Ｖｉｎ２の両端に入力され、電圧制御信号は制御用電極パッドＶＣａに入力されるように接続されており、半導体装置２０Ａの差動出力電極パッドＶｏｕｔ１，Ｖｏｕｔ２は、レーザダイオードＬＤに接続されており、差動出力電圧信号がレーザダイオードＬＤに入力されるように構成されている。また、レーザダイオードＬＤと差動出力電極パッドＶｏｕｔ１との接続点は、電源電圧ＶＬＤの電圧源に接続されており、レーザダイオードＬＤと差動出力電極パッドＶｏｕｔ２との接続点は、電流源ＩＬＤに接続されている。なお、図３（ｂ）の説明図に示すように、制御装置が出力する電圧制御信号（送信許可信号）ＶＣａは、ＤＡＴＡ信号の出力開始前から、データ信号が停止する時まで出力されるように構成されている。つまり、送信許可信号の開始時からＤＡＴＡ信号の開始時までのＴ１の期間は、ＤＡＴＡ信号の出力を予告する予告信号と云えるものである。なお、ＤＡＴＡ信号は、イーサネット（登録商標）フレームにおけるプリアンブル、宛先アドレス／送信元アドレスやＦＣＳ（Frame Check Sequence）等を含み、これらが実データと共に送信される。 Further, the data signal (DATA signal) output from the control device is input to both ends of the differential input electrode pads Vin1 and Vin2 of the semiconductor device 20A, and the voltage control signal is connected to the control electrode pad VCa. The differential output electrode pads Vout1 and Vout2 of the semiconductor device 20A are connected to the laser diode LD, and the differential output voltage signal is input to the laser diode LD. The connection point between the laser diode LD and the differential output electrode pad Vout1 is connected to the voltage source of the power supply voltage VLD, and the connection point between the laser diode LD and the differential output electrode pad Vout2 is connected to the current source ILD. It is connected. As shown in the explanatory diagram of FIG. 3B, the voltage control signal (transmission permission signal) VCa output by the control device is output from the start of the output of the DATA signal until the data signal is stopped. It is configured. That is, the period T1 from the start of the transmission permission signal to the start of the DATA signal can be said to be a notice signal for giving notice of the output of the DATA signal. The DATA signal includes a preamble in an Ethernet (registered trademark) frame, a destination address / source address, an FCS (Frame Check Sequence), and the like, and these are transmitted together with actual data.
（動作）
差動増幅回路１０Ａは、差動入力電極パッドＶｉｎ１，Ｖｉｎ２に差動電圧信号が入力されるとき、予め、Ｈｉｇｈレベルの制御電圧信号がＭ３，Ｍ４のゲートに入力され、トランジスタＭ１，Ｍ２にドレイン電流ＩＤ１，ＩＤ２が流れ、差動増幅回路として機能する。つまり、ＣＭＯＳのドレインに流れる電流ＩＤ１，ＩＤ２は、ゲートソース間電圧をＶＧＳ１，ＶＧＳ２とし、ゲートソース間電圧の閾値電圧をＶＴとし、ｋを比例定数すると、
ＩＤ１＝ｋ（ＶＧＳ１−ＶＴ）２ 、 ＩＤ２＝ｋ（ＶＧＳ２−ＶＴ）２
となる。また、Ｉ０＝（Ｉｄ１＋Ｉｄ２）とすると、ドレイン電流の電流差（ＩＤ１−ＩＤ２）は、
ＩＤ１−ＩＤ２＝ｋ（ＶＧＳ１−ＶＧＳ２）√｛２・Ｉ０／ｋ−（ＶＧＳ１−ＶＧＳ２）２｝
となり、ＶＧＳ１＝ＶＧＳ２の近傍で、ドレイン電流の差は、入力電位差（ＶＧＳ１―ＶＧＳ２）に略比例する。
このとき、制御信号線路２（ＶＣ２）の方が制御信号線路１（ＶＣ１）よりも短いので、トランジスタＭ４の方がトランジスタＭ３よりも先に立ち上がる。つまり、信号の遅延時間が短いトランジスタＭ４はトランジスタＭ３が立ち上がるのを待つ。
(Operation)
In the differential amplifier circuit 10A, when a differential voltage signal is input to the differential input electrode pads Vin1 and Vin2, a high-level control voltage signal is input to the gates of M3 and M4 in advance, and drains are connected to the transistors M1 and M2. Currents I D1 and I D2 flow and function as a differential amplifier circuit. In other words, the currents I D1 and I D2 flowing through the CMOS drain are defined as V GS1 and V GS2 between the gate and source voltages, V T as the threshold voltage of the gate source voltage, and k as a proportional constant.
I D1 = k (V GS1 −V T ) 2 , I D2 = k (V GS2 −V T ) 2
It becomes. If I 0 = (I d1 + I d2 ), the current difference (I D1 −I D2 ) of the drain current is
I D1 −I D2 = k (V GS1 −V GS2 ) √ {2 · I 0 / k− (V GS1 −V GS2 ) 2 }
Thus, in the vicinity of V GS1 = V GS2 , the drain current difference is substantially proportional to the input potential difference (V GS1 −V GS2 ).
At this time, since the control signal line 2 (VC2) is shorter than the control signal line 1 (VC1), the transistor M4 rises before the transistor M3. That is, the transistor M4 having a short signal delay time waits for the transistor M3 to rise.
制御装置の内部で、予告信号が出てからしばらくすると、データ信号が生成され、生成されたデータ信号は、フォトダイオードＰＤの帰還信号により所定の振幅の差動電圧信号として半導体装置２０Ａの電極パッドＶｉｎ１，Ｖｉｎ２に入力される。このときには、トランジスタＭ３が立ち上がっているので、入力された差動電圧信号に追随する形で、トランジスタＭ１，Ｍ２に流れる差動電流が高速に変動する。負荷抵抗器ＲＤ１，ＲＤ２がその電流変化分を電圧変化として取り出し、取り出された電圧変化が差動出力電極パッドＶｏｕｔ１，Ｖｏｕｔ２から差動電圧として出力される。これにより、レーザダイオードＬＤは、所定の光出力で発振する。 In the control device, a data signal is generated for a while after the warning signal is output, and the generated data signal is converted into a differential voltage signal having a predetermined amplitude by the feedback signal of the photodiode PD, and the electrode pad of the semiconductor device 20A. Input to Vin1 and Vin2. At this time, since the transistor M3 has risen, the differential current flowing through the transistors M1 and M2 fluctuates at high speed following the input differential voltage signal. The load resistors RD1 and RD2 take out the current change as a voltage change, and the taken out voltage change is output as a differential voltage from the differential output electrode pads Vout1 and Vout2. As a result, the laser diode LD oscillates with a predetermined light output.
そして、差動電圧信号の入力が無くなったときに、Ｌｏｗレベルの制御信号がトランジスタＭ３，Ｍ４のゲートに入力され、ドレイン電流ＩＤ１，ＩＤ２が遮断される。このとき、信号の遅延時間が短いトランジスタＭ４が先に立ち下がり、この時点でトランジスタＭ３の電流、及びトランジスタＭ１，Ｍ２の電流も遮断される。 When the differential voltage signal is not input, a low level control signal is input to the gates of the transistors M3 and M4, and the drain currents I D1 and I D2 are cut off. At this time, the transistor M4 having a short signal delay time falls first, and at this time, the current of the transistor M3 and the currents of the transistors M1 and M2 are also cut off.
以上説明したように、半導体装置２０Ａは、トランジスタＭ４を制御用端子としての制御用電極パッドＶＣａの近傍に配置し、トランジスタＭ３のゲート配線をトランジスタＭ４のゲート配線よりも長くすることで、制御電圧信号の立ち下がり遅延が解消され、トランジスタ対としてのトランジスタＭ１，Ｍ２の電流の立ち下がり遅延が短縮する。つまり、半導体装置２０Ａは、電流遮断時の無駄に電流が流れてしまう無駄時間が短くなり、従来回路よりも消費電力を低減することができる。 As described above, in the semiconductor device 20A, the transistor M4 is disposed in the vicinity of the control electrode pad VCa as a control terminal, and the gate wiring of the transistor M3 is made longer than the gate wiring of the transistor M4. The signal falling delay is eliminated, and the current falling delay of the transistors M1 and M2 as the transistor pair is shortened. That is, the semiconductor device 20A has a shorter dead time in which current flows unnecessarily when the current is interrupted, and can reduce power consumption than the conventional circuit.
（第２実施形態）
図４は、第２実施形態の差動増幅回路の回路図であり、図５は、第２実施形態の差動増幅回路が形成された半導体装置のレイアウト図である。
差動増幅回路１０Ｂが第１実施形態の差動増幅回路１０Ａと異なっている点は、電源電圧電極パッドＶＤＤに印加される直流電圧ＶＤＤを抵抗器Ｒ３，Ｒ４で分圧し、この分圧電圧をトランジスタＭ３のゲートに印加し、そのゲート電圧を固定電位とした点である。また、トランジスタＭ３は、トランジスタＭ１，Ｍ２の近傍に配置されており、トランジスタＭ４は、制御用電極パッドＶＣｂの近傍に配置されている。このため、トランジスタＭ３のソースとトランジスタＭ４のドレインとの間を接続する接続配線は、トランジスタＭ４のソースと制御用電極パッドＶＣｂとの間の配線（制御信号線路ＶＣ２）の長さの５倍以上あるが、１０倍以上あるのが好ましく、２０倍以上あるのがさらに好ましい。
(Second Embodiment)
FIG. 4 is a circuit diagram of the differential amplifier circuit of the second embodiment, and FIG. 5 is a layout diagram of the semiconductor device in which the differential amplifier circuit of the second embodiment is formed.
The difference between the differential amplifier circuit 10B and the differential amplifier circuit 10A of the first embodiment is that the DC voltage V DD applied to the power supply voltage electrode pad VDD is divided by resistors R3 and R4, and this divided voltage is used. Is applied to the gate of the transistor M3, and the gate voltage is set to a fixed potential. The transistor M3 is disposed in the vicinity of the transistors M1 and M2, and the transistor M4 is disposed in the vicinity of the control electrode pad VCb. Therefore, the connection wiring connecting the source of the transistor M3 and the drain of the transistor M4 is at least five times the length of the wiring (control signal line VC2) between the source of the transistor M4 and the control electrode pad VCb. However, it is preferably 10 times or more, more preferably 20 times or more.
差動増幅回路１０Ｂは、差動増幅回路１０Ａとの相違点によって、トランジスタＭ３は、通電状態になっているので、トランジスタＭ４による電流供給／遮断のみで差動増幅回路としての機能の実現／停止の制御を行うことができる。
また、回路の立ち上がりに関しても、トランジスタＭ３は通電状態になっているため、トランジスタＭ４が立ち上がれば、回路が機能するため、電流の供給／遮断が、第１実施形態よりも高速になり、消費電力の無駄を抑制することができる。
Since the differential amplifier circuit 10B is different from the differential amplifier circuit 10A in that the transistor M3 is energized, the function as the differential amplifier circuit is realized / stopped only by the current supply / cutoff by the transistor M4. Can be controlled.
Also, with respect to the rise of the circuit, since the transistor M3 is in an energized state, if the transistor M4 is raised, the circuit functions. Therefore, supply / cutoff of current is faster than in the first embodiment, and power consumption is increased. Can be avoided.
また、第１実施形態の差動増幅回路１０Ａは、制御用電極パッドＶＣａに入力される制御信号が立ち上がったときには、制御用電極パッドＶＣａからトランジスタＭ３のゲートまでの配線距離が長いので、トランジスタＭ３が立ち上がるまで時間がかかってしまう。しかしながら、本実施形態の差動増幅回路１０Ｂでは、常時、トランジスタＭ３が立ち上がっているので、トランジスタＭ４を制御用端子パッドＶＣｂの近傍に配置するだけで、制御信号の立ち上がりタイミングも立ち下がりタイミングも、配線の遅延時間が短縮される。このため、トランジスタ対としてのトランジスタＭ１，Ｍ２の電流の立ち上がり遅延、及び立ち下がり遅延が短縮する。つまり、半導体装置２０Ｂは、電流遮断時の無駄に電流が流れてしまう無駄時間が短くなり、従来回路よりも消費電力を低減することができる。 Further, in the differential amplifier circuit 10A of the first embodiment, when the control signal input to the control electrode pad VCa rises, the wiring distance from the control electrode pad VCa to the gate of the transistor M3 is long, so that the transistor M3 It takes time to stand up. However, in the differential amplifier circuit 10B of the present embodiment, the transistor M3 is always rising, so that the rising timing and the falling timing of the control signal can be obtained only by arranging the transistor M4 in the vicinity of the control terminal pad VCb. Wiring delay time is reduced. For this reason, the rise delay and fall delay of the currents of the transistors M1 and M2 as the transistor pair are shortened. That is, the semiconductor device 20B has a shorter dead time in which current flows unnecessarily when the current is interrupted, and can reduce power consumption compared to the conventional circuit.
また、トランジスタＭ３のゲート電圧を電源電圧電極パッドＶＤＤの印加電圧と抵抗器Ｒ３，Ｒ４で作ることで、制御用電極パッドＶＣｂのパッド位置に依存しないトランジスタＭ３のゲート配線ができ、装置の小型化ができる。 Further, by making the gate voltage of the transistor M3 with the applied voltage of the power supply voltage electrode pad VDD and the resistors R3 and R4, the gate wiring of the transistor M3 can be made independent of the pad position of the control electrode pad VCb, and the device can be downsized. Can do.
（第３実施形態）
前記した第１実施形態、及び第２実施形態は、１段構成の差動増幅回路としたが、多段接続（二段接続）にすることもできる。レーザダイオードＬＤのインピーダンスが低いので、従来の制御装置は、内部にインピーダンスマッチングのための他の差動増幅回路が最終段に設けられており、駆動装置と併せて全体として多段接続されていた。本実施形態の差動増幅回路は、従来、制御装置に設けられていた差動増幅回路を駆動装置に設け、多段接続したものである。これにより、２つの差動増幅回路、及びバッファ回路に流れる電流の無駄時間を短縮することができる。
図６は、第３実施形態の差動増幅回路の回路図であり、図７は、第３実施形態の差動増幅回路が形成された半導体装置のレイアウト図である。
(Third embodiment)
Although the first embodiment and the second embodiment described above are single-stage differential amplifier circuits, they can be multi-stage connected (two-stage connected). Since the impedance of the laser diode LD is low, the conventional control device is internally provided with another differential amplifier circuit for impedance matching in the final stage, and is connected in multiple stages as a whole together with the driving device. The differential amplifier circuit of the present embodiment is a multi-stage connection in which a differential amplifier circuit conventionally provided in a control device is provided in a drive device. As a result, the dead time of the current flowing through the two differential amplifier circuits and the buffer circuit can be shortened.
FIG. 6 is a circuit diagram of the differential amplifier circuit of the third embodiment, and FIG. 7 is a layout diagram of the semiconductor device in which the differential amplifier circuit of the third embodiment is formed.
差動増幅回路１０Ｃは、２つの差動増幅回路１，２がバッファ回路を介して縦続接続されたものである。つまり、差動増幅回路１０Ｃは、初段に設けられた第２実施形態の差動増幅回路１０Ｂ（差動増幅回路１）と、トランジスタＭ５，Ｍ６の直列回路からなる第１のバッファ回路と、トランジスタＭ７，Ｍ８の直列回路からなる第２のバッファ回路と、終段の差動増幅回路２とを備える。ここで、第１のバッファ回路、及び第２のバッファ回路は、インピーダンスの不整合を解消するためのバッファ回路である。
The differential amplifier circuit 10C is formed by cascading two
終段の差動増幅回路２は、トランジスタＭ９，Ｍ１０，Ｍ１１と負荷抵抗器ＲＤ３，ＲＤ４とを備え、トランジスタＭ９のドレインと負荷抵抗器ＲＤ３の一端とが接続されており、トランジスタＭ１０のドレインと負荷抵抗器ＲＤ４の一端とが接続されている。また、トランジスタＭ９のソースとトランジスタＭ１０のソースとが共通に接続されており、その接続点とトランジスタＭ１１のドレインとが接続されている。そして、終段の差動増幅回路２は、トランジスタＭ９のドレインと負荷抵抗器ＲＤ３との接続点が差動出力電極パッドＶｏｕｔ１に接続されており、トランジスタＭ１０のドレインと負荷抵抗器ＲＤ４との接続点が差動出力電極パッドＶｏｕｔ２に接続されている。
The final stage
第１のバッファ回路は、トランジスタＭ５のゲートがトランジスタＭ１のドレインに接続されており、トランジスタＭ５のソースとトランジスタＭ６のドレインとの接続点がトランジスタＭ９のゲートに接続されている。また、第２のバッファ回路は、トランジスタＭ７のゲートがトランジスタＭ２のドレインに接続されており、トランジスタＭ７のソースとトランジスタＭ８のドレインとの接続点がトランジスタＭ１０のゲートに接続されている。なお、トランジスタＭ５，Ｍ７のドレインは、電源電圧電極パッドＶＤＤに接続されており、トランジスタＭ６，Ｍ８，Ｍ１１のゲートはトランジスタＭ３のゲートと同電位にされている。 In the first buffer circuit, the gate of the transistor M5 is connected to the drain of the transistor M1, and the connection point between the source of the transistor M5 and the drain of the transistor M6 is connected to the gate of the transistor M9. In the second buffer circuit, the gate of the transistor M7 is connected to the drain of the transistor M2, and the connection point between the source of the transistor M7 and the drain of the transistor M8 is connected to the gate of the transistor M10. The drains of the transistors M5 and M7 are connected to the power supply voltage electrode pad VDD, and the gates of the transistors M6, M8, and M11 are set to the same potential as the gate of the transistor M3.
初段に設けられた差動増幅回路１（差動増幅回路１０Ｂ）のトランジスタＭ４のドレインは、トランジスタＭ３，Ｍ６，Ｍ８，Ｍ１１のソースに接続されており、トランジスタＭ４のゲートは、制御用電極パッドＶＣｂに接続されている。これにより、差動増幅回路１０Ｃは、トランジスタＭ４の電流制御により、初段の差動増幅回路１０Ｂ、第１のバッファ回路、第２のバッファ回路、及び終段の差動増幅回路２に流れる電流の供給／遮断の制御を行うことができる。
The drain of the transistor M4 of the differential amplifier circuit 1 (differential amplifier circuit 10B) provided in the first stage is connected to the sources of the transistors M3, M6, M8, and M11, and the gate of the transistor M4 is the control electrode pad. Connected to VCb. Thereby, the differential amplifier circuit 10C controls the current flowing through the first-stage differential amplifier circuit 10B, the first buffer circuit, the second buffer circuit, and the final-stage
図７のレイアウト図において、半導体装置２０Ｃは、トランジスタＭ４が制御用電極パッドＶＣｂの近傍に配置されており、トランジスタＭ３は、トランジスタＭ１，Ｍ２の近傍に配置されている。このため、トランジスタＭ３のソースとトランジスタＭ４のドレインとの間の接続配線は、トランジスタＭ４のゲートと制御用電極パッドＶＣｂとの間を接続する制御信号線路２（ＶＣ２）よりも、長さが５倍以上あるが、１０倍以上あるのが好ましく、２０倍以上あるのがさらに好ましい。 In the layout diagram of FIG. 7, in the semiconductor device 20C, the transistor M4 is disposed in the vicinity of the control electrode pad VCb, and the transistor M3 is disposed in the vicinity of the transistors M1 and M2. Therefore, the connection wiring between the source of the transistor M3 and the drain of the transistor M4 has a length of 5 than the control signal line 2 (VC2) connecting the gate of the transistor M4 and the control electrode pad VCb. However, it is preferably 10 times or more, more preferably 20 times or more.
トランジスタＭ６，Ｍ８は、トランジスタＭ５，Ｍ７の近傍に配置されており、トランジスタＭ１１は、トランジスタＭ９，Ｍ１０の近傍に配置されている。つまり、トランジスタＭ６，Ｍ８のソースとトランジスタＭ４のドレインとの間の配線は、制御信号線路（ＶＣ２）よりも長さが極めて長くなり、トランジスタＭ１１のソースとトランジスタＭ４のドレインとの間の配線も長くなる。 The transistors M6 and M8 are disposed in the vicinity of the transistors M5 and M7, and the transistor M11 is disposed in the vicinity of the transistors M9 and M10. That is, the wiring between the sources of the transistors M6 and M8 and the drain of the transistor M4 is extremely longer than the control signal line (VC2), and the wiring between the source of the transistor M11 and the drain of the transistor M4 is also long. become longer.
このとき、トランジスタＭ１１のソースとトランジスタＭ４のドレインとの間の配線の方が、トランジスタＭ６，Ｍ８のソースとトランジスタＭ４のドレインとの間の配線よりも長く、トランジスタＭ６，Ｍ８のソースとトランジスタＭ４のドレインとの間の配線は、トランジスタＭ３のソースとトランジスタＭ４のドレインとの間の配線よりも長い。しかしながら、トランジスタＭ３，Ｍ６，Ｍ８，Ｍ１１のゲート電位は、抵抗器Ｒ５，Ｒ６の分圧電圧に固定されているので、ドレイン電流ＩＤ１，ＩＤ２，ＩＤ５，ＩＤ７，ＩＤ９，ＩＤ１０の供給／遮断は、トランジスタＭ４の立ち上がり／立ち下がり速度に依存する。 At this time, the wiring between the source of the transistor M11 and the drain of the transistor M4 is longer than the wiring between the sources of the transistors M6 and M8 and the drain of the transistor M4, and the sources of the transistors M6 and M8 and the transistor M4. The wiring between the drain of the transistor M3 is longer than the wiring between the source of the transistor M3 and the drain of the transistor M4. However, since the gate potentials of the transistors M3, M6, M8, and M11 are fixed to the divided voltages of the resistors R5 and R6, the drain currents I D1 , I D2 , I D5 , I D7 , I D9 , I D10 Supply / cutoff depends on the rising / falling speed of the transistor M4.
この点、制御用電極パッドＶＣｂはトランジスタＭ４のゲートの近傍に配置しているので、制御信号線路（ＶＣ２）の遅延時間が短く、トランジスタＭ４の立ち上がり／立ち下がりは速い。このため、トランジスタ対としてのトランジスタＭ１，Ｍ２、トランジスタＭ９，Ｍ１０やバッファ用のトランジスタＭ５，Ｍ６，Ｍ７，Ｍ８の電流の立ち上がり遅延、及び立ち下がり遅延が短縮する。つまり、半導体装置２０Ｃは、電流遮断時の無駄に電流が流れてしまう無駄時間が短くなり、従来回路よりも消費電力を低減することができる。 In this respect, since the control electrode pad VCb is disposed in the vicinity of the gate of the transistor M4, the delay time of the control signal line (VC2) is short, and the rise / fall of the transistor M4 is fast. For this reason, the rise delay and fall delay of the currents of the transistors M1 and M2, the transistors M9 and M10 as the transistor pairs, and the buffer transistors M5, M6, M7, and M8 are shortened. That is, the semiconductor device 20C has a shorter dead time in which current flows unnecessarily at the time of current interruption, and can reduce power consumption than the conventional circuit.
（変形例）
本発明は前記した実施形態に限定されるものではなく、例えば以下のような種々の変形が可能である。
（１）前記第１実施形態は、トランジスタＭ３のゲートとトランジスタＭ４のゲートとを共通する制御用電極パッドＶＣａに接続したが、制御装置で生成される送信許可信号ＶＣａの開始時からＤＡＴＡ信号の開始時までのパルス幅Ｔ１（図３参照）のパルス信号をトランジスタＭ３のゲートに接続し、データ信号の終了時に発生する立ち下がり信号をトランジスタＭ４のゲートに接続することもできる。
（２）前記各実施形態は、トランジスタ対としての２つのトランジスタＭ１，Ｍ２のソースに直列に２つのトランジスタＭ３，Ｍ４を接続したが、さらに１つ又は複数の他のトランジスタを追加することもできる。
(Modification)
The present invention is not limited to the embodiments described above, and various modifications such as the following are possible.
(1) In the first embodiment, the gate of the transistor M3 and the gate of the transistor M4 are connected to the common control electrode pad VCa. However, since the transmission permission signal VCa generated by the controller is started, the DATA signal A pulse signal having a pulse width T1 up to the start (see FIG. 3) can be connected to the gate of the transistor M3, and a falling signal generated at the end of the data signal can be connected to the gate of the transistor M4.
(2) In each of the above embodiments, two transistors M3 and M4 are connected in series to the sources of the two transistors M1 and M2 as a transistor pair. However, one or more other transistors may be added. .
１０ 差動増幅回路
２０ 半導体装置
３０ 光送信機
Ｍ１，Ｍ２ トランジスタ（トランジスタ対）
Ｍ３ トランジスタ（共通トランジスタ）
Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０ トランジスタ
ＲＤ１，ＲＤ２，ＲＤ３，ＲＤ４ 負荷抵抗器
ｒ１，ｒ２ ソース抵抗
Ｒ３，Ｒ４，Ｒ５，Ｒ６ 抵抗器
ＩＳＳ 電流源
ＶＤＤ 電源電圧電極パッド
ＧＮＤ 接地電極パッド
Ｖｉｎ１，Ｖｉｎ２ 差動入力電極パッド
Ｖｏｕｔ１，Ｖｏｕｔ２ 差動出力電極パッド
ＶＣ、ＶＣａ，ＶＣｂ 制御用電極パッド（制御用端子）
ＶＣ１，ＶＣ２ 制御信号線路
DESCRIPTION OF SYMBOLS 10 Differential amplifier circuit 20 Semiconductor device 30 Optical transmitter M1, M2 Transistor (transistor pair)
M3 transistor (common transistor)
M4, M5, M6, M7, M8, M9, M10 Transistors RD1, RD2, RD3, RD4 Load resistor r1, r2 Source resistance R3, R4, R5, R6 Resistor ISS Current source VDD Power supply voltage electrode pad GND Ground electrode pad Vin1, Vin2 Differential input electrode pad Vout1, Vout2 Differential output electrode pad VC, VCa, VCb Control electrode pad (control terminal)
VC1, VC2 control signal line
Claims (7)
前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタと、該共通トランジスタに直列接続されている他のトランジスタとを備えており、
前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御する制御用端子に接続されており、
前記共通トランジスタは、前記トランジスタ対の近傍に配設され、
前記他のトランジスタは、前記制御用端子の近傍に配設されている
ことを特徴とする半導体装置。 A semiconductor device in which a differential amplifier circuit including a transistor pair and a current source that makes a sum of currents flowing through the transistor pair constant is formed,
The current source includes a common transistor commonly connected to the transistor pair, and another transistor connected in series to the common transistor,
The gates of the other transistors are connected to a control terminal that controls to cut off a current flowing through the common transistor,
The common transistor is disposed in the vicinity of the transistor pair;
The other transistor is disposed in the vicinity of the control terminal. A semiconductor device, wherein:
前記共通トランジスタのゲートは、前記制御用端子と前記他のトランジスタのゲートとの間よりも長い接続配線を介して前記制御用端子に接続されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The gate of the common transistor is connected to the control terminal through a connection wiring longer than between the control terminal and the gate of the other transistor.
前記共通トランジスタは、ゲート電位が固定されており、
前記共通トランジスタのソースと前記他のトランジスタのドレインとの間の接続配線は、前記制御用端子と前記他のトランジスタのゲートとの間の接続配線よりも長い
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The common transistor has a fixed gate potential,
The connection wiring between the source of the common transistor and the drain of the other transistor is longer than the connection wiring between the control terminal and the gate of the other transistor.
前記共通トランジスタのゲートは、前記トランジスタ対のゲートに入力されるデータ信号の開始を予告する予告信号が入力される他の制御用端子に接続されている
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the gate of the common transistor is connected to another control terminal to which a notice signal for notifying the start of the data signal inputted to the gates of the transistor pair is inputted.
前記トランジスタ対は、
第１のゲート−ソース間電圧により第１ドレイン電流が変化する第１トランジスタと、
第２のゲート−ソース間電圧により第２ドレイン電流が変化する第２トランジスタとを備え、
前記電流源は、前記第１トランジスタのソース電流と前記第２トランジスタのソース電流との和を一定にするものであり、
前記第１ドレイン電流と前記第２ドレイン電流との差を電圧に変換して差動電圧として出力する
ことを特徴とする半導体装置。 A semiconductor device according to any one of claims 1 to 4,
The transistor pair is:
A first transistor in which a first drain current varies according to a first gate-source voltage;
A second transistor in which a second drain current changes according to a second gate-source voltage;
The current source makes a sum of a source current of the first transistor and a source current of the second transistor constant;
A semiconductor device, wherein a difference between the first drain current and the second drain current is converted into a voltage and output as a differential voltage.
前記電流源は、前記トランジスタ対に共通に接続されている共通トランジスタと、該共通トランジスタに直列接続されている他のトランジスタとを備えており、
前記他のトランジスタのゲートは、前記共通トランジスタに流れる電流を遮断制御する制御用端子に接続されており、
前記共通トランジスタと前記制御用端子との間の配線距離は、前記他のトランジスタと前記制御用端子との間の配線距離の５倍以上である
ことを特徴とする半導体装置。 A semiconductor device in which a differential amplifier circuit including a transistor pair and a current source that makes a sum of currents flowing through the transistor pair constant is formed,
The current source includes a common transistor commonly connected to the transistor pair, and another transistor connected in series to the common transistor,
The gates of the other transistors are connected to a control terminal that controls to cut off a current flowing through the common transistor,
The semiconductor device, wherein a wiring distance between the common transistor and the control terminal is at least five times a wiring distance between the other transistor and the control terminal.
前記出力された差動電圧をゲートに印加する他のトランジスタ対と、該他のトランジスタ対に流れる各電流の和を一定にする他の共通トランジスタをさらに備え、
前記他のトランジスタは、前記共通トランジスタに流れる電流、及び他の共通トランジスタに流れる電流の和を遮断制御する
ことを特徴とする半導体装置。 The semiconductor device according to claim 3,
Another transistor pair for applying the output differential voltage to the gate, and another common transistor for making the sum of the currents flowing through the other transistor pair constant,
It said other bets transistor is a semiconductor device characterized by cutoff control the sum of the currents flowing through current flowing through the common transistor, and the other common transistor.
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