JP5656888B2

JP5656888B2 - グラフェントランジスタ

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Publication number: JP5656888B2
Application number: JP2012011692A
Authority: JP
Inventors: 岡井　誠; 誠岡井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2012-01-24
Filing date: 2012-01-24
Publication date: 2015-01-21
Anticipated expiration: 2032-01-24
Also published as: JP2013152969A

Description

本発明は、グラフェンを利用したトランジスタに関し、特に、チャネルおよびゲート層としてグラフェンを用いたグラフェントランジスタに関するものである。

グラフェンとは、ベンゼン環を２次元平面に敷き詰めた六員環シートのことであり、閉曲面を構成していないものを言う。グラフェンを筒状に丸めて閉曲面を構成したものがカーボンナノチューブであり、グラフェンシートを多数枚積層したものがグラファイトである。グラフェンは、その特異的な材料物性から「ポストシリコン」の新電子材料として有望視されている。

グラフェンの電子移動度は、20万cm²/Vs程度と理論的に予想されており、シリコンのそれをはるかに超えている。この特長を活用すべく、より高速な電子デバイス（例えば、数10〜数100 GHz領域のトランジスタ）を目指した研究・開発が精力的に行われている。例えば、非特許文献１には、Co₂Si芯−Al₂O₃外皮のナノワイヤをトップゲートとして利用したグラフェントランジスタが報告されている。非特許文献１によると、チャネル長が140 nmで遮断周波数が100〜300 GHzである高速グラフェントランジスタを作製することができるとしている。

また、特許文献１には、単原子層または複数原子層からなるグラフェン膜が成長された基板であって、前記グラフェン膜に対向する前記基板の表面には酸化アルミニウム膜が存在し、前記酸化アルミニウム膜の組成がAl_2-xO_3+x（x ≧ 0）であり、前記グラフェン膜は前記酸化アルミニウム膜の表面に対して平行でかつ該表面上のみに成長しており、電圧端子間距離0.2 mmの条件で電気伝導率を測定した場合に前記グラフェン膜の電気伝導率が1×10⁴ S/cm以上であることを特徴とするグラフェン膜が成長された基板が開示されている。特許文献１によると、電気的導通が確保された連続的なグラフェン膜を基板上の所望の位置に選択成長させた基板を低コストで実現することができるとしている。

特開２０１１−１６８４７３号公報

Lei Liao, Yung-Chen Lin, Mingqiang Bao, Rui Cheng, Jingwei Bai, Yuan Liu, Yongquan Qu, Kang L. Wang, Yu Huang, and Xiangfeng Duan: "High-speed graphene transistors with a self-aligned nanowire gate", Nature 467, 305-308 (2010).

非特許文献１は、高速トランジスタの作製を実証したという点で学術的意義が高いと思われる。しかしながら、トップゲートとなるCo₂Si芯−Al₂O₃外皮ナノワイヤを所望の位置に形成・配置すること自体が困難であり、工業的観点から見た場合に、多数個のグラフェントランジスタからなる集積回路を製造することは極めて困難と考えられる。

一方、特許文献１は、トランジスタのチャネルとなるグラフェン膜を基板上の所望の位置に選択成長させた基板を実現することができるため、グラフェントランジスタの集積回路の製造に有利である。しかしながら、グラフェン膜が脆弱であるために、従前のトランジスタ製造プロセスでは、トップゲートを形成する際にチャネルのグラフェン膜を損傷して電気的特性を劣化させてしまうことがあり、トランジスタの歩留まりが低下する（結果として、トランジスタ集積回路の製造コストが増大する）という課題が残されていた。

本発明者は、上記の課題を解決すべく、特許文献１の知見を基にして従前のトランジスタ製造プロセスを利用してもグラフェン膜の電気的特性が劣化しない構造を有するグラフェントランジスタを種々検討した。その結果、ボトムゲート構造を採用することにより、従前のトランジスタ製造プロセスを利用できる目処が得られた。しかしながら、製造したグラフェントランジスタの電気的特性を調査する過程において、形成したグラフェン膜が損傷していない場合であっても、電気的特性のバラツキが大きかったり、電気的特性に経時変化が見られたりする（長期信頼性に劣る）という新たな課題が見出された。

したがって、本発明の目的は、従前のトランジスタ製造プロセスを利用してもグラフェン膜の電気的特性が劣化しない構造を有すると共に電気的特性の安定性と長期信頼性に優れるグラフェントランジスタおよびその集積回路を提供することにある。

本発明の１つの態様は、上記目的を達成するため、基板とチャネルとの間にゲート層が配設されたボトムゲート型のトランジスタであって、
前記ゲート層は、第１グラフェン膜からなり、前記基板上にパターン形成された第１アルミナ層からなるゲート層用基部の直上のみに形成され、前記ゲート層と前記チャネルとの間にはゲート絶縁膜が形成され、前記ゲート絶縁膜は、前記ゲート層の直上に形成される第２アルミナ層と、該第２アルミナ層の直上に形成されるシリカ層と、該シリカ層の直上に形成される第３アルミナ層との３層構造を有しており、前記第３アルミナ層は、チャネル用基部となるようにパターン形成されており、前記チャネルは、第２グラフェン膜からなり、前記チャネル用基部の直上のみに形成されていることを特徴とするグラフェントランジスタを提供する。

なお、本発明で言う「グラフェン膜」とは、グラフェンシートが20層以下からなる膜（すなわち20原子層以下の膜）と定義する。これは、20原子層を超えると種々の物性（例えば、電子移動度）がバルクグラファイトとほとんど同じになり、グラフェンとしての特長が希薄となるためである。

また、本発明は、上記目的を達成するため、上記の発明に係るグラフェントランジスタにおいて、以下のような改良や変更を加えることができる。
（i）前記第１アルミナ層の平均厚さが3 nm以上100 nm以下であり、前記第２アルミナ層の平均厚さが1 nm以上5 nm以下であり、前記第３アルミナ層の平均厚さが3 nm以上10 nm以下である。
（ii）前記第１グラフェン膜の平均原子層数が3以上20以下であり、前記第２グラフェン膜の平均原子層数が3以下である。
（iii）前記第１アルミナ層、前記第２アルミナ層および前記第３アルミナ層のそれぞれの平均組成がAl_2-xO_3+x（x ≧ 0）である。
（iv）前記第１グラフェン膜および前記第２グラフェン膜のそれぞれのグラフェンドメインの平均サイズが25 nm以上である。
（v）前記第２グラフェン膜がシングルドメインのグラフェンからなる。
（vi）前記第２グラフェン膜は複数のグラフェンドメインが互いに重なり合う構造を有している。
（vii）前記基板は、熱酸化膜が表面に形成されたシリコン単結晶基板である。
（viii）前記ゲート層の一端に配設されるゲート電極が第１グラフェン膜と第２グラフェン膜との積層で形成され、前記チャネルの両端に配設されるソース電極およびドレイン電極が第２グラフェン膜で形成されている。
（ix）グラフェントランジスタ集積回路であって、上記のグラフェントランジスタが集積化されている。

本発明によれば、従前のトランジスタ製造プロセスを利用してもグラフェン膜の電気的特性が劣化しない構造を有すると共に電気的特性の安定性と長期信頼性に優れるグラフェントランジスタおよびその集積回路を提供することができる。その結果、グラフェントランジスタの低コスト化を可能とし、従来のシリコントランジスタよりも高速動作が可能な電子回路を実現することができる。

本発明の第１の実施形態に係るグラフェントランジスタの例を示す斜視模式図である。本発明の第２の実施形態に係るグラフェントランジスタの例を示す斜視模式図である。本発明の第３の実施形態に係るグラフェントランジスタ集積回路の例を示す拡大平面模式図である。第１の実施形態に係るグラフェントランジスタにおけるドレイン電流とドレイン電圧との関係を示すグラフである。第１の実施形態に係るグラフェントランジスタにおけるドレイン電流とゲート電圧との関係を示すグラフである。

前述したように、本発明者は、グラフェントランジスタの構造を種々検討してきたが、新たな課題を受けて、構造と電気的特性との関係を更に詳細に調査・研究した。その結果、グラフェン膜ゲート層とゲート絶縁膜との間の密着性が不十分であるために、グラフェントランジスタにおける電気的特性にバラツキや経時変化が生じることを突き止めた。本発明は、当該知見に基づいて完成されたものである。

以下、図面を参照しながら本発明に係る実施形態を製造手順に沿って説明する。ただし、本発明はここで取り上げた実施形態に限定されることはなく、要旨を変更しない範囲で適宜改良や組み合わせを行ってもよい。なお、図面中で同義の部分には同一の符号を付して重複する説明を省略する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係るグラフェントランジスタの例を示す斜視模式図である。なお、図１では、グラフェントランジスタの構造を理解しやすくするために、ゲート層の側面が露出するように描かれている。ただし、ゲート層の側面もゲート絶縁膜によって被覆保護されていることは好ましい（詳細は後述する）。

まず、基板100として、酸化シリコン膜102（例えば、厚さ20〜300 nmの熱酸化膜）が表面に形成されたシリコン単結晶基板101（例えば、2インチ径、厚さ500〜600μm）を用意する。なお、基板100は、コストの観点からは、酸化シリコン膜102が表面に形成されたシリコン単結晶基板101が好ましいが、それに限定されるものではなく、高速電子回路の要求に応じて、表面に絶縁膜が形成された他の半導体基板や絶縁体基板を用いることができる。

次に、物理気相成長法（例えば、スパッタ法、イオンビーム法、レーザ蒸発法など）により基板100の表面（酸化シリコン膜102の表面）にコランダム構造の第１アルミナ層103を形成する。第１アルミナ層103は、c面配向膜（アルミナ結晶のc面と基板表面とが平行）であることが好ましい。形成する第１アルミナ層103の平均厚さとしては、3 nm以上100 nm以下が好ましい。第１アルミナ層103は、酸化シリコン膜102上に形成することから、その平均厚さが3 nm未満になるとアルミナ結晶粒同士の接点が減って面内方向の被覆率が低下することから好ましくない（例えば、第１アルミナ層103が島状になると、後工程のゲート層形成で不具合が生じ易くなる）。一方、100 nmより厚くなると後工程における熱歪み等に起因したクラック等が発生しやすくなることから好ましくない。トランジスタの動作速度の観点から、50 nm以下がより好ましく、10 nm以下が更に好ましい。

また、第１アルミナ層103の形成にあたり、その組成がAl_2-xO_3+x（x ≧ 0）となるように制御することが望ましく、Al_2-xO_3+x（x ＞ 0）となるように制御することがより望ましい。該組成制御は、例えば、気相成長中の酸素分圧を制御することによって可能である。化学量論組成以上の酸素リッチな組成を有する第１アルミナ層103を形成することにより、平均サイズの大きいグラフェンドメイン（25 nm以上）を成長させることができる。グラフェンドメインの平均サイズが大きいほど、グラフェン膜の電気抵抗率の低下に寄与する。なお、グラフェンドメインのサイズは、例えば特許文献１に記載された方法で測定することができる。

次に、従前のトランジスタ製造プロセス（例えば、ホトリソグラフィプロセスおよびドライエッチングプロセス）を利用して、基板100に形成した第１アルミナ層103に対して所望の回路パターンを有するゲート層用基部を加工・形成する。このとき、ゲート層用基部にのみ第１アルミナ層103を残し、他の部分の第１アルミナ層103を完全に除去する。また、酸化シリコン膜102は絶縁層として残しておいた方が好ましい。ドライエッチングは、エッチングガスとしてCHF₃ガスを用いた反応性イオンエッチングを好適に利用できる。

次に、炭素含有化合物を原料として化学気相成長法（CVD: chemical vapor deposition）により第１グラフェン膜104をゲート層用基部となる第１アルミナ層103上に成膜する。前述のゲート層用基部の加工・形成工程において、ゲート層用基部以外の部分の第１アルミナ層103を完全に除去したことから、第１グラフェン膜104はゲート層用基部の直上のみに成長する。言い換えると、第１アルミナ層103上のグラフェン膜成長と酸化シリコン膜102上のグラフェン膜成長とを比較すると、後者は前者に対して無視できるほど少ない。これは、アルミナのc面とグラフェンのc面との格子整合性が高く、界面エネルギーが低いと考えられるためである。この工程より、ゲート層が形成される。

第１グラフェン膜104の平均原子層数は、3以上20以下が好ましい。ゲート層の電気抵抗を十分に下げるためには、少なくとも3原子層以上のグラフェン膜が必要である。一方、20原子層を超えるとグラフェンとしての特長が希薄となるため、20原子層以下のグラフェン膜が好ましい。なお、グラフェン膜の平均原子層数は、例えば特許文献１に記載された方法で測定することができる。

グラフェン膜の成膜条件の１例としては、原料ガスとしてプロピレン、キャリアガスとしてアルゴンガスを用い、平均原料濃度0.15〜3体積％の混合ガスを平均流速15〜50 cm/min（基板上の平均流速で標準状態換算）で供給し、成長温度450〜1000℃（好ましくは750〜1000℃）で0.1〜60分間（好ましくは0.1〜10分間）の成長を行う。なお、原料としてはプロピレン以外にもアセチレン、メタン、プロパン、エチレン等の他の炭素含有化合物を用いることができる。

次に、ゲート電極105を形成する。ゲート電極105は、ゲート層（第１グラフェン膜104）の一方の端部を覆うように形成され、ゲート層と電気的に接合している。構造例としては、ゲート層の直上に下層としてチタン層（例えば膜厚15 nm）が形成され、その上に上層として金層（例えば膜厚100 nm）が形成される。従前のトランジスタ製造プロセス（例えば、ホトリソグラフィプロセスおよび電子線加熱蒸着法を用いたリフトオフプロセス）を利用して形成することができる。

次に、ゲート層上にゲート絶縁膜106を形成する。ここで、本発明におけるゲート絶縁膜106は、ゲート層（第１グラフェン膜104）の直上に形成される第２アルミナ層107と、該第２アルミナ層107の直上に形成されるシリカ層108と、該シリカ層108の直上に形成される第３アルミナ層109との３層構造を有している。第２アルミナ層107が介在することによりゲート層とゲート絶縁膜106との密着性が飛躍的に向上するため、トランジスタの電気的特性が安定（バラツキが低減）すると共に長期信頼性が向上する。

第２アルミナ層107の平均厚さとしては、1 nm以上5 nm以下が好ましい。第２アルミナ層107は、下地となる第１グラフェン膜104との界面エネルギーが十分低いことから、αアルミナのc軸長と同等以上の厚さに形成すれば略膜状に成長する。一方、ゲート絶縁膜106の低誘電率化の観点から、5 nm以下が好ましい。第２アルミナ層107の成膜方法は、第１アルミナ層103と同様に、物理気相成長法（例えば、スパッタ法、イオンビーム法、レーザ蒸発法など）を好適に利用できる。また、化学量論組成以上の酸素リッチな組成を有する第２アルミナ層107を形成することが好ましい。

シリカ層108の平均厚さとしては、ゲート絶縁膜106の低誘電率化の観点から3 nm以上が好ましく、チャネルでのスイッチング制御性の観点から10 nm以下が好ましい。シリカ層108の成膜方法も、物理気相成長法（例えば、スパッタ法、イオンビーム法、レーザ蒸発法など）を好適に利用できる。

第３アルミナ層109の平均厚さとしては、3 nm以上10 nm以下が好ましい。平均厚さが3 nm未満になると、第１アルミナ層103と同様に、面内方向の被覆率が低下する。一方、ゲート絶縁膜106の低誘電率化の観点から、10 nm以下が好ましい。第３アルミナ層109の成膜方法も、物理気相成長法（例えば、スパッタ法、イオンビーム法、レーザ蒸発法など）が好適に利用される。また、化学量論組成以上の酸素リッチな組成を有する第３アルミナ層109を形成することが好ましい。

ゲート絶縁膜106全体の平均厚さとしては、チャネルでのスイッチング制御性の観点から20 nm以下が好ましく、15 nm以下がより好ましい。なお、ゲート絶縁膜106における平均厚さ（全体の平均厚さ、各層の平均厚さ）とは、ゲート層と後述するチャネルとが交差する領域での平均厚さと定義する。

次に、ゲート層用基部の形成工程と同様に、従前のトランジスタ製造プロセス（例えば、ホトリソグラフィプロセスおよびドライエッチングプロセス）を利用して、ゲート絶縁膜106の第３アルミナ層109に対して所望の回路パターンを有するチャネル用基部を加工・形成する。このとき、チャネル用基部にのみ第３アルミナ層109を残し、他の部分の第３アルミナ層109を完全に除去する。また、ゲート層上のシリカ層108は絶縁層かつ保護層として残しておいた方が好ましい。これにより、ゲート層（第１グラフェン膜104）へのダメージを防止することができる。ドライエッチングは、エッチングガスとしてCHF₃ガスを用いた反応性イオンエッチングを好適に利用できる。

次に、第１グラフェン膜104の成膜工程と同様に、炭素含有化合物を原料とした化学気相成長法により第２グラフェン膜110をチャネル用基部となる第３アルミナ層109上に成膜する。前述のチャネル用基部の加工・形成工程において、チャネル用基部以外の部分の第３アルミナ層109を完全に除去したことから、第２グラフェン膜110はチャネル用基部の直上のみに成長する。この工程より、チャネルが形成される。

第２グラフェン膜110の平均原子層数は、1以上3以下が好ましい。チャネルを構成する第２グラフェン膜110は、半導体的な性質を示すことが必要である。第２グラフェン膜110の平均原子層数が4以上になると、金属的な性質が強くなることから好ましくない。なお、グラフェン膜成長における平均原子層数の制御は、成長時間の制御により行うことができる。

次に、ソース電極111とドレイン電極112とを形成する。ソース電極111およびドレイン電極112は、チャネル（第２グラフェン膜110）の両端部を覆うように形成され、それぞれがチャネルと電気的に接合している。構造例としては、チャネルの直上に下層としてチタン層（例えば膜厚15 nm）が形成され、その上に上層として金層（例えば膜厚100 nm）が形成される。ソース電極111およびドレイン電極112は、ゲート電極105と同様に、従前のトランジスタ製造プロセス通常の（例えば、ホトリソグラフィプロセスおよび電子線加熱蒸着法を用いたリフトオフプロセス）を利用して形成することができる。

以上の工程により、グラフェントランジスタ構造が完成する。第１の実施形態のグラフェントランジスタは、ゲート電極105、ソース電極111およびドレイン電極112が金属で形成されていることから、それらに接続される配線が金属材料で形成される場合に好適な構造である。

［第２の実施形態］
図２は、本発明の第２の実施形態に係るグラフェントランジスタの例を示す斜視模式図である。なお、図２では、グラフェントランジスタの構造を理解しやすくするために、ゲート層の側面が露出するように描かれている。ただし、ゲート層の側面もゲート絶縁膜によって被覆保護されていることは好ましい。以下、第２の実施形態に関し、図２を参照しながら第１の実施形態と異なる構成について主に説明する。

第１の実施形態と同様に、基板100を用意し、基板100の表面（酸化シリコン膜102の表面）にコランダム構造の第１アルミナ層103を形成する。

次に、従前のトランジスタ製造プロセス（例えば、ホトリソグラフィプロセスおよびドライエッチングプロセス）を利用して、基板100に形成した第１アルミナ層103に対して所望の回路パターンを有するゲート層・ゲート電極用基部を加工・形成する。このとき、ゲート層・ゲート電極用基部にのみ第１アルミナ層103を残し、他の部分の第１アルミナ層103を完全に除去する。

次に、第１の実施形態と同様の化学気相成長法により第１グラフェン膜104をゲート層・ゲート電極用基部となる第１アルミナ層103上に成膜する。この工程より、ゲート層とゲート電極205の下層とが一括して形成される。

次に、ゲート電極205の領域をマスキングした後、ゲート層上にゲート絶縁膜106（第２アルミナ層107、シリカ層108、第３アルミナ層109）を形成する。

次に、ゲート層・ゲート電極用基部の形成工程と同様に、従前のトランジスタ製造プロセス（例えば、ホトリソグラフィプロセスおよびドライエッチングプロセス）を利用して、ゲート絶縁膜106の第３アルミナ層109に対して所望の回路パターンを有するチャネル・ソース電極・ドレイン電極用基部を加工・形成する。このとき、当該基部にのみ第３アルミナ層109を残し、他の部分の第３アルミナ層109を完全に除去する。その後、ゲート電極205のマスクを除去する。

次に、化学気相成長法により第２グラフェン膜110をチャネル・ソース電極・ドレイン電極用基部となる第３アルミナ層109上に成膜する。この工程より、チャネルとソース電極211とドレイン電極212とゲート電極205の上層とが一括して形成される。

以上の工程により、グラフェントランジスタ構造が完成する。第２の実施形態のグラフェントランジスタは、ゲート電極205、ソース電極211およびドレイン電極212がグラフェン膜で形成されていることから、それらに接続される配線が導電性炭素材料で形成される場合に好適な構造である。

［第３の実施形態］
図３は、本発明の第３の実施形態に係るグラフェントランジスタ集積回路の例を示す拡大平面模式図である。図３に示したように、前述した実施形態に係るグラフェントランジスタ301同士を配線302で接続して高密度に集積化することにより、集積回路を構成することができる。

本発明に係るグラフェントランジスタ301は、前述したように、従前のトランジスタ製造プロセスを利用して製造することができることから、集積回路の集積度においても、従来のシリコントランジスタ集積回路と同等の集積度（例えば、〜10⁶ cm^-2）が可能である。また、配線302として導電性炭素材料を利用することにより、トランジスタ集積回路の大幅な原価低減が可能となる。

以下、実施例により本発明をさらに具体的に説明する。なお、本発明はこれらの実施例に限定されるものではない。

（密着性試験）
グラフェントランジスタにおけるゲート層104とゲート絶縁膜106との密着性を評価するために、ゲート層/ゲート絶縁膜を模擬した試料を作製して剥離試験を行った。まず、熱酸化膜（厚さ100 nm）が表面に形成されたシリコン単結晶基板（2インチ径）の表面に、スパッタ法により平均厚さ100 nmの第１アルミナ層（Al_2-xO_3+x、x ＞ 0）を成膜した。次に、ホトリソグラフィプロセスおよびドライエッチングプロセスを利用して、第１アルミナ層に対してゲート層用基部（幅10 mm、長さ30 mm）を加工・形成した。次に、化学気相成長法（原料ガス：プロピレン、キャリアガス：アルゴンガス、平均原料濃度：1体積％、平均ガス流速：20 cm/min、成長温度：800℃）により、ゲート層用基部上に第１グラフェン膜（10原子層）を成膜した。

実施例１として、スパッタ法により、第１グラフェン膜上に平均厚さ1.5 nmの第２アルミナ層（Al_2-xO_3+x、x ＞ 0）を成膜した後に、該第２アルミナ層上に平均厚さ100 nmのシリカ層を成膜した試料を作製した。また、比較例１として、スパッタ法により、第１グラフェン膜上に平均厚さ100 nmのシリカ層を直接成膜した試料を作製した。実施例１と比較例１とをそれぞれ20サンプルずつ用意した。用意した各試料に対してJIS K5600に基づくテープ剥離試験を行い、剥離の有無を評価した。結果を表１に示す。

表１に示したように、比較例１においてほとんどのサンプルが剥離したのに対し、実施例１では全てのサンプルで剥離が生じなかった。この試験から、第１グラフェン膜からなるゲート層の直上に第２アルミナ層を形成することにより、ゲート層/ゲート絶縁膜の密着性が飛躍的に向上することが確認された。

（グラフェントランジスタの電気特性）
前述した第１の実施形態に係るグラフェントランジスタを作製し、その電気的特性を測定した。まず、熱酸化膜（厚さ100 nm）が表面に形成されたシリコン単結晶基板（2インチ径）の表面に、スパッタ法により平均厚さ50 nmの第１アルミナ層（Al_2-xO_3+x、x ＞ 0）を成膜した。次に、ホトリソグラフィプロセスおよびドライエッチングプロセスを利用して、第１アルミナ層に対してゲート層用基部（幅10 nm、長さ50 nm）を加工・形成した。

化学気相成長法（原料ガス：プロピレン、キャリアガス：アルゴンガス、平均原料濃度：1体積％、平均ガス流速：20 cm/min、成長温度：800℃）により、ゲート層用基部上にゲート層として第１グラフェン膜（10原子層）を成膜した。その後、ホトリソグラフィプロセスと電子線加熱蒸着法を用いたリフトオフプロセスにより、２層構造（下層：膜厚15 nmのチタン層、上層：膜厚100 nmの金層）のゲート電極を形成した。なお、成膜した第１グラフェン膜の微細組織を別途観察したところ、平均サイズ約30 nmのグラフェンドメインが互いに重なり合うように成長していた。

次に、第１グラフェン膜からなるゲート層上に、スパッタ法により３層構造のゲート絶縁膜（第２アルミナ層：平均厚さ2 nm、シリカ層：平均厚さ10 nm、第３アルミナ層：平均厚さ8 nm）を形成した。次に、ホトリソグラフィプロセスおよびドライエッチングプロセスを利用して、第３アルミナ層に対してチャネル用基部（幅10 nm、長さ50 nm）を加工・形成した。

次に、第１グラフェン膜成長と同様の条件により、チャネル用基部上にチャネルとして第２グラフェン膜（3原子層）を成膜した。その後、ホトリソグラフィプロセスと電子線加熱蒸着法を用いたリフトオフプロセスにより、２層構造（下層：膜厚15 nmのチタン層、上層：膜厚100 nmの金層）のソース電極とドレイン電極とを形成した。なお、成膜した第２グラフェン膜の微細組織を別途観察したところ、平均サイズ約30 nmのグラフェンドメインが互いに重なり合うように成長していた。

図４は、第１の実施形態に係るグラフェントランジスタにおけるドレイン電流とドレイン電圧との関係を示すグラフである。図４に示したように、ゲート電圧を-40 Vから0 Vに変えることにより、ドレイン電流が小さくなることが分かる。また、図５は、第１の実施形態に係るグラフェントランジスタにおけるドレイン電流とゲート電圧との関係を示すグラフである。図５に示したように、ドレイン電圧が10 Vの場合、ドレイン電流のON/OFF比で20以上を実現できることが確認された。

100…基板、101…シリコン単結晶基板、102…酸化シリコン膜、
103…第１アルミナ層、104…第１グラフェン膜、105…ゲート電極、
106…ゲート絶縁膜、107…第２アルミナ層、108…シリカ層、109…第３アルミナ層、
110…第２グラフェン膜、111…ソース電極、112…ドレイン電極、
205…ゲート電極、211…ソース電極、212…ドレイン電極、
301…グラフェントランジスタ、302…配線。

Claims

ソース電極とドレイン電極との間にチャネルを有し基板と前記チャネルとの間にゲート層が配設されたボトムゲート型のトランジスタであって、
前記ゲート層と該ゲート層の一端に配設されるゲート電極とは、前記基板上にパターン形成された第１アルミナ層からなるゲート層・ゲート電極用基部の直上のみに形成され、
前記ゲート層は第１グラフェン膜からなり、前記ゲート電極は前記第１グラフェン膜と第２グラフェン膜との積層からなり、
前記ゲート層と前記チャネルとの間にはゲート絶縁膜が形成され、
前記ゲート絶縁膜は３層構造を有しており、該３層構造は、前記ゲート層と前記ゲート絶縁膜との密着性を確保するために前記ゲート層の直上に形成される第２アルミナ層と、該第２アルミナ層の直上に形成されるシリカ層と、該シリカ層の直上に形成される第３アルミナ層とからなり、
前記第３アルミナ層は、チャネル・ソース電極・ドレイン電極用基部となるようにパターン形成されており、
前記チャネルと前記ソース電極と前記ドレイン電極とは、第２グラフェン膜からなり、前記チャネル・ソース電極・ドレイン電極用基部の直上のみに形成されていることを特徴とするグラフェントランジスタ。
請求項１に記載のグラフェントランジスタにおいて、
前記第１アルミナ層の平均厚さが3 nm以上100 nm以下であり、
前記第２アルミナ層の平均厚さが1 nm以上5 nm以下であり、
前記シリカ層の平均厚さが3 nm以上10 nm以下であり、
前記第３アルミナ層の平均厚さが3 nm以上10 nm以下であり、
前記ゲート絶縁膜全体の平均厚さが20 nm以下であることを特徴とするグラフェントランジスタ。
請求項１または請求項２に記載のグラフェントランジスタにおいて、
前記第１グラフェン膜の平均原子層数が3以上20以下であり、
前記第２グラフェン膜の平均原子層数が3以下であることを特徴とするグラフェントランジスタ。
請求項１乃至請求項３のいずれかに記載のグラフェントランジスタにおいて、
前記第１アルミナ層、前記第２アルミナ層および前記第３アルミナ層のそれぞれの平均組成がAl_2-xO_3+x（x ≧ 0）であることを特徴とするグラフェントランジスタ。
請求項１乃至請求項４のいずれかに記載のグラフェントランジスタにおいて、
前記第１グラフェン膜および前記第２グラフェン膜のそれぞれのグラフェンドメインの平均サイズが25 nm以上であることを特徴とするグラフェントランジスタ。
請求項１乃至請求項４のいずれかに記載のグラフェントランジスタにおいて、
前記第２グラフェン膜がシングルドメインのグラフェンからなることを特徴とするグラフェントランジスタ。
請求項１乃至請求項４のいずれかに記載のグラフェントランジスタにおいて、
前記第２グラフェン膜は複数のグラフェンドメインが互いに重なり合う構造を有していることを特徴とするグラフェントランジスタ。
請求項１乃至請求項７のいずれかに記載のグラフェントランジスタにおいて、
前記基板は、熱酸化膜が表面に形成されたシリコン単結晶基板であることを特徴とするグラフェントランジスタ。
請求項１乃至請求項８のいずれかに記載のグラフェントランジスタが集積化されていることを特徴とするグラフェントランジスタ集積回路。