JP5632822B2

JP5632822B2 - 速度変換中継装置

Info

Publication number: JP5632822B2
Application number: JP2011280557A
Authority: JP
Inventors: 慶太高橋; 結城　直彦; 直彦結城; 豪矢沢
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2011-12-21
Filing date: 2011-12-21
Publication date: 2014-11-26
Anticipated expiration: 2031-12-21
Also published as: JP2013131934A

Description

本発明は、伝送速度が異なるポートを有しておりそれらポートを介して伝送するパケットに関して伝送速度の遅いポートから伝送速度の速いポートへの中継に生じる遅延時間と処理速度の速いポートから処理速度の遅いポートにかかる遅延時間が等しいことを特徴とする速度変換中継装置に関する。

パケットネットワークを介して装置間の時刻を同期させるプロトコルとしてＰＴＰ（ＰｒｅｃｉｓｅＴｉｍｅＰｒｏｔｏｃｏｌ）が存在する（非特許文献１）。ＰＴＰの通信は正確な時刻を有しているＰＴＰマスターとＰＴＰマスターとは異なる時刻で動作しているＰＴＰスレーブ間で行われ、ＰＴＰマスター、ＰＴＰスレーブ間に複数の情報パケットの通信を行うことにより、ＰＴＰスレーブにおいて、時刻をＰＴＰマスターの時刻に一致させることができる。

上述の情報パケットの通信の概要図を図３に示す。
まず、ＰＴＰマスター５１よりＳｙｎｃメッセージがＰＴＰスレーブ５２に伝送される。このときＳｙｎｃメッセージにはＰＴＰマスター５１からＳｙｎｃメッセージを送出したＰＴＰマスター５１が刻む時刻（Ｔ_１）が格納されている。
次に、ＰＴＰスレーブ５２ではＳｙｎｃメッセージを受信する。このときのＰＴＰスレーブ５２が刻む時刻をＴ_２とする。
ＰＴＰスレーブ５２ではＰＴＰマスター５１に向けてＤｅｌａｙ＿Ｒｅｑメッセージを送信する。このときにＰＴＰスレーブ５２が刻む時刻をＴ_３とする。このＤｅｌａｙ＿ＲｅｑメッセージをＰＴＰマスター５１で受信した際の、ＰＴＰマスター５１が刻む時刻をＴ_４とし、その時刻をＤｅｌａｙ＿Ｒｅｓｐメッセージに格納してＰＴＰスレーブ５２へ伝送する。

上記、情報パケットの通信によりＰＴＰスレーブ５２ではＴ_１、Ｔ_２、Ｔ_３、Ｔ_４の値を知ることができる。ここで、ＰＴＰマスター５１とＰＴＰスレーブ５２は刻む時刻の絶対値が異なっているため、図３に示されるように時刻のオフセットが生じている。このオフセット値はＴ_１、Ｔ_２、Ｔ_３、Ｔ_４を用いて以下の式で表すことができる。
オフセット＝｛（Ｔ２−Ｔ１）＋（Ｔ３−Ｔ４）｝／２（１）

オフセット値を算出するに当たり、ＰＴＰマスター５１からＰＴＰスレーブ５２へパケットを伝送するときにかかる遅延時間とＰＴＰスレーブ５２からＰＴＰマスター５１へパケットを伝送するときにかかる遅延時間は等しいと仮定されている。このため、ＰＴＰマスター５１からＰＴＰスレーブ５２へパケットを伝送するときにかかる遅延時間とＰＴＰスレーブ５２からＰＴＰマスター５１へパケットを伝送するときにかかる遅延時間が異なる場合、遅延時間差に応じたオフセット値の誤差が生じる。

ここで、ＰＴＰマスター５１からＰＴＰスレーブ５２へパケットを伝送するときにかかる遅延時間とＰＴＰスレーブ５２からＰＴＰマスター５１へパケットを伝送するときにかかる遅延時間が等しいネットワークの状態をネットワークが対称であると定義し、一方で、ＰＴＰマスター５１からＰＴＰスレーブ５２へパケットを伝送するときにかかる遅延時間とＰＴＰスレーブ５２からＰＴＰマスター５１へパケットを伝送するときにかかる遅延時間が異なる状態をネットワークが非対称であると定義する。

例えば、ネットワークが非対称であり、ＰＴＰマスター５１からＰＴＰスレーブ５２へパケットを伝送するときにかかる遅延時間がδ大きかった場合、図３においてＳｙｎｃメッセージを伝送する時間に影響し、Ｔ_２の値がδ大きくなり、（１）式よりオフセットの値がδ／２の誤差を持つことが分かる。

実際のパケットネットワークではパケットネットワーク内でのパケットの多重における多重待ちによる遅延時間がパケット毎に不確定量生じる。そのため、パケットネットワークを介した装置間の通信ではパケット毎の遅延時間が一定ではなく、遅延時間に揺らぎが生じている。この揺らぎは通信の上り方向と下り方向では独立に生じるため、結果として、パケットネットワークは非対称となっており、ＰＴＰの時刻同期の精度は劣化することが課題だった。

これまで、上記課題を解決するために、パケットネットワークに関して優先制御技術を用いて前記遅延揺らぎを抑える方法が提案されてきた（非特許文献２）。この方法によれば、パケットネットワークではパケットネットワークを構成する中継装置において、ＰＴＰのプロトコルを理解できる中継装置に置き換える必要がなく、パケットネットワークの外側にＰＴＰマスター５１とＰＴＰスレーブ５２を配置するだけでＰＴＰスレーブ５２では高精度にＰＴＰマスター５１との時刻の同期が可能となる。

上記示したような遅延揺らぎによるネットワークの非対称性に関してはこれまで議論されてきた。しかし、ネットワークの非対称性が生じる要因は他にも存在する。

図４にＰＴＰを用いた時刻同期システム例を示す。図４のようにＰＴＰの実際の運用では、ＰＴＰマスター５１が一つに対し、ＰＴＰスレーブ５２は複数存在することが想定できる。このとき、ＰＴＰの通信はＰＴＰスレーブ５２ごとに生じるため、ＰＴＰマスター５１とパケットネットワーク間の伝送路では、全てのＰＴＰスレーブ５２とのＰＴＰの情報パケットが流れることになる。一方で、ＰＴＰスレーブ５２とパケットネットワーク間の伝送路では一つのＰＴＰスレーブ５２とのＰＴＰの情報パケットのみが流れる。

このように、ＰＴＰマスター５１とパケットネットワーク間、ＰＴＰスレーブ５２とパケットネットワーク間の伝送容量が異なるため、ＰＴＰマスター５１の入出力ポートとＰＴＰスレーブ５２の入出力ポートの伝送速度が異なることが想定できる。例えばＥｔｈｅｒｎｅｔ（登録商標）の場合で考えた場合、ＰＴＰマスター５１では処理速度の速い１ＧｂＥがインタフェース、ＰＴＰスレーブ５２では処理速度の遅い１００ＭｂＥがインタフェースということが想定される。

このようにＰＴＰマスター５１とＰＴＰスレーブ５２の処理速度が異なる場合、パケットネットワーク内の少なくとも１中継装置において、伝送速度変換を行う必要がある。図５に一般的な速度変換中継装置の構成を示す。図５において、ポートｐ１の伝送速度はＡｂｐｓ、ポートｐ２の伝送速度はＢｂｐｓと異なるものとする。

このとき、速度変換中継装置内の速度変換バッファ１１１，１１２ではパケットが入力されてきたポートの伝送速度でパケットを書き込み、パケットが出力されるポートの伝送速度でパケットを書き込むことにより伝送の速度変換が可能となる。速度変換バッファ１１１，１１２では、パケット出力中にデータが枯渇することがないよう、１パケットが全て格納されてからそのパケットを出力する。

例えば、速度変換中継装置にパケットサイズがＰｂｙｔｅのパケットがポートｐ１から入力されポートｐ２へ出力される場合、速度変換バッファ１１１にはポートｐ１の伝送速度で書き込まれるので、Ｐ×８／Ａの遅延時間が生じる。一方、速度変換中継装置にパケットサイズがＰｂｙｔｅのパケットがポートｐ２から入力されポートｐ１へ出力される場合、速度変換バッファ１１２にはポートｐ１の伝送速度で書き込まれるので、Ｐ×８／Ｂの遅延時間が生じる。

ＩＥＥＥＩｎｓｔｒｕｍｅｎｔａｔｉｏｎａｎｄＭｅａｓｕｒｅｍｅｎｔＳｏｃｉｅｔｙ， "ＩＥＥＥＳｔａｎｄａｒｄｆｏｒａＰｒｅｃｉｓｉｏｎＣｌｏｃｋＳｙｎｃｈｒｏｎｉｚａｔｉｏｎＰｒｏｔｏｃｏｌｆｏｒＮｅｔｗｏｒｋｅｄＭｅａｓｕｒｅｍｅｎｔａｎｄＣｏｎｔｒｏｌＳｙｓｔｅｍｓ" ，ＩＥＥＥＳｔｄ１５８８−２００８，２００８．阪田史郎、「インターネットにおけるＱｏＳ制御」、電子情報通信学会誌、Ｖｏ．８５、Ｎｏ．１０、ｐｐ．７４９〜７５５

各ポートの伝送速度が異なるため、ポートｐ１から入力されポートｐ２へ出力される遅延時間とポートｐ２から入力されポートｐ１へ出力される遅延時間は異なる。このため速度変換中継装置では同じサイズのパケットが入力されても、速度変換方向に依存して遅延時間が異なるため、ネットワークが非対称となり、ＰＴＰの時刻同期精度を低下させてしまう問題がある。

前記課題を解決するために、本発明は、ネットワークに接続する装置の伝送速度が異なる場合であっても、伝送速度変換時のネットワークの対称性を保持することを目的とする。

上記目的を達成するために、本願発明の速度変換中継装置は、伝送速度の異なる２つのポートのうちの高速のポートに入力されて前記２つのポートのうちの低速のポートから出力される高速パケットを蓄積する高速パケット用速度変換バッファと、前記低速のポートに入力されて前記高速のポートから出力される低速パケットを蓄積する低速パケット用速度変換バッファと、前記高速パケットのサイズを測定するパケットサイズ測定部と、前記高速パケットの伝送速度、前記低速パケットの伝送速度及び前記パケットサイズ測定部の測定した高速パケットのサイズを用いて、前記低速パケット用速度変換バッファにおける前記低速パケットの待機時間と前記高速パケット用速度変換バッファにおける前記高速パケットの待機時間との差分を算出する待機時間算出部と、前記高速パケット用速度変換バッファからの前記高速パケットが入力され、前記待機時間算出部の算出した前記差分の間、前記高速パケットを蓄積する待機バッファと、を備える。

本願発明の速度変換中継装置では、前記高速パケット用速度変換バッファは、前記高速のポートの伝送速度で書き込み処理を行い、前記低速のポートの伝送速度で読み出し処理を行うことによって速度変換を行い、前記低速パケット用速度変換バッファは、前記低速のポートの伝送速度で書き込み処理を行い、前記高速のポートの伝送速度で読み出し処理を行うことによって速度変換を行う。

ネットワークに接続する装置の伝送速度が異なる場合であっても、ネットワークにおいて、伝送速度が変換されるポイントで本発明の装置を用いることにより、伝送速度変換時のネットワークの対称性を保持することが可能となる。

本発明の速度変換中継装置の詳細な構成を表す図である。ＰＴＰマスターとＰＴＰスレーブの伝送速度が異なる場合のＰＴＰを用いた時刻同期システムの例を表した図である。ＰＴＰの概要をあわらした図である。ＰＴＰを用いた時刻同期システムの例をあらわした図である。従来の速度変換中継装置の詳細な構成をあらわした図である。

添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。

（実施形態１）
図１に、本実施形態に係る速度変換中継装置の一例を示す。本実施形態に係る速度変換中継装置１０１は、高速パケット用速度変換バッファ１１と、低速パケット用速度変換バッファ１２と、パケットサイズ測定部１３と、待機時間算出部１４と、待機バッファ１５と、を備える。

本実施形態に係る速度変換中継装置１０１は異なる伝送速度のポートを複数有する。例えば、本実施形態に係る速度変換中継装置は、高速パケットが入力されるポートｐ１と、低速のパケットが入力されるポートｐ２と、を備える。

高速パケット用速度変換バッファ１１は、ポートｐ１に入力されてポートｐ２から出力される高速パケットを蓄積する。高速パケット用速度変換バッファ１１は、伝送速度の速いポートｐ１の速度で書き込み処理を行い、伝送速度の遅いポートｐ２の速度で読み出し処理を行うことによって速度変換を行う。高速パケットが高速パケット用速度変換バッファ１１に書き込まれてから読み出されるまでの時間が高速パケットの待機時間となる。

低速パケット用速度変換バッファ１２は、ポートｐ２に入力されてポートｐ１から出力される低速パケットを蓄積する。低速パケット用速度変換バッファ１２は、低速のポートｐ２の伝送速度で書き込み処理を行い、高速のポートｐ１の伝送速度で読み出し処理を行うことによって速度変換を行う。低速パケットが低速パケット用速度変換バッファ１２に書き込まれてから読み出されるまでの時間が低速パケットの待機時間となる。

パケットサイズ測定部１３は、高速パケット用速度変換バッファ１１に格納される際に高速パケットのサイズを測定する。

待機時間算出部１４は、パケットサイズ測定部１３からの高速パケット用速度変換バッファ１１に入力したパケットのサイズと伝送速度の遅いポートｐ２での伝送速度情報を基に、伝送速度が遅いポートｐ２から伝送速度が速いポートｐ１に存在する低速パケット用速度変換バッファ１２内での待機時間を算出し、その待機時間と同じになるように当該パケットにさらに待機させるべき時間を算出する。例えば、低速パケットの伝送速度及びパケットサイズ測定部１３の測定した高速パケットのサイズを用いて、低速パケット用速度変換バッファ１２における低速パケットの待機時間を算出するとともに、高速パケットの伝送速度及びパケットサイズ測定部１３の測定した高速パケットのサイズを用いて、高速パケット用速度変換バッファ１１における高速パケットの待機時間を算出する。そして、待機時間算出部１４は、低速パケット用速度変換バッファ１２における低速パケットの待機時間と高速パケット用速度変換バッファ１１における高速パケットの待機時間との差分を算出する。

待機バッファ１５は、高速パケット用速度変換バッファ１１からの高速パケットが入力され、待機時間算出部１４の算出した差分の間、例えば待機時間算出部１４で出力された待機時間分当該パケットを蓄積させる。

上記の提案する速度変換中継装置１０１によれば、同じサイズのパケットに関して、伝送速度が速いポートｐ１から入力し伝送速度の遅いポートｐ２へ出力するときの速度変換中継装置１０１内の遅延時間と、伝送速度が遅いポートｐ２から入力し、伝送速度の速いポートｐ１へ出力するときの速度変換中継装置１０１内の遅延時間が等しくなり、速度変換中継装置１０１内において、対称な遅延時間となる。

（実施形態２）
本形態では、図２で示されるようなＰＴＰを用いた時刻同期システム例に関して、ＰＴＰマスター５１とＰＴＰスレーブ５２の伝送速度が異なる場合についてパケットネットワーク内に存在する提案する速度変換中継装置内の遅延時間に関して説明する。

図２では、ＰＴＰマスター５１の伝送速度は１Ｇｂｐｓ、ＰＴＰスレーブ５２の伝送速度は１００Ｍｂｐｓとした。また、ＰＴＰマスター５１から送出されるＳｙｎｃメッセージ、ＰＴＰスレーブ５２から送出されるＤｅｌａｙ＿Ｒｅｑメッセージパケットのサイズは９０Ｂｙｔｅとした。つまり、パケットネットワーク内に存在する図１で構成される提案する速度変換中継装置１０１では、ポートｐ１のインタフェースは１ＧｂＥとなり、ポートｐ２のインタフェースは１００ＭｂＥとなる。

ここで、９０Ｂｙｔｅのパケットが本速度変換中継装置１０１内を入力した際の内部の処理に関して説明する。
まずは、ポートｐ１からポートｐ２にパケットが通過する場合に関して（ＳｙｎｃＭｅｓｓａｇｅが通過する場合に関して）説明する。
ポートｐ１にＳｙｎｃメッセージパケットが入力されると、高速パケット用速度変換バッファ１１にポートｐ１の処理速度（１Ｇｂｐｓ）でパケットが格納される。パケットが完全に格納されたことを確認すると、瞬時に高速パケット用速度変換バッファ１１はポートｐ２の処理速度（１００Ｍｂｐｓ）で出力される。出力されたパケットは待機バッファ１５に再度格納され、待機時間算出部１４から伝送される待機時間に即してポートｐ２へ出力される。

このとき、高速パケット用速度変換バッファ１１ではパケットの先頭ビットおよび末尾ビットが格納されたタイミングで信号をパケットサイズ測定部１３に送信する。前述の信号を基に、パケットサイズ測定部１３では先頭ビットのときと末尾ビットのときの信号の間隔を測定し、高速パケット用速度変換バッファ１１に格納されたパケットのサイズが９０Ｂｙｔｅであることを認識する。認識された値は次段の待機時間算出部１４に送信される。

待機時間算出部１４ではまず、Ｓｙｎｃメッセージがポートｐ２からポートｐ１へ伝送される途中に通過する低速パケット用速度変換バッファ１２での遅延時間に関して推定する。ここでは、Ｓｙｎｃメッセージのパケットサイズが９０ｂｙｔｅ、ポートｐ２の処理速度が１００Ｍｂｐｓであるので、前記遅延時間は９０ｂｙｔｅ×８／１００Ｍｂｐｓ＝７．２ｓｅｃとなる。次に、実際に高速パケット用速度変換バッファ１１で生じた遅延時間に関して算出を行う。先ほどの遅延時間の算出と同様に、９０ｂｙｔｅ×８／１Ｇｂｐｓ＝０．７２ｓｅｃとなる。そこで、待機時間算出部１４ではこれら２つの遅延時間の差である６．４８ｓｅｃが待機バッファ１５の待機時間であると通知する。

その結果、ポートｐ１からポートｐ２へとＳｙｎｃメッセージパケットが通過する際の遅延時間は６．４８＋０．７２＝７．２ｓｅｃとなる。
一方、Ｄｅｌａｙ＿Ｒｅｑメッセージはポートｐ２に入力され、ポートｐ１から出力される。このとき、Ｄｅｌａｙ＿Ｒｅｑメッセージは速度変換中継装置１０１内において、低速パケット用速度変換バッファ１２に格納される。このときの遅延時間は９０ｂｙｔｅ×８／１００Ｍｂｐｓ＝７．２ｓｅｃとなる。

以上より、Ｓｙｎｃメッセージが本速度変換中継装置１０１を通過する遅延時間とＤｅｌａｙ＿Ｒｅｑメッセージが本装置を通過する遅延時間が等しいことが分かり、ＰＴＰマスター５１とＰＴＰスレーブ５２の伝送速度が異なる場合であっても、速度変換中継装置１０１においてネットワークの対称性が保持されていることが分かる。

本発明は情報通信産業に適用することができる。

１１：高速パケット用速度変換バッファ
１２：低速パケット用速度変換バッファ
１３：パケットサイズ測定部
１４：待機時間算出部
１５：待機バッファ
５１：ＰＴＰマスター
５２：ＰＴＰスレーブ
５３：パケットネットワーク
１０１：速度変換中継装置
１１１、１１２：速度変換バッファ

Claims

伝送速度の異なる２つのポートのうちの高速のポートに入力されて前記２つのポートのうちの低速のポートから出力される高速パケットを蓄積する高速パケット用速度変換バッファと、
前記低速のポートに入力されて前記高速のポートから出力される低速パケットを蓄積する低速パケット用速度変換バッファと、
前記高速パケットのサイズを測定するパケットサイズ測定部と、
前記高速パケットの伝送速度、前記低速パケットの伝送速度及び前記パケットサイズ測定部の測定した高速パケットのサイズを用いて、前記低速パケット用速度変換バッファにおける前記低速パケットの待機時間と前記高速パケット用速度変換バッファにおける前記高速パケットの待機時間との差分を算出する待機時間算出部と、
前記高速パケット用速度変換バッファからの前記高速パケットが入力され、前記待機時間算出部の算出した前記差分の間、前記高速パケットを蓄積する待機バッファと、
を備える速度変換中継装置。
前記高速パケット用速度変換バッファは、前記高速のポートの伝送速度で書き込み処理を行い、前記低速のポートの伝送速度で読み出し処理を行うことによって速度変換を行い、
前記低速パケット用速度変換バッファは、前記低速のポートの伝送速度で書き込み処理を行い、前記高速のポートの伝送速度で読み出し処理を行うことによって速度変換を行う
請求項１に記載の速度変換中継装置。