JP5605761B2 - 画像処理装置、画像処理方法、及びプログラム - Google Patents

Description

本発明は、画像処理装置、画像処理方法、及びプログラムに関する。

従来より、デジタルカメラや、携帯電話等の撮影機能を有する画像処理装置では、画像を生成する場合、撮像素子から取り込んだベイヤデータ（元画像データ）に対して、ＹＵＶデータへの変換、シェーディング補正や、エッジ強調などの画像補正、ノイズリダクション、歪曲補正、拡大・縮小などの各処理を行っている。

上述したような各処理を行う場合に、画像全体を処理しようとすると、各処理回路が非常に大きくなってしまうため、画像を横方向に所定のライン数ごとに分割するとともに（この分割した単位をベルトと呼ぶ）、分割した元画像データに画像処理で必要となる画像データ（リングピクセル）を付加して各種画像処理を行う技術が知られている（例えば、特許文献１参照）。

特開２００６−２１１４０２号公報

しかしながら、上記従来技術による画像処理回路では、画像１枚をベイヤデータからＪＰＥＧデータなどに変換処理するための時間が大きくなり、連写間隔が大きくなるという欠点があった。この欠点を回避するために、同じ回路を２系統持つことで、２倍の画像処理能力を持とうとした。しかし、この対策では、処理する画像データ量が倍になるため、システム全体のメモリ処理能力により、２倍の処理能力が可能にはならないという欠点があった。

また、近年、ノイズリダクションなどの画像補正では、多くのリングピクセルが必要となり、画像処理するためのメモリアクセス量が膨大となり、その他の処理のメモリアクセスを圧迫するため、システム全体の処理能力が悪化し、全体の画像処理速度が遅くなるという欠点があった。

そこで本発明は、メモリバスを使用するデータ量を少なくするとともに、画像変換処理の高速化を図ることができ、消費電力の低減を図ることができる画像処理装置、画像処理方法、及びプログラムを提供することを目的とする。

上記目的達成のため、本発明は、メモリに記憶された元画像データを複数の単位画像に分割し、この分割された各単位画像にリングピクセルを付加しながら順次所定の単位画像処理回路に転送して画像処理を行う画像処理装置であって、並列処理が可能に構成され、前記単位画像に対して同じ画像処理を行う複数の単位画像処理回路と、これら複数の単位画像処理回路で同じ元画像データ内の異なる位置の単位画像を並列的に協調処理させる場合に、前記複数の単位画像処理回路で共通して必要とするリングピクセルを一括して同時に転送するデータ転送回路とを備えることを特徴とする画像処理装置である。
また、好ましい態様として更に、前記複数の単位画像処理回路は、少なくとも第１の単位画像処理回路と第２の単位画像処理回路とからなり、前記データ転送回路は、更に、元画像データの配置順に第１単位画像〜第ｎ単位画像までの複数の単位画像に分割し、前記第１単位画像を前記第１の単位画像処理回路で処理させ、前記第２単位画像を前記第２の単位画像処理回路で処理させる場合に、前記第１単位画像の周囲と前記第２単位画像の周囲に別々のリングピクセルを２つ付加するのではなく、前記第１単位画像と前記第２単位画像を合わせた周囲に１つの共通するリングピクセルを付加することを特徴とする。
また、好ましい態様として更に、前記データ転送回路は、更に、複数の単位画像を合わせた周囲に１つの共通するリングピクセルを付加した形で画像データをメモリから前記第１または前記第２の単位画像処理回路の各々に転送する場合に、リングピクセルの各々の部分が複数の単位画像に共通するリングピクセルであるのか、あるいは、いずれかの単位画像に固有のリングピクセルであるのか、あるいは、１つの単位画像のリングピクセルであり、かつ、他の単位画像の内部データであるのかを判別し、この判別結果に応じて各リングピクセル部分を各々の単位画像処理回路に振り分けて転送することを特徴とする。
また、上記目的達成のため、他の態様による発明は、メモリに記憶された元画像データを複数の単位画像に分割し、この分割された各単位画像にリングピクセルを付加しながら順次所定の単位画像処理回路に転送して画像処理を行う画像処理方法であって、並列処理が可能に構成され、前記単位画像に対して同じ画像処理を行う複数の単位画像処理ステップと、これら複数の単位画像処理ステップで同じ元画像データ内の異なる位置の単位画像を並列的に協調処理させる場合に、前記複数の単位画像処理ステップで共通して必要とするリングピクセルを一括して同時に転送するデータ転送ステップとを含むことを特徴とする画像処理方法である。
また、上記目的達成のため、他の態様による発明は、メモリに記憶された元画像データを複数の単位画像に分割し、この分割された各単位画像にリングピクセルを付加しながら順次所定の単位画像処理回路に転送して画像処理を行う画像処理装置のコンピュータに、並列処理が可能に構成され、前記単位画像に対して同じ画像処理を行う複数の単位画像処理機能、これら複数の単位画像処理機能で同じ元画像データ内の異なる位置の単位画像を並列的に協調処理させる場合に、前記複数の単位画像処理ステップで共通して必要とするリングピクセルを一括して同時に転送するデータ転送機能を実行させることを特徴とするプログラムである。

この発明によれば、メモリバスを使用するデータ量を少なくするとともに、画像変換処理の高速化を図ることができ、消費電力の低減を図ることができるという利点が得られる。

本発明の実施形態によるデジタルカメラの略構成を示すブロック図である。 本実施形態によるＡＳＩＣ２の構成を示すブロック図である。 本実施形態による画像処理による元画像と出力画像とを説明するための概念図である。 本実施形態による、２系統をまとめて使用する場合での画像データの流れを示すブロック図である。 本実施形態による、２系統をまとめて使用する場合での画像データの流れを示すブロック図である。 本実施形態において、２系統をまとめて使用する場合でのベルト処理範囲を示す概念図である。 本実施形態において、２系統をまとめて使用する場合での１ベルト分での処理を説明するための概念図である。 本実施形態による、１系統のみを使用する場合での画像データの流れを示すブロック図である。 本実施形態による、１系統のみを使用する場合での画像データの流れを示すブロック図である。 本実施形態において、１系統のみを使用する場合でのベルト処理範囲を示す概念図である。 本実施形態において、１系統のみを使用する場合と、２系統まとめて使用する場合との画像データとリングピクセルとの関係を示す概念図である。 本実施形態において、２系統まとめて使用する場合での処理を具体例を挙げて説明するための概念図である。 本実施形態による、１系統のみを使用する場合での動作タイミングを示すタイミングチャートである。 本実施形態による、２系統まとめて使用する場合での動作タイミングを示すタイミングチャートである。

以下、本発明の実施の形態を、図面を参照して説明する。

Ａ．実施形態の構成
図１は、本発明の実施形態によるデジタルカメラの略構成を示すブロック図である。図において、ＣＰＵ１は、所定のプログラムを実行することにより、後述する当該デジタルカメラの各部の動作（撮影、画像処理など）を制御する。ＡＳＩＣ２は、後述するＣＣＤ４から入力したベイヤデータに対して、ＹＵＶデータ変換、エッジ強調やシェーディング補正などの画像補正、画像の拡大や縮小、また、必要に応じてノイズ除去や、歪画像の歪曲補正を行う。また、ＡＳＩＣ２は、後述するＣＣＤ４から入力された画像データに対して各種画像処理等を施してＬＣＤ６に表示する。

ＲＡＭ３は、ＣＰＵ１や、ＡＳＩＣ２の動作に係る各種パラメータや、撮像された画像データ、該画像データに対して画像処理を施した後の画像データなどを保存するとともに、画像処理での途中結果を一時保存する。特に、本実施形態では、一部の画像処理（ノイズ除去、歪曲補正）において必要とされるバッファ領域がＲＡＭ３に確保される。ＣＣＤ４は、レンズ等の光学系を通して結像された画像を電気信号として取り込み、撮像画像データ（以下、元画像データ、またはベイヤデータという）としてＡＳＩＣ２に供給する。

ＲＯＭ５は、ＣＰＵ１、ＡＳＩＣ２で実行される所定のプログラムや、動作パラメータなどを記憶する。特に、本実施形態では、各種画像処理で用いられるパラメータなどが記憶する。ＬＣＤ６は、各種メニュー画面や、メニュー画面での各種設定項目、動作パラメータ、撮影時のスルー画像、撮影された元画像データなどを表示する。キーボード７は、各種撮影パラメータ、動作モードを設定・指定するためのボタンや、シャッタボタンなどからなる。電源部８は、各種バッテリ（一次電池、二次電池など）からなり、上述した各部を動作させるための電源を供給する。

次に、図２は、本実施形態によるＡＳＩＣ２の構成を示すブロック図である。図において、ＡＳＩＣ２は、ＤＭＡＣ（Dynamic Memory Access Controller）９、メモリ制御部１０、ＣＣＤ制御部１１、画像変換部（Ａ）１２、画像補正部（Ａ）１３、画像変換部（Ｂ）１４、画像補正部（Ｂ）１５、画像データ転送部１６、画素数変換部（Ａ）１７、（Ｂ）１８、ＬＣＤ制御部１９、及びキーボード制御部２０からなる。

ＤＭＡＣ９は、ＣＰＵ１を介さずに、メモリ制御部１０を用いてＲＡＭ３や、ＲＯＭ５に直接アクセスし、元画像データの保存や、読み込み、あるいは、後述する各種画像処理部への引き渡しなどを制御する。メモリ制御部１０は、ＤＭＡＣ９による制御の下、直接、ＲＡＭ３や、ＲＯＭ５にアクセスして、ＤＭＡＣ９とＲＡＭ３や、ＲＯＭ５との間でデータの受け渡しを行う。ＣＣＤ制御部１１は、ＣＣＤ４を駆動制御し、ＣＣＤ４で取り込んだ元画像データをＤＭＡＣ９に供給する。

画像変換部（Ａ）１２、（Ｂ）１４は、元画像データをＹＵＶデータに変換し、画像データ転送部１６に供給する。画像補正部（Ａ）１３、（Ｂ）１５は、供給される画像データに対して、エッジ強調や、シェーディング補正などの画像補正を行い、画素データ転送部１６に供給する。すなわち、画像変換部（Ａ）１２、（Ｂ）１４、画像補正部（Ａ）１３、（Ｂ）１５は、画像処理が終わった画像データを、画像データ転送部１６を介して、順次、次の処理部へ引き渡すことができるよう構成されている。

画像データ転送部１６は、上記画像変換部（Ａ）１２、（Ｂ）１４、画像補正部（Ａ）１３、（Ｂ）１５が互いに画像データの入出力を行う場合や、メモリ制御部１０との間で画像データの入出力を行う場合に、ＤＭＡＣ９との間で転送処理を制御する。画素数変換部（Ａ）１７、（Ｂ）１８は、供給される画像データの拡大や、縮小を行う。ＬＣＤ制御部１９は、ＤＭＡＣ９から供給される元画像データや、画像処理が施された画像データなどのＬＣＤ６への表示を制御する。キーボード制御部２０は、キーボード７の入力（スキャン）を制御する。

本実施形態では、ＡＳＩＣ２において、画像処理回路（画像変換部（Ａ）１２、（Ｂ）１４、画像補正部（Ａ）１３、（Ｂ）１５）を２系統持ち、その２系統の画像処理回路のためのデータ転送を、２系統まとめて行う第１の動作モードとするか、１系統ごとに行う第２の動作モードとするかを選択（切り換え）できるようにし、２系統の回路で画像データを共有する場合には、重複する部分を自動的に判断し、ＲＡＭ３からＤＭＡ転送により入力したデータを２系統に分配することで、トータルのメモリとのデータ転送量を少なくて済むようにしたことを特徴としている。

また、このとき、リングピクセルの各々の部分が複数のベルトに共通するリングピクセルであるのか、あるいは、いずれかのベルトに固有のリングピクセルであるのか、あるいは、１つのベルトのリングピクセルであり、かつ、他のベルトの内部データであるのかを判別し、この判別結果に応じて各リングピクセル部分を各々の画像処理回路（画像変換部（Ａ）１２、（Ｂ）１４、画像補正部（Ａ）１３、（Ｂ）１５）に振り分けて転送する。

Ｂ．実施形態の動作
次に、上述した実施形態の動作について説明する。
図３は、本実施形態による画像処理による元画像と出力画像とを説明するための概念図である。図３に示すように、元画像のベイヤデータの一部（１９２×１６０ピクセル）を、ＹＵＶデータ（１６０×１２８ピクセル）として出力する場合について説明する。この場合、画像変換部（Ａ）１２、（Ｂ）１４、及び画像補正部（Ａ）１３、（Ｂ）１５のリングピクセルは、上下左右に１６ピクセル必要なものとする。出力画像は、水平１６０ピクセル、垂直１２８ピクセルとし、出力の１ベルトのライン数は、３２ピクセルとする。

この場合に必要な元データは、１９２×１６０ピクセルである。１ベルト分の処理には、１９２×６４ピクセルの画像データを入力する必要があるが、２ベルト分の処理を行うため、必要な画像データは、１９２×９６ピクセル（出力１ベルトサイズ１６０×６４ピクセルに対し、周辺に１６ピクセルのリングピクセルが必要なため）となる。出力サイズ（１６０×１２８）、１ベルトのライン数（３２）、ベルト数（４）、リングピクセル数（１６）、転送経路（直結、２系統使用）などのレジスタ設定を画像データ転送部に行う。

（２系統をまとめて使用する場合）
まず、２系統まとめて使用する場合について説明する。
図４、図５は、本実施形態による、２系統をまとめて使用する場合での画像データの流れを示すブロック図である。ＣＰＵ１は、各種サイズの設定、及び経路を、画像データ転送部１６に対して設定する。具体的には、図４に示すように、画像変換部（Ａ）１２と画像補正部（Ａ）１３とを直結し、画像変換部（Ｂ）１４と画像補正部（Ｂ）１５とを直結して使用する。

経路設定が直結であると判断すると、画像データ転送部１６は、画像変換部（Ａ）１２と画像補正部（Ａ）１３、及び画像変換部（Ｂ）１４と画像補正部（Ｂ）１５に対し、直結であることを設定するとともに、各処理部に対し、出力ライン数から計算した各処理部ごとのライン数を設定する。このときに２系統同時使用の設定であると判断すると、画像データ転送部１６は、ＲＡＭ３から読み込んでＤＭＡ転送を行う。

画像データ転送部１６は、出力ベルトのライン数×２＋リングピクセル数×２＝９６ラインを１ベルトのライン数として、ＲＡＭ３に保存されたベイヤデータを読み出し、９６ライン中１ライン〜６４ラインの６４ライン分を画像変換部（Ａ）１２に出力し、３２ライン〜９６ラインの６４ライン分を画像変換部（Ｂ）１４に出力する。その後、画像データ転送部１６は、画像補正部（Ａ）１３から送られてきた３２ライン分の画像処理されたデータを出力画像の１ライン〜３２ラインとして、画像補正部（Ｂ）１５から送られてきた３２ライン分の画像処理されたデータを出力画像の３３ライン〜６４ラインとしてＲＡＭ３にＤＭＡ転送を行う。

画素数変換部（Ａ）１７は、ＤＭＡＣ９によりＲＡＭ３からＤＭＡ転送されてくる、１ライン〜３２ライン分の画像処理されたデータに対して画素数変換を施し、１６０×３２ピクセルの画像データを出力し、画素数変換部（Ｂ）１８は、３３ライン〜６４ライン分の画像処理されたデータに対して画素数変換を施し、１６０×３２ピクセルの画像データを出力する。画像データ転送部１６は、画素数変換部（Ａ）１７からの１ベルト分の画像データと画素数変換部（Ｂ）１８からの１ベルト分の画像データとをＲＡＭ３にＤＭＡ転送を行う。

上述した処理を、図５に示すように、２回行うことで、１２８ライン分の出力結果を得ることができる。まず、１９２×９６ピクセルの２ベルト分（第１、第２ベルト）に対して、上述した処理を行うことで、１６０×６４ピクセル（６４ライン分）の第１ベルト＋第２ベルトの画像データを得る。次に、１９２×９６ピクセルの２ベルト分（第３、第４ベルト）に対して、上述した処理を行うことで、１６０×６４ピクセル（６４ライン分）の第３ベルト＋第４ベルトの画像データを得る。

図６は、本実施形態において、２系統をまとめて使用する場合でのベルト処理範囲を示す概念図である。図６に示すように、２系統をまとめて使用する場合には、９６ライン／ベルトの第１、第２ベルトに対して処理を施し、次いで、９６ライン／ベルトの第３、第４ベルトに対して、そして、９６ライン／ベルトの第５、第６ベルトに対して処理を施すことになる。出力は、各ベルトで、３２ライン／ベルトとなる。

図７は、本実施形態において、２系統をまとめて使用する場合での１ベルト分での処理を説明するための概念図である。図７に示すように、例えば、第１＋第２ベルト（９６ライン）中、１ライン〜６４ラインの６４ライン分に対して、画像変換部（Ａ）１２、画像補正部（Ａ）１３で処理を施し、第１ベルト（３２ライン）を出力し、３２ライン〜９６ラインの６４ライン分に対して、画像変換部（Ｂ）１４、画像補正部（Ｂ）１５で処理を施し、第２ベルト（３２ライン）を出力する。それぞれのベルトの上下の斜線部分がリングピクセルである。これを、図６に示す第３＋第４ベルト、第５＋第６ベルトに対しても同様に行う。

（１系統のみの使用の場合）
次に、１系統のみを使用する場合について説明する。
図８、図９は、本実施形態による、１系統のみを使用する場合での画像データの流れを示すブロック図である。ＣＰＵ１は、各種サイズの設定、及び経路を、画像データ転送部１６に対して設定する。具体的には、図８に示すように、画像変換部（Ａ）１２と画像補正部（Ａ）１３とを直結し、画像変換部（Ｂ）１４と画像補正部（Ｂ）１５とを直結して使用する。

経路設定が直結であると判断すると、画像データ転送部１６は、画像変換部（Ａ）１２、（Ｂ）１４、画像補正部（Ａ）１３、（Ｂ）１５に対し、直結であることを設定するとともに、各処理部に対し、出力ライン数から計算した各処理部ごとのライン数を設定する。このときに１系統のみ使用の設定であると判断すると、画像データ転送部１６は、ＲＡＭ３から読み込んでＤＭＡ転送を行う。

画像データ転送部１６は、出力ベルトのライン数＋リングピクセル数ｘ２＝６４ラインを１ベルトのライン数として、ＲＡＭ３に保存されたベイヤデータを読み出し、１ライン〜６４ラインの６４ライン分を画像変換部（Ａ）１２に出力する。その後、画像データ転送部１６は、画像補正部（Ａ）１３から送られてきた３２ライン分の画像処理されたデータを出力画像の１ライン〜３２ラインとして、ＲＡＭ３にＤＭＡ転送を行う。

画素数変換部（Ａ）１７は、ＤＭＡＣ９によりＲＡＭ３からＤＭＡ転送されてくる、１ライン〜３２ライン分の画像処理されたデータに対して画素数変換を施し、１６０×３２ピクセルの画像データを出力し、画素数変換部（Ｂ）１８は、３３ライン〜６４ライン分の画像処理されたデータに対して画素数変換を施し、１６０×３２ピクセルの画像データを出力する。画像データ転送部１６は、画素数変換部（Ａ）１７からの１ベルト分の画像データと画素数変換部（Ｂ）１８からの１ベルト分の画像データとをＲＡＭ３にＤＭＡ転送を行う。

本実施形態では、処理系統は２系統あるので、１度に２系統分、並行して処理が可能である。この処理を、図９に示すように、合計４回行うことで、１２８ライン分の出力結果を得ることができる。なお、１系統が空いている場合には、別の画像を処理することができる。

図１０は、本実施形態において、１系統のみを使用する場合でのベルト処理範囲を示す概念図である。図１０に示すように、１系統のみを使用する場合には、６４ライン／ベルトの第１ベルトに対して処理を施し、次いで、６４ライン／ベルトの第２ベルトに対して、そして、６４ライン／ベルトの第３ベルトに対して処理を施すことになる。出力は、各ベルトで、３２ライン／ベルトとなる。

図１１（ａ）、（ｂ）は、本実施形態において、１系統のみを使用する場合と、２系統まとめて使用する場合との画像データとリングピクセルとの関係を示す概念図である。１系統のみを使用する場合には、図１１（ａ）に示すように、３２ライン／ベルトの画像データに対して、上下左右に１６ピクセル必要となり、全体として、６４ライン／ベルトとなる。一方、２系統まとめて使用する場合には、図１１（ｂ）に示すように、６４ライン／ベルトの画像データに対して、上下左右に１６ピクセル必要となり、全体として、９６ライン／ベルトとなる。

図１２は、本実施形態において、２系統まとめて使用する場合での処理を具体例を挙げて説明するための概念図である。なお、図１２では、リングピクセルとベルトのライン数とを分かりやすくするために、第１＋第２ベルトを８０ラインとし、４８ライン／ベルト単位で処理するものとし、第１ベルトの先頭ライン位置＝０、出力ベルトのライン数＝３２、上リングピクセル数＝８、下リングピクセル数＝８として説明する。第１ベルト、第２ベルトの上下にある斜線部分がリングピクセルである。

第１ベルトの最終ライン位置＝第１ベルトの先頭ライン位置＋出力ベルトのライン数＋出力ベルトのライン数＋上下のリングピクセル数−１＝０＋３２＋１６−１＝４７となり、第２ベルトの先頭ライン位置＝第１ベルトの先頭ライン位置＋出力ベルトのライン数＝０＋３２＝３２となり、第２ベルトの最終ライン位置＝第１ベルトの先頭ライン位置＋出力ベルトのライン数＊２＋上下のリングピクセル数−１＝０＋６４＋１６−１＝７９となる。

図１３は、本実施形態による、１系統のみを使用する場合での動作タイミングを示すタイミングチャートである。画像データ転送部１６は、第１ベルト（１〜６４ライン）のうち、１〜３２ライン、３３〜６４ライン、第２ベルト（３３〜９６ライン）のうち、３３〜６４ライン、６５〜９６ライン、第３ベルト（６５〜１２８ライン）のうち、６５〜９６ライン、９７〜１２８ラインとＲＡＭ３から順次読出し、画像変換部（Ａ）１２へ出力する。画像変換部（Ａ）１２では、上記１〜３２ライン、３３〜６４ライン、３３〜６４ライン、６５〜９６ライン、６５〜９６ライン、９７〜１２８ラインを順番に処理し、１７〜４８ライン（３２ライン分）、４９〜８０ライン（３２ライン分）、８１〜１１２ライン（３２ライン分）の画像データを出力し、画像データ転送部１６からＲＡＭ３にＤＭＡ転送される。上記一連の処理で、画像変換部（Ｂ）１４は他の処理を行うことが可能である。

図１４は、本実施形態による、２系統まとめて使用する場合での動作タイミングを示すタイミングチャートである。画像データ転送部１６は、第１＋第２ベルト（１〜９６ライン）のうち、１〜３２ライン、３３〜６４ライン、６５〜９６ライン、第３＋第４ベルト（６５〜１６０ライン）のうち、６５〜９６ライン、９７〜１２８ライン、１２９〜１６０ラインをＲＡＭ３から順次読出し、１〜６４ライン、６５〜１２８ライン、１２９〜１１９２ラインを画像変換部（Ａ）１２へ出力し、３３〜９６ライン、９７〜１６０ライン、１６１〜１９２ラインを画像変換部（Ｂ）１４へ出力する。

画像変換部（Ａ）１２では、上記１〜６４ライン、６５〜１２８ライン、１２９〜１９２ラインを順番に処理し、１７〜４８ライン（３２ライン分）、８１〜１１２ライン（３２ライン分）、１４５〜１７６ライン（３２ライン分）、…の画像データを出力し、画像変換部（Ｂ）１４では、上記３３〜９６ライン、９７〜１６０ライン、１６１〜２２４ラインを順番に処理し、４９〜８０ライン（３２ライン分）、１１３〜１４４ライン（３２ライン分）、…の画像データを出力する。画像データ転送部１６からは、上記１７〜４８ライン（３２ライン分）、４９〜８０ライン（３２ライン分）、８１〜１１２ライン（３２ライン分）、１１３〜１４４ライン（３２ライン分）、１４５〜１７６ライン（３２ライン分）、…をＲＡＭ３にＤＭＡ転送される。

上述した実施形態によれば、ＲＡＭ３から入力したデータを２系統の回路で共有するようにしたことで、同じリングピクセルの重複した転送量を減らし、メモリバスを使用するデータ量を少なくするとともに、画像変換処理の処理効率の向上化、高速化を図ることができる。また、２系統のうち１系統のみで使用できるようにしたことで、低速で処理する場合には、１系統の回路のみの動作になり、消費電力の低減を図ることができる。

また、上述した実施形態で説明したように、リングピクセル１６ピクセルで出力画像サイズが１６０ｘ１２８ピクセルで８ｂｉｔベイヤーデータの場合、従来では、１画像処理するためのベイヤーデータ入力に１９２ｘ６４ｘ４＝４９１５２バイトのデータ転送を行う必要があった。

これに対して、本実施形態では、１画像処理するためのベイヤーデータ入力に１９２ｘ９６ｘ２＝３６８６４バイトのデータ転送でよく従来比７５％のデータ転送量でよい。また、リングピクセルが３２ピクセルの場合には、６６．７％のデータ転送量で済む。実際には９０ピクセルのリングピクセルを使用する場合もあり、大幅な使用帯域の削減を行うことができる。

１ ＣＰＵ
２ ＡＳＩＣ
３ ＲＡＭ
４ ＣＣＤ
５ ＲＯＭ
６ ＬＣＤ
７ キーボード
８ 電源部
９ ＤＭＡＣ
１０ メモリ制御部
１１ ＣＣＤ制御部
１２ 画像変換部（Ａ）
１３ 画像補正部（Ａ）
１４ 画像変換部（Ｂ）
１５ 画像補正部（Ｂ）
１６ 画像データ転送部
１７ 画素数変換部（Ａ）
１８ 画素数変換部（Ｂ）
１９ ＬＣＤ制御部
２０ キーボード制御部

Claims (5)

1. メモリに記憶された元画像データを複数の単位画像に分割し、この分割された各単位画像にリングピクセルを付加しながら順次所定の単位画像処理回路に転送して画像処理を行う画像処理装置であって、
   並列処理が可能に構成され、前記単位画像に対して同じ画像処理を行う複数の単位画像処理回路と、
   これら複数の単位画像処理回路で同じ元画像データ内の異なる位置の単位画像を並列的に協調処理させる場合に、前記複数の単位画像処理回路で共通して必要とするリングピクセルを一括して同時に転送するデータ転送回路と
   を備えることを特徴とする画像処理装置。
2. 前記複数の単位画像処理回路は、
   少なくとも第１の単位画像処理回路と第２の単位画像処理回路とからなり、
   前記データ転送回路は、
   更に、元画像データの配置順に第１単位画像〜第ｎ単位画像までの複数の単位画像に分割し、前記第１単位画像を前記第１の単位画像処理回路で処理させ、前記第２単位画像を前記第２の単位画像処理回路で処理させる場合に、前記第１単位画像の周囲と前記第２単位画像の周囲に別々のリングピクセルを２つ付加するのではなく、前記第１単位画像と前記第２単位画像を合わせた周囲に１つの共通するリングピクセルを付加することを特徴とする請求項１に記載の画像処理装置。
3. 前記データ転送回路は、
   更に、複数の単位画像を合わせた周囲に１つの共通するリングピクセルを付加した形で画像データをメモリから前記第１または前記第２の単位画像処理回路の各々に転送する場合に、リングピクセルの各々の部分が複数の単位画像に共通するリングピクセルであるのか、あるいは、いずれかの単位画像に固有のリングピクセルであるのか、あるいは、１つの単位画像のリングピクセルであり、かつ、他の単位画像の内部データであるのかを判別し、この判別結果に応じて各リングピクセル部分を各々の単位画像処理回路に振り分けて転送することを特徴とする請求項２に記載の画像処理装置。
4. メモリに記憶された元画像データを複数の単位画像に分割し、この分割された各単位画像にリングピクセルを付加しながら順次所定の単位画像処理回路に転送して画像処理を行う画像処理方法であって、
   並列処理が可能に構成され、前記単位画像に対して同じ画像処理を行う複数の単位画像処理ステップと、
   これら複数の単位画像処理ステップで同じ元画像データ内の異なる位置の単位画像を並列的に協調処理させる場合に、前記複数の単位画像処理ステップで共通して必要とするリングピクセルを一括して同時に転送するデータ転送ステップと
   を含むことを特徴とする画像処理方法。
5. メモリに記憶された元画像データを複数の単位画像に分割し、この分割された各単位画像にリングピクセルを付加しながら順次所定の単位画像処理回路に転送して画像処理を行う画像処理装置のコンピュータに、
   並列処理が可能に構成され、前記単位画像に対して同じ画像処理を行う複数の単位画像処理機能、
   これら複数の単位画像処理機能で同じ元画像データ内の異なる位置の単位画像を並列的に協調処理させる場合に、前記複数の単位画像処理回路で共通して必要とするリングピクセルを一括して同時に転送するデータ転送機能
   を実行させることを特徴とするプログラム。

Images