JP5585279B2

JP5585279B2 - 半導体装置の製造方法

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Publication number: JP5585279B2
Application number: JP2010174295A
Authority: JP
Inventors: 昌俊福田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-08-03
Filing date: 2010-08-03
Publication date: 2014-09-10
Anticipated expiration: 2030-08-03
Also published as: JP2012033840A

Description

本発明は、半導体装置の製造方法に関する。

Ｓｉなどのウェハ上にＬＳＩ（Large Scale Integration）を形成するときには、ウェハに素子分離領域を形成した後、トランジスタや、キャパシタ、抵抗などの素子を形成すると共に、これら素子を多層配線で電気的に接続する。

Ｃｕを用いた配線をダマシン法で形成するときは、最初にドライエッチング法を用いて絶縁膜をエッチングして配線溝を形成する。この後、配線溝にバリアメタル膜とシード膜を形成してから、メッキ法でＣｕを析出させる。この後、配線溝以外の余分なＣｕ膜とバリアメタル膜をＣＭＰ（Chemical Mechanical Polishing）法により除去する。

ここで、ＣＭＰ法による研磨では、絶縁膜の研磨速度とＣｕの研磨速度が異なるので、Ｃｕの研磨が絶縁膜に比べて進み、絶縁膜の表面から配線溝内のＣｕが沈み込む、いわゆるディッシングと呼ばれる現象が発生し易い。ディッシングは、特に配線の幅が太い場合に生じやすい。また、絶縁膜を介して間隔を狭く密集させて複数の配線を配置した場合、そのような領域の配線と絶縁膜の表面が他の領域よりも深く研磨される、いわゆるエロージョンと呼ばれる現象が発生し易い。そして、ディッシングやエロージョンが発生すると、キャパシタの誘電体膜や抵抗素子の導電膜の膜厚にばらつきが生じるので、コンデンサの容量や抵抗素子の抵抗値にばらつきが生じる。

例えば、アナログ／デジタル変換に用いられるスイッチトキャパシタにおいて、配線層でキャパシタを形成する場合には、２つのキャパシタの容量の誤差を１σで０．１％以下にするなど、高い相対精度が必要になる。

さらに、近年では、ウェハの大口径化に伴って、ウェハの周辺部分に配置される半導体装置のチップの数が増えている。このため、ウェハの中央部分のチップと周辺部分のチップの間で膜厚の均一性を確保することが重要になる。
ところが、従来のＣＭＰ法では、同心円状にウェハ中央から周辺に向かって差の大きな膜厚分布が発生し易く、半導体装置に要求される高精度な均一性を確保することが困難であった。

そこで、従来では、ＣＭＰ法による研磨の平坦性及び均一性を向上させる手法として、例えば、ウェハ上に形成されたパターン以外の空き領域にダミーパターンを設けている。
ダミーパターンは、素子の配列方向に対して傾斜するラインに沿って複数個、ウェハ上の空き領域を埋めるように配列される。ここで、ダミーパターンのサイズは、半導体装置の素子のパターンより小さくなる。
また、多層構造を形成する場合に、下側の層に形成したダミーパターンの中心点に対して、上側の層に形成するダミーパターンの中心点をずらしたり、ダミーパターンを隣り合う配線パターンに対して４５°傾斜した直方体形状に形成したりしていた。
このように、従来では、素子のパターン以外の空き領域にダミーパターンを敷き詰めることによって、エロージョン及びディッシングの抑制を図っていた。

また、ＣＭＰ法による研磨時にチッピングによる膜の剥離を防止するために、スクライブラインにもダミーパターンを形成することがある。さらに、ウェハの周辺部分の半導体装置のチップが形成されない領域にダミーチップを設けることも知られている。ダミーチ
ップには、溝パターンが形成されている。溝パターンは、半導体装置のチップの配線パターンと同程度の幅の複数のラインを平行に配列することで形成される。

特開２００１−２６７４２６号公報特開２００４−１５３０９１号公報特開２００４−３５６３１６号公報特開２００４−２９６８６４号公報特開２００５−５７００３号公報特開２００７−８７９８９号公報特開２００４−２３５３５７号公報特開２０００−２１８８２号公報

ここで、ＣＭＰ法による研磨は、回転する研磨パッド上にウェハを押し当てて行われる。さらに、ウェハも自転させることで被研磨面の研磨量の均一性が図られる。この際、研磨剤は、ウェハの外周円の法線からある入射角度を持って被研磨面に導かれ、研磨剤の入射方向に平行な方向に被研磨面の研磨が進行する。
このため、研磨剤の入射方向に沿って配置された半導体装置のチップ領域間では、ウェハ外周に近いチップ領域とウェハ中央に近いチップ領域との間で研磨量に差が生じる。このような研磨量の差は、ダミーパターンを空き領域に配置しても発生していた。このため、膜厚の変化が特性に大きな影響を与えるスイッチトキャパシタなどの素子を高精度で製造することは困難であった。
本発明は、このような事情に鑑みてなされたものであり、ＣＭＰ法による研磨のばらつきを抑制できる半導体装置の製造方法を提供することを目的とする。

実施形態の一観点によれば、基板の上方に絶縁膜を形成する工程と、前記基板の外周領域に形成した前記絶縁膜に、前記基板の外周の接線及び法線のそれぞれに交差する第１の溝パターンを有するダミーパターンを形成する工程と、前記基板の前記外周領域よりも内側に形成された前記絶縁膜に素子形成用の溝パターンを形成する工程と、前記素子形成用の溝パターンと、前記第１の溝パターンとに導電性材料を埋め込む工程と、前記絶縁膜上の前記導電性材料を研磨により除去すると共に、前記第１の溝パターン内の前記導電材料の上部に溝を形成する工程と、を含み、前記ダミーパターンを形成する工程は、前記第１の溝パターンに連結され、前記基板の周方向に延びる第２の溝パターンを形成することを含む半導体装置の製造方法が提供される。

研磨剤が基板の周辺領域のダミーパターンを通ることによって研磨圧力が分散されるので、基板の場所ごとの研磨量の差が低減され、導電性材料や絶縁膜の研磨量が均一化される。

図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。図１Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。図２は、本発明の第１の実施の形態に係るダミーパターンを形成したウェハの平面図である。図３は、本発明の第１の実施の形態に係るウェハの周辺部分の拡大図である。図４Ａは、本発明の第１の実施の形態に係るダミーパターンを形成するフォトマスクの一例を示す図である。図４Ｂは、本発明の第１の実施の形態に係るレジスト膜にパターンを転写する工程を説明する平面図である。図５は、本発明の第１の実施の形態に係る研磨装置の概略を示す側面図である。図６は、本発明の第１の実施の形態に係る研磨装置の概略を示す平面図である。図７は、従来の研磨方法において場所ごとに研磨量が異なることを説明する図である。図８は、本発明の第１の実施の形態の変形例に係るダミーパターンの平面図（その１）である。図９は、本発明の第１の実施の形態の変形例に係るダミーパターンの平面図（その２）である。図１０は、本発明の第１の実施の形態の変形例に係るダミーパターンの平面図（その３）である。図１１Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。図１１Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。図１１Ｃは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。図１１Ｄは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。図１１Ｅは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。

発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。

（第１の実施の形態）
図面を参照して第１の実施の形態について説明する。
まず、図１Ａに示す断面構造を得るまでの工程について説明する。図１Ａは、ウェハ１の周辺部分の断面図であって、ウェハ１の外周に周辺領域２を有し、周辺領域２より中央
側には、半導体装置のチップを形成するチップ領域３を有している。図２に示すように、チップ領域３は、ウェハ１に複数配列される。

まず、ウェハ（半導体基板）１のチップ領域３の表面に、トランジスタの活性領域を画定する素子分離絶縁膜１１を形成する。この実施の形態では素子分離絶縁膜１１として、シャロートレンチアイソレーション（ＳＴＩ）を形成する。ＳＴＩは、ウェハ１の素子分離領域に溝を形成し、その中にシリコン酸化膜等の絶縁膜を埋め込むことにより形成される。なお、素子分離絶縁膜１１は、ＳＴＩに限られず、ＬＯＣＯＳ（Local Oxidation of
Silicon）法で形成した絶縁膜であっても良い。

次いで、ウェハ１のメモリセル領域におけるトランジスタ活性領域に不純物をイオン注入してウェル１２を形成する。ｎ型のＭＯＳトランジスタを形成する場合には、ｐ型不純物、例えばボロンが注入される。ｐ型のＭＯＳトランジスタを形成する場合には、ｎ型不純物、例えばリンが注入される。
そして、トランジスタ活性領域の表面を熱酸化させてゲート絶縁膜１３が形成される。ゲート絶縁膜１３は、熱酸化によるシリコン酸化膜であり、その厚さは例えば１〜１０ｎｍである。また、ゲート絶縁膜１３は、誘電率の高い材料から形成しても良い。

さらに、ウェハ１の全面に、非晶質又は多結晶のシリコン膜を形成する。シリコン膜の膜厚は、例えば５０ｎｍとする。そして、シリコン膜をパターニングすると、ゲート電極１４が形成される。なお、ゲート電極１４は、金属材料から形成しても良い。

ゲート電極１４は、例えばメモリ領域ではウェル１２上に間隔をおいて互いに平行に二つ形成され、その各々がワード線の一部を構成する。さらに、ゲート電極１４をマスクにしたイオン注入により、ゲート電極１４の両側のウェハ１の表層に不純物を導入してソース／ドレインエクステンション１５を形成する。なお、ｎ型のＭＯＳトランジスタを形成する場合には、ｎ型不純物、例えばリンが注入される。ｐ型のＭＯＳトランジスタを形成する場合には、ｐ型不純物、例えばボロンが注入される。

この後に、ゲート電極１４を含むウェハ１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１４の両側部分のみを残して絶縁性サイドウォール１６を形成する。絶縁膜には、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。

続いて、絶縁性サイドウォール１６とゲート電極１４をマスクにしてウェハ１の表層に不純物を再びイオン注入し、各ゲート電極１４の側方のウェハ１にソース／ドレイン領域１７（高濃度不純物拡散領域）を形成する。
さらに、ゲート電極１４を含むウェハ１の上側全面に金属膜をスパッタ法により形成する。金属膜は、例えば、コバルトやニッケルの高融点金属が好ましいが、比較的に融点が低い金属であっても良い。そして、この金属膜を加熱してシリコンと反応させることにより、ゲート電極１４の上面と、ソース／ドレイン領域１７におけるウェハ１上にそれぞれにコバルトシリサイド層やニッケルシリサイド層といった金属シリサイド層１８Ａ、１８Ｂを形成する。この熱処理によって、各ソース／ドレイン領域１７が活性化されて低抵抗化する。

その後に、素子分離絶縁膜１１上などで未反応となっている高融点金属膜をウエットエッチングによって除去する。
ここまでの工程で、ウェハ１の活性領域ごとに、ゲート絶縁膜１３，ゲート電極１４、ソース／ドレイン領域１７等によって構成されるＭＯＳトランジスタＴ１，Ｔ２が形成される。

続いて、図１Ｂに示す断面構造を得るまでの工程について説明する。
ゲート電極１４を含むウェハ１の上側全面に、ＣＥＳＬ（Contact Etch stop layer）としてＳｉＮ膜２１を形成する。さらに、ＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、ＳｉＮ膜２１の上に第１層間絶縁膜２２としてシリコン酸化膜を例えば５００ｎｍ形成する。なお、ＴＥＯＳを用いてプラズマＣＶＤ法によって形成されるシリコン酸化膜を以下においてＴＥＯＳ膜という。
そして、第１層間絶縁膜２２の表面を化学的機械研磨 (ＣＭＰ：Chemical Mechanical Polishing)法で研磨して平坦化させ、ウェハ１の表面から第１層間絶縁膜２２の表面までの膜厚を所定値、例えば、約３００ｎｍに調整する。

さらに、ＳｉＮ膜２１と第１層間絶縁膜２２とをフォトリソグラフィ法によってパターニングして、コンタクトホール２３Ａ，２３Ｂを形成する。コンタクトホール２３Ａ，２３Ｂの深さはソース／ドレイン領域１７の高融点金属シリサイド層１８Ａ、又はウェハ１に到達するまでとする。

そして、コンタクトホール２３Ａ，２３Ｂを通してソース／ドレイン領域１７に電気的に接続される導電性プラグ２４Ａ，２４Ｂを形成する。具体的には、コンタクトホール２３Ａ，２３Ｂの内面に厚さが１０ｎｍのチタン（Ｔｉ）膜と、厚さが１０ｎｍの窒化チタン膜とを順番にスパッタ法等により形成することにより、２層の積層構造を有する密着膜（不図示）を形成する。さらに、密着膜上にタングステン（Ｗ）膜をＣＶＤ法により成長させる。この膜厚は、第１層間絶縁膜２２上で、例えば２００ｎｍとし、Ｗ膜でコンタクトホール２３Ａ，２３Ｂの空隙を埋める。第１層間絶縁膜２２の上面上に成長した余分なＷ膜及び密着膜はＣＭＰ法で除去する。これにより、コンタクトホール２３Ａ，２３Ｂ内に、それぞれ導電性プラグ２４Ａ，２４Ｂが形成される。

続いて、第１層間絶縁膜２２及び導電性プラグ２４Ａ，２４Ｂの上の全面に第２層間絶縁膜３０を形成する。第２層間絶縁膜３０は、例えば、ＳｉＯＣ膜が用いられる。ＳｉＯＣ膜は、有機系シランを原料ガスとして用いたプラズマＣＶＤ法にて、例えば２００ｎｍの膜に形成される。
次に、第２層間絶縁膜３０の上に図示を省略するレジストマスクを形成し、ドライエッチングにより配線溝３１Ａ，３１Ｂを形成する。この配線溝３１Ａ，３１Ｂの内面に、図示を省略するバリア層として、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ又はこれらの組合せから選択した積層膜をＰＶＤ法により形成する。さらに、図示を省略するシード層をＰＶＤ法により形成してから、めっき法を用いて配線溝３１Ａ，３１Ｂに、Ｃｕなどの導電性材料を埋め込む。その後、第２層間絶縁膜３０の上面から余分な導電性材料をＣＭＰ法で除去し、配線溝３１Ａ，３１Ｂ内にダマシン構造の配線３２Ａ，３２Ｂを形成する。

次に、図１Ｃに示す断面構造を得るまでの工程について説明する。
まず、絶縁膜３０及び配線３２Ａ，３２Ｂを覆うように、第３層間絶縁膜３５を形成する。第３層間絶縁膜３５には、例えば、ＳｉＯＮ膜が用いられる。ＳｉＯＣ膜は、有機系シランを原料ガスとして用いたプラズマＣＶＤ法にて、例えば３００ｎｍの膜に形成される。

この後、第３層間絶縁膜３５の上にレジストマスク３６を形成する。レジストマスク３６を形成する際には、最初に第３層間絶縁膜３５上にレジスト膜を塗布する。続いて、フォトマスクを用いてレジスト膜を露光してから現像する。これにより、周辺領域２とチップ領域３に開口部３７Ａ，３７Ｂ，３８Ａ，３８Ｂを有するレジストマスク３６が形成される。なお、ダミー用の開口部３７Ａ，３７Ｂは、周辺領域２に形成され、後に詳細を説明するダミーパターンを形成するために用いられる。また、プラグ用の開口部３８Ａ，３８Ｂは、チップ領域３に形成される。

続いて、図１Ｄに示す断面構造を得るまでの工程について説明する。
まず、レジストマスク３６を用いて第３層間絶縁膜３５をドライエッチングする。ドライエッチングにより、周辺領域２にダミーパターン４１が形成され、チップ領域３にデュアルダマシン配線用のスルーホール６１Ａ、６１Ｂが形成される。

ここで、図２と図３を参照して、ダミーパターン４１について説明する。なお、図３は、図２の一部拡大図である。
ダミーパターン４１は、ウェハ１上の四角のチップ領域３の各辺に対して斜めな直線を平行に複数配列した溝からなる斜パターン４２（第１のパターン）と、ウェハ１の外周に沿って環状に形成された溝からなる分離パターン４３（第２のパターン）とを有する。

さらに、斜パターン４２は、第１の方向Ｌ１１に平行に配列された第１の溝パターン４２Ａと、第１の溝パターン４２Ａに交差する第２の方向Ｌ１２に平行に配列された斜パターン４２Ｂとを有する。各溝パターン４２Ａ，４２Ｂが延びる方向Ｌ１１，Ｌ１２は、ウェハ１の外周の接線Ｌｔ及び法線Ｌｎのそれぞれに対して１０°以上の傾斜を有する。
また、各溝パターン４２Ａ，４２Ｂは、直線形状を有し、その幅は、５μｍ以上である。各溝パターン４２Ａ，４２Ｂの深さは、第３層間絶縁膜３５の膜厚以上である。斜パターン４２は、ウェハ１のエッジまでは形成されておらず、エッジの手前で止まっている。

例えば、第１の溝パターン４２Ａは、傾斜角度の異なる３つの第２の溝パターン４２Ｂに連結されている。即ち、第１の溝パターン４２Ａは、外周端において１つ目の第２の溝パターン４２Ｂの外周端に連結されている。さらに、第１の溝パターン４２Ａは、外周端から内周端に至るまでの間で、２つ目の第２の溝パターン４２Ｂと交差する。そして、内周端において、３つ目の第２の溝パターン４２Ｂの内周端、及び分離パターン４３に連結される。

また、分離パターン４３は、斜パターン４２より内側、つまりチップ領域３に近い位置に形成された溝パターンであり、斜パターン４２の各溝パターン４２Ａ，４３Ｂの内周端に連結されている。分離パターン４３の幅は、５μｍ以上で、深さは第３層間絶縁膜３５の膜厚以上である。ウェハ１の端から分離パターン４３までの距離は、１ｃｍ以下で、例えば３ｍｍ〜５ｍｍであることが好ましい。

なお、分離パターン４３は、ウェハ１の外周の同心円上に配置されており、複数の直線を連結させることで形成される。また、分離パターン４３は、複数の曲線を連結させることで形成しても良い。さらに、分離パターン４３は、ウェハ１のノッチによって一部が切り欠かれても良いし、一部に不連続な部分を有しても良い。

さらに、図４Ａ及び図４Ｂを主に参照してダミーパターン４１を第３層間絶縁膜３５に形成する方法の一例について詳細に説明する。
図４Ａに示すように、ダミーパターン４１を形成する際に使用する露光用のフォトマスク４９には、ダミーパターン４１の一部に相当する転写用パターン５０（部分パターン）が形成されている。転写用パターン５０は、斜パターン４２を部分的に投射できる複数のライン５１を有する。さらに、ライン５１に連結され、分離パターン４３を部分的に投射できるライン５２と、ライン５２より内側に配置された２つのアライメントマーク５３を有する。

ライン５１は、溝パターン４２Ａ，４２Ｂと同様の形状及び配置を有する。図４Ａにおいて、ライン５１は、第１の溝パターン４２Ａに相当する２つのラインと、第２の溝パターン４２Ｂに相当する２つのラインを交差させた形状になっている。なお、ライン５１は
、第１の溝パターン４２Ａに相当するラインと、第２の溝パターン４２Ｂに相当するラインをそれぞれ１つ以上有する形状にすることが好ましい。

また、２つのアライメントマーク５３は、所定の距離を置いて配置されている。２つのアライメントマーク５３を結ぶ仮想線は、分離パターン４３に対応するライン５２に平行に形成されている。２つのアライメントマーク５３の間の距離Ｌは、ウェハ１の半径から、ウェハ１のエッジとアライメントマーク５３との間の距離を引いた値を半径とする円の円周を等分する長さになっている。例えば、１°刻みで３６０回の露光によりダミーパターン４１を形成する場合には、ダミーパターン４１を通る円の半径を持つ円周を３６０等分した円弧の弦の長さに相当する距離になる。

さらに、十字形の第２のアライメントマーク５３Ｂは、十字形の第１のアライメントマーク５３Ａに対して角度θだけ傾斜して配置されている。角度θは、距離Ｌによって定める値で、第１のアライメントマーク５３Ａをウェハ１の中心周りに距離Ｌだけ回転させたときの第１のアライメントマーク５３Ａの回転角に相当する。

この転写用パターン５０を用いて、図１Ｃに示すレジストマスク３６を形成するときは、最初にレジスト膜に転写用パターン５０を１つ、位置決めして露光する。これにより、図４Ｂに示すように、レジスト膜に図４Ａの形状に等しいパターン５５Ａが転写される。次に、最初に露光した第２のアライメントマーク５３Ｂに、次に露光する第１のアライメントマーク５３Ａを一致させて露光する。これにより、図４Ｂに示すように、最初にレジスト膜に転写した部分パターン５５Ａに対して、２回目の部分パターン５５Ｂが位置決めして露光される。これにより、フォトマスク４９のライン５１、５２がレジスト膜に転写されて、ライン５６、５７が形成される。

２回目の部分パターン５５Ｂは、１回目の部分パターン５５Ａのアライメントマーク５３Ｂを用いて位置決めを行っているので、１回目に露光された部分パターン５５Ａのライン５６の部分５６Ａと、２回目に露光された部分パターン５５Ｂのライン５６の最も第１のアライメントマーク５３Ａ側の部分５６Ｂとが交差する。さらに、各部分パターン５５Ａ，５５Ｂのライン５７同士が連結される。
そして、以降は、この作業を繰り返してウェハ１の外周に複数の部分パターンを露光する。

なお、ダミーパターン４１に形成するパターンは、ウェハ１に対して１回の露光でレジスト膜に転写しても良い。この場合には、第２のアライメントマーク５３Ｂは第１のアライメントマーク５３Ａに対して傾斜させなくて良い。

そして、周辺領域２上のレジスト膜に転写用パターン５０を必要な回数露光し、チップ領域３上のレジスト膜にスルーホール用のパターンを露光した後に、レジスト膜を現像すると、図１Ｃに示すようなレジストマスク３６が得られる。

続いて、レジストマスク３６を用いて、第３層間絶縁膜３５をドライエッチングする。ドライエッチングは、第３層間絶縁膜３５の下の配線３２Ａ，３２Ｂが露出する深さとする。これにより、図１Ｄに示すように、ウェハ１の周辺領域２にダミーパターン４１となる溝パターン４２，４３が形成され、チップ領域３にスルーホール６１Ａ，６１Ｂが形成される。
この後、レジストマスク３６を取り除き、第３層間絶縁膜３５の上に別のレジストマスクを形成して再びドライエッチングを行い、スルーホール６１Ａ，６１Ｂに連通する配線溝４４Ａ，４４Ｂと電極用の溝４５などの素子パターンを形成する。

続いて、図１Ｅに示す断面構造を得るまでの工程について説明する。
まず、ダミーパターン４１の溝パターン４２，４３、スルーホール６１Ａ，６１Ｂや配線溝４４Ａ，４４Ｂ、電極用の溝４５などの素子パターンの内面に図示を省略するバリア層として、例えばタンタル膜をＰＶＤ法により形成する。さらに、図示を省略するシード層をＰＶＤ法により形成してから、めっきによりＣｕなどの導電性材料６３を析出させる。これにより、ダミーパターン４１の溝パターン４４Ａ、４４Ｂ内に導電性材料６３が埋め込まれる。なお、導電性材料６３は、各溝４２〜４５を越えて第３層間絶縁膜３５を覆うように析出する。

さらに、スルーホール６１Ａ，６１Ｂに導電性プラグ６４Ａ，６４Ｂが形成され、配線溝４４Ａ，４４Ｂに配線６５Ａ，６５Ｂが形成される。これにより、導電性プラグ６４Ａ，６４Ｂを介して１層目の配線３２Ａ，３２Ｂが２層目の配線６５Ａ，６５Ｂに電気的に接続される。また、電極用の溝４５に埋め込まれた導電性材料６３から電極６６が複数形成される。なお、電極６６は、隣り合う２つの電極６６の間の第３層間絶縁膜３５を誘電体膜として使用することでキャパシタを形成する。

次に、図１Ｆに示すように、第３層間絶縁膜３５の上面から余分な導電性材料６３をＣＭＰ法で除去する。ここで、図５に、ＣＭＰ法で用いられる研磨装置の概略図を示す。研磨装置７１は、回転可能なワークテーブル７２を有し、ワークテーブル７２の上面には、研磨パッド７３が貼り付けられている。さらに、研磨パッド７３上には、ウェハ１を保持する研磨ヘッド７４が配置されている。研磨ヘッド７４は、ウェハ１を被研磨面、即ち導電性材料６３のめっき層が下向きになるように保持する。さらに、研磨ヘッド７４には、図示を省略する押圧機構が設けられており、ウェハ１を研磨パッド７３に所定の荷重で押し付けることができる。また、研磨装置７１には、図示を省略する研磨剤の供給機構が設けられている。

この研磨装置７１では、研磨パッド７３と研磨ヘッド７４とがそれぞれ回転軸Ｃ１、回転軸Ｃ２を中心に回転可能である。
研磨は、研磨砥液を研磨パッド７３上に供給しながら実施する。研磨砥液には、コロイダルシリカ砥粒に分散剤，酸化剤，防食剤，キレート剤等のケミカル物質を含むものを用いられる。砥粒は、例えばコロイダルシリカ、フュームドシリカ、セリウム、アルミナ、炭化珪素のいずれか１つを含むものが使用できる。分散剤には、例えば水酸化カリウムやアンモニウムを含むものが用いられる。酸化剤には、例えば過硫酸アンモニウムや過酸化水素水を使用できる。防食剤には例えばベンゾトリアゾール（ＢＴＡ）が用いられ、キレート剤には例えばクエン酸やリンゴ酸が用いられる。

ここで、ウェハ１の研磨時には、図６の平面図に示すように、研磨パッド７３が回転軸Ｃ１を中心に矢印ｄ１に示す方向に回転する。さらに、研磨ヘッド７４は、回転軸Ｃ２を中心に矢印ｄ２に示す方向に回転する。このため、ウェハ１は場所ごとに研磨方向と研磨強度が異なる。ウェハ１を基準にすると、研磨方向と研磨強度は、図６に大きさの異なる矢印ｄ１１〜ｄ１７で示すように、場所ごとに異なる向き及び大きさになる。また、研磨剤は、矢印ｄ１１〜ｄ１７で示すように、ウェハ１の外周からウェハ１の内側に向けて、ウェハ１の接線Ｌｔ及び法線Ｌｎに対して斜めに供給される。

従来のウェハでは、研磨方向が異なることでウェハ周辺のチップ領域によって研磨量に差が生じる。例えば、図７に示すように、ウェハ８０の場所ごとに異なる方向から研磨剤が供給され、ウェハ８０の周辺部分に配列された２つのチップ領域８１Ａ，８１Ｂを研磨する場合を考える。
矢印ｄ２１，ｄ２２に示すように、隣接する２つのチップ領域８１Ａ，８１Ｂの配列方向と研磨方向とがほぼ一致する場合に、隣り合う２つのチップ領域８１Ａ，８１Ｂの研磨
量の差が大きくなり、このチップ領域８１Ａ，８１Ｂ間の研磨量の誤差が大きくなって、相対精度が劣化する。なお、図７の四角に「×」印を付けた領域が劣化の大きなチップ領域になる。

この原因の一つは、ウェハ８０の外周から研磨剤が供給されるためであると考えられる。つまり、ウェハ８０の研磨時にウェハ８０の端部からウェハ８０の下面（被研磨面）に研磨剤が供給されるので、ウェハ８０の下面には研磨剤によってウェハ８０を押し上げる揚力が発生する。この揚力は、研磨剤がウェハ８０の外周から被研磨面に向かって押し付けられることにより発生する力であり、この力がウェハ８０の外周に近いチップ領域８１Ａにより強く作用する。その結果、研磨剤の供給方向に並ぶチップ領域８１Ａ，８１Ｂのうち、ウェハ１の外周に近いチップ領域８１Ａにおいて、エロージョン、ディッシングがチップ領域８１Ｂより顕著に現れ、ウェハ８０の外周側のチップ領域８１Ａが内周側のチップ領域８１Ｂより研磨されると考えられる。

また、ウェハ８０の中央付近では、研磨剤による揚力は均一にほとんど無くなるので、均一性が良好になる。例えば、ウェハ面内の１００ｍｍで１０％の膜厚の傾斜が生じる場合、１００μｍの領域では０．０１％の変動が予想される。チップ領域８１Ａに形成する素子に要求される相対精度が０．１％であった場合、０．０１％の変動は、相対精度の１０％に相当する。ＣＭＰ法による研磨時の膜厚の傾斜が素子に要求される相対精度の１０％に相当する場合に、さらにエロージョンやディッシングによる膜厚のばらつきが加わると、必要な相対精度を確保することが難しくなる。したがって、図７においてウェハ８０の空いている領域にダミーパターンを配置しても、相対精度が劣化してしまう。

これに対し、この実施の形態では、ウェハ１の周辺部分にダミーパターン４１が形成されているので、ウェハ１の被研磨面に供給された研磨剤がダミーパターン４１によって分散される。
これは、ウェハ１を研磨する過程で、研磨剤の供給量が多い周辺領域２が研磨されると、ダミーパターン４１にディッシングが生じ、図１Ｆに示すようにダミーパターン４１に導電性材料６３が沈み込んでできる溝８１が形成されるからである。この溝８１は、ダミーパターン４１の斜パターン４２と分離パターン４３の両方に形成される。そして、研磨剤の一部が斜パターン４２の溝８１から分離パターン４３の溝８１を通り、圧力のより低い場所の斜パターン４２の溝８１に流れ込む。流れ込んだ研磨剤の少なくとも一部は、斜パターン４２の溝８１を通ってウェハ１外に排出される。

このように、この実施の形態では、ウェハ１の周辺領域２のダミーパターン４１に形成された溝８１を用いて、研磨剤の一部をより圧力の低い領域に分散させることができる。従来では特定の場所に集中し易かった圧力を分散させることが可能になり、場所ごとの研磨圧力の差を低減することができる。その結果、研磨量のばらつきを抑えることが可能になる。チップ領域３でのディッシングやエロージョンを抑制でき、配線６５Ａ，６５Ｂなどの素子パターンや第３層間絶縁膜３５の膜厚の均一性が向上する。

なお、研磨剤の一部は、斜パターン４２から交差する他の斜パターン４２を通り、分離パターン４３を経由せずに、ウェハ１の外に放出されることもある。

このようにして、２層目の配線層を形成した後、図１Ｇに示すように、第４層間絶縁膜８５を形成する。ウェハ１の周辺領域２では、ダミーパターン４１に溝８１が形成されているため、ダミーパターン４１上の第４層間絶縁膜８５がへこんでいる。

続いて、図１Ｈに示すように、第４層間絶縁膜８５を形成した後、ドライエッチングにより周辺領域２にダミーパターン４１を形成し、チップ領域３にスルーホール８６Ａ，８
６Ｂを形成する。ダミーパターン４１は、下層のダミーパターン４１の上に同様の方法で形成され、その形状はダミーパターン４１と同じである。さらに、ドライエッチングにより、チップ領域３に配線溝８７Ａ，８７Ｂと電極用の溝８８などの素子パターンを形成する。
以降は、図１Ｅから図１Ｈを繰り返して、チップ領域３に多層の配線回路を形成する。そして、この後、ウェハ１をダイシングしてチップ領域３を個片化すると、配線回路を有する半導体装置が完成する。

以上に、説明したように、この実施の形態では、ウェハ１の周辺領域２にダミーパターン４１を形成したので、ダミーパターン４１の研磨によって形成される溝８１に研磨剤が流れ込ませることが可能になり、ウェハ１の周辺領域２で被研磨面に作用する圧力を低減させることができる。
さらに、ダミーパターン４１がウェハ１の接線Ｌｔ及び法線Ｌｎに対して傾斜した斜パターン４２を有するので、ウェハ１に対して斜めに供給される研磨剤をスムーズに他の領域に分散させることができる。

そして、斜パターン４２に連結され、ウェハ１の周方向に延びる分離パターン４３を設けたので、斜パターン４２の溝８１に入り込んだ研磨剤が分離パターン４３の溝８１を通って圧力が相対的に低い領域に流入させることができる。これによって、被研磨面が受ける圧力を均一化できる。
これらのことから、ウェハ１の場所ごとの研磨量の差が低減され、チップ領域３の素子パターン及び絶縁膜の研磨量が均一化される。

ここで、図８から図１０を主に参照して本実施の形態の変形例について説明する。
図８に示すダミーパターン４１は、斜パターン４２が複数の四角形の微細パターン９１の集合体からなる。微細パターン９１の集合体は、斜めのライン状のパターン４２Ｃ，４２Ｄを形成している。斜パターン４２のライン状のパターン４２Ｃ，４２Ｄは、ウェハ１の接線Ｌｔ及び法線Ｌｎに対して１０°以上の傾斜角度を有する第１の方向及び第２の方向に延びており、互いに交差している。さらに、斜パターン４２に連結される分離パターン４３も複数の微細パターン９１の集合体からなり、集合体がライン状に複数配列されている。微細パターン９１は、例えば、０．５μｍ以下の四角形状を有している。

図９に示すダミーパターン４１は、斜パターン４２が複数の直線からなる微細パターン９２の集合体からなる。微細パターン９２の集合体は、斜めのライン状のパターン４２Ｅ，４２Ｆを形成している。斜パターン４２のライン状のパターン４２Ｅ，４２Ｆは、ウェハ１の接線Ｌｔ及び法線Ｌｎに対して１０°以上の傾斜角度を有する第１の方向及び第２の方向に延びており、互いに交差している。さらに、微細パターン９２の長さ方向とライン状のパターン４２Ｅ，４３Ｆの長さ方向とは交差している。さらに、斜パターン４１に連結される分離パターン４３も複数の微細パターン９２の集合体からなり、集合体がライン状に複数配列されている。微細パターン９２は、例えば、０．５μｍ以下の四角形状を有している。なお、微細パターン９２の長さ方向は、図９に示す方向に限定されず、ラインと平行又は直交する方向でも良い。

図８及び図９に示すダミーパターン４１は、微細パターン９１，９２の集合体であるため、エッチング時にはディッシングやエロージョンが生じ易くなる。その結果、斜パターン４２及び分離パターン４３に図１Ｆと同様の溝８１が形成され、ウェハ１の被研磨面に作用する圧力の差を低減させる。これにより、チップ領域３の素子パターン及び絶縁膜の膜厚の均一化が図れる。また、研磨剤が分離パターン４３を通って放出されるので、ウェハ１の被研磨面が受ける圧力を分散させることができ、素子パターンや絶縁膜の膜厚の均一化がさらに図られる。

なお、微細パターン９１，９２は、正方形や長方形のパターンに限定されず、円形やその他の形状であっても良い。
また、ダミーパターン４１は、斜パターン４２又は分離パターン４３の一方のみを微細パターン９１，９２で形成しても良い。

また、図１０に示すダミーパターン４１は、周辺領域２に形成され、斜パターン４２を有する。斜パターン４２は、ウェハ１の接線Ｌｔ及び法線Ｌｎに対して１０°以上傾斜した溝パターン４２Ａ，４２Ｂを複数有し、これら溝パターン４２Ａ，４２Ｂが交差している。
このダミーパターン４１では、エッチング時にディッシングやエロージョンが発生し易くなる。その結果、斜パターン４２に図１Ｆと同様の溝８１が形成され、ウェハ１の被研磨面に作用する圧力の差を低減させ、チップ領域３の素子パターン及び絶縁膜の膜厚の均一化が図れる。

なお、ダミーパターン４１の第１のパターン４２は、傾斜角度の異なる３つ以上のラインを交差させた形状であっても良い。

（第２の実施の形態）
図面を参照して第２の実施の形態について説明する。
最初に、図１Ａから図１Ｃに示すように、ウェハ１のチップ領域３に素子パターンの少なくとも一部を形成する。さらに、第１層目の配線３２Ａ，３２Ｂの上に第３層間絶縁膜３５を形成する。
続いて、ダミーパターン４１を形成する。ダミーパターン４１を形成するときは、最初に第３層間絶縁膜３５の上にレジスト膜を形成し、図４に示すような転写用パターン５０を有するフォトマスク４９を使用してレジスト膜を露光する。この後、レジスト膜を現像すると、ダミーパターン４１の形状に一致した開口部を有するレジストマスク３６が形成される。このレジストマスク３６を用いてドライエッチングにより第３層間絶縁膜３５を加工してダミーパターン４１を形成する。ダミーパターン４１は、図３、図８、図９又は図１０のいずれかの形状とする。

図１１Ａに示すように、ドライエッチングは、ウェハ１に達するまで実施する。これにより、ウェハ１上に形成された膜の厚さ以上の深さを有する斜パターン１０１と、分離パターン１０２とを有するダミーパターン４１が形成される。なお、斜パターン１０１及び分離パターン１０２の形状やサイズは、溝の深さを除いて第１の実施の形態と同様である。

続いて、図１１Ｂに示す断面形状を得るまでの工程について説明する。
まず、第３層間絶縁膜３５の全面及びダミーパターン４１の内壁に保護絶縁膜１０５を形成する。保護絶縁膜１０５には、例えば、シリコン酸化膜やシリコン窒化膜が用いられる。続いて、図示を省略するレジストマスクを用いてチップ領域３の保護絶縁膜１０５及び第３層間絶縁膜３５を加工し、スルーホール６１Ａ，６１Ｂと配線溝４４Ａ，４４Ｂ、電極用の溝４５などの素子パターンを形成する。

次に、図１１Ｃに示すように、周辺領域２のダミーパターン４１の斜パターン１０１及び分離パターン１０２、チップ領域３の素子パターン、及び第３層間絶縁膜３５の表面に図示を省略するバリア層及びシード層を形成した後、導電性材料６３を析出させる。導電性材料６３は、素子パターン及び第３層間絶縁膜３５の表面を覆う。また、導電性材料６３の膜厚がダミーパターン４１の深さより薄いので、パターン１０１，１０２の全てが導電性材料６３で埋められずに、一部に溝１１０が形成される。

続いて、図５及び図６に示すような研磨装置７１を用いてＣＭＰ法にて余分な導電性材料６３を除去する。ウェハ１の周辺部分２のダミーパターン４１に形成された溝８１を通って、研磨剤の一部がより圧力の低い領域に放出される。これにより、従来では、特定の場所に集中し易かった圧力が分散される。研磨量のばらつきを抑えることが可能になり、チップ領域３でのディッシングやエロージョンを抑制できる。その結果、図１１Ｄに示すように、配線６５Ａ，６５Ｂなどの素子パターンの膜厚や、第３層間絶縁膜３５の膜厚が均一な第２層が形成される。

続いて、図１１Ｅに示す断面構造を得るまでの工程について説明する。
まず、第３層間絶縁膜３５の上に第４層間絶縁膜８５を、ダミーパターン４１や、配線６５Ａ，６５Ｂなどを覆うように形成する。このとき、ダミーパターン４１が溝１１０を有することから、ダミーパターン４１の上の第４層間絶縁膜８５には凹部が形成される。

次に、第４層間絶縁膜８５の上に図示を省略するレジストマスクを形成し、下部のダミーパターン４１の上に第２のダミーパターン４１をドライエッチングにより形成する。第２のダミーパターン４１の形状は、第１のダミーパターン４１と同様とし、第２のダミーパターン４１の深さは、第１のダミーパターン４１が露出する深さとする。続いて、第４層間絶縁膜８５の上に図示を省略するレジストマスクを形成し、ドライエッチングにより第２の層の素子パターンを形成する。
以降は、図１１Ｂから図１１Ｅと同様のチップ領域３に多層の半導体回路を形成する。そして、この後、ウェハ１をダイシングしてチップ領域を個片化すると半導体装置が完成する。

この実施の形態では、ウェハ１の周辺領域２にダミーパターン４１を形成したので、ダミーパターン４１の研磨によって形成される溝に研磨剤が流れ込ませることが可能になり、ウェハ周辺で被研磨面に作用する圧力を低減させることができる。

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。

以下に、前記の実施の形態の特徴を付記する。
（付記１）基板の上方に絶縁膜を形成する工程と、前記基板の外周領域に形成した前記絶縁膜に、前記基板の外周の接線及び法線のそれぞれに交差する第１の溝パターンを有するダミーパターンを形成する工程と、前記基板の前記外周領域よりも内側に形成された前記絶縁膜に素子形成用の溝パターンを形成する工程と、前記素子形成用の溝パターンと、前記第１の溝パターンとに導電性材料を埋め込む工程と、前記絶縁膜上の前記導電性材料を研磨により除去すると共に、前記第１の溝パターン内の前記導電材料の上部に溝を形成する工程と、を含む半導体装置の製造方法。
（付記２）前記ダミーパターンを形成する工程は、前記第１の溝パターンに連結され、前記基板の周方向に延びる第２の溝パターンを形成することを含む付記１に記載の半導体装置の製造方法。
（付記３）前記ダミーパターンを形成する工程は、前記第１の溝パターンとして、前記基板の外周の接線及び法線のそれぞれに対して１０°以上傾斜させたラインを形成することを含む付記１又は付記２に記載の半導体装置の製造方法。
（付記４）前記ダミーパターンを形成する工程は、前記第１の溝パターンとして、傾斜
角度が異なる複数の溝パターンを形成することを含む付記１乃至付記３のいずれか一項に記載の半導体装置の製造方法。
（付記５）前記ダミーパターンを形成する工程は、前記第１の溝パターンと前記第２の溝パターンの少なくとも一方を、微細なパターンの集合体から形成することを含む付記２に記載の半導体装置の製造方法。
（付記６）前記ダミーパターンを形成する工程は、前記絶縁膜の上にレジスト膜を形成する工程と、前記レジスト膜に、前記第１の溝パターンの少なくとも一部に相当するパターンを含む部分パターンと、前記ユニットの内周側に配置されるアライメントマークとを転写する工程と、前記アライメントマークを基準にして、前記レジスト膜に転写した前記部分パターンの隣りに次の前記部分パターンを位置決めして転写する工程と、前記部分パターンを転写した前記レジスト膜を現像して形成したレジストマスクを用いて前記絶縁膜をエッチングする工程と、を含む付記１乃至付記５のいずれか一項に記載の半導体装置の製造方法。
（付記７）前記ダミーパターンを形成する工程は、前記ダミーパターンを前記絶縁膜の膜厚以上の深さに形成することを含む付記１乃至付記６のいずれか一項に記載の半導体装置の製造方法。
（付記８）前記ダミーパターンを形成する工程は、前記基板の外周端から１ｃｍ以内の領域に前記ダミーパターンを形成する工程を含む付記１乃至付記７のいずれか一項に記載の半導体装置の製造方法。

１ウェハ（基板）
２周辺領域
３チップ領域
３５第２層間絶縁膜
４１ダミーパターン
４２，１０１斜パターン（第１の溝パターン）
４２Ａ，４２Ｂ溝パターン
４２Ｃ，４２Ｄ，４２Ｅ，４２Ｆライン状のパターン
４３，１０２分離パターン（第２の溝パターン）
４４Ａ，４４Ｂ配線溝（溝パターン）
４５溝（溝パターン）
５０転写用パターン
５３アライメントマーク
５５Ａ，５５Ｂ部分パターン
６３導電性材料
８１溝
８５第３層間絶縁膜
９１，９２微細パターン
Ｌｎ法線
Ｌｔ接線
Ｌ１１第１の方向
Ｌ１２第２の方向

Claims

基板の上方に絶縁膜を形成する工程と、
前記基板の外周領域に形成した前記絶縁膜に、前記基板の外周の接線及び法線のそれぞれに交差する第１の溝パターンを有するダミーパターンを形成する工程と、
前記基板の前記外周領域よりも内側に形成された前記絶縁膜に素子形成用の溝パターンを形成する工程と、
前記素子形成用の溝パターンと、前記第１の溝パターンとに導電性材料を埋め込む工程と、
前記絶縁膜上の前記導電性材料を研磨により除去すると共に、前記第１の溝パターン内の前記導電材料の上部に溝を形成する工程と、
を含み、
前記ダミーパターンを形成する工程は、前記第１の溝パターンに連結され、前記基板の周方向に延びる第２の溝パターンを形成することを含む半導体装置の製造方法。
前記ダミーパターンを形成する工程は、前記第１の溝パターンと前記第２の溝パターンの少なくとも一方を、微細なパターンの集合体から形成することを含む請求項１に記載の半導体装置の製造方法。
半導体ウェハの上方に絶縁膜を形成する工程と、
前記半導体ウェハ上の半導体装置のチップが形成されない周辺領域に形成された前記絶縁膜に、前記半導体ウェハの外周に対して第１の角度を有する複数の第１の溝パターンと、前記半導体ウェハの外周に対して第２の角度を有し、前記複数の第１の溝パターンとそれぞれ２箇所以上交差する複数の第２の溝パターンとを有するダミーパターンを形成する工程と、
前記複数の第１の溝パターンと前記複数の第２の溝パターンとに導電性材料を埋め込む工程と、
前記導電性材料を研磨する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記ダミーパターンを形成する工程は、前記複数の第１の溝パターンおよび前記複数の第２の溝パターンに連結され、前記半導体ウェハの周方向に延びる第３の溝パターンを形成することを含み、前記導電性材料を埋め込む工程は、前記第３の溝パターンに前記導電性材料を埋め込むことを含むことを特徴とする請求項３に記載の半導体装置の製造方法。