JP5576053B2 - Semiconductor device manufacturing method and circuit board sheet - Google Patents
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Description
本発明は、半導体装置の製造方法、及び回路基板シートに関する。 The present invention relates to a method of manufacturing a semiconductor equipment, and a circuit board sheet.
LSI等の半導体素子においては、トランジスタのゲート長が短くなるにつれて小型化が進み、外部接続端子の多ピン化と狭ピッチ化が顕著になり、外部接続端子の高さと直径がともに小さくなりつつある。 In semiconductor devices such as LSIs, miniaturization has progressed as the gate length of transistors has become shorter, and the number of external connection terminals has become increasingly multi-pin and narrow pitch, and both the height and diameter of external connection terminals are becoming smaller. .
そのように微細化された外部接続端子を回路基板の接続パッドに接合するのに有利な方法として、フリップチップ実装が知られている。そのフリップチップ実装では、半導体素子と回路基板との接続信頼性を更に向上させることが望ましい。 Flip-chip mounting is known as an advantageous method for bonding such miniaturized external connection terminals to connection pads on a circuit board. In the flip chip mounting, it is desirable to further improve the connection reliability between the semiconductor element and the circuit board.
半導体装置の製造方法、及び回路基板シートにおいて、回路基板と半導体素子との接続信頼性を高めることを目的とする。 Method of manufacturing a semiconductor equipment, and in the circuit board sheet, and an object thereof is to improve the connection reliability between the circuit board and the semiconductor element.
以下の開示の一観点によれば、回路基板に接続パッドを複数設けると共に、それぞれの該接続パッドの延長部同士を連結し、前記接続パッドの延長部に接続媒体を供給する工程と、前記回路基板の前記接続パッドと半導体素子の電極端子とを対向させる工程と、前記接続媒体を加熱して溶融することにより、溶融した該接続媒体を前記延長部から前記接続パッドに伝わせ、前記接続媒体を介して前記接続パッドと前記電極端子とを接続する工程と、連結した前記延長部を切断し、それぞれの該延長部を電気的に独立させる工程とを有する半導体装置の製造方法が提供される。 According to one aspect of the following disclosure, a step of providing a plurality of connection pads on a circuit board, connecting extensions of the connection pads to each other, and supplying a connection medium to the extension of the connection pads; A step of causing the connection pad of the substrate and the electrode terminal of the semiconductor element to face each other; and heating and melting the connection medium to transmit the melted connection medium from the extension to the connection pad; There is provided a method for manufacturing a semiconductor device, comprising: a step of connecting the connection pad and the electrode terminal via a step; and a step of cutting the connected extension portions and electrically separating the extension portions. .
また、その開示の別の観点によれば、複数の素子搭載領域が画定された基材と、前記基材の上の前記素子搭載領域に形成された複数の接続パッドと、前記基材の上であって、前記素子搭載領域の外側に延在し、且つ互いに連結され、前記素子搭載領域に配置される半導体素子の電極端子と前記接続パッドとを接続するときは接続媒体が供給され、接続後は切断される前記接続パッドの延長部とを有する回路基板シートが提供される。 According to another aspect of the disclosure, a base material in which a plurality of element mounting regions are defined, a plurality of connection pads formed in the element mounting region on the base material, a is extending outside the element mounting area, and are connected to each other, when connecting the electrode terminal and the connection pad of the semiconductor elements arranged in the element mounting region connecting medium is supplied, connected after the circuit board sheet having an extension portion of the connection pad that will be cut is provided.
開示の半導体装置の製造方法によれば、電極端子と接続パッドが接続媒体に金属接合されるので、これらの接続強度が強固となり、回路基板と半導体素子との接続信頼性が向上する。 According to the disclosed method for manufacturing a semiconductor device, since the electrode terminal and the connection pad are metal-bonded to the connection medium, the connection strength between them is increased, and the connection reliability between the circuit board and the semiconductor element is improved.
更に、金属接合により電極端子と接続パッドとを接続するので、これらを確実に接続するために半導体素子を回路基板に押し付ける必要がなくなり、半導体素子と回路基板との間隔を十分に維持することができる。それにより、半導体素子と回路基板との間に十分な量のアンダーフィル樹脂を充填することができ、アンダーフィル樹脂による接続信頼性向上の実効が図られるようになる。 Furthermore, since the electrode terminal and the connection pad are connected by metal bonding, it is not necessary to press the semiconductor element against the circuit board in order to securely connect them, and the distance between the semiconductor element and the circuit board can be sufficiently maintained. it can. Accordingly, a sufficient amount of underfill resin can be filled between the semiconductor element and the circuit board, and the connection reliability can be effectively improved by the underfill resin.
(1)予備的事項
本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。
(1) Preliminary items Prior to the description of the present embodiment, preliminary items serving as the basis of the present embodiment will be described.
・第1例
図1(a)、(b)は、予備的事項の第1例に係る半導体装置の製造途中の断面図である。
First Example FIGS. 1A and 1B are cross-sectional views in the course of manufacturing a semiconductor device according to a first example of preliminary matters.
この半導体装置は、フリップチップ実装技術の一つである圧接方式を用いて次のようにして製造される。 This semiconductor device is manufactured as follows using a pressure contact method which is one of flip chip mounting techniques.
まず、図1(a)に示すように、回路基板1の素子搭載領域に熱硬化性のアンダーフィル樹脂3を塗布する。
First, as shown in FIG. 1A, a
そして、ボンディングヘッド6により半導体素子4を吸着しながら、半導体素子4の電極端子5と回路基板1の接続パッド2との位置合わせを行う。
Then, the
次いで、図1(b)に示すように、ボンディングヘッド6を用いて半導体素子4を回路基板1に押し当て、電極端子5と接続パッド2とを接触させる。そして、これと同時に、ボンディングヘッド6が内蔵するヒータによってアンダーフィル樹脂3を加熱して硬化させる。
Next, as shown in FIG. 1B, the
以上により、フリップチップ実装技術により半導体素子4が回路基板1に実装されたことになる。
As described above, the
上記した圧接方式では、電極端子5と接続パッド2は、ボンディングヘッド6による押圧力によって単に接触しているだけであり、電極端子5が接続パッド2に金属接合により接合しているわけではない。
In the above-described pressure contact method, the
そのため、図1(b)の工程でアンダーフィル樹脂3を加熱する際、点線で示すような熱膨張に起因した反りが回路基板1に発生すると、電極端子5と接続パッド2とが横方向に相対的にずれることになる。よって、このような圧接方式では、電極端子5と接続パッド2とを高い精度で位置合わせするのが難しい。
Therefore, when the
また、上記のように回路基板1が反ると、未硬化のアンダーフィル樹脂3が回路基板1の中央から周辺に流れ出し、回路基板1の中央付近におけるアンダーフィル樹脂3の量が減少する。
When the circuit board 1 is warped as described above, the
アンダーフィル樹脂3は、電極端子5の動きを規制することにより、電極端子5が接続パッド2からずれて半導体素子4と回路基板1との接続信頼性が低下するのを防止する役割を担う。しかし、上記のようにアンダーフィル樹脂3の量が減少すると、アンダーフィル樹脂3による接続信頼性向上の実効を図ることができなくなってしまう。
The
更に、電極端子5と接続パッド2とを確実に接触させるために、図1(b)の工程においてボンディングヘッド6によって半導体素子4を回路基板1に強く押し付ける必要もある。
Furthermore, in order to make sure that the
・第2例
図2(a)〜(c)は、予備的事項の第2例に係る半導体装置の製造途中の断面図である。
Second Example FIGS. 2A to 2C are cross-sectional views in the process of manufacturing a semiconductor device according to a second example of preliminary matters.
なお、図2(a)〜(c)において、図1(a)、(b)で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。 2A to 2C, the same elements as those described in FIGS. 1A and 1B are denoted by the same reference numerals, and description thereof is omitted below.
本例では、第1例とは別のフリップチップ実装技術を用いて、半導体装置を以下のようにして製造する。 In this example, a semiconductor device is manufactured as follows using a flip chip mounting technique different from that in the first example.
まず、図2(a)に示すように、ボンディングヘッド6を用いて半導体素子4を回路基板1に対向させると共に、電極端子5と接続パッド2との位置合わせを行う。
First, as shown in FIG. 2A, the
その後、半導体素子4と回路基板1の間の隙間に、気泡発生剤10aとはんだ粉10bとを含む樹脂10を供給する。
Thereafter, the
続いて、図2(b)に示すように、ボンディングヘッド6が内蔵するヒータによって樹脂10を加熱することにより、気泡発生剤10aから気泡10cを発生させる。その気泡10cが成長すると、気泡10cの外に樹脂10が追いやられ、電極端子5と接続パッド2の間に樹脂10が柱状に自己集合することになる。
Subsequently, as shown in FIG. 2B, the
その後、樹脂10の加熱を更に続けることで、図2(c)に示すように、樹脂10中のはんだ粉10bを溶融させ、溶融したはんだ粉10bを含む接続体11を電極端子5と接続パッド2の間に形成する。
Thereafter, by further heating the
以上により、電極端子5と接続パッド2とが接続体11によって電気的かつ機械的に接続された実装構造が完成した。
Thus, a mounting structure in which the
このようなフリップチップ実装は自己集合工法と呼ばれる。第1例で説明した圧接方式では電極端子5と接続パッド2とが単に接触しているだけであるが、自己集合工法によれば電極端子5と接続パッド2がいずれも接続体11中のはんだに金属接合した構造が得られる。
Such flip chip mounting is called a self-assembly method. In the pressure contact method described in the first example, the
但し、図2(b)の工程で樹脂10を加熱するとき、ボンディングヘッド6における温度が中央付近で高く周辺付近で低いため、温度の高い半導体素子4の中心付近で気泡10cが大きく成長する。
However, when the
そのため、半導体素子4の中心付近における接続体11の直径が小さくなり、接続体11によって半導体素子4と回路基板1との接続強度を十分に補強できず、半導体素子4と回路基板1との接続信頼性が低下するおそれがある。
Therefore, the diameter of the
本願発明者は、このような知見に鑑み、以下に説明するような本実施形態に想到した。 In view of such knowledge, the present inventor has arrived at the present embodiment as described below.
(2)第1実施形態
図3は、本実施形態で使用される回路基板20の断面図である。
(2) First Embodiment FIG. 3 is a cross-sectional view of a
この回路基板20は、ガラス・エポキシ樹脂等よりなる厚さ約0.2μm〜0.5μmのコア基材21の両面に、銅よりなる厚さ約10μm〜20μmの配線25を備える。コア基材21には貫通孔21aが形成されており、コア基材21の両面の配線25はその貫通孔21aを介して電気的に接続される。
The
また、配線25とコア基材21を覆うように絶縁性のプリプレグ層22が約20μm〜50μmの厚さに形成され、そのプリプレグ層22の上には銅よりなる厚さ約10μm〜20μmの接続パッド30と電極パッド31が形成される。
An insulating prepreg layer 22 is formed to a thickness of about 20 μm to 50 μm so as to cover the
このうち、接続パッド30は、後述の半導体素子の電極端子に接続されるものであり、プリプレグ層22のビアホール22aを介して下層の配線25に電気的に接続される。
Among these, the
一方、電極パッド31は、はんだバンプ等の外部接続端子が接合され、マザーボード等と回路基板20とを電気的に接続するのに使用される。
On the other hand, the
そして、回路基板20の両面には、はんだが濡れ広がるのを防止するためのソルダレジスト層23が約20μm〜50μmの厚さに形成される。上記の各パッド30、31において、外部接続端子等が接合される領域は、このソルダレジスト層23に覆われずに露出する。
A solder resist
図4は、この回路基板20の全体平面図と拡大平面図である。先の図3は、図2のI−I線に沿う断面図に相当する。
FIG. 4 is an overall plan view and an enlarged plan view of the
図4に示されるように、回路基板20は正方形の平面形状を有する。回路基板20の大きさは限定されないが、本実施形態では一辺の長さを13.0mmとする。そして、その回路基板20には素子搭載領域Rが画定されており、その素子搭載領域Rの内側に既述の接続パッド30がペリフェラル状に複数設けられる。
As shown in FIG. 4, the
更に、各接続パッド30は素子搭載領域Rの外側に延在する延長部30aを有し、各延長部30a同士がそれらの端部に形成された接続媒体供給パターン30bにより一体的に連結される。
Furthermore, each
次に、この回路基板20に半導体素子を搭載してなる半導体装置の製造方法について説明する。
Next, a method for manufacturing a semiconductor device in which a semiconductor element is mounted on the
図5〜図7は、この半導体装置の製造途中の断面図であり、図8〜図9はその平面図である。なお、これらの図では、上記の回路基板20を簡略化し、基板最上層の接続パッド30とソルダレジスト層23のみを示している。
5 to 7 are cross-sectional views in the course of manufacturing the semiconductor device, and FIGS. 8 to 9 are plan views thereof. In these drawings, the
まず、図5(a)に示すように、回路基板20の接続媒体供給パターン30b上に接続媒体35としてはんだを供給する。その供給の仕方は特に限定されず、メタルマスク印刷法、ディスペンサ塗布法、又はインクジェット塗布法により接続媒体35を供給し得る。或いは、はんだジェット装置、フローはんだ装置、又は電解めっき装置によって、接続媒体供給パターン30b上に接続媒体35を供給してもよい。
First, as shown in FIG. 5A, solder is supplied as a
また、接続媒体35として供給されるはんだの組成も特に限定されないが、融点が120℃〜250℃の金属を少なくとも一種類以上含み、その金属が20wt%〜100wt%以下の範囲で含まれるはんだを使用するのが好ましい。なお、融点の上限を250℃としたのは、加熱により接続媒体35を溶融させるときに、樹脂よりなるコア基材21(図3参照)に熱ダメージが入るのを防止するためである。
Also, the composition of the solder supplied as the
そのようなはんだとして、本実施形態ではSn-3.5wt%Agはんだを使用する。そして、このはんだを含むはんだペースト(M30-221BM5-21-11: 千住金属社性)を接続媒体35としてメタルマスク印刷法により接続媒体供給パターン30b上に印刷する。
As such solder, Sn-3.5 wt% Ag solder is used in this embodiment. Then, a solder paste containing this solder (M30-221BM5-21-11: Senju Metal Co., Ltd.) is printed on the connection
なお、はんだに代えて、錫等の単体の低融点金属を接続媒体35として用いてもよい。
Instead of solder, a single low melting point metal such as tin may be used as the
その後、ディスペンサ(FAD320S: 武藤エンジニアリング社製)を用いて、回路基板20の素子搭載領域Rの中心に、熱硬化性の仮固定樹脂44を塗布する。その仮固定樹脂44として、例えば、0.3mgのナガセケムテックス社製のUFR107を塗布する。
Thereafter, a thermosetting temporary fixing
図8(a)は本工程を終了した後の平面図であり、先の図5(a)は図8(a)のII−II線に沿う断面図に相当する。 FIG. 8A is a plan view after the process is completed, and FIG. 5A corresponds to a cross-sectional view taken along the line II-II in FIG.
次いで、図5(b)に示すように、吸着機構としてのボンディングヘッド45により半導体素子37を吸着しながら、半導体素子37の電極端子38と回路基板30の接続パッド30との位置合わせを行う。
Next, as shown in FIG. 5B, the
半導体素子37の外形寸法は特に限定されない。本実施形態では、一辺が6.5mmの正方形で厚さが0.2mmの半導体素子37を用いる。そして、電極端子38としては、50μmのピッチでペリフェラル状に配列された銅ポストを使用する。
The external dimensions of the
次いで、ボンディングヘッド45を下降させることにより仮固定樹脂44の上に半導体素子37を固着した後、ボンディングヘッド45に設けられた加熱部45aにより半導体素子37を介して仮固定樹脂44を加熱する。
Next, the
その加熱の条件は特に限定されないが、本実施形態では300℃の温度で5秒間加熱する。これにより、仮固定樹脂44が硬化して、接続パッド30と電極端子38とが対向した状態で回路基板20の上に半導体素子37が仮固定されることになる。
Although the heating conditions are not particularly limited, in this embodiment, heating is performed at a temperature of 300 ° C. for 5 seconds. Thereby, the temporarily fixing
なお、接続パッド30と電極端子38との間隔は特に限定されないが、図5(b)のようにそれらの間に隙間がある状態を維持するのが好ましい。ボンディングヘッド45を高精度に制御しなくても、上記のように回路基板20上に塗布した仮固定樹脂44の厚みにより接続パッド30と電極端子38との隙間を維持できる。但し、ボンディングヘッド45により隙間を確保できるなら、仮固定樹脂44を省いてもよい。
In addition, although the space | interval of the
図8(b)は本工程を終了した後の平面図であり、先の図5(b)は図8(b)のIII−III線に沿う断面図に相当する。 FIG. 8B is a plan view after this process is completed, and FIG. 5B corresponds to a cross-sectional view taken along line III-III in FIG. 8B.
次に、図6(a)に示すように、リフロー装置(1810EXZ: Heller社製)のリフロー雰囲気において接続媒体35をその融点以上の温度に加熱して溶融する。そのリフローの温度プロファイルは、例えば、220℃以上の温度の期間が15秒以上であり、最高温度が250℃である。また、リフロー雰囲気は、例えば窒素雰囲気である。
Next, as shown in FIG. 6A, the
なお、このようなリフロー装置に代えて、オーブンやホットプレート等の加熱装置を用いてもよい。 Instead of such a reflow device, a heating device such as an oven or a hot plate may be used.
このように接続媒体35を加熱することで、溶融した接続媒体35が延長部30aから接続パッド30に伝わり、接続パッド30と電極端子38との隙間に接続媒体35が充填される。そして、接続媒体35が自然冷却して固化すると、接続パッド30と電極端子38が接続媒体35と金属接合することになる。
By heating the
図9(a)は本工程を終了した後の平面図であり、先の図6(a)は図9(a)のIV−IV線に沿う断面図に相当する。 FIG. 9A is a plan view after this process is completed, and FIG. 6A corresponds to a cross-sectional view taken along line IV-IV in FIG. 9A.
本実施形態では、図4に示したように、複数の延長部30aを接続媒体供給パターン30bにより連結したので、接続媒体供給パターン30b上で溶融した接続媒体35を各延長部30aに均等に行き渡らせることができる。
In the present embodiment, as shown in FIG. 4, since the plurality of
なお、銅よりなる接続媒体供給パターン30bは、ソルダレジスト層23よりもはんだに対する濡れ性がよいので、溶融した接続媒体35は各延長部30aの上のみを伝い、ソルダレジスト層23上に接続媒体35が濡れ広がることはない。
Since the connection
次いで、図6(b)に示すように、回路基板20と半導体素子37との間に熱硬化性のアンダーフィル樹脂39として4mgのCEL-C-3720(日立化学社性)を充填する。そのアンダーフィル樹脂39は、仮固定樹脂44の塗布に使用したのと同じディスペンサを用いて、半導体素子37の外周部から注入し得る。
Next, as shown in FIG. 6B, 4 mg of CEL-C-3720 (Hitachi Chemical Co., Ltd.) is filled as a
そして、オーブンを用いて165℃の温度でアンダーフィル樹脂37を2時間加熱することにより、アンダーフィル樹脂39を熱硬化する。
And underfill
その後に、図7に示すように、サンドブラスト処理により延長部30aとその上の接続媒体35を切断する。なお、サンドブラスト処理に代えて、ウエットエッチング、レーザ、超音波カッター、ダイシング、ウォータージェット等により延長部30aと接続媒体35を切断するようにしてもよい。
After that, as shown in FIG. 7, the
図9(b)は本工程を終了した後の平面図であり、先の図6(b)は図9(b)のV−V線に沿う断面図に相当する。 FIG. 9B is a plan view after the process is completed, and FIG. 6B corresponds to a cross-sectional view taken along the line VV in FIG. 9B.
図9(b)に示されるように、複数の延長部30aは線状の切断領域Dにおいて切断され、それにより各延長部30aが電気的に独立する。
As shown in FIG. 9B, the plurality of
以上により、本実施形態に係る半導体装置の基本構造が完成した。 Thus, the basic structure of the semiconductor device according to this embodiment is completed.
上記した本実施形態によれば、図7に示したように、電極端子38と接続パッド30が接続媒体35と金属接合されるので、圧接方式と比較して電極端子38と接続パッド30との接続強度が強固となり、回路基板20と半導体素子37との接続信頼性が向上する。
According to the above-described embodiment, as shown in FIG. 7, the
更に、金属接合によって電極端子38と接続パッド30とが基板横方向にずれ難くなるので、電極端子38の多ピン化や狭ピッチ化が進んでも、電極端子38を接続パッド30に高精度に位置合わせすることができる。
Further, since the
更に、金属接合により電極端子38と接続パッド30とを接続するので、これらを確実に接続するために半導体素子37を回路基板20に押し付ける必要がなくなり、半導体素子37と回路基板20との間隔を十分に維持することができる。それにより、半導体素子37と回路基板20との間に十分な量のアンダーフィル樹脂39を充填することができ、アンダーフィル樹脂39による接続信頼性向上の実効が図られるようになる。
Furthermore, since the
特に、図6(a)の工程において、電極端子38と接続パッド30との隙間を維持しながら接続媒体35を溶融することにより、半導体素子37と回路基板20との間隔を広めてアンダーフィル樹脂39の充填量を多くすることができるようになる。
In particular, in the process of FIG. 6A, the gap between the
(3)第2実施形態
図10は、本実施形態で使用される回路基板20の平面図である。なお、図10において第1実施形態で説明したのと同じ要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
(3) Second Embodiment FIG. 10 is a plan view of a
本実施形態が第1実施形態と異なる点は、接続パッド30の延長部30aのレイアウトのみであり、それ以外は第1実施形態と同じである。
The present embodiment is different from the first embodiment only in the layout of the
図10に示されるように、本実施形態では複数の延長部30aの各々を連結せず、それらを予め電気的に独立させておく。
As shown in FIG. 10, in the present embodiment, each of the plurality of
そして、接続媒体35については、図11の全体平面図に示すように、複数の延長部30aに共通に供給する。
The
このようにしても、第1実施形態のように複数の延長部30a同士を連結する場合と同様に、リフローによって溶融した接続媒体35を延長部30aのそれぞれに均等に行き渡らせることができる。
Even if it does in this way, the
(4)第3実施形態
図12は、本実施形態で使用される回路基板20の全体平面図である。図12において第1実施形態で説明したのと同じ要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
(4) Third Embodiment FIG. 12 is an overall plan view of a
本実施形態では、図12に示されるように、回路基板20のダイシングストリート40内に接続媒体供給パターン30bを設ける。
In the present embodiment, as shown in FIG. 12, a connection
そして、図13の断面図に示すように、第1実施形態に従ってアンダーフィル樹脂39を充填し、そのアンダーフィル樹脂39を熱硬化させた後、ダイシングストリート40に沿って回路基板20をダイシングする。そのダイシングの結果、接続パッド30の延長部30aは、回路基板20の外周側面20xにおいて切断された構造となる。
Then, as shown in the cross-sectional view of FIG. 13, the
このような半導体装置の製造方法によれば、回路基板20において回路を構成しない接続媒体供給パターン30bが切除されるので、第1実施形態と比較して完成後の半導体装置が小さくなり、半導体装置の小型化に寄与することができる。
According to such a method for manufacturing a semiconductor device, the connection
また、回路基板20と半導体素子37との間のアンダーフィル樹脂39が硬化した後に回路基板20をダイシングするので、ダイシング時に発生する切削くずが回路基板20と半導体素子37との間に入り込む余地がなくなる。これにより、切削くずが原因で隣接する電極端子38同士が電気的にショートする危険性が低減され、半導体装置の信頼性を向上させることができる。
Further, since the
更に、ダイシング時に電極端子38と接続パッド30との接合部分に加わる応力がアンダーフィル樹脂39によって緩和されるので、ダイシング時に回路基板20と半導体素子37との間に接続不良が発生し難くなる。
Furthermore, since stress applied to the joint between the
(5)第4実施形態
図14(a)、(b)は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図14において第1実施形態で説明したのと同じ要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
(5) Fourth Embodiment FIGS. 14A and 14B are cross-sectional views in the middle of manufacturing a semiconductor device according to this embodiment. In FIG. 14, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and description thereof is omitted below.
本実施形態では、図14(a)に示すように、接続媒体35に対向する拡張部45bを備えたボンディングヘッド45により半導体素子37を真空吸着しながら、半導体素子37の電極端子38を回路基板の接続パッド30に対向させる。
In the present embodiment, as shown in FIG. 14A, the
このとき、ボンディングヘッド45の高さを調節することにより、溶融した接続媒体35が充填される隙間を電極端子38と接続パッド30との間に確保しておくのが好ましい。
At this time, it is preferable to secure a gap between the
また、第1実施形態で説明したような仮固定樹脂44(図5(b)参照)を回路基板20に塗布しておくことで、接続パッド38と接続パッド30との隙間の確保を容易にしてもよい。
In addition, by temporarily applying the temporarily fixing resin 44 (see FIG. 5B) as described in the first embodiment to the
なお、ボンディングヘッド45の材料は特に限定されないが、本実施形態ではシリコンカーバイド(SiC)等のセラミックス製のボンディングヘッド45を使用する。そのボンディングヘッド45のうち、半導体素子37よりも外側の部分が拡張部45bとして供せられ、その拡張部45bの長さLは例えば4.0mm程度である。
The material of the
次いで、図14(b)に示すように、加熱部45aによりボンディングヘッド45を加熱する。加熱部45aによる加熱の仕方は特に限定されず、ランプ加熱や抵抗加熱によりボンディングヘッド45を加熱し得る。
Next, as shown in FIG. 14B, the
また、加熱の条件は、例えばボンディングヘッド45の温度が300℃、加熱時間が15秒である。
The heating condition is, for example, that the temperature of the
そのようにボンディングヘッド45を加熱することで、拡張部45bからの輻射熱によって接続媒体35が溶融し、第1実施形態と同様に延長部30aを伝った接続媒体によって接続パッド38と接続パッド30とが機械的かつ電気的に接続される。
By heating the
この後は、第1実施形態の図6(b)〜図7の工程を行い、半導体装置を完成させる。 Thereafter, the steps of FIGS. 6B to 7 of the first embodiment are performed to complete the semiconductor device.
以上説明した本実施形態によれば、図14(a)の工程で電極端子38と接続パッド30との位置合わせに使用したボンディングヘッド45を用いて、図14(b)の工程で接続媒体35を溶融する。そのため、接続媒体35を溶融させるために第1実施形態のようなリフロー装置を用いる必要がなく、半導体装置の製造工程の簡略化を図ることができる。
According to the present embodiment described above, the
(6)第5実施形態
図15は、本実施形態に係る回路基板シート50の全体平面図である。なお、図50において、第1実施形態で説明したのと同じ要素には第1実施形態と同じ符号を付し、以下ではその説明を省略する。
(6) Fifth Embodiment FIG. 15 is an overall plan view of a
この回路基板シート50は、第1実施形態で説明した回路基板20が多面取りされるものであって、各回路基板20に対応した複数の素子搭載領域Rがコア基材21に画定される。そして、そのコア基材21の上の素子搭載領域Rに形成された接続パッド30は、図4に示したように、素子搭載領域Rの外側に延在する延長部30aを備える。
In this
図16は、延長部30aを連結する接続媒体供給パターン30b上に接続媒体35を供給した場合の全体平面図である。その接続媒体35は、第1実施形態で説明したように、錫等の単体の低融点金属、又ははんだである。
FIG. 16 is an overall plan view in the case where the
そのような回路基板シート50の各素子搭載領域Rに第1実施形態に従って半導体素子37を搭載し、ダイシングストリート40に沿って回路基板シート50をダイシングすることにより、複数の半導体装置を一括して製造することができる。
By mounting the
また、ダイシングストリート40内に接続媒体供給パターン30bを設けることにより、半導体装置の機能確保に不要な接続媒体供給パターン30bをダイシング時に切除することができる。
Further, by providing the connection
1…回路基板、2…接続パッド、3…アンダーフィル樹脂、4…半導体素子、5…電極端子、6…ボンディングヘッド、10…樹脂、10a…気泡発生剤、10b…はんだ粉、10c…気泡、11…接続体、20…回路基板、20x…外周側面、21…コア基材、21a…貫通孔、22…プリプレグ層、22a…ビアホール、23…ソルダレジスト層、25…配線、30…接続パッド、30a…延長部、30b…接続媒体供給パターン、31…電極パッド、35…接続媒体、37…半導体素子、38…電極端子、39…アンダーフィル樹脂、40…ダイシングストリート、44…仮固定樹脂、45…ボンディングヘッド、45a…加熱部、45b…拡張部、50…回路基板シート。
DESCRIPTION OF SYMBOLS 1 ... Circuit board, 2 ... Connection pad, 3 ... Underfill resin, 4 ... Semiconductor element, 5 ... Electrode terminal, 6 ... Bonding head, 10 ... Resin, 10a ... Bubble generating agent, 10b ... Solder powder, 10c ... Bubble, DESCRIPTION OF
Claims (5)
前記回路基板の前記接続パッドと半導体素子の電極端子とを対向させる工程と、
前記接続媒体を加熱して溶融することにより、溶融した該接続媒体を前記延長部から前記接続パッドに伝わせ、前記接続媒体を介して前記接続パッドと前記電極端子とを接続する工程と、
連結した前記延長部を切断し、それぞれの該延長部を電気的に独立させる工程と、
を有することを特徴とする半導体装置の製造方法。 Providing a plurality of connection pads on the circuit board, connecting extensions of the connection pads to each other, and supplying a connection medium to the extensions of the connection pads;
Making the connection pad of the circuit board and the electrode terminal of the semiconductor element face each other;
Heating and melting the connection medium to transmit the molten connection medium from the extension to the connection pad, and connecting the connection pad and the electrode terminal via the connection medium;
Cutting the connected extensions and making each extension electrically independent;
A method for manufacturing a semiconductor device, comprising:
前記アンダーフィル樹脂を硬化させる工程とを更に有し、
前記延長部を切断する工程は、前記アンダーフィル樹脂を硬化させる工程の後に行われることを特徴とする請求項1に記載の半導体装置の製造方法。 Filling an underfill resin between the circuit board and the semiconductor element;
A step of curing the underfill resin,
The method for manufacturing a semiconductor device according to claim 1 , wherein the step of cutting the extension portion is performed after the step of curing the underfill resin.
前記基材の上の前記素子搭載領域に形成された複数の接続パッドと、
前記基材の上であって、前記素子搭載領域の外側に延在し、且つ互いに連結され、前記素子搭載領域に配置される半導体素子の電極端子と前記接続パッドとを接続するときは接続媒体が供給され、接続後は切断される前記接続パッドの延長部と、
を有することを特徴とする回路基板シート。 A substrate in which a plurality of element mounting areas are defined;
A plurality of connection pads formed in the element mounting region on the substrate;
When connecting the connection pads to the electrode terminals of the semiconductor elements which are on the base material and extend outside the element mounting area and are connected to each other and arranged in the element mounting area There is provided, and the extension of the connection pads is after connection Ru is cut,
A circuit board sheet comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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Country Status (1)
Country | Link |
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JP (1) | JP5576053B2 (en) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0598006B1 (en) * | 1991-08-05 | 1996-11-20 | Motorola, Inc. | Solder plate reflow method for forming a solder bump on a circuit trace |
JPH09293957A (en) * | 1996-04-24 | 1997-11-11 | Nec Corp | Wiring board and its solder supply method |
JP3968321B2 (en) * | 2003-04-24 | 2007-08-29 | 株式会社ルネサステクノロジ | Semiconductor device and manufacturing method thereof |
-
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Publication number | Publication date |
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JP2010232615A (en) | 2010-10-14 |
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