JP5565727B2 - Distortion compensation circuit - Google Patents
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Description
本発明は、歪補償回路と、この歪補償回路を用いる歪補償増幅回路と、この歪補償回路を用いる歪補償方法とに係り、特に、ダイオードを用いる歪補償回路と、この歪補償回路を用いる歪補償増幅回路と、この歪補償回路を用いる歪補償方法とに係る。 The present invention relates to a distortion compensation circuit, a distortion compensation amplifier circuit using the distortion compensation circuit, and a distortion compensation method using the distortion compensation circuit. In particular, the distortion compensation circuit using a diode and the distortion compensation circuit are used. The present invention relates to a distortion compensation amplifier circuit and a distortion compensation method using the distortion compensation circuit.
ワイヤレス通信システムの高度化に伴い、マイクロ波送信用電力増幅器に対する要求は、高効率の面のみならず、低歪化の面においても、益々厳しくなっている。マイクロ波用の歪補償技術の分野では、小型で、かつ、広い帯域を有することを特徴とする、ダイオードを用いた歪補償回路が広く利用されている。 With the advancement of wireless communication systems, the requirements for microwave transmission power amplifiers are becoming increasingly severe not only in terms of high efficiency but also in terms of low distortion. In the field of microwave distortion compensation technology, a distortion compensation circuit using a diode, which is small and has a wide band, is widely used.
図１は、従来技術による歪補償回路の構成例を示す回路図である。図１の歪補償回路は、入力部１と、出力部２と、ダイオード３と、第１、第２の容量４、５と、第１、第２のチョークコイル６、１０と、第１、第２のマイクロ波主線路７、８と、バイアス抵抗９と、バイアス電圧供給部１１とを具備している。
FIG. 1 is a circuit diagram showing a configuration example of a distortion compensation circuit according to the prior art. 1 includes an input unit 1, an output unit 2, a diode 3, first and
図１の歪補償回路における構成要素の接続関係について説明する。入力部１は、第１の容量４の一方の端部に接続されている。第１の容量４の他方の端部は、第１のマイクロ波主線路７に接続されている。第１のマイクロ波主線路７は、バイアス抵抗９の一方の端部と、ダイオード３のアノードに接続されている。ダイオード３のカソードは、第２のマイクロ波主線路８に接続されている。第２のマイクロ波主線路８は、第１のチョークコイル６の一方の端部と、第２の容量５の一方の端部とに接続されている。第１のチョークコイル６の他方の端部は、グランドに接地されている。第２の容量５の他方の端部は、出力部２に接続されている。出力部２は、図示しない増幅器に接続される。バイアス抵抗９の他方の端部は、第２のチョークコイル１０の一方の端部に接続されている。第２のチョークコイル１０の他方の端部は、バイアス電圧供給部１１に接続されている。このように、図１の歪補償回路では、ダイオード３が主線路７、８に直列に挿入されている。
The connection relationship of the components in the distortion compensation circuit of FIG. 1 will be described. The input unit 1 is connected to one end of the
図１のような歪補償回路は、任意の増幅器の後段に接続されて、この増幅器が有する歪特性の相殺、すなわち歪補償を行う。増幅器の歪特性を相殺するためには、歪補償回路自身の歪特性を、増幅器の歪特性に合わせて精度良く調節する必要がある。歪特性は、利得偏移特性および位相偏移特性に分けて考えることが出来る。 The distortion compensation circuit as shown in FIG. 1 is connected to a subsequent stage of an arbitrary amplifier, and cancels distortion characteristics of the amplifier, that is, performs distortion compensation. In order to cancel the distortion characteristics of the amplifier, it is necessary to accurately adjust the distortion characteristics of the distortion compensation circuit itself in accordance with the distortion characteristics of the amplifier. The distortion characteristics can be considered by dividing them into gain shift characteristics and phase shift characteristics.
図１の歪補償回路における利得偏移特性および位相偏移特性は、バイアス抵抗９およびチョークコイル１０を介してダイオード３に印加されるバイアス電圧によって調整可能であり、バイアス抵抗などダイオード周辺の素子の特性にも依存するが、まずはダイオード３自体の特性に大きく依存する。このように、歪特性を調節する条件には限りがあるので、歪補償にも限界がある。したがって、超高周波入力信号における平均電力の広い範囲にわたって、増幅器とは逆の利得偏移特性および位相偏移特性を持つ歪補償回路を作ることは、容易ではない。
The gain shift characteristic and the phase shift characteristic in the distortion compensation circuit of FIG. 1 can be adjusted by a bias voltage applied to the diode 3 via the
図２は、従来技術によるダイオード歪補償回路を含む増幅器の特性例を示すグラフである。図２のグラフは、ダイオードを用いた歪補償回路を備えた超高周波電力増幅器における、超高周波Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）変調信号の平均入力電力に対する増幅出力のＡＣＰＲ（Ａｄｊａｃｅｎｔ −Ｃｈａｎｎｅｌ Ｐｏｗｅｒ Ｒａｔｉｏ：隣接チャネル漏洩電力比）特性を、歪補償の前後で比較した結果を示している。 FIG. 2 is a graph showing an example of characteristics of an amplifier including a diode distortion compensation circuit according to the prior art. The graph of FIG. 2 shows an ACPR (Adjacent-Channel Power) of an amplified output with respect to an average input power of an ultra-high frequency W-CDMA (Wideband Code Division Multiple Access) modulation signal in an ultra-high frequency power amplifier having a distortion compensation circuit using a diode. (Ratio: Adjacent channel leakage power ratio) characteristics are compared before and after distortion compensation.
図２のグラフにおいて、横軸は平均出力電力を示し、縦軸はＡＣＰＲを示している。図２のグラフには、第１〜第３のグラフ１２〜１４が描かれている。ここで、第１のグラフ１２は、歪補償が無い特性を示す。第２のグラフ１３は、入力信号平均電力の広い範囲でＡＣＰＲを改善した場合の、歪補償特性を示す。第３のグラフ１４は、入力信号平均電力の狭い範囲でＡＣＰＲを改善した場合の、歪補償特性を示す。図２から、一般的には入力信号電力の範囲を狭くすれば歪特性がより改善できることが分かる。
In the graph of FIG. 2, the horizontal axis represents average output power, and the vertical axis represents ACPR. The first to
以上に関連して、特許文献１（特開２０００−１５１２９５号公報）には、歪補償回路に係る記載が開示されている。特許文献１に記載の歪補償回路は、ベクトル調整器と、リニアライザと、非線形信号抽出経路と、レベル検出器と、制御回路とを備えたことを特徴としている。ここで、ベクトル調整器は、入力信号の振幅及び位相特性を電気的に調整可能である。リニアライザは、アナログの線形及び非線形素子で構成され、ベクトル調整器の出力である入力電力の変化に対して後段に接続された増幅器と逆の振幅及び位相特性を有し、入力電力の変化に対する振幅及び位相特性を電気的に調整可能である。非線形信号抽出経路は、ベクトル調整器の入力側から入力信号の一部を抽出する線形信号抽出経路と、増幅器の出力側から出力信号の一部を抽出する。レベル検出器は、線形信号抽出経路及び非線形信号抽出経路の合成電力レベルを検出する。制御回路は、検出合成電力レベルに応じてリニアライザのバイアス調整を行い、レベル検出器における検出電力が最小となるようにリニアライザを電気的に調整を行うとともに、リニアライザの調整を行う度に、レベル検出器における検出電力が最小となるようにベクトル調整器の調整を行う。 In relation to the above, Patent Document 1 (Japanese Patent Laid-Open No. 2000-151295) discloses a description relating to a distortion compensation circuit. The distortion compensation circuit described in Patent Document 1 includes a vector adjuster, a linearizer, a nonlinear signal extraction path, a level detector, and a control circuit. Here, the vector adjuster can electrically adjust the amplitude and phase characteristics of the input signal. The linearizer is composed of analog linear and nonlinear elements, and has the amplitude and phase characteristics opposite to those of the amplifier connected in the subsequent stage with respect to the change of the input power that is the output of the vector adjuster, and the amplitude with respect to the change of the input power. And the phase characteristics can be adjusted electrically. The nonlinear signal extraction path extracts a linear signal extraction path for extracting a part of the input signal from the input side of the vector adjuster and a part of the output signal from the output side of the amplifier. The level detector detects the combined power level of the linear signal extraction path and the nonlinear signal extraction path. The control circuit adjusts the bias of the linearizer according to the detected combined power level, electrically adjusts the linearizer so that the detection power at the level detector is minimized, and detects the level each time the linearizer is adjusted. The vector adjuster is adjusted so that the detected power at the detector is minimized.
また、特許文献２（特開２００４−３４３２９６号公報）には、ダイオードリニアライザを用いた歪補償回路に係る記載が開示されている。特許文献２に記載のダイオードリニアライザを用いた歪補償回路は、無線周波数帯の入力信号を増幅するパワーアンプの前段に設けられてこのパワーアンプの出力歪みを補償するダイオードリニアライザを用いており、以下のことを特徴とする。すなわち、この歪補償回路は、パワーアンプに供給される入力信号のレベルに基づいて、ダイオードリニアライザのバイアス電圧を、少なくとも、第１バイアス電圧値又はこれとは異なる第２バイアス電圧値に切り替える切替制御手段を有する。ここで、第１バイアス電圧は、入力信号のレベルが所定の基準レベル以下の範囲において、第２バイアス電圧よりも、大きく出力歪みを補償する値である。第２バイアス電圧は、入力信号のレベルが基準レベルよりも高い範囲において、第１バイアス電圧よりも、大きく出力歪みを補償する値である。切替制御手段は、入力信号と所定の基準レベルとを比較し、入力信号のレベルが基準レベル以下の範囲では、バイアス電圧を第１バイアス電圧値に切り替え、入力信号のレベルが基準レベルより高い範囲では、バイアス電圧を第２バイアス電圧に切り替える。 Patent Document 2 (Japanese Patent Application Laid-Open No. 2004-343296) discloses a description relating to a distortion compensation circuit using a diode linearizer. A distortion compensation circuit using a diode linearizer described in Patent Document 2 uses a diode linearizer that is provided in a preceding stage of a power amplifier that amplifies an input signal in a radio frequency band and compensates for output distortion of the power amplifier. It is characterized by this. That is, this distortion compensation circuit switches the bias voltage of the diode linearizer to at least the first bias voltage value or a second bias voltage value different from the bias voltage value based on the level of the input signal supplied to the power amplifier. Have means. Here, the first bias voltage is a value that compensates for output distortion larger than the second bias voltage in a range where the level of the input signal is equal to or lower than a predetermined reference level. The second bias voltage is a value that compensates for output distortion more than the first bias voltage in a range where the level of the input signal is higher than the reference level. The switching control means compares the input signal with a predetermined reference level, and switches the bias voltage to the first bias voltage value in a range where the level of the input signal is equal to or lower than the reference level. Then, the bias voltage is switched to the second bias voltage.
本発明の目的は、ダイオードに印加するバイアス電圧を自動的に制御して超高周波入力信号平均電力における広い範囲に渡って低歪化を行う歪補償回路を提供することである。 An object of the present invention is to provide a distortion compensation circuit that automatically controls a bias voltage applied to a diode to reduce distortion over a wide range in the average power of an ultrahigh frequency input signal.
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。 The means for solving the problem will be described below using the numbers used in the (DETAILED DESCRIPTION). These numbers are added to clarify the correspondence between the description of (Claims) and (Mode for Carrying Out the Invention). However, these numbers should not be used to interpret the technical scope of the invention described in (Claims).
本発明による歪補償回路は、増幅器に接続されている。本発明による歪補償回路は、制御回路部と、歪発生ダイオード回路部とを具備する。ここで、制御回路部は、入力信号の一部を検出して得られる入力信号の平均電力に応じてバイアス電圧をアナログ回路で生成する。歪発生ダイオード回路部は、増幅器の歪特性を補償するための歪をバイアス電圧に応じて生成し、入力信号に歪を加える。 The distortion compensation circuit according to the present invention is connected to an amplifier. A distortion compensation circuit according to the present invention includes a control circuit unit and a distortion generation diode circuit unit. Here, the control circuit unit generates a bias voltage by an analog circuit according to the average power of the input signal obtained by detecting a part of the input signal. The distortion generating diode circuit unit generates distortion for compensating for distortion characteristics of the amplifier according to the bias voltage, and adds distortion to the input signal.
本発明による歪補償方法は、入力信号の一部を検出するステップと、検出するステップで得られる入力信号の平均電力に応じたバイアス電圧をアナログ回路で生成するステップと、増幅器の歪特性を補償するための歪をバイアス電圧に応じて生成するステップと、歪をバイアス電圧に応じて生成するステップで得られる歪を入力信号に加えるステップとを具備する。 A distortion compensation method according to the present invention includes a step of detecting a part of an input signal, a step of generating a bias voltage according to an average power of the input signal obtained in the detection step by an analog circuit, and a distortion characteristic of the amplifier. Generating a distortion for performing the distortion according to the bias voltage, and adding a distortion obtained by the distortion according to the bias voltage to the input signal.
本発明の歪補償回路によれば、ダイオードに印加するバイアス電圧を入力信号に基づいて自動的に制御することで、超高周波入力信号平均電力における広い範囲に渡って低歪化が可能となる。 According to the distortion compensation circuit of the present invention, by automatically controlling the bias voltage applied to the diode based on the input signal, it is possible to reduce the distortion over a wide range in the average power of the ultrahigh frequency input signal.
添付図面を参照して、本発明による歪補償回路と、この歪補償回路を用いる歪補償増幅回路と、この歪補償回路を用いる歪補償方法とを実施するための形態を以下に説明する。 With reference to the attached drawings, embodiments for implementing a distortion compensation circuit according to the present invention, a distortion compensation amplifier circuit using the distortion compensation circuit, and a distortion compensation method using the distortion compensation circuit will be described below.
（第１の実施形態）
図３は、本発明の第１の実施形態による歪補償回路３０および歪補償増幅回路の構成を示す回路図である。図３の歪補償回路３０は、入力部３１と、制御回路部３２ａと、歪発生ダイオード回路部３３と、出力部３５とを具備している。図３の歪補償増幅回路は、歪補償回路３０と、増幅器３４とを具備している。
(First embodiment)
FIG. 3 is a circuit diagram showing configurations of the
図３の歪補償回路３０の構成要素の接続関係について説明する。入力部３１は、制御回路部３２ａの入力部に接続されている。制御回路部３２ａの第１の出力部は、歪発生ダイオード回路部３３の第１の入力部３３Ａに接続されている。制御回路部３２ａの第２の出力部は、歪発生ダイオード回路部３３の第２の入力部３３Ｂに接続されている。歪発生ダイオード回路部３３の出力部３３Ｃは、出力部３５に接続されている。なお、出力部３５は、歪補償回路３０の後段に接続された超高周波増幅回路３４の入力部に接続されている。
The connection relationship of the components of the
図３の歪補償回路３０の動作、すなわち本発明の第１の実施形態による歪補償方法について説明する。制御回路部３２ａは、入力信号の一部を取り込んで対数検波する。その結果、入力信号の平均電力が得られる。制御回路部３２ａは、後述するように、入力信号の一部を入力し、入力信号全体の平均電力を得て、入力信号の平均電力に応じたバイアス電圧を自動的に生成する。歪発生ダイオード回路部３３は、このバイアス電圧に基づいた歪を入力信号に加えて出力する。ここで、バイアス電圧と歪みとの関係は、歪補正回路３０の後段に接続された出力部３４の特性に応じて予め設定されている。すなわち、本発明による歪補償回路は、上述した特許文献１に記載の歪補償回路とは異なり、出力部から入力部へのフィードバックを行わないことに注目されたい。
The operation of the
また、入力信号の平均電力からバイアス電圧への変換は、アナログ回路を用いて行われる。すなわち、本発明による歪補償回路は、上述した特許文献２に記載のダイオードリニアライザを用いた歪補償回路のようなデジタル回路を用いていないことに注目されたい。 Further, the conversion from the average power of the input signal to the bias voltage is performed using an analog circuit. That is, it should be noted that the distortion compensation circuit according to the present invention does not use a digital circuit such as the distortion compensation circuit using the diode linearizer described in Patent Document 2 described above.
歪発生ダイオード回路部３３は、図１に示した従来技術による歪補償回路と同様に動作する。ここで、図１の歪補償回路の構成および動作について再度説明する。図１の歪補償回路は、入力部１と、出力部２と、ダイオード３と、第１、第２の容量４、５と、第１、第２のチョークコイル６、１０と、第１、第２のマイクロ波主線路７、８と、バイアス抵抗９と、バイアス電圧供給部１１とを具備している。入力部１は、第１の容量４の一方の端部に接続されている。第１の容量４の他方の端部は、第１のマイクロ波主線路７に接続されている。第１のマイクロ波主線路７は、バイアス抵抗９の一方の端部と、ダイオード３のアノードに接続されている。ダイオード３のカソードは、第２のマイクロ波主線路８に接続されている。第２のマイクロ波主線路８は、第１のチョークコイル６の一方の端部と、第２の容量５の一方の端部とに接続されている。第１のチョークコイル６の他方の端部は、グランドに接地されている。第２の容量５の他方の端部は、出力部２に接続されている。出力部２は、図示しない増幅器に接続される。バイアス抵抗９の他方の端部は、第２のチョークコイル１０の一方の端部に接続されている。第２のチョークコイル１０の他方の端部は、バイアス電圧供給部１１に接続されている。ダイオード３は、入力部１から容量４を介して入力信号をアノードに供給されると同時に、バイアス電圧供給部１１からチョークコイル１０およびバイアス抵抗９を介してバイアス電圧がアノードに印加される。ダイオード３は、入力信号およびバイアス電圧に応じた信号をカソードから出力し、この信号はチョークコイル６および容量５からなるフィルタ回路を介して出力部２から出力される。このとき、ダイオード３の特性に応じた歪が出力信号に乗るが、バイアス電圧を調節することでこの歪を制御することが可能である。
The distortion generating
ここで、図３の歪発生ダイオード回路部３３における第１の入力部３３Ａ、第２の入力部３３Ｂおよび出力部３３Ｃは、図１の歪補償回路における入力部１、バイアス電圧供給部１１および出力部２にそれぞれ対応している。すなわち、歪発生ダイオード回路部３３は、第１の入力部３３Ａに供給された入力信号に、第２の入力部３３Ｂに印加されるダイオードバイアス電圧に応じた歪を加えて、出力部３３Ｃから出力する。
Here, the
また、図３の歪発生ダイオード回路部３３は、図１の歪補償回路以外の別の構成であっても良い。図４は、本発明の第１の実施形態による歪発生ダイオード回路部３３の別の構成例を示す回路図である。
3 may have another configuration other than the distortion compensation circuit of FIG. FIG. 4 is a circuit diagram showing another configuration example of the distortion generating
図４の歪発生ダイオード回路部の構成要素について説明する。図４の歪発生ダイオード回路部は、入力部１と、第１の容量４と、第１のマイクロ波主線路７と、ダイオード３と、バイアス抵抗９と、チョークコイル１０と、バイアス電圧供給部１１と、第２のマイクロ波主線路８と、第２の容量５と、出力部２とを具備している。
The components of the distortion generating diode circuit section of FIG. 4 will be described. 4 includes an input unit 1, a
図４の歪発生ダイオード回路部の構成要素の接続関係について説明する。入力部１は、第１の容量４の一方の端部に接続されている。第１の容量４の他方の端部は、第１のマイクロ波主線路７に接続されている。第１のマイクロ波主線路７は、ダイオード３のアノードと、バイアス抵抗９の一方の端部と、第２のマイクロ波主線路８とに接続されている。ダイオード３のカソードは、グランドに接地されている。バイアス抵抗９の他方の端部は、第２のチョークコイル１０の一方の端部に接続されている。第２のチョークコイル１０の他方の端部は、バイアス電圧供給部１１に接続されている。第２のマイクロ波主線路８は、第２の容量５の一方の端部に接続されている。第２の容量５の他方の端部は、出力部２に接続されている。
The connection relationship of the constituent elements of the distortion generating diode circuit section of FIG. 4 will be described. The input unit 1 is connected to one end of the
図４のように、歪発生ダイオード回路部におけるダイオード３は、マイクロ波主線路７、８に対して並列に接続されていても、バイアス電圧供給部１１に印加されるバイアス電圧に応じた歪を入力信号に加えて出力する。
As shown in FIG. 4, even if the diode 3 in the distortion generating diode circuit unit is connected in parallel to the microwave
上記のように設計された本発明の第１の実施形態による歪補正回路の性能について説明する。なお、本発明の歪補正回路３０、特に制御回路部３２ａの具体的な構成およびその設計方法については、本発明の全ての実施形態に共通するが、後述する本発明の第４の実施形態の説明において詳細に述べる。図５は、平均出力電力およびＡＣＰＲの関係における、本発明および従来技術の比較を示すグラフである。図５のグラフにおいて、横軸は平均出力電力を示し、縦軸はＡＣＰＲを示している。図５のグラフは、４本の曲線２２〜２５を有している。曲線２２は、歪補償を行わない場合を示している。曲線２３は、平均出力電力Ｐ１においてＡＣＰＲが最小となるようなダイオードバイアス電圧Ｖ１を印加した場合を示している。曲線２４は、平均出力電力Ｐ２においてＡＣＰＲが最小となるようなダイオードバイアス電圧Ｖ２を印加した場合を示している。曲線２５は、各平均出力電力Ｐｉにおいて、ＡＣＰＲが最小となるようなダイオードバイアス電圧Ｖｉをそれぞれ印加する本発明の場合を示している。
The performance of the distortion correction circuit according to the first embodiment of the present invention designed as described above will be described. Note that the specific configuration and design method of the
なお、図５では、変調方式として、Ｗ−ＣＤＭＡ変調信号を用いることを想定している。ただし、これはあくまでも一例に過ぎず、本発明において他の変調信号の使用を制限するものではない。 In FIG. 5, it is assumed that a W-CDMA modulation signal is used as the modulation method. However, this is only an example and does not limit the use of other modulation signals in the present invention.
図６は、ＲＦ入力平均電力および最適ダイオードバイアス電圧の関係を示すグラフである。図６のグラフにおいて、横軸はＲＦ入力平均電力を示し、縦軸は最適ダイオードバイアス電圧を示している。図６の曲線から、例えば、ＲＦ入力平均電力がＰ１のときは最適ダイオードバイアス電圧がＶ１で、ＲＦ入力平均電力がＰ２のときは最適ダイオードバイアス電圧がＶ２であることが読み取れる。制御回路部３２ａの特性を、図６のグラフに合わせて予め調整しておくことによって、平均入力電力に基づく最適なダイオードバイアス電圧を生成することが可能である。
FIG. 6 is a graph showing the relationship between the RF input average power and the optimum diode bias voltage. In the graph of FIG. 6, the horizontal axis indicates the RF input average power, and the vertical axis indicates the optimum diode bias voltage. From the curve of FIG. 6, for example, it can be read that the optimum diode bias voltage is V1 when the RF input average power is P1, and the optimum diode bias voltage is V2 when the RF input average power is P2. By adjusting the characteristics of the
以上のように、本発明の第１の実施形態に係る歪補償回路３０では、入力信号の一部を取り込むアナログ回路としての制御回路部３２ａを具備しているので、ダイオードに印加するバイアス電圧を入力信号に基づいて自動的に制御することで、超高周波入力信号平均電力における広い範囲にわたって低歪化が可能となる。
As described above, the
（第２の実施形態）
図７は、本発明の第２の実施形態による歪補償回路３０ａおよび歪補償増幅回路の構成を示す回路図である。図７の歪補償回路３０ａは、図３の歪補償回路３０に以下の変更を加えたものに等しい。すなわち、図７の制御回路部３２ａは、容量３６および制御回路部３２ｂを具備している。図７の歪補償増幅回路は、図７の歪補償回路３０ａの後段に増幅器３４を接続したものに等しい。
(Second Embodiment)
FIG. 7 is a circuit diagram showing configurations of the
ここで、入力部３１は、容量３６の一方の端部と、歪発生ダイオード回路３３の第１の入力部３３Ａとに接続されている。容量３６の他方の端部は、制御回路部３２ｂの入力部に接続されている。制御回路部３２ｂの出力部は、歪発生ダイオード回路３３の第２の入力部３３Ｂに接続されている。
Here, the
本発明の第２の実施形態による歪補償回路３０ａにおけるその他の構成、設計方法、動作などは、本発明の第１の実施形態の場合と同じであるので、共通する構成要素については同じ番号を用いた上で、さらなる詳細な説明を省略する。
Since other configurations, design methods, operations, and the like in the
容量３６は、入力信号の一部を取り出して制御回路部３２ｂに向けて供給する。
The
以上のように、本発明の第２の実施形態に係る歪補償回路３０ａでは、入力信号の一部を取り込む容量３６と、その後段に接続されたアナログ回路としての制御回路部３２ｂを具備しているので、ダイオードに印加するバイアス電圧を入力信号に基づいて自動的に制御することで、超高周波入力信号平均電力における広い範囲にわたって低歪化が可能となる。また、容量３６を用いることで、歪補償回路部３０ａを簡単かつ小型な回路で構成することができる。
As described above, the
（第３の実施形態）
図８は、本発明の第３の実施形態による歪補償回路３０ｂおよび歪補償増幅回路の構成を示す回路図である。図８の歪補償回路３０ｂは、図７の歪補償回路３０ａに以下の変更を加えたものに等しい。すなわち、図８に示されるように、歪補償回路３０ｂは、入力部３１および歪発生ダイオード回路３３の間を結ぶ線路と、制御回路３２ｂとの接続点に、方向性結合器３７が設けられている。図８の歪補償増幅回路は、図８の歪補償回路の後段に増幅器３４を接続したものに等しい。
(Third embodiment)
FIG. 8 is a circuit diagram showing configurations of a
ここで、入力部３１は、方向性結合器３７の入力部３７Ａに接続されている。方向性結合器３７の一方の出力部３７Ｂは、歪発生ダイオード回路３３の第１の入力部３３Ａに接続されている。方向性結合器３７の第２の出力部３７Ｃは、制御回路部３２ｂの入力部に接続されている。
Here, the
本発明の第３の実施形態による歪補償回路３０ｂにおけるその他の構成、設計方法、動作などは、本発明の第２の実施形態の場合と同じであるので、共通する構成要素については同じ番号を用いた上で、さらなる詳細な説明を省略する。
Since other configurations, design methods, operations, and the like in the
本発明の第３の実施形態における方向性結合器３７は、本発明の第２の実施形態における容量３６と同様に、入力信号の一部を取り出して制御回路部３２ｂに向けて供給する。なお、本発明の第３の実施形態における方向性結合器３７および制御回路部３２ｂが、本発明の第１の実施形態における制御回路部３２ａに含まれている、と捉えても良い。
The
以上のように、本発明の第３の実施形態に係る歪補償回路３０ｂでは、入力信号の一部を取り込む方向性結合器３７と、その後段に接続されたアナログ回路としての制御回路部３２ｂを具備しているので、ダイオードに印加するバイアス電圧を入力信号に基づいて自動的に制御することで、超高周波入力信号平均電力における広い範囲にわたって低歪化が可能となる。
As described above, in the
（第４の実施形態）
図９は、本発明の第４の実施形態による歪補償回路３０ｃおよび歪補償増幅回路の構成を示す回路図である。図９の歪補償回路３０ｃは、図７の歪補償回路に以下の変更を加えたものに等しい。すなわち、図９に示されるように、図７における制御回路部３２ａを、図９における制御回路部３２ｂと、容量３６とに置き換える。制御回路部３２ｂは、対数検波回路４１と、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：低域通過フィルタ）４２と、直流増幅回路４３とで構成されている。図９の歪補償増幅回路は、図９の歪補償回路３０ｃの後段に増幅器３４を接続したものに等しい。
(Fourth embodiment)
FIG. 9 is a circuit diagram showing configurations of a
ここで、入力部３１は、容量３６の一方の端部と、歪発生ダイオード回路部３３の第１の入力部３３Ａとに接続されている。容量３６の他方の端部は、対数検波回路部４１の入力部に接続されている。対数検波回路部４１の出力部は、ＬＰＦ４２の入力部に接続されている。ＬＰＦ４２の出力部は、直流増幅回路部４３の入力部に接続されている。直流増幅回路部４３の出力部は、歪発生ダイオード回路３４の第２の入力部３３Ｂに接続されている。
Here, the
本発明の第４の実施形態による歪補償回路３０ｃにおけるその他の構成は、本発明の第２の実施形態の場合と同じであるので、共通する構成要素については同じ番号を用いた上で、さらなる詳細な説明を省略する。
Since the other configuration of the
本発明の第４の実施形態による歪補償回路３０ｃの動作について説明する。入力部３１に入力された入力信号のうち、一部分は容量３６に供給され、残りの大部分は歪発生ダイオード回路３４に供給される。対数検波回路４１は、容量３６に供給された入力信号の一部分を対数検波して、ＬＰＦ４２に向けて出力する。なお、対数検波回路４１として、所定の特性を有するダイオードを用いても良い。
The operation of the
ＬＰＦ４２は、対数検波回路４１の出力信号から直流成分を取り出して直流増幅回路４３に向けて出力する。なお、ＬＰＦ４２は、受動的なフィルタであっても良いし、オペアンプなどを用いた能動的なフィルタであっても良い。
The
対数検波回路４１およびＬＰＦ４２の後段に配置された直流増幅回路４３は、入力信号の平均電力に対応する信号を入力する。直流増幅回路４３は、入力信号の平均電力に基づいて、歪発生ダイオード回路を制御するダイオードバイアス電圧を出力する。ここで、直流増幅回路４３は、入力信号の平均電力ごとに最適なダイオードバイアス電圧を出力するように設計されている。
A DC amplification circuit 43 disposed at the subsequent stage of the logarithmic detection circuit 41 and the
本発明の制御回路部３２ａ（その中でも特に制御回路部３２ｂに内蔵された直流増幅回路４３）の設計方法について説明する。なお、この設計方法は、前述したとおり、本発明の第４の実施形態のみならず、他の全ての実施形態の制御回路部３２ａにおいても同様に用いられる。まず、歪発生ダイオード回路３３および増幅回路３４のみを接続した回路、言い換えれば図９の回路から制御回路部３２ａを取り除いた回路で、平均出力電圧ごとにＩＭＤ３（ｔｈｉｒｄ−ｏｒｄｅｒ ＩｎｔｅｒＭｏｄｕｌａｔｉｏｎ Ｄｉｓｔｏｒｔｉｏｎ：三次相互変調歪）が最適となるダイオードバイアス電圧を求める。次に、やはり歪発生ダイオード回路３３および増幅回路３４のみを接続した回路における、平均入力電圧と、最適なダイオードバイアス電圧との関係性を求める。最後に、上記の関係性にしたがって、平均入力電圧に応じて最適なダイオードバイアス電圧を出力する制御回路部３２ａ（その中でも特に直流増幅回路４３）を、アナログ的に調節する。以下、上記３つのステップについて詳細に説明する。
A method for designing the
まず、平均出力電圧ごとにＩＭＤ３が最適となるダイオードバイアス電圧を求めるステップについて説明する。図１０は、本発明による歪補償回路３０、３０ａ〜３０ｃにおける、平均出力電力と、ダイオードバイアス電圧を制御する制御電圧と、ＩＭＤ３との関係を示すグラフである。図１０のグラフにおいて、横軸は平均出力電力を示し、縦軸はＩＭＤ３を示す。
First, the step of obtaining a diode bias voltage at which the IMD 3 is optimal for each average output voltage will be described. FIG. 10 is a graph showing the relationship between the average output power, the control voltage for controlling the diode bias voltage, and the IMD 3 in the
図１０のグラフには、１２対の曲線が描かれている。これら１２対の曲線のうち、１１対の曲線は、０．５０Ｖ、０．５２Ｖ、…、０．７０Ｖの制御電圧Ｖｃにそれぞれ対応する。残る１対の曲線は、制御電圧を印加しない、すなわちバイアス電圧を印加しなかった場合に対応する。また、これら１２対の曲線のそれぞれは、実線の曲線と、破線の曲線とを有している。ここで、実線の曲線は、上側ＩＭＤ３に対応し、破線の曲線は下側ＩＭＤ３に対応する。なお、図１０のグラフは、実測データに基づいて作成されている。 In the graph of FIG. 10, 12 pairs of curves are drawn. Of these 12 pairs of curves, 11 pairs of curves correspond to control voltages Vc of 0.50 V, 0.52 V,. The remaining pair of curves corresponds to the case where no control voltage is applied, that is, no bias voltage is applied. Each of these 12 pairs of curves has a solid curve and a dashed curve. Here, the solid curve corresponds to the upper IMD3, and the broken curve corresponds to the lower IMD3. In addition, the graph of FIG. 10 is created based on actual measurement data.
図１０のグラフにおいて、１２対の曲線は、縦軸で下に行くほど結果が良いことを示す。したがって、１２対の曲線に下から接する包絡線を求めることで、平均出力電力と、制御電圧との、理想的な関係が得られる。 In the graph of FIG. 10, the 12 pairs of curves indicate that the results are better as they go down on the vertical axis. Therefore, an ideal relationship between the average output power and the control voltage can be obtained by obtaining an envelope that touches the 12 pairs of curves from below.
なお、図１０のグラフにおいて、横軸に平均出力電力を用いているが、これはあくまでも慣例に従ってのことであって、代わりに平均入力電力を用いても構わない。また、平均出力電力と、平均入力電力とは、増幅器の特性に応じて一対一に対応する。したがって、平均出力電力および最適制御電圧の関係を得ることは、平均入力電力および制御電圧の関係を得ることと同意である。 In the graph of FIG. 10, the average output power is used on the horizontal axis, but this is only in accordance with the conventional practice, and the average input power may be used instead. Further, the average output power and the average input power correspond one-on-one according to the characteristics of the amplifier. Therefore, obtaining the relationship between average output power and optimal control voltage is equivalent to obtaining the relationship between average input power and control voltage.
次に、平均入力電圧と、最適なダイオードバイアス電圧との関係性を求めるステップについて説明する。図１１は、本発明による歪補償回路３０、３０ａ〜３０ｃにおける、平均入力電力と、最適ダイオードバイアス電圧との関係を示すグラフである。図１１のグラフにおいて、横軸は平均入力電力を示し、縦軸は最適ダイオードバイアス電圧を示す。
Next, the step of obtaining the relationship between the average input voltage and the optimum diode bias voltage will be described. FIG. 11 is a graph showing the relationship between the average input power and the optimum diode bias voltage in the
図１１のグラフは、２つの点群を有している。黒丸は、図１０のグラフに基づいてプロットされた、平均入力電力および最適ダイオードバイアス電圧の関係を示す点群である。白丸は、黒丸の電圧を得るように設計調整した制御回路の出力電圧の測定値である。なお、図１１の黒丸を適切につなげることで、図６のグラフが得られる。 The graph of FIG. 11 has two point groups. A black circle is a point group showing the relationship between the average input power and the optimum diode bias voltage plotted based on the graph of FIG. The white circle is a measured value of the output voltage of the control circuit designed and adjusted to obtain the voltage of the black circle. In addition, the graph of FIG. 6 is obtained by connecting the black circles of FIG. 11 appropriately.
次に、平均入力電圧に対して最適なダイオードバイアス電圧を出力するように直流増幅回路をアナログ的に調節するステップについて説明する。図１２は、本発明の第４の実施形態による直流増幅回路４３の構成の具体例を示す回路図である。図１２の直流増幅回路４３は、前段のＬＰＦ４２に接続された入力部Ｉｎと、第１〜第４のオペアンプＡ１〜Ａ４と、第１および第２のダイオードＤ１、Ｄ２と、第１〜第３の容量Ｃ１〜Ｃ３と、第１〜第５の抵抗Ｒ１〜Ｒ５と、第１〜第３の可変抵抗ＶＲ１〜ＶＲ３と、後段の歪発生ダイオード回路３３に接続された出力部Ｏｕｔとを具備している。
Next, the step of adjusting the DC amplifier circuit in an analog manner so as to output an optimum diode bias voltage with respect to the average input voltage will be described. FIG. 12 is a circuit diagram showing a specific example of the configuration of the DC amplifier circuit 43 according to the fourth embodiment of the present invention. The DC amplifier circuit 43 of FIG. 12 includes an input unit In connected to the preceding
図１２の直流増幅回路４３の構成要素の具体例を示す。第１のオペアンプＡ１としては、アナログ・デバイセズ製のＡＤ８１７を用いている。第２〜第４のオペアンプＡ２〜Ａ３としては、ＮＥＣ製のμＰＣ４５７０を用いている。なお、これらはあくまでも一例であって、これらの構成要素を限定するものではない。 The specific example of the component of the DC amplifier circuit 43 of FIG. 12 is shown. As the first operational amplifier A1, AD817 manufactured by Analog Devices is used. As the second to fourth operational amplifiers A2 to A3, NEC-made μPC4570 is used. Note that these are merely examples and do not limit these components.
図１２の直流増幅回路４３の構成要素同士の接続関係について説明する。入力部Ｉｎは、第１の抵抗Ｒ１の一方の端部に接続されている。第１の抵抗Ｒ１の他方の端部は、第１の容量Ｃ１の一方の端部と、第２の抵抗Ｒ２の一方の端部とに接続されている。第１の容量Ｃ１の他方の端部は、グランドに接地されている。第２の抵抗Ｒ２の他方の端部は、第２の容量Ｃ２の一方の端部と、第３の抵抗Ｒ３の一方の端部とに接続されている。第３の抵抗Ｒ３の他方の端部は、第３の容量Ｃ３の一方の端部と、第１のオペアンプＡ１の非反転側入力部とに接続されている。第３の容量Ｃ３の他方の端部は、グランドに接地されている。第２の容量Ｃ２の他方の端部は、第１のオペアンプＡ１における反転側入力部および出力部と、第２の可変抵抗ＶＲ２の一方の端部とに接続されている。第２の可変抵抗ＶＲ２の他方の端部は、グランドに接地されている。第２の可変抵抗ＶＲ２の可動端部は、第２のオペアンプＡ２の非反転側入力部に接続されている。第２のオペアンプＡ２の反転側入力部は、第４の抵抗Ｒ４の一方の端部と、第５の抵抗Ｒ５の一方の端部とに接続されている。第４の抵抗Ｒ４の他方の端部は、第２のオペアンプＡ２の出力部と、第１のダイオードＤ１のアノードとに接続されている。第５の抵抗Ｒ５の他方の端部は、第３のオペアンプＡ３における反転側入力部および出力部に接続されている。第３のオペアンプＡ３の非反転側入力部は、第１の可変抵抗ＶＲ１の可動端部に接続されている。第１の可変抵抗ＶＲ１の一方の端部は、電源電圧供給部ＶＤＤに接続されている。第１の可変抵抗ＶＲ１の他方の端部は、グランドに接地されている。第１のダイオードＤ１のカソードは、第２のダイオードＤ２のカソードと、第４のオペアンプＡ４の非反転側入力部とに接続されており、グランドに接地されている。第２のダイオードＤ２のアノードは、第３の可変抵抗ＶＲ３の可動端部に接続されている。第３の可変抵抗ＶＲ３の一方の端部は、電源電圧供給部ＶＤＤに接続されている。第３の可変抵抗ＶＲ３の他方の端部は、グランドに接地されている。第４のオペアンプＡ４の反転側入力部は、第４のオペアンプＡ４の出力部と、出力部Ｏｕｔとに接続されている。 A connection relationship between the components of the DC amplifier circuit 43 in FIG. 12 will be described. The input part In is connected to one end of the first resistor R1. The other end of the first resistor R1 is connected to one end of the first capacitor C1 and one end of the second resistor R2. The other end of the first capacitor C1 is grounded. The other end of the second resistor R2 is connected to one end of the second capacitor C2 and one end of the third resistor R3. The other end of the third resistor R3 is connected to one end of the third capacitor C3 and the non-inverting side input of the first operational amplifier A1. The other end of the third capacitor C3 is grounded. The other end of the second capacitor C2 is connected to the inversion side input unit and the output unit of the first operational amplifier A1 and one end of the second variable resistor VR2. The other end of the second variable resistor VR2 is grounded. The movable end portion of the second variable resistor VR2 is connected to the non-inverting side input portion of the second operational amplifier A2. The inverting side input section of the second operational amplifier A2 is connected to one end of the fourth resistor R4 and one end of the fifth resistor R5. The other end of the fourth resistor R4 is connected to the output of the second operational amplifier A2 and the anode of the first diode D1. The other end of the fifth resistor R5 is connected to the inverting side input and output of the third operational amplifier A3. The non-inverting side input portion of the third operational amplifier A3 is connected to the movable end portion of the first variable resistor VR1. One end of the first variable resistor VR1 is connected to the power supply voltage supply unit VDD. The other end of the first variable resistor VR1 is grounded. The cathode of the first diode D1 is connected to the cathode of the second diode D2 and the non-inversion side input section of the fourth operational amplifier A4, and is grounded to the ground. The anode of the second diode D2 is connected to the movable end of the third variable resistor VR3. One end of the third variable resistor VR3 is connected to the power supply voltage supply unit VDD. The other end of the third variable resistor VR3 is grounded. The inverting side input section of the fourth operational amplifier A4 is connected to the output section of the fourth operational amplifier A4 and the output section Out.
図１２の直流増幅回路４３の動作について説明する。入力部Ｉｎの直後には、差周波帯域を直流成分（例：１００Ｈｚ程度以下）にするためのローパスフィルタが配置されている。このローパスフィルタは、ＲＣ回路と、第１のオペアンプＡ１を用いたオペアンプ正帰還型ローパスフィルタ回路を含む。これらのローパスフィルタの後段には、除算回路およびボルテージフォロア回路として動作する第２、第３のオペアンプＡ２、Ａ３が配置されている。除算回路およびボルテージフォロア回路では、第１、第２の可変抵抗ＶＲ１、ＶＲ２の抵抗値をそれぞれ調節することで、ＲＦ入力信号に対する出力電圧の傾きおよび切片を調整できる。最終段には、ＯＲ回路として動作する第４のオペアンプＡ４が配置されている。ここで、ＲＦ入力電圧が小さいときに、ダイオードバイアス電圧を０．５Ｖ以上かかるように設定されている。ＲＦ入力電圧が小さいまたは無い場合の出力電圧は、第３の可変抵抗ＶＲ３の抵抗値を調整することで決定できる。 The operation of the DC amplifier circuit 43 in FIG. 12 will be described. Immediately after the input unit In, a low-pass filter for making the difference frequency band a DC component (eg, about 100 Hz or less) is arranged. This low-pass filter includes an RC circuit and an operational amplifier positive feedback low-pass filter circuit using the first operational amplifier A1. The second and third operational amplifiers A2 and A3 that operate as a divider circuit and a voltage follower circuit are disposed after these low-pass filters. In the divider circuit and the voltage follower circuit, the slope and intercept of the output voltage with respect to the RF input signal can be adjusted by adjusting the resistance values of the first and second variable resistors VR1 and VR2, respectively. In the final stage, a fourth operational amplifier A4 that operates as an OR circuit is arranged. Here, the diode bias voltage is set to be 0.5 V or more when the RF input voltage is small. The output voltage when the RF input voltage is small or not can be determined by adjusting the resistance value of the third variable resistor VR3.
このように、第１〜第３の可変抵抗ＶＲ１〜ＶＲ３の抵抗値をアナログ的に調整することで、直流増幅回路は平均入力電圧に対して最適なダイオードバイアス電圧を出力出来る。なお、当然ながら、可変抵抗ＶＲ１〜ＶＲ３の抵抗値を調整する前に、第１〜第４のオペアンプＡ１〜Ａ４や第１、第２のダイオードＤ１、Ｄ２としてそれぞれに適切な素子を選択し、第１〜第５の抵抗Ｒ１〜Ｒ５の抵抗値および第１〜第３の容量Ｃ１〜Ｃ３の容量値をそれぞれ適切に設定することも重要である。 Thus, by adjusting the resistance values of the first to third variable resistors VR1 to VR3 in an analog manner, the DC amplifier circuit can output an optimum diode bias voltage with respect to the average input voltage. Of course, before adjusting the resistance values of the variable resistors VR1 to VR3, appropriate elements are selected as the first to fourth operational amplifiers A1 to A4 and the first and second diodes D1 and D2, respectively. It is also important to appropriately set the resistance values of the first to fifth resistors R1 to R5 and the capacitance values of the first to third capacitors C1 to C3.
ここまで説明した図１２の直流増幅回路４３の構成要素、接続関係、動作などは、あくまでも一例であって、本発明による歪補正回路を限定するものではなく、他の構成を用いても良いことは言うまでもない。 The components, connection relationships, operations, and the like of the DC amplifier circuit 43 in FIG. 12 described so far are merely examples, and do not limit the distortion correction circuit according to the present invention, and other configurations may be used. Needless to say.
以上のように、本発明の第４の実施形態に係る歪補償回路３０ｃでは、入力信号の一部を取り込む方向性結合器３６と、その後段に直列に接続された対数検波回路４１、低域通過フィルタ４２および直流増幅回路４３を具備しており、直流増幅回路４３は平均入力電圧に応じて最適なダイオードバイアス電圧を自動的に出力するように調節されているので、超高周波入力信号平均電力における広い範囲にわたって低歪化が可能となる。
As described above, in the
（第５の実施形態）
図１３Ａは、本発明の第５の実施形態による歪補償回路３０ｄおよび歪補償増幅回路の構成例を示す回路図である。図１３Ａの歪補償回路３０ｄは、図３に示した本発明の第１の実施形態による歪補償回路３０に、以下の変更を加えたものに等しい。すなわち、図３の歪発生ダイオード回路部３３の代わりに図１３Ａの歪発生ダイオード回路部３３ａが配置されており、第２の制御回路部３２ｃが追加されている。図１３Ａの歪補償増幅回路は、図１３Ａの歪補償回路の後段に増幅器３４を接続したものに等しい。
(Fifth embodiment)
FIG. 13A is a circuit diagram showing a configuration example of a
本発明の第５の実施形態による歪補償回路３０ｄでは、歪発生ダイオード回路部３３ａが複数のダイオードを具備しており、これら複数のダイオードにダイオードバイアス電圧を供給する複数の制御回路部３２ａ、３２ｃが設けられている。ここでは、歪発生ダイオード回路部３３ａが２つのダイオードを具備し、歪補償回路３０ｄが２つの制御回路部３２ａ、３２ｃを具備している例について説明するが、これらの数を２つに限定するものではない。
In the
また、歪発生ダイオード回路部３３ａが具備するダイオードの数と、歪補償回路３０ｄが具備する制御回路の数とは、必ずしも一致する必要は無い。図１３Ｂは、本発明の第５の実施形態による歪補償回路３０ｅおよび歪補償増幅回路の別の構成例を示す回路図である。図１３Ｂの歪補償回路３０ｅは、図１３Ａに示した本発明の第５の実施形態による歪補償回路３０ｄから、第２の制御回路３２ｃを取り除いたものである。この場合は、１つの制御回路３２ａが出力する同じダイオードバイアス電圧を、歪発生ダイオード回路部３３ａの２つのダイオードに供給している。
In addition, the number of diodes included in the distortion generating
本発明の第５の実施形態による歪補償回路３０ｄ、３０ｅの、歪発生ダイオード回路部３３ａの構成について説明する。図１４Ａ〜図１４Ｄは、本発明の第５の実施形態による歪発生ダイオード回路部３３ａの構成例を示す回路図である。
A configuration of the distortion generating
図１４Ａは、２つのダイオードが２本のマイクロ波主線路に対してそれぞれ直列に接続されて、かつ、２つのダイオードが互いに並列に接続されている場合の歪発生ダイオード回路部３３ａの構成を示す回路図である。図１４Ａの歪発生ダイオード回路部３３ａは、図１の歪補償回路に以下の変更を加えたものに等しい。すなわち、第２のダイオード３ａと、第３、第４の容量４ａ、５ａと、第３、第４のチョークコイル６ａ、１０ａと、第３、第４のマイクロ波主線路７ａ、８ａと、第２のバイアス抵抗９ａと、第２のバイアス電圧供給部１１ａとを追加する。ここで、入力部１と、第２のダイオード３ａと、第３、第４の容量４ａ、５ａと、第３、第４のチョークコイル６ａ、１０ａと、第３、第４のマイクロ波主線路７ａ、８ａと、第２のバイアス抵抗９ａと、第２のバイアス電圧供給部１１ａと、出力部２との接続関係は、入力部１と、第１のダイオード３と、第１、第２の容量４、５と、第１、第２のチョークコイル６、１０と、第１、第２のマイクロ波主線路７、８と、第１のバイアス抵抗９と、第１のバイアス電圧供給部１１と、出力部２との接続関係と、同様である。
FIG. 14A shows a configuration of the distortion generating
図１４Ｂは、２つのダイオードが１本のマイクロ波主線路に対して並列に接続されて、かつ、２つのダイオードが互いに並列に接続されている場合の歪発生ダイオード回路部３３ａの構成を示す回路図である。図１４Ｂの歪発生ダイオード回路部３３ａは、図４の歪補償回路に以下の変更を加えたものに等しい。すなわち、第２のダイオード３ａと、第３の容量４ａと、第３、第４のマイクロ波主線路７ａ、８ａと、第２のバイアス抵抗９ａと、第３のチョークコイル１０ａと、第２のバイアス電圧供給部１１ａとを追加する。ここで、第２のダイオード３ａと、第３の容量４ａと、第３、第４のマイクロ波主線路７ａ、８ａと、第２のバイアス抵抗９ａと、第３のチョークコイル１０ａと、第２のバイアス電圧供給部１１ａとの接続関係は、第１のダイオード３と、第１の容量４と、第１、第２のマイクロ波主線路７、８と、第１のバイアス抵抗９と、第２のチョークコイル１０と、第１のバイアス電圧供給部１１との接続関係と、同様である。そして、第２のマイクロ波主線路８および第２の容量５の間に第３の容量４ａから第４のマイクロ波主線路８ａまでの回路部が配置されている。
FIG. 14B is a circuit showing a configuration of the distortion generating
図１４Ｃは、２つのダイオードが１本のマイクロ波主線路に対して直列に接続されて、かつ、２つのダイオードが互いに直列に接続されている場合の歪発生ダイオード回路部３３ａの構成を示す回路図である。図１４Ｃの歪発生ダイオード回路部３３ａは、図１の歪補償回路に以下の変更を加えたものに等しい。すなわち、第２のダイオード３ａと、第３の容量４ａと、第３、第４のチョークコイル６ａ、１０ａと、第３、第４のマイクロ波主線路７ａ、８ａと、第２のバイアス抵抗９ａと、第２のバイアス電圧供給部１１ａとを追加する。ここで、第２のダイオード３ａと、第３の容量４ａと、第３、第４のチョークコイル６ａ、１０ａと、第３、第４のマイクロ波主線路７ａ、８ａと、第２のバイアス抵抗９ａと、第２のバイアス電圧供給部１１ａとの接続関係は、第１のダイオード３と、第１の容量４と、第１、第２のチョークコイル６、１０と、第１、第２のマイクロ波主線路７、８と、第１のバイアス抵抗９と、第１のバイアス電圧供給部１１との接続関係と、同様である。そして、第２のマイクロ波主線路８および第２の容量５の間に第３の容量４ａから第４のマイクロ波主線路８ａまでの回路部が配置されている。
FIG. 14C is a circuit showing a configuration of the distortion generating
図１４Ｄは、２つのダイオードが１本のマイクロ波主線路に対して並列に接続されて、かつ、２つのダイオードが互いに直列に接続されている場合の歪発生ダイオード回路部３３ａの構成を示す回路図である。図１４Ｄの歪発生ダイオード回路部３３ａは、入力部１と、出力部２と、第１、第２のダイオード３、３ａと、第１、第２の容量４、４ａと、第１〜第３のチョークコイル６、１０、１０ａと、第１、第２のマイクロ波主線路７、８と、第１、第２のバイアス抵抗９、９ａと、第１、第２のバイアス電圧供給部１１、１１ａとを具備している。入力部１は、第１のマイクロ波主線路７に接続されている。第１のマイクロ波主線路７は、第１の容量４の一方の端部と、第２のマイクロ波主線路８とに接続されている。第２のマイクロ波主線路８は、出力部２に接続されている。第１の容量４の他方の端部は、第１のバイアス抵抗９の一方の端部と、第１のダイオード３のアノードとに接続されている。第１のバイアス抵抗９の他方の端部は、第２のチョークコイル１０の一方の端部に接続されている。第２のチョークコイル１０の他方の端部は、第１のバイアス電圧供給部１１に接続されている。第１のダイオード３のカソードは、第１のチョークコイル６の一方の端部と、第２の容量４ａの一方の端部に接続されている。第１のチョークコイル６の他方の端部は、グランドに接地されている。第２の容量４ａの他方の端部は、第２のバイアス抵抗９ａの一方の端部と、第２のダイオード３ａのカソードとに接続されている。第２のバイアス抵抗９ａの他方の端部は、第３のチョークコイル１０ａの一方の端部に接続されている。第３のチョークコイル１０ａの他方の端部は、第２のバイアス電圧供給部１１ａに接続されている。第２のダイオード３ａのアノードは、グランドに接地されている。
FIG. 14D is a circuit showing a configuration of the distortion generating
このように、図１４Ａ〜図１４Ｄの歪発生ダイオード回路部３３ａは、２つのバイアス電圧をそれぞれ独立に印加される２つのダイオード３、３ａによって、本発明の第１の実施形態の場合よりも複雑な歪を発生させることが可能である。
As described above, the distortion generating
また、図１４Ａ〜図１４Ｄの例以外にも、ダイオードの数や、ダイオードの主線路に対する接続関係や、ダイオード同士の接続関係や、バイアス電圧の数などは自由に組み合わせることが可能である。この点において、本発明による制御回路部、その中でも特に直流増幅回路は、その数を増やすことで、複数のバイアス電圧を独立に調整して出力することが可能である。 In addition to the examples of FIGS. 14A to 14D, the number of diodes, the connection relationship of the diodes to the main line, the connection relationship between the diodes, the number of bias voltages, and the like can be freely combined. In this respect, the control circuit unit according to the present invention, in particular, the DC amplifier circuit, in particular, can output a plurality of bias voltages independently adjusted by increasing the number thereof.
以上のように、本発明の第５の実施形態に係る歪補償回路３０ｄ、３０ｅでは、入力信号の一部を取り込むアナログ回路としての制御回路部３２ａなどを具備しているので、ダイオードに印加するバイアス電圧を入力信号に基づいて自動的に制御することで、超高周波入力信号平均電力における広い範囲にわたって低歪化が可能となる。
As described above, the
ここまでに説明した本発明の実施形態は、技術的に矛盾しない範囲で、自由に組み合わせることが可能であることは言うまでもない。例えば、第４の実施形態における容量３６の代わりに、第３の実施形態における方向性結合回路３７を用いても、なんら問題は無い。
It goes without saying that the embodiments of the present invention described so far can be freely combined within a technically consistent range. For example, there is no problem even if the
１ 入力部
２ 出力部
３、３ａ ダイオード
４、４ａ 容量
５、５ａ 容量
６、６ａ チョークコイル
７、７ａ マイクロ波主線路
８、８ａ マイクロ波主線路
９、９ａ バイアス抵抗
１０、１０ａ チョークコイル
１１、１１ａ バイアス電圧供給部
１２〜１４ ダイオード歪補償回路を含む増幅器の特性を示すグラフ曲線
２２〜２５ 平均出力電力およびＡＣＰＲの関係を示すグラフ曲線
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ 歪補償回路
３１ 入力部
３２ａ 制御回路部
３２ｂ 制御回路部
３３、３３ａ 歪発生ダイオード回路部
３４ 増幅器
３５ 出力部
３６ キャパシタ
３７ 方向性結合器
４１ 対数検波回路
４２ 低域通過フィルタ
４３ 直流増幅回路
Ａ１〜Ａ４ オペアンプ
Ｃ１〜Ｃ３ 容量
Ｄ１、Ｄ２ ダイオード
ＶＲ１〜ＶＲ３ 可変抵抗
Ｒ１〜Ｒ５ 抵抗
DESCRIPTION OF SYMBOLS 1 Input part 2
Claims (8)
入力信号の一部を検出し、前記入力信号の平均電力に応じてバイアス電圧をアナログ回路で生成する制御回路部と、
前記増幅器の歪特性を補償するための歪を前記バイアス電圧に応じて生成し、前記入力信号に前記歪を加える歪発生ダイオード回路部と
を具備し、
前記制御回路部は、
前記入力信号の一部を対数検波して前記入力信号の平均電力を得る対数検波回路と、
前記対数検波回路の出力信号の直流成分を得るＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：低域通過フィルタ）と、
前記ＬＰＦの出力信号を増幅して前記バイアス電圧を生成する直流増幅回路と
を具備する
歪補償回路。 A distortion compensation circuit used connected to an amplifier,
A control circuit unit that detects a part of the input signal and generates a bias voltage in an analog circuit according to the average power of the input signal;
A distortion generating diode circuit unit that generates distortion for compensating for distortion characteristics of the amplifier according to the bias voltage, and adds the distortion to the input signal;
The control circuit unit is
A logarithmic detection circuit that obtains an average power of the input signal by logarithmically detecting a part of the input signal;
LPF (Low Pass Filter) for obtaining a DC component of the output signal of the logarithmic detection circuit;
A distortion compensation circuit comprising: a DC amplification circuit that amplifies an output signal of the LPF to generate the bias voltage.
前記制御回路部は、
前記入力信号の一部を取り出す容量
をさらに具備する
歪補償回路。 The distortion compensation circuit according to claim 1,
The control circuit unit is
A distortion compensation circuit further comprising a capacitor for extracting a part of the input signal.
前記制御回路部は、
前記入力信号の一部を取り出す方向性結合回路
をさらに具備する
歪補償回路。 The distortion compensation circuit according to claim 1 or 2,
The control circuit unit is
A distortion compensation circuit further comprising a directional coupling circuit for extracting a part of the input signal.
前記歪発生ダイオード回路部は、
前記バイアス電圧に応じて前記歪を生成する複数のダイオード
をさらに具備し、
前記複数のダイオードは、線路に対して直列または並列に接続され、かつ、互いに直列または並列に接続されている
歪補償回路。 The distortion compensation circuit according to any one of claims 1 to 3,
The distortion generating diode circuit section is
A plurality of diodes for generating the distortion in response to the bias voltage;
The distortion compensation circuit, wherein the plurality of diodes are connected in series or parallel to the line and are connected in series or parallel to each other.
前記入力信号の平均電力に応じて別のバイアス電圧を生成する別の制御部
をさらに具備し、
前記歪発生ダイオード回路部は、
前記バイアス電圧および前記別のバイアス電圧に応じて前記歪を生成する複数のダイオード
をさらに具備し、
前記複数のダイオードは、線路に対して直列または並列に接続され、かつ、互いに直列または並列に接続されている
歪補償回路。 The distortion compensation circuit according to any one of claims 1 to 3,
Further comprising another control unit that generates another bias voltage according to the average power of the input signal,
The distortion generating diode circuit section is
A plurality of diodes for generating the distortion in response to the bias voltage and the other bias voltage;
The distortion compensation circuit, wherein the plurality of diodes are connected in series or parallel to the line and are connected in series or parallel to each other.
前記制御回路部は、ＡＣＰＲ（Ａｄｊａｃｅｎｔ −Ｃｈａｎｎｅｌ Ｐｏｗｅｒ Ｒａｔｉｏ：隣接チャネル漏洩電力比）またはＩＭＤ３（ｔｈｉｒｄ−ｏｒｄｅｒ ＩｎｔｅｒＭｏｄｕｌａｔｉｏｎ Ｄｉｓｔｏｒｔｉｏｎ：三次相互変調歪）の変調を受けた高周波信号の平均出力電力の特性を用いて設計されている
歪補償回路。 In the distortion compensation circuit according to any one of claims 1 to 5,
The control circuit unit uses a characteristic of an average output power of a high-frequency signal subjected to ACPR (Adjacent-Channel Power Ratio: adjacent channel leakage power ratio) or IMD3 (third-order InterModulation Distortion: third-order intermodulation distortion). Designed distortion compensation circuit.
前記増幅器が前記歪補償回路の後段に接続された
歪補償増幅回路。 The distortion compensation circuit according to any one of claims 1 to 6,
A distortion compensation amplifier circuit in which the amplifier is connected to a subsequent stage of the distortion compensation circuit.
前記検出するステップで得られる前記入力信号の平均電力に応じたバイアス電圧をアナログ回路で生成するステップと、
増幅器の歪特性を補償するための歪を前記バイアス電圧に応じて生成するステップと、
前記歪をバイアス電圧に応じて生成するステップで得られる歪を前記入力信号に加えるステップと
を具備し、
前記バイアス電圧を生成するステップは、
前記入力信号の一部を対数検波回路で対数検波して前記入力信号の平均電力を得るステップと、
前記対数検波回路の出力信号の直流成分を得るステップと、
前記ＬＰＦの出力信号を増幅して前記バイアス電圧を生成するステップと
を具備する
歪補償方法。
Detecting an input signal;
Generating a bias voltage according to an average power of the input signal obtained in the detecting step by an analog circuit;
Generating distortion to compensate for distortion characteristics of the amplifier according to the bias voltage;
Adding the distortion obtained in the step of generating the distortion according to a bias voltage to the input signal,
Generating the bias voltage comprises:
Logarithmically detecting a part of the input signal with a logarithmic detection circuit to obtain an average power of the input signal;
Obtaining a DC component of the output signal of the logarithmic detection circuit;
And a step of amplifying an output signal of the LPF to generate the bias voltage.
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| JP2001203541A (en) * | 2000-01-20 | 2001-07-27 | Sony Corp | Distortion compensation device and distortion compensation method, amplifier and wireless transmitter |
| JP2001352219A (en) * | 2000-06-08 | 2001-12-21 | Sony Corp | Nonlinear distortion compensating device |
| JP2002084143A (en) * | 2000-09-11 | 2002-03-22 | Mitsubishi Electric Corp | Linearizer circuit and method for adjusting the same |
| JP2004254095A (en) * | 2003-02-20 | 2004-09-09 | Mitsubishi Electric Corp | Distortion compensation circuit and low distortion semiconductor amplifier |
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