JP5561801B2 - 集積回路デバイス及びその形成方法 - Google Patents

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Description

本発明の実施形態は、一般に、集積回路デバイスに関し、より具体的には、全てのウェル間及びウェル内分離のための深いトレンチ分離領域と、隣接するデバイスの拡散領域と下層の浮動ウェル部分（floating well section）との間の接合部に対する共用コンタクトとを有する集積回路デバイス（例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ）及びそのデバイスを形成する方法に関する。
集積回路デバイス、例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ又はＰ型電界効果トランジスタ（ＰＦＥＴ）及びＮ型電界効果トランジスタ（ＮＦＥＴ）の両方を組み込んだ他のデバイスは、種々異なる型の基板（例えば、シリコン・オン・インシュレータ（ＳＯＩ）ウェハ、バルク・ウェハ、又はハイブリッド配向（ＨＯＴ）ウェハ）上に形成することができる。バルク半導体ウェハ（例えば、Ｐ−ウェハ）上に集積回路デバイスを形成するための１つの技術は、半導体層をエピタキシャルに成長させる前に、バルク・ウェハの上面におけるＮ＋及びＰ＋ウェル領域の注入を必要とする。次に、エピタキシャルに成長させた半導体層内において、Ｎ＋ウェル領域の上にＰＦＥＴが形成され、Ｐ＋ウェル領域の上にＮＦＥＴが形成され、その結果、Ｐ＋及びＮ＋ウェル領域がそれぞれＮＦＥＴ及びＰＦＥＴをバルク基板から電気的に絶縁する。従来より、浅いトレンチ分離（ＳＴＩ）領域が、あらゆる必要なウェル内分離（即ち、同じ導電型のＦＥＴの間の分離）に用いられ、基板内にウェルのレベルより下まで延びる深いトレンチ分離（ＤＴＩ）を含むデュアル深度トレンチ分離（ＤＤＴＩ）領域が、ウェル間分離（即ち、異なる導電型のＦＥＴの間の分離）に用いられる。しかしながら、ＳＴＩ及びＤＤＴＩ領域の両方を有することは高価になり得る。さらにＳＴＩとＤＴＩの不整合によるＦＥＴ幅のばらつきによって閾値電圧のばらつきが生じ得る。
全てのウェル間及びウェル内分離のための深いトレンチ分離領域と、隣接するデバイスの拡散領域と下層の浮動ウェル部分との間の接合部に対する共用コンタクトとを有する集積回路デバイス及びそのデバイスを形成する方法を提供する。
上記のことを考慮して、本明細書では、全てのウェル間及びウェル内分離に対して深いトレンチ分離（ＤＴＩ）を用いて低コストの分離スキームをもたらす改良された集積回路デバイス構造体（例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体、又はＰ型デバイス及びＮ型デバイスの両方を組み込んだ他の集積回路デバイス構造体）、並びにその構造体を形成する方法の実施形態を開示する。ＤＤＴＩ領域だけをウェル間及びウェル内分離に用いるので、本実施形態は、浅いトレンチ分離（ＳＴＩ）とＤＴＩの不整合によるＦＥＴ幅のばらつきを回避し、それにより、性能に影響し得る閾値電圧のばらつきを回避する。さらに、ウェル内分離に用いられるＤＴＩ領域は幾つかの浮動ウェル部分（即ち、孤立ウェル部分）を効果的に生成し、これらの各々は電源電圧（例えば、Ｖｄｄ）に接続して閾値電圧（Ｖｔ）の変動を防止する必要があるので、本開示の集積回路デバイスはまた、隣接するデバイスの拡散領域と下層の浮動ウェル部分の間の接合部に対する共用コンタクトも含む。この共用コンタクトは、各々の浮動ウェル部分に対して別々の電源電圧コンタクトが必要であった場合に生じるコスト及び面積上の不利益を解消する。
より具体的には、本明細書では集積回路デバイス構造体の実施形態を開示する。この構造体は、第１の導電型を有する基板を含み、第１の導電型とは異なる第２の導電型を有するウェルをさらに含むことができる。半導体層（例えば、エピタキシャル・シリコン層）を基板上に配置することができる。この半導体層は、ウェルの上に、より具体的にはウェルの浮動部分の上に配置されるデバイス領域を含むことができる。このデバイス領域は、基板内でウェルの最大深さより下に延びる深いトレンチ分離（ＤＴＩ）領域によって、対向する側面及び対向する端部を画定することができる。
このデバイス領域内において、半導体層は、第１のデバイスの第１の拡散領域と、第２のデバイスの第２の拡散領域とを含むことができる。第１及び第２の拡散領域の各々は、第１の導電型を有することができる。さらに、デバイス領域内において、半導体層はまた、第１の拡散領域と第２の拡散領域との間に横方向に配置された第３の拡散領域を含むことができる。この第３の拡散領域は、第２の導電型を有することができ、下層の浮動ウェル部分まで垂直方向に延びることができる。導体層（例えば、シリサイド層）は、半導体層上に配置することができ、具体的には、第１の拡散領域、第３の拡散領域、及び第２の拡散領域の上に横方向に延ばしてそれらに接触させることができ、その結果、第１の拡散領域、下層の浮動ウェル部分及び第２の拡散領域の間の接合部が形成される。従って、この接合部における導体層への単一の共用コンタクトが、第１のデバイスの第１の拡散領域、第２のデバイスの第２の拡散領域及び下層の浮動ウェル部分を電源電圧（例えば、正の電源電圧（Ｖｄｄ））に電気的に接続することができる。
例示的な一実施形態において、集積回路デバイス構造体は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体を含むことができる。ＳＲＡＭアレイは、第１の導電型を有する基板上に形成することができる。この基板は、第２の導電型を有するウェルを含むことができる。半導体層（例えば、エピタキシャル・シリコン層）を基板上に配置することができる。深いトレンチ分離（ＤＴＩ）を基板内でウェルの最大深さの下まで延ばして、アレイ内のメモリセルのデバイス領域の対向する側面及び端部を画定することができる。これらのデバイス領域のうちの１つをウェルの上に、より具体的にはウェルの浮動部分の上に配置することができる。
このデバイス領域内において、半導体層は、第１のメモリセルの第１のプルアップ電界効果トランジスタの第１のソース領域と、第２のメモリセルの第２のプルアップ電界効果トランジスタの第２のソース領域とを含むことができる。第１のソース領域及び第２のソース領域は、第１の導電型を有することができる。さらに、デバイス領域内において、半導体層はまた、第１のソース領域と第２のソース領域との間に横方向に配置されたドープ領域を含むこともできる。このドープ領域は、第２の導電型を有することができ、下層の浮動ウェル部分まで垂直方向にさらに延びることができる。導体層（例えば、シリサイド層）を半導体層上に配置することができ、具体的には、第１のソース領域、ドープ領域及び第２のソース領域の上に横方向に延ばしてそれらに接触させることができ、その結果、第１のソース領域、下層の浮動ウェル部分及び第２のソース領域の間の接合部が生成される。従って、この接合部における導体層への単一の共用コンタクトが、第１のプルアップ電界効果トランジスタの第１のソース領域、第２のプルアップ電界効果トランジスタの第２のソース領域、及び下層の浮動ウェル部分を電源電圧（例えば、正の電源電圧（Ｖｄｄ））に電気的に接続することができる。
バルク・シリコン・ウェハは典型的にはＰ−導電型を有するので、上述した「第１の導電型」は典型的にはＰ型導電率を含み、上述した「第２の導電型」は典型的にはＮ型導電率を含むことになることに留意すべきである。
従って、例示的なＳＲＡＭアレイにおいて、基板は、Ｐ−基板を含むことができる。Ｎ＋ウェルは、Ｐ−基板内に、より具体的にはＰ−基板の上面に配置することができる。半導体層（例えば、エピタキシャル・シリコン層）は、Ｐ−基板上に配置することができる。深いトレンチ分離領域は、半導体層を貫通してＰ−基板内でＮ＋ウェルの下まで延びて、アレイ内のメモリセルのデバイス領域を画定することができる。これらのデバイス領域の１つは、Ｎ＋ウェルの対応する浮動部分の上に半導体層の部分を含むことができる。この半導体層の部分は、第１のメモリセルの第１のＰ型プルアップ電界効果トランジスタの第１のＰ型ソース領域と、第１のメモリセルに隣接して配置される第２のメモリセルの第２のＰ型プルアップ電界効果トランジスタの第２のＰ型ソース領域とを含むことができる。さらに、この半導体層の部分はまた、第１のＰ型ソース領域と第２のＰ型ソース領域との間に横方向に配置されたＮ型ドープ領域を含むこともできる。Ｎ型ドープ領域は、Ｎ＋ウェルの浮動部分まで垂直方向に下にさらに延びることもできる。導体層（例えばシリサイド層）を半導体層上に配置することができる。この導体層は、第１のＰ型ソース領域、Ｎ型ドープ領域及び第２のＰ型ソース領域の上に延ばしてそれらに接触させることができ、その結果第１のＰ型ソース領域、Ｎ＋ウェルの浮動部分及び第２のＰ型ソース領域の間の接合部が生成される。従って、この接合部における導体層上の単一の共用コンタクトが、Ｐ型プルアップ電界効果トランジスタのソース領域、及び同様に下層のＮ型浮動ウェル部分を、正の電源電圧（Ｖｄｄ）に電気的に接続することができる。
しかしながら、第１の導電型がＰ型導電率であり、第２の導電型がＮ型導電率である実施形態を上で説明したが、代案においては、第１の導電型がＮ型導電率を含むことができ、第２の導電型がＰ型導電率を含むことができると予想される。
また本明細書では、上述の集積回路デバイス及び上述のＳＲＡＭアレイを形成する方法の実施形態を開示する。具体的には、本方法の一実施形態は、集積回路デバイスを形成することを含むことができる。この実施形態は、第１の導電型を有する基板を準備することを含むことができる。第１の導電型とは異なる第２の導電型を有するウェルを基板内に、具体的には基板の上面に形成することができる。次いで、ウェルが形成された後、半導体層を基板上に形成することができる（例えば、シリコン層をエピタキシャルに成長させることにより）。次に、半導体層を貫通してウェルの最大深さの下まで基板内を下に延びる深いトレンチ分離領域を形成し、半導体層内にデバイス領域を画定することができ、１つの特定のデバイス領域は、ウェルの浮動部分の上の、第１のデバイス及び第２のデバイスのための指定領域である。
ひとたびデバイス領域が画定されると、第１のデバイス及び第２のデバイスを特定のデバイス領域内に形成することができる。しかしながら、第１及び第２のデバイスは、具体的には、第１のデバイスの第１の拡散領域、第２のデバイスの第２の拡散領域、並びに下層の浮動ウェル部分の間に接合部が形成されるように、形成することができる。これを達成するために、第１の拡散領域及び第２の拡散領域を、第１の拡散領域及び第２の拡散領域が第１の導電型を有するように、半導体層内に形成する。さらに第３の拡散領域を、第１の拡散領域及び第２の拡散領域の間に横方向に配置されるように、そして第２の導電型を有するように、さらに下層の浮動ウェル部分まで垂直方向に延びるように、半導体層内に形成することができる。次に、導体層を半導体層上に形成（例えば、シリサイド層を形成）し、この導体層が第１の拡散領域、第３の拡散領域及び第２の拡散領域の上に横方向に延びてそれらに接触するようにすることができる。次に、単一のコンタクトを導体層上に形成して電源電圧に電気的に接続することができる。
本方法の１つの例示的な実施形態は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイを形成することを含むことができる。この実施形態は、同様に第１の導電型を有する基板を準備することを含むことができる。第１の導電型とは異なる第２の導電型を有するウェルを基板内に、具体的には基板の上面に形成することができる。次いで、ウェルが形成された後、半導体層を基板上に形成することができる（例えば、シリコン層をエピタキシャルに成長させることにより）。次に、半導体層を貫通してウェルの最大深さの下まで基板内を延びる深いトレンチ分離領域を形成し、半導体層内にデバイス領域を画定することができ、ここで１つの特定のデバイス領域は、ウェルの浮動部分の上の、第１のメモリセルのノード内の第１のプルアップ電界効果トランジスタ及び第２の隣接するメモリセルのノード内の第２のプルアップ電界効果トランジスタの指定領域である。
ひとたびデバイス領域が画定されると、第１のプルアップ電界効果トランジスタ及び第２のプルアップ電界効果トランジスタを特定のデバイス領域内に形成することができる。しかしながら、第１及び第２のプルアップ電界効果トランジスタは、具体的には第１のプルアップ電界効果トランジスタの第１のソース領域、第２のプルアップ電界効果トランジスタの第２のソース領域、並びに下層の浮動ウェル部分の間に接合部が形成されるように、形成することができる。これを達成するために、第１のソース領域及び第２のソース領域を、第１のソース領域及び第２のソース領域が第１の導電型を有するように、半導体層内に形成する。さらに別のドープ領域を、第１のソース領域及び第２のソース領域の間に横方向に配置されるように、そして第２の導電型を有するように、さらに浮動ウェル部分まで垂直方向に延びるように、半導体層内に形成することができる。次に、導体層を半導体層上に形成（例えば、シリサイド層を形成）し、この導体層が第１のソース領域、ドープ領域及び第２のソース領域の上を横方向に延びてそれらに接触するようにする。次に、単一のコンタクトを導体層上に形成して正の電源電圧（Ｖｄｄ）に電気的に接続することができる。
バルク・ウェハは典型的にはＰ−導電型を有するので、上述した「第１の導電型」は典型的にはＰ型導電率を含み、上述した「第２の導電型」は典型的にはＮ型導電率を含むことになることに留意すべきである。しかしながら、代案においては、第１の導電型がＮ型導電率を含み、第２の導電型がＰ型導電率を含むことができると予想される。
本発明の実施形態は、必ずしも一定の縮尺で描かれていない図面を参照して、次の詳細な説明からよりよく理解されるであろう。
本発明による、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体のような集積回路デバイス構造体１００の実施形態を示す平面図である。 図１の構造体１００のデバイス領域２００を示す断面図である。 例示的なスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを示す概略図である。 本発明による、構造体１００を形成する方法の実施形態を示すフロー図である。 図４の方法に従って形成される部分的に完成した構造体を示す断面図である。 図４の方法に従って形成される部分的に完成した構造体を示す断面図である。 図４の方法に従って形成される部分的に完成した構造体を示す断面図である。 図４の方法に従って形成される部分的に完成した構造体を示す断面図である。 図４の方法に従って形成される部分的に完成した構造体を示す断面図である。 図４の方法に従って形成される部分的に完成した構造体を示す断面図である。 図４の方法に従って形成される部分的に完成した構造体を示す断面図である。
本発明の実施形態並びにその種々の特徴及び利点の詳細は、添付図面に示され、以下の説明で詳述される限定されない実施形態を参照して、より完全に説明される。
上述のように、集積回路デバイス、例えばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ、又はＰ型電界効果トランジスタ（ＰＦＥＴ）及びＮ型電界効果トランジスタ（ＮＦＥＴ）の両方を組み込んだ他のデバイスは、種々異なる型の基板（例えば、シリコン・オン・インシュレータ（ＳＯＩ）ウェハ、バルク・ウェハ、又はハイブリッド配向（ＨＯＴ）ウェハ）上に形成することができる。バルク半導体ウェハ（例えば、Ｐ−ウェハ）上に集積回路デバイスを形成するための１つの技術は、半導体層をエピタキシャルに成長させる前に、バルク・ウェハの上面におけるＮ＋及びＰ＋ウェル領域の注入を必要とする。次に、エピタキシャルに成長させた半導体層内において、Ｎ＋ウェル領域の上にＰＦＥＴが形成され、Ｐ＋ウェル領域の上にＮＦＥＴが形成され、その結果、Ｐ＋及びＮ＋ウェル領域が、それぞれＮＦＥＴ及びＰＦＥＴをバルク基板から電気的に絶縁する。従来より、浅いトレンチ分離（ＳＴＩ）領域があらゆる必要なウェル内分離（即ち、同じ導電型ＦＥＴの間の分離）に用いられ、基板内にウェルのレベルより下まで延びる深いトレンチ分離（ＤＴＩ）を含むデュアル深度トレンチ分離（ＤＤＴＩ）領域が、ウェル間分離（即ち、異なる導電型ＦＥＴの間の分離）に用いられる。従って、この分離スキームは、Ｎ＋ウェルとＰ＋ウェルの界面に隣接して配置された任意の電界効果トランジスタの一方の側面がＳＴＩ領域によって境界付けられ、反対側がＤＤＴＩ領域によって境界付けられる。残念ながら、形成中、異なる型の分離領域（即ち、ＳＴＩ及びＤＤＴＩ）の位置合わせがずれてＦＥＴの幅のばらつきをもたらす可能性があり、このことは、ＳＲＡＭアレイに組み込まれるような狭いＦＥＴの閾値電圧（Ｖｔ）はＦＥＴの幅のばらつきに非常に敏感であるため、デバイス性能に影響を及ぼす可能性がある。
従って、当技術分野において、上述の従来の分離スキームを回避し、これによりＦＥＴ幅のばらつきによるＶｔの変動を回避する、改良された集積回路デバイス構造体及びその構造体を形成する方法に対する必要性がある。１つのそのような集積回路デバイス構造体、より特定的には、ＳＲＡＭアレイ構造体は、ニューヨーク州Ａｒｍｏｎｋ所在のＩｎｔｅｒｎａｔｉｏｎｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ社に譲渡された、２００８年４月２９日出願の米国特許出願第１２／１１１，２６６号に開示されており、その全体が引用により本明細書に組み入れられる。米国特許出願第１２／１１１，２６６号のＳＲＡＭアレイ構造体において、第１の方向に延びる連続的な平行ＤＴＩ領域が、ウェル間分離（即ち、異なる導電型のＦＥＴの間の分離をもたらすための、ウェルのレベルより下まで基板内を延びる分離領域）のためだけでなく、幾つかのウェル内分離（即ち、幾つかの同じ導電型のＦＥＴの間、特に、同じメモリセルの異なるノード内のＰＦＥＴの間に延びる分離領域）のためにも用いられる。そのようなＦＥＴは、もはや、一方の側がＳＴＩ領域によって境界付けられ、反対側がＤＤＴＩ領域によって境界付けられることにはならず、両側がＤＴＩ領域により境界付けられるために、この構造体は、Ｎ＋ウェルとＰ＋ウェルの界面に隣接して配置されるＦＥＴに生じるＦＥＴ幅のばらつきの問題を解決する。しかしながら、米国特許出願第１２／１１１，２６６号の構造体においては、付加的なウェル内分離をもたらすために、依然としてＳＴＩ領域が、並行で単一方向のＤＴＩ領域の間、例えば、隣接するメモリセルのプルアップＰＦＥＴの間に用いられる。残念ながら、ＤＴＩ及びＳＴＩの両方を形成するコストは高くなり得る。
上記のことを考慮して、本明細書では、全てのウェル間及びウェル内分離のために深いトレンチ分離（ＤＴＩ）を用いて、これにより浅いトレンチ分離（ＳＴＩ）とＤＴＩの不整合に起因するＦＥＴ幅のばらつきを回避する低コストの分離スキームをもたらす、改良された集積回路デバイス構造体（例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体、又はＰ型デバイス及びＮ型デバイスの両方を組み込んだ他の集積回路デバイス構造体）、並びに、その構造体を形成する方法の実施形態を開示する。さらに、ウェル内分離に用いるＤＴＩ領域は、幾つかの浮動ウェル部分（即ち、孤立ウェル部分）を効果的に生成し、これらの各々は電源電圧（例えば、Ｖｄｄ）に接続して閾値電圧（Ｖｔ）の変動を防止する必要があるので、本開示の集積回路デバイスはまた、隣接するデバイスの拡散領域と下層の浮動ウェル部分との間の接合部に対する共用コンタクトも含む。この共用コンタクトは、各々の浮動ウェル部分に対して別々の電源電圧コンタクトが必要であった場合に生じるコスト及び面積上の不利益を解消する。
より具体的には、図１は、集積回路デバイス１００の一実施形態の平面図を示す。図１を参照すると、集積回路デバイス１００は、第１の導電型を有する基板１０１を含むことができる。異なる導電型を有するウェル１０２及び１０３を基板１０１内に、具体的には、基板１０１の上面に配置することができる。異なる導電型のデバイス１０４、１０５を反対の導電型のウェルの上方に配置して、デバイス１０４、１０５を基板１０１の下部から分離することができる。深いトレンチ分離（ＤＴＩ）領域１５０、１６０は、複数のデバイス領域（例えば、デバイス領域２００を参照されたい）を画定して、全ての必要なウェル間分離１６０（即ち、異なる導電型のＦＥＴ間の分離）及び同様に全ての必要なウェル内分離１５０（即ち、同じ導電型のＦＥＴ間の分離）をもたらすことができる。さらに、ＤＴＩ領域１５０、１６０によって生成されるあらゆる浮動ウェル部分（例えば、デバイス領域２００の下方）に対して、共用電源電圧コンタクトを、同じ導電型を有する２つの隣接するデバイスの拡散領域、並びに異なる導電型を有する下層の浮動ウェル部分との間の接合部２５０に電気的に接続することができる。この接合部２５０は、電源電圧を、共用コンタクトを介して、隣接するデバイスの拡散領域及び下層の浮動ウェル部分に同時に印加することを可能にする構造体を含む。
具体的に言えば、集積回路デバイス１００を、第１の導電型を有する基板１０１上に形成することができる。基板１０１は、第１の導電型とは異なる第２の導電型を有するウェル１０２（例えば、エピタキシャル成長前の注入領域）を含むことができる。
図２は、集積回路デバイス１００のデバイス領域２００の断面図を示す。図１と共に図２を参照すると、半導体層２０８（例えば、エピタキシャル・シリコン層）を基板１０１の上に配置することができる。この半導体層２０８は、ウェル１０２の上、より具体的にはウェル１０２の浮動部分２０５の上に配置されたデバイス領域２００を含むことができる。デバイス領域２００は、ウェル１０２の最大深さ２０６の下まで基板内に延びる深いトレンチ分離（ＤＴＩ）領域１６０及び１５０によって対向する側面及び対向する端部が画定される。デバイス領域２００は、第１のデバイス１２１ａと、第１のデバイス１２１ａに隣接する第２のデバイス１２１ｂとを含むことができる。第１及び第２のデバイス１２１ａ、１２１ｂは、ウェル１０２とは異なる導電型を有することができ、その結果それらは基板１０１の下部から分離される。
より具体的には、デバイス領域２００内において半導体層２０８は、第１のデバイス１２１ａの少なくとも第１の拡散領域２２１と、第２のデバイス１２１ｂの少なくとも第２の拡散領域２２２とを含むことができる。第１及び第２の拡散領域２２１、２２２は、それぞれ第１の導電型を有することができる。さらに、デバイス領域２００内において半導体層２０８は、第１及び第２の拡散領域２２１、２２２の間に横方向に配置された第３の拡散領域２２３を含むこともできる。この第３の拡散領域２２３は、第２の導電型を有することができ、浮動ウェル部分２０５まで垂直方向に延びることができる。導体層２６０（例えばシリサイド層）を半導体層２０８の上に配置することができ、具体的には、第１の拡散領域２２１、第３の拡散領域２２３及び第２の拡散領域２２２の上に横方向に延びてそれらに接触することができる。第３の拡散領域２２３は導体層２６０と共に、第１の拡散領域２２１、浮動ウェル部分２０５及び第２の拡散領域２２２の間の接合部２５０を形成する。つまり、第３の拡散領域２２３は導体層２６０と共に、第１の拡散領域２２１、下層の浮動ウェル部分２０５及び第２の拡散領域２２２を電気的に接続する（即ち、リンクする、結合する等）構造体を形成する。従って、接合部２５０への、より具体的には導体層２６０への単一の共用コンタクト２８０が、第１のデバイス１２１ａの第１の拡散領域２２１、第２のデバイス１２１ｂの第２の拡散領域２２２、及び下層の浮動ウェル部分２０５を電源電圧（例えば、正の電源電圧（Ｖｄｄ））に電気的に接続することができる。この共用コンタクト２８０は、各々の浮動ウェル部分に対して別々の電源電圧コンタクトが必要であった場合に生じるコスト及び面積上の不利益を解消する。
再び図１を参照すると、例示的な一実施形態において、集積回路デバイス構造体１００は、特にスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体を含むことができる。ＳＲＡＭアレイ１００は、第１の導電型を有する基板１０１を含むことができる。異なる導電型を有するウェル１０２、１０３（例えば、エピタキシャル成長前の注入領域）を基板１０１内に、より具体的には基板１０１の上面に配置することができる。従来型の６−トランジスタＳＲＡＭセル（例えば、例示的なセル１１０ａ−ｄを参照されたい）のアレイを、半導体層（例えば、エピタキシャル・シリコン層）内でウェル１０２、１０３の上方に形成することができる。
図３は、例示的なＳＲＡＭセル１１０を示す略図である。図１と共に図３を参照すると、アレイ内の各々のＳＲＡＭセル１１０は、２つの相補的な接続ノード１１１、１１２を含むことができ、各々のノード１１１、１１２は、第２の導電型ウェル１０２の上に１つの第１の導電型のＦＥＴ１０５（即ち、第１の導電型のプルアップＦＥＴ１２３）と、第１の導電型のウェル１０３の上に２つの第２の導電型のＦＥＴ１０４（即ち、第２の導電型のプルダウンＦＥＴ１２２及び第２の導電型パスゲートＦＥＴ１２３）とを含むことができる。動作中、各々のノード１１１、１１２は、他のノードのプルアップ・トランジスタのゲートに結合するので、各々のノード内に格納される値は、相補的のままである。通常、ノード１１１、１１２の間に形成される電気的接続は、金属配線レベルの１つを介するものであり、最適のデバイス密度は、隣接セルと対称的になるように各々のセルを構成することによって達成される。さらに、深いトレンチ分離（ＤＴＩ）領域１５０、１６０は、アレイ内の複数のデバイス領域を画定して、全ての必要なウェル間分離１５０（即ち、異なる導電型のＦＥＴ間の分離）及び同様に全ての必要なウェル内分離１６０（即ち、同じ導電型のＦＥＴ間の分離）をもたらすことができる。隣接するメモリセルからのプルアップＦＥＴを含むデバイス領域の下のＤＴＩ領域によって生成される各々の浮動ウェル部分に対しては、共用の正電源電圧コンタクト（即ち、Ｖｄｄ）を、プルアップＦＥＴのソース領域と下層の浮動ウェル部分との間の接合部に電気的に接続することができる。この接合部は、電源電圧を、共用コンタクトを介して、隣接するプルアップＦＥＴのソース領域及び下層の浮動ウェル部分に同時に印加することを可能にする構造体を含む。
より具体的には、図１と共に図２を参照すると、半導体層２０８（例えば、エピタキシャル・シリコン層）を基板１０１の上に配置することができる。深いトレンチ分離（ＤＴＩ）領域１５０、１６０をウェル１０２の最大深さ２０６の下まで基板１０１内に延ばしてアレイ内１００のメモリセル１１０ａ−ｄのデバイス領域（例えば、デバイス領域２００を参照されたい）の対向する側面及び端部を画定することができる。これらのデバイス領域２００の１つはウェル１０２の上、より具体的には、ウェル１０２の浮動部分２０５の上に配置することができる。このデバイス領域２００は、例えば、第１のメモリセル１１０ａのノード１１１ａの第１のプルアップ電界効果トランジスタ１２１ａと、第１のメモリセル１１０ａに隣接する第２のメモリセル１１０ｂのノード１１１ｂの第２のプルアップ電界効果トランジスタ１２１ｂとを含むことができる。
デバイス領域２００内において、半導体層２０８は、第１のメモリセル１１０ａの第１のプルアップ電界効果トランジスタ１２１ａの第１のソース領域２２１と、第２のメモリセル１１０ｂの第２のプルアップ電界効果トランジスタ１２１ｂの第２のソース領域２２２とを含むことができる。第１のソース領域２２１及び第２のソース領域２２２は、第１の導電型を有することができる。さらに、デバイス領域２００内において半導体層２０８はまた、第１のソース領域２２１と第２のソース領域２２２との間に横方向に配置されたドープ領域２２３を含むこともできる。ドープ領域２２３は、第２の導電型を有することができ、浮動ウェル部分２０５まで垂直方向にさらに延びることができる。導体層２６０（例えば、シリサイド層）は、半導体層２０８の上に配置することができ、具体的には、第１のソース領域、ドープ領域２２３及び第２のソース領域２２２の上に横方向に延びて、それらに接触することができる。ドープ領域２２３は導体層２６０と共に、第１のソース領域２２１、下層の浮動ウェル部分２０５及び第２のソース領域２２２の間の接合部を形成する。つまり、ドープ領域２２３は導体層２６０と共に、第１のソース領域２２１、下層の浮動ウェル部分２０５及び第２のソース領域２２２を電気的に接続する（即ち、リンクする、結合する等）構造体を形成する。従って、接合部２５０への、より具体的には、導体層２６０への単一の共用コンタクト２８０が、第１のプルアップ電界効果トランジスタ１２１ａの第１のソース領域２２１、第２のプルアップ電界効果トランジスタ１２１ｂの第２のソース領域２２２、及び下層の浮動ウェル部分２０５を電源電圧（例えば、正の電源電圧（Ｖｄｄ））に電気的に接続することができる。この共用コンタクト２８０は、各々の浮動ウェル部分に対して別々の電源電圧コンタクトが必要であった場合に生じるコスト及び面積上の不利益を解消する。
バルク・シリコン・ウェハは典型的にはＰ導電型を有するので、上記の「第１の導電型」は典型的にはＰ型導電率を含み、上記の「第２の導電型」は典型的にはＮ型導電率を含むことに留意すべきである。
従って、例示的なＳＲＡＭアレイ１００内において、基板１０１は、Ｐ型基板１０１を含むことができる。Ｎ＋ウェル１０２をＰ型基板１０１内に、より具体的にはＰ型基板１０１の上面に配置することができる。半導体層２０８（例えば、エピタキシャル・シリコン層）をＰ型基板１０１の上に配置することができる。深いトレンチ分離領域１５０、１６０は、半導体層を通って基板１０１内にＮ＋ウェル１０２の下まで延びて、アレイ１００内のメモリセル（例えば、１１０ａ−ｄを参照されたい）のデバイス領域（例えば、デバイス領域２００を参照されたい）を画定することができる。これらのデバイス領域２００の１つは、Ｎ＋ウェル１０２の対応する浮動部分２０５の上の半導体層２０８の部分を含むことができる。この半導体層２０８の部分は、第１のメモリセル１１０ａの第１のＰ型プルアップ電界効果トランジスタ１２１ａの少なくとも第１のＰ型ソース領域２２１と、第１のメモリセル１１０ａに隣接して配置される第２のメモリセル１１０ｂの第２のＰ型プルアップ電界効果トランジスタ１２１ｂの第２のＰ型ソース領域２２２とを含むことができる。さらに、半導体層２０８のこの部分はまた、第１のＰ型ソース領域２２１と第２のＰ型ソース領域２２２の間に横方向に配置されたＮ型ドープ領域２２３を含むこともできる。Ｎ型ドープ領域２２３は、Ｎ＋ウェル１０２の下層の浮動部分２０５まで下方に垂直方向にさらに延びることができる。導体層２６０（例えば、シリサイド層）を半導体層２０８の上に配置することができる。この導体層２６０は、第１のＰ型ソース領域２２１、Ｎ型ドープ領域２２３及び第２のＰ型ソース領域２２２の上に横方向に延びて、それらに接触することができる。Ｎ型ドープ領域２２３は導体層２６０と共に、第１のＰ型ソース領域２２１、Ｎ＋ウェル１０２の下層の浮動部分２０５及び第２のＰ型ソース領域２２２の間の接合部２５０を形成する。つまり、Ｎ型ドープ領域２２３は導体層２６０と共に、第１のＰ型ソース領域２２１、Ｎ＋ウェル１０２の下層の浮動ウェル部分２０５及び第２のＰ型ソース領域２２２を電気的に接続する（即ち、リンクする、結合する等）構造体を形成する。従って、接合部２５０への、より具体的には、導体層２６０への単一の共用コンタクト２８０が、プルアップ電界効果トランジスタ１２１ａ及び１２１ｂのソース領域２２１及び２２２、並びに下層の浮動ウェル部分２０５を正の電源電圧（Ｖｄｄ）に電気的に接続することができる。この共用コンタクト２８０は、各々の浮動ウェル部分に対して別々の電源電圧コンタクトが必要であった場合に生じるコスト及び面積上の不利益を解消する。
しかしながら、第１の導電型がＰ型導電率であり、第２の導電型がＮ型導電率である実施形態を上で説明したが、代案においては、第１の導電型がＮ型導電率を含み、第２の導電型がＰ型導電率を含むことができると予想される。
当業者であれば、Ｐ型及びＮ型導電率は、適切に選択されたドーパントの注入によって実現できることを認識するであろう。例えば、Ｐ型拡散領域及びウェル部分は、ホウ素（Ｂ）などのＩＩＩ族ドーパントを用いて注入することができ、一方Ｎ型拡散領域及びウェル部分は、ヒ素（Ａｓ）、リン（Ｐ）又はアンチモン（Ｓｂ）などのＶ族ドーパントを用いて注入することができる。さらに、当業者であれば、上述し図１及び図２に示した深いトレンチ分離領域１５０、１６０は、例えば、ライニングされ（随意的に）、１つ又は複数の非導電性充填材料（例えば、酸化物充填材料、窒化物充填材料、酸窒化物充填材料など）で充填された通常の深いトレンチ分離構造体を含むことができる。
また、本明細書では、上記の集積回路デバイス及び上記のＳＲＡＭアレイを形成する方法の実施形態を開示する。具体的には、図４を参照すると、本方法の一実施形態は、図１に示すようにＮ型及びＰ型デバイス１０４、１０５の両方を組み込んだ集積回路デバイスを形成するステップを含むことができる。この実施形態は、第１の導電型を有する基板１０１を準備するステップ（４０２）を含むことができる。異なる導電型を有するウェル１０２及び１０３を基板１０１の上面に形成することができる（４０４、図５を参照されたい）。具体的には、ウェル１０２及び１０３は、通常のマスク注入技術を用いて基板１０１内に注入して、第２の導電型を有するウェル１０２が、第１の導電型を有する１つ又は複数のウェル１０３に隣接して配置されるようにすることができる。次いで、ウェル１０２及び１０３が形成された後、半導体層２０８を基板１０１上に形成することができる（例えば、シリコン層をエピタキシャルに成長させることにより）（４０６、図６を参照されたい）。
次に、深いトレンチ分離領域１５０及び１６０を、半導体層２０８を貫通して基板１０１内でウェル１０２及び１０３の最大深さの下まで延びるように形成し、集積回路デバイス１００の全ての必要なウェル間及びウェル内分離をもたらし、それにより半導体層２０８内のデバイス領域を画定することができ、１つの特定のデバイス領域２００は、ウェル１０２の上の第１のデバイス及び第２のデバイスのための指定領域とする（４０８）。そのような深いトレンチ分離領域１５０及び１６０は、通常の技術を用いて形成することができる。例えば、フォトレジスト層を半導体層２０８の上に堆積させてパターン形成することができる。次にこのパターンを、異方性エッチング・プロセス（例えば、プラズマ反応性イオンエッチング（ＲＩＥ）プロセス）を用いて半導体層２０８及び基板１０１内に転写してトレンチ７６０を形成することができる（図７を参照されたい）。異方性エッチングはトレンチ７６０がウェル１０２の最大深さ２０６より深くなるまで続ける。トレンチ７６０が形成された後、それらを随意的にライニングし（例えば、薄い酸化物材料を成長させることにより）、１つ又は複数の非導電性充填材料（例えば、酸化物充填材料、窒化物充填材料、酸窒化物充填材料など）を用いて充填し（例えば、プラズマ堆積により）、次いで平坦化してＤＴＩ領域を形成することができる（例えば、図８を参照されたい）。
ひとたびデバイス領域が画定されると、集積回路構造体１００の全てのデバイス１０４、１０５を形成することができる（４１０）。具体的には、第１導電型デバイス１０５を第２導電型ウェル１０２の上に形成することができ、第２導電型デバイス１０４を第１の導電型ウェル１０３の上に形成することができる（図１に示すように）。しかしながら、プロセス４１０のデバイス形成中、ＤＴＩ領域１５０、１６０により形成された下層の浮動ウェル部分２０５を有するデバイス領域の場合（例えば、図８のデバイス領域２００を参照されたい）、隣接するデバイスの拡散領域と下層の浮動ウェル部分との間に接合部を形成することもできる。この接合部は、形成されると、電源電圧を、共用コンタクトを介して隣接するデバイスの拡散領域及び下層の浮動ウェル部分に同時に印加することを可能にする構造体を含むことができる。
具体的には、通常の処理技術を用いて、種々のデバイス領域内にデバイス１０４及び１０５を形成することができ、より具体的には、デバイス領域２００内の隣接するデバイス１２１ａ及び１２１ｂを形成することができる。つまり、ブランケット・ゲート誘電体層を半導体層上に堆積させることができ、ブランケット・ゲート導体層をゲート誘電体層上に堆積させることができる。ゲート誘電体層とゲート導体層のスタックは、パターン形成しエッチングして、デバイス領域２００内の隣接するデバイス１２１ａ及び１２１ｂのゲート構造体９０１及び９０２を含むがそれらに限定されない、ゲート構造体を形成することができる。次に、第１の導電型を有する第１の拡散領域２２１を半導体層２０８内において、第１のデバイス１２１ａの第１のゲート構造体９０１のどちらかの側に形成することができる（例えば、マスク注入プロセスを実行することにより）。同時に、やはり第１の導電型を有する第２の拡散領域２２２を半導体層２０８内において、第２のデバイス１２１ｂの第２のゲート構造体９０２の両側に形成することができる（例えば、同じマスク注入プロセス中に）（図１０を参照されたい）。さらに、別のマスク注入プロセス中に（例えば、第１及び第２の拡散領域２２１、２２２の形成前又は形成後）、第３の拡散領域２２３を半導体層２０８の中に形成して、第１の拡散領域２２１と第２の拡散領域２２２の間に横方向に位置するように、第２の導電型を有するように、さらにウェル１０２の浮動部分２０５まで垂直方向に延びるようにすることができる。次に導体層２６０を半導体層２０８の上に形成し、導体層２６０が第１の拡散領域２２１、第３の拡散領域２２３及び第２の拡散領域２２２の上に横方向に延びてそれらに接触するようにすることができる（４１４）。例えば、シリサイド導体層２６０を通常の処理技術を用いて形成することができる。つまり、金属、例えばチタン、白金、又はコバルトなどをエピタキシャル・シリコン層２０８の上にスパッタリング又は蒸着などの技術によって堆積させることができる。次にこの構造体を約９００℃乃至１０００℃の温度に加熱すると、シリコンと接触した金属が反応して金属シリサイドを形成することになる。次にあらゆる未反応金属（例えば、表面上に見出されるシリコン以外の金属）を化学的に除去することができる。導体層２６０は第３の拡散領域２２３と共に、第１の拡散領域２２１、下層の浮動ウェル部分２０５及び第２の拡散領域２２２の間の接合部２５０を形成する。つまり、第３の拡散領域２２３は導体層２６０と共に、隣接するデバイス１２１ａ及び１２１ｂの拡散領域２２１及び２２２、並びに下層の浮動ウェル部分２０５を電気的に接続する（即ち、リンクする、結合する等）構造体を形成する。
次に、付加的な処理を実行して集積回路デバイス構造体１００を完成する（４１６）。付加的な処理ステップは、層間誘電体堆積及びコンタクト形成を含むことができるが、それらに限定されない。具体的には、単一の共用コンタクト２８０を導体層２６０の上に形成して、隣接する第１及び第２のデバイス１２１ａ及び１２１ｂの拡散領域２２１及び２２２、並びに下層の浮動ウェル部分２０５を電源電圧（例えば、Ｖｄｄ）に接続することができる（４１８、図２を参照されたい）。この共用コンタクト２８０は、各々の浮動ウェル部分に対して別々の電源電圧コンタクトが必要であった場合に生じるコスト及び面積上の不利益を解消する。
再び図４を参照すると、本方法の例示的な一実施形態は、図１に示すようなスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ１００を形成するステップを含むことができる。この実施形態は同様に第１の導電型を有する基板１０１（例えば、Ｐ型半導体基板）を準備するステップを含むことができる（４０２）。第２の導電型を有するウェル１０２（例えば、Ｎ＋ウェル）、及び随意に、第１の導電型を有するウェル１０３（例えば、Ｐ＋ウェル）を基板１０１の上面に形成することができる（４０４、図５を参照されたい）。例えば、ウェル１０２及びウェル１０３は、通常のマスク注入技術を用いて基板１０１内に注入して、第２の導電型を有するウェル１０２を第１の導電型を有するウェル１０３の間に配置することができる。次いで、ウェル１０２及び１０３が形成された後、半導体層２０８を基板１０１の上に形成することができる（例えば、シリコン層をエピタキシャルに成長させることにより）（４０６、図６を参照されたい）。随意的に、処理中のこの時点で付加的なウェルを、半導体層と基板の界面において半導体層２０８内に形成する（即ち、注入する）ことができる。例えば、第２の導電型を有するウェル（例えば、Ｎ＋ウェル）を半導体層２０８内のウェル１０２の上に注入することができる。
次に、半導体層２０８を貫通して基板１０１内をウェル１０２及び１０３の最大深さより下まで延びる深いトレンチ分離領域１５０及び１６０を形成して、ＳＲＡＭアレイ１００の全ての必要なウェル間及びウェル内分離を設けて半導体層２０８内にデバイス領域を画定することができ、１つの特定のデバイス領域２００は、第１のメモリセル１１０ａの第１のプルアップ電界効果トランジスタ１２１ａ及び第２の隣接メモリセル１１０ｂの第２のプルアップ電界効果トランジスタ１２１ｂのための、ウェル１０２の上の指定領域とする（４０８）。こうした深いトレンチ分離領域１５０、１６０は通常の技術を用いて形成することができる。例えば、フォトレジスト層を半導体層２０８の上に堆積させてパターン形成することができる。次にこのパターンを、異方性エッチング・プロセス（例えば、プラズマ反応性イオンエッチング（ＲＩＥ）プロセス）を用いて半導体層２０８及び基板１０１内に転写してトレンチ７６０を形成することができる（図７を参照されたい）。異方性エッチングは、トレンチ７６０がウェル１０２の最大深さ２０６より深くなるまで続ける。トレンチ７６０が形成された後、それらを随意的にライニングし（例えば、薄い酸化物材料を成長させることにより）、１つ又は複数の非導電性充填材料（例えば、酸化物充填材料、窒化物充填材料、酸窒化物充填材料など）を用いて充填し（例えば、プラズマ堆積により）、次いで平坦化してＤＴＩ領域を形成することができる（例えば、図８を参照されたい）。
ひとたびデバイス領域が画定されると、ＳＲＡＭアレイ１００の全てのデバイスを形成することができる（４１０）。具体的には、第１の導電型デバイス１０５（例えば、プルアップＦＥＴ１２１）を第２の導電型ウェル１０２の上に形成することができ、第２の導電型デバイス１０４（例えば、プルダウンＦＥＴ１２２及びパスゲートＦＥＴ１２３）を第１の導電型ウェル１０３の上に形成することができる（図１に示すように）。しかしながら、プロセス４１０のデバイス形成中、ＤＴＩ領域１５０、１６０により形成された下層の浮動ウェル部分２０５を有するデバイス領域２００の場合（例えば、図８を参照されたい）、隣接するメモリセルのプルアップＦＥＴのソース領域と下層の浮動ウェル部分との間に接合部を形成することもできる。この接合部は、形成されると、電源電圧を、共用コンタクトを介して隣接するプルアップＦＥＴのソース領域及び下層の浮動ウェル部分に同時に印加することを可能にする構造体を含むことができる。
具体的には、通常の処理技術を用いて、種々のデバイス領域内にデバイス１０５（例えば、プルアップＦＥＴ１２１）及び１０４（例えば、プルダウンＦＥＴ１２２及びパスゲートＦＥＴ１２３）を形成することができ、より具体的には、特定のデバイス領域２００内に第１のプルアップ電界効果トランジスタ１２１ａ及び第２のプルアップ電界効果トランジスタ１２１ｂを形成することができる。つまり、ブランケット・ゲート誘電体層を半導体層上に堆積させることができ、ブランケット・ゲート導体層をゲート誘電体層上に堆積させることができる。ゲート誘電体層とゲート導体層のスタックは、パターン形成しエッチングして、デバイス領域２００内の隣接するデバイス１２１ａ及び１２１ｂのゲート構造体９０１及び９０２を含むがそれらに限定されない、ゲート構造体を形成することができる。次に、第１の導電型を有する第１のソース／ドレーン領域２２１を半導体層２０８内において、第１のプルアップＦＥＴ１２１ａの第１のゲート構造体９０１の両側に形成することができる（例えば、マスク注入プロセスを実行することにより）。同時に、やはり第１の導電型を有する第２のソース／ドレーン領域２２２を半導体層２０８内において、第２のプルアップＦＥＴ１２１ｂの第２のゲート構造体９０２の両側に形成することができる（例えば、同じマスク注入プロセス中に）（図１０を参照されたい）。さらに、別のマスク注入プロセス中に（例えば、第１及び第２のソース／ドレーン領域２２１、２２２の形成前又は形成後）、付加的なドープ領域２２３を半導体層２０８内に形成して、ドープ領域２２３が第１のプルアップＦＥＴ１２１ａの第１のソース領域２２１と第２のプルアップＦＥＴ１２１ｂの第２のソース領域２２２との間に横方向に位置するように、第２の導電型を有するように、さらにウェル１０２の浮動領域２０５まで垂直方向に延びるようにすることができる。次に導体層２６０を半導体層２０８上に形成して、導体層２６０が第１のソース領域２２１、ドープ領域２２３及び第２のソース領域２２２の上に横方向に延びてそれらに接触するようにすることができる（４１４）。例えば、シリサイド導体層２６０を通常の処理技術を用いて形成することができる。つまり、金属、例えば、チタン、白金、又はコバルトなどをエピタキシャル・シリコン層２０８の上にスパッタリング又は蒸着などの技術によって堆積させることができる。次にこの構造体を約９００℃乃至１０００℃の温度に加熱すると、シリコンと接触した金属が反応して金属シリサイドを形成することになる。次にあらゆる未反応金属（例えば、表面上に見出されるシリコン以外の金属）を化学的に除去することができる。導体層２６０はドープ領域２２３と共に、第１のソース領域２２１、下層の浮動ウェル部分２０５及び第２のソース領域２２２の間の接合部２５０を形成する。つまり、第３のドープ領域２２３は導体層２６０と共に、隣接するプルアップＦＥＴ１２１ａ及び１２１ｂのソース領域２２１及び２２２、並びに下層の浮動ウェル部分２０５を電気的に接続する（即ち、リンクする、結合する等）構造体を形成する。
次に、付加的な処理を実行して集積回路デバイス構造体１００を完成する（４１６）。付加的な処理ステップは、層間誘電体の堆積及びコンタクトの形成を含むことができるが、それらに限定されない。具体的には、単一の共用コンタクト２８０を導体層２６０上に形成して、隣接するプルアップＦＥＴデバイス１２１ａ及び１２１ｂのソース領域２２１及び２２２、並びに下層の浮動ウェル部分２０５を正の電源電圧（例えば、Ｖｄｄ）に接続することができる（４１８、図２を参照されたい）。この共用コンタクト２８０は、各々の浮動ウェル部分に対して別々の電源電圧コンタクトが必要であった場合に生じるコスト及び面積上の不利益を解消する。
バルク・ウェハは典型的にはＰ−導電型を有するので、上記の「第１の導電型」は典型的にはＰ型導電率を含むことになり、上記の「第２の導電型」は典型的にはＮ型導電率を含むことになることに留意すべきである。しかしながら、代案においては、第１の導電型がＮ型導電率を含むことができ、第２の導電型がＰ型導電率を含むことができると予想される。当業者であれば、Ｐ型及びＮ型導電率は、上述のようにプロセス４０４及び４１２において、適切に選択されたドーパントの注入によって実現できることを認識するであろう。例えば、Ｐ型拡散領域及びウェル部分は、ホウ素（Ｂ）などのＩＩＩ族ドーパントを用いて注入することができ、一方Ｎ型拡散領域及びウェル部分は、ヒ素（Ａｓ）、リン（Ｐ）又はアンチモン（Ｓｂ）などのＶ族ドーパントを用いて注入することができる。
以下の特許請求の範囲における全ての「手段又はステップと機能との組合せ」要素の対応する構造、材料、行為及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図されることを理解すべきである。さらに、本発明の上記の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもないことも理解すべきである。本発明の範囲及び思想から逸脱することのない多くの変更及び変形が、当業者には明らかであろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択及び記載された。周知の構成要素及び処理技術は、本発明の実施形態を不必要に不明瞭にしないように上記の説明においては省略されている。
上記の説明に用いられる用語は、特定の実施形態を説明する目的のためだけのものであり、本発明を限定することを意図するものではないことも理解すべきである。例えば、本明細書で用いられる場合、文脈から明らかにそうでないことが示されていない限り、単数形「１つの（a）」、「１つの（an）」及び「この(the)」は、複数形を同様に含むことを意図している。さらに、本明細書で用いられる場合、「含む（comprises）」、「含んでいる（comprising）」、及び／又は「組み込んでいる（incorporating）」という用語は、言明された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するものではあるが、１つ又は複数の他の特徴、整数、ステップ、動作、構成要素、及び／又はそれらの群の存在又は付加を排除するものではない。
従って、上記で開示したのは、改良された集積回路デバイス構造体（例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体、又はＰ型及びＮ型デバイスの両方を組み込んだ他の集積回路デバイス構造体）と、深いトレンチ分離（ＤＴＩ）領域を全てのウェル間及びウェル内分離に用いて、浅いトレンチ分離（ＳＴＩ）とＤＴＩの不整合に起因するＦＥＴ幅のばらつきを回避する低コストの分離機構をもたらす構造体を形成する方法の実施形態である。さらに、ウェル内分離に用いるＤＴＩ領域は、幾つかの浮動ウェル部分（即ち、孤立したウェル部分）を効果的に形成し、これらの各々は電源電圧（例えば、Ｖｄｄ）に接続して閾値電圧（Ｖｔ）変動を防止する必要があるので、本開示の集積回路デバイスはまた、隣接するデバイスの拡散領域及び下層の浮動ウェルの間の接合部に対する共用コンタクトも含む。この共用コンタクトは、各々の浮動ウェル部分に対して別々の電源電圧コンタクトが必要であった場合に生じるコスト及び面積上の不利益を解消する。
１００：集積回路デバイス
１０１：基板
１０２、１０３：ウェル
１０４、１０５：デバイス
１１０：ＳＲＡＭセル
１１０ａ−１１０ｄ：メモリセル
１１１、１１１ａ、１１１ｂ、１１２：ノード
１２１ａ：第１のデバイス（第１のプルアップ電界効果トランジスタ）
１２１ｂ：第２のデバイス（第２のプルアップ電界効果トランジスタ）
１２２：プルダウン電界効果トランジスタ（ＦＥＴ）
１２３：パスゲート電界効果トランジスタ（ＦＥＴ）
１５０、１６０：深いトレンチ分離（ＤＴＩ）領域
２００：デバイス領域
２０５：浮動ウェル部分
２０６：ウェル１０２の最大深さ
２０８：半導体層
２２１：第１の拡散領域（第１のソース領域）
２２２：第２の拡散領域（第２のソース領域）
２２３：第３の拡散領域（ドープ領域）
２５０：接合部
２６０：導体層
２８０：共用コンタクト
７６０：トレンチ
９０１、９０２：ゲート構造体

Claims (11)

  1. 第１の導電型を有する基板と、
    前記第１の導電型とは異なる第２の導電型を有する、前記基板内のウェルと、
    前記ウェル上の半導体層であって、
    各々が前記第１の導電型を有する、第１のデバイスの第１の拡散領域と、第２のデバイスの第２の拡散領域とを含むデバイス領域と、
    前記第１の拡散領域と前記第２の拡散領域との間にそれらに接触するように横方向に配置された、前記第２の導電型を有し、前記ウェルに至るまで垂直方向にさらに延びる第３の拡散領域と、を含む半導体層と、
    前記第１の拡散領域、前記第３の拡散領域、及び前記第２の拡散領域の上に横方向に延びてそれらに接触する、前記半導体層の上の導体層と、
    前記半導体層を貫通して前記基板内に前記ウェルの最大深さより下まで延びる深いトレンチ分離領域であって、前記デバイス領域を画定する、トレンチ分離領域と、
    電源電圧に接続する前記導体層上のコンタクトと、
    を含む集積回路デバイス構造体。
  2. 前記第１の導電型はＰ型導電率を含み、前記第２の導電率はＮ型導電率を含む、請求項１に記載の集積回路デバイス構造体。
  3. 前記導体層はシリサイド層またはエピタキシャル・シリコン層を含む、請求項１に記載の集積回路デバイス構造体。
  4. 第１の導電型を有する基板と、
    前記第１の導電型とは異なる第２の導電型を有する、前記基板内のウェルと、
    前記ウェル上の半導体層であって、
    各々が前記第１の導電型を有する、第１のメモリセルの第１のプルアップ電界効果トランジスタの第１のソース領域と、第２のメモリセルの第２のプルアップ電界効果トランジスタの第２のソース領域とを含むデバイス領域と、
    前記第１のソース領域と前記第２のソース領域との間にそれらに接触するように横方向に配置された、前記第２の導電型を有し、前記ウェルに至るまで垂直方向にさらに延びるドープ領域と、を含む半導体層と、
    前記第１のソース領域、前記ドープ領域及び前記第２のソース領域の上に横方向に延びてそれらに接触する、前記半導体層の上の導体層と、
    前記半導体層を貫通して前記基板内の前記ウェルの最大深さより下まで延びる深いトレンチ分離領域であって、前記デバイス領域を画定する、トレンチ分離領域と、
    電源電圧に接続する前記導体層上のコンタクトと、
    を含むスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体。
  5. 前記第１の導電型はＰ型導電率を含み、前記第２の導電率はＮ型導電率を含む、請求項４に記載のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体。
  6. 前記導体層はシリサイド層またはエピタキシャル・シリコン層を含む、請求項４に記載のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体。
  7. Ｐ−基板と、
    前記基板内のＮ＋ウェルと、
    前記基板上の半導体層と、
    前記半導体層を貫通して前記基板内に前記Ｎ＋ウェルの最大深さより下まで延びて、前記アレイ内のメモリセルのデバイス領域を画定する深いトレンチ分離領域であって、
    前記デバイス領域の１つは、前記Ｎ＋ウェルの領域の上の半導体層の部分を含み、
    前記半導体層の前記部分は、
    第１のメモリセルの第１のＰ型プルアップ電界効果トランジスタの第１のＰ型ソース領域と、
    前記第１のメモリセルに隣接する第２のメモリセルの第２のＰ型プルアップ電界効果トランジスタの第２のＰ型ソース領域と、
    前記第１のＰ型ソース領域と前記第２のＰ型ソース領域との間に横方向にそれらに接するように配置された、前記Ｎ＋ウェルの前記部分に至るまで垂直方向にさらに延びるＮ型ドープ領域と、を含む、深いトレンチ分離領域と、
    前記第１のＰ型ソース領域、前記Ｎ型ドープ領域及び前記第２のＰ型ソース領域の上を横方向に延びてそれらに接触する、前記半導体層上の導体層と、
    正の電源電圧（Ｖｄｄ）に接続される、前記導体層上のコンタクトと、
    を含む、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体。
  8. 集積回路デバイス構造体を形成する方法であって、
    第１の導電型を有する基板を準備することと、
    前記基板内に、前記第１の導電型とは異なる第２の導電型を有するウェルを形成することと、
    前記ウェルを形成することの後で、前記基板上に半導体層を形成することと、
    前記ウェル、第１のデバイスの第１の拡散領域及び第２のデバイスの第２の拡散領域の間に接合部を形成することと、を含み、
    前記接合部を形成することは、
    前記半導体層内に、前記第１の拡散領域及び前記第２の拡散領域を、前記第１の拡散領域及び前記第２の拡散領域が前記第１の導電型を有するように形成することと、
    前記半導体層内に、前記第１の拡散領域と前記第２の拡散領域との間にそれらに接するように横方向に配置された第３の拡散領域を、前記第３の拡散領域が前記第２の導電型を有し、前記ウェルに至るまで垂直方向に延びるように形成することと、
    前記半導体層上に、前記第１の拡散領域、前記第３の拡散領域及び前記第２の拡散領域の上に横方向に延びてそれらに接触するように導体層を形成することとを含み、さらに、前記方法は、
    前記接合部を形成することの前に、前記基板内で前記ウェルの最大深さより下まで延びて前記半導体層内にデバイス領域を画定する深いトレンチ分離領域を形成することと、
    前記導体層に対するコンタクトを形成して前記コンタクトを電源電圧に電気的に接続することと、を含み、
    前記デバイス領域の１つは、前記ウェルの上に前記第１のデバイス及び前記第２のデバイスのための指定領域を含む、方法。
  9. 前記第１の導電型はＰ型導電率を含み、前記第２の導電率はＮ型導電率を含む、請求項８に記載の方法。
  10. 前記導体層を形成することは、シリサイド層またはエピタキシャル・シリコン層を形成することを含む、請求項８に記載の方法。
  11. スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体を形成する方法であって、
    第１の導電型を有する基板を準備することと、
    前記基板内に、前記第１の導電型とは異なる第２の導電型を有するウェルを形成することと、
    前記ウェルを形成することの後で、前記基板上に半導体層を形成することと、
    前記ウェル、第１のメモリセルの第１のプルアップ電界効果トランジスタの第１のソース領域及び第２のメモリセルの第２のプルアップ電界効果トランジスタの第２のソース領域の間に接合部を形成することと、を含み、
    前記接合部を形成することは、
    前記半導体層内に、前記第１のプルアップ電界効果トランジスタの前記第１のソース領域及び前記第２のプルアップ電界効果トランジスタの前記第２のソース領域を、前記第１のソース領域及び前記第２のソース領域が前記第１の導電型を有するように形成することと、
    前記半導体層内に、前記第１のソース領域と前記第２のソース領域との間に横方向にそれらに接するように配置されたドープ領域を、前記ドープ領域が前記第２の導電型を有し、前記ウェルに至るまで垂直方向に延びるように形成することと、
    前記半導体層上に、前記第１のソース領域、前記ドープ領域及び前記第２のソース領域の上に横方向に延びてそれらに接触するように、導体層を形成することとを含み、さらに、前記方法は、
    前記接合部を形成することの前に、前記基板内で前記ウェルの最大深さより下まで延びて前記半導体層内にデバイス領域を画定する深いトレンチ分離領域を形成することと、
    前記導体層に対するコンタクトを形成して前記コンタクトを電源電圧に電気的に接続することと、を含み、
    前記デバイス領域の１つは、前記ウェルの上に、前記第１及び前記第２のプルアップ電界効果トランジスタのための指定領域を含む、方法。
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