JP5537721B1 - 巻線試験装置 - Google Patents

Abstract

【課題】低いインダクタンスの被試験コイルにおいて、十分に高い電圧で精度良く、かつ高速に試験を行うことができる巻線試験装置を提供する。
【解決手段】巻線試験装置１００は、被試験コイルＭの端子間に電圧を印加するための同軸ケーブル１６１を接続可能な出力端子１５１，１５２と、被試験コイルＭの端子間に生じる測定電圧を受けるための同軸ケーブル１６２を接続可能な出力端子１５３，１５４と、被試験コイルＭの端子間に印加するインパルス電圧を発生し、出力端子１５１，１５２に出力するインパルス電圧発生部１１０と、被試験コイルＭの端子間に発生する端子間電圧の波形を検出する端子間電圧検出回路１２０と、測定波形に基づいて被試験コイルＭの良否を判定するとともに、上記各部を制御する試験制御部１４０と、を備える。
【選択図】図１

Description

本発明は、巻線部品の良否を試験する巻線試験装置に関する。

巻線を備える巻線部品には、インダクタ、変圧器、磁界発生用コイル等が挙げられ、このような巻線部品は電子・電気機器において数多く用いられている。
スマートフォンやタブレット端末などの普及により、チップ部品の生産量が増大している。なかでもバッテリの動作時間を延ばすため、電源回路などに使われるチップインダクタは、効率の向上と共に低インダクタンスになり、大容量化、小型化が進み、より高い信頼性が要求されている。

特許文献１には、検査対象の巻線である被試験コイルの端子間にインパルス電圧を印加するインパルス電圧発生手段と、被試験コイルの端子間に発生する振動電圧の波形を検出する端子間電圧検出手段と、被試験コイルの放電により発生する電磁波を検出する電磁波検出手段と、検出した振動電圧波形及び電磁波波形を表示する表示手段を備える巻線の検査装置が記載されている。

特開２００９−１１５５０５号公報

しかしながら、このような従来の巻線検査装置にあっては、インダクタンスが低い（例えば１μＨ以下）被試験コイルの試験について下記の問題点があった。
インダクタンスが低い被試験コイルを試験する場合、低インダクタンスであるために、試験装置から印加したパルス電圧が、被試験コイルの両端で低下してしまう。このため、高い印加電圧による耐電圧試験が行えない。例えば１μＨ以下の超低インダクタンスの被試験コイルに対し、より高い電圧（試験電圧１０００Ｖ）以上の試験に対応することはできなかった。

また、従来の巻線試験装置において、インパルス電圧の印加により試験回路と被試験コイルとの間で共振により生じる電圧減衰波形を測定しようとしても、低インダクタンスであるために、精度良く電圧減衰波形を得ることができない。この対策として、試験回路に共振状態を作り出すためのダミーコンデンサを取り付け、減衰波形の周期を大きくすることが考えられる。しかしながら、このダミーコンデンサを取り付ける方法では、被試験コイル本来の特性による応答波形が得られず、またインパルス電圧の印加に大きな電気エネルギを必要とし、その結果試験を高速に行うことができないという問題がある。

本発明は、このような事情に鑑みてなされたものであり、低いインダクタンスの被試験コイルについて、十分に高い電圧で精度良く、かつ高速に試験を行うことができる巻線試験装置を提供することを課題とする。

上記課題を解決するために、本発明の巻線試験装置は、被試験コイルの端子間に電圧を印加するための電圧印加系試験ケーブルである第１同軸ケーブルを接続可能な第１及び第２出力端子と、前記被試験コイルの端子間に生じる測定電圧を受けるための電圧検出系試験ケーブルである第２同軸ケーブルを接続可能な第３及び第４出力端子と、前記被試験コイルの端子間に印加するインパルス電圧を発生し、前記第１及び第２出力端子に出力するインパルス電圧発生手段と、前記第３及び第４出力端子に接続され、前記インパルス電圧発生手段からインパルス電圧を印加することにより前記被試験コイルの端子間に発生する端子間電圧の波形を検出する端子間電圧検出手段と、前記端子間電圧検出手段が検出する測定波形に基づいて前記被試験コイルの良否を判定する判定手段と、を備え、前記端子間電圧検出手段は、前記被試験コイルのインダクタンスと前記第３端子と前記第４端子間の静電容量との共振により生じる逆起電圧を含む測定波形を検出し、前記判定手段は、基準コイルによるマスタ波形と前記被試験コイルの測定波形とを比較し、ずれ量が上下閾値範囲に収まることで前記被試験コイルが良品であると判定するとともに、前記被試験コイルの不良判定が所定数続いた場合には、前記上下閾値範囲を不良が生じない側にシフトさせることを特徴とする。
また、本発明の巻線試験装置は、被試験コイルの端子間に電圧を印加するための電圧印加系試験ケーブルである第１同軸ケーブルを接続可能な第１及び第２出力端子と、前記被試験コイルの端子間に生じる測定電圧を受けるための電圧検出系試験ケーブルである第２同軸ケーブルを接続可能な第３及び第４出力端子と、前記被試験コイルの端子間に印加するインパルス電圧を発生し、前記第１及び第２出力端子に出力するインパルス電圧発生手段と、前記第３及び第４出力端子に接続され、前記インパルス電圧発生手段からインパルス電圧を印加することにより前記被試験コイルの端子間に発生する端子間電圧の波形を検出する端子間電圧検出手段と、前記端子間電圧検出手段が検出する測定波形に基づいて前記被試験コイルの良否を判定する判定手段と、を備え、前記端子間電圧検出手段は、前記被試験コイルのインダクタンスと前記第３端子と前記第４端子間の静電容量との共振により生じる逆起電圧を含む測定波形を検出し、前記判定手段は、前記マスタ波形から、波形データ列を求め、この波形データ列を微分して微分値を算出し、算出した微分値を前記マスタ波形全体に亘って和した値を基準値として予め格納しておくとともに、 前記測定波形から、波形データ列を求め、この波形データ列を微分して微分値を算出し、算出した微分値を前記測定波形全体に亘って和した値を得て、前記マスタ波形から求めた前記基準値と、前記測定波形から求めた値とを比較し、ずれ量が、所定閾値以下であれば、被試験コイルは、良品と判定し、そうでなければ不良品と判定することを特徴とする。
また、本発明の巻線試験装置は、被試験コイルの端子間に電圧を印加するための電圧印加系試験ケーブルである第１同軸ケーブルを接続可能な第１及び第２出力端子と、前記被試験コイルの端子間に生じる測定電圧を受けるための電圧検出系試験ケーブルである第２同軸ケーブルを接続可能な第３及び第４出力端子と、前記被試験コイルの端子間に印加するインパルス電圧を発生し、前記第１及び第２出力端子に出力するインパルス電圧発生手段と、前記第３及び第４出力端子に接続され、前記インパルス電圧発生手段からインパルス電圧を印加することにより前記被試験コイルの端子間に発生する端子間電圧の波形を検出する端子間電圧検出手段と、前記端子間電圧検出手段が検出する測定波形に基づいて前記被試験コイルの良否を判定する判定手段と、前記被試験コイルに流れる電流を検出する電流検出手段と、を備え、前記端子間電圧検出手段は、前記被試験コイルのインダクタンスと前記第３端子と前記第４端子間の静電容量との共振により生じる逆起電圧を含む測定波形を検出し、前記制御手段は、前記電流検出手段により検出された電流の値を基に、前記被試験コイルに流れる電流の値が、予め設定した電流の値となるように前記インパルス電圧発生手段を制御することを特徴とする。
また、本発明の巻線試験装置は、被試験コイルの端子間に電圧を印加するための電圧印加系試験ケーブルである第１同軸ケーブルを接続可能な第１及び第２出力端子と、前記被試験コイルの端子間に生じる測定電圧を受けるための電圧検出系試験ケーブルである第２同軸ケーブルを接続可能な第３及び第４出力端子と、前記被試験コイルの端子間に印加するインパルス電圧を発生し、前記第１及び第２出力端子に出力するインパルス電圧発生手段と、前記第３及び第４出力端子に接続され、前記インパルス電圧発生手段からインパルス電圧を印加することにより前記被試験コイルの端子間に発生する端子間電圧の波形を検出する端子間電圧検出手段と、前記端子間電圧検出手段が検出する測定波形に基づいて前記被試験コイルの良否を判定する判定手段と、前記被試験コイルに流れる電流を検出する電流検出手段と、を備え、前記電流検出手段は、前記被試験コイルに流れるインパルス電流を検出し、前記判定手段は、前記被試験コイルに印加するインパルス電圧と前記インパルス電流との位相に基づいて、前記被試験コイルの特性を判定することを特徴とする。

本発明によれば、２本の同軸ケーブルを使用した４端子測定法により、逆起電圧を測定するので、低いインダクタンスの被試験コイルにおいて、十分に高い電圧で精度良く、かつ高速に試験を行うことができる。

本発明の第１の実施形態に係る巻線試験装置の構成を示すブロック図である。 第１の実施形態に係る巻線試験装置のインパルス電圧発生部より印加するインパルス電圧、被試験コイルにインパルス電圧を印加した場合に端子間電圧検出回路で検出される端子間電圧、及び電流検出回路で検出される電流の波形図である。 第１の実施形態に係る巻線試験装置の同軸ケーブルを使用した４端子試験回路を説明する模式図であり、（ａ）は本実施形態の巻線試験装置の４端子試験回路を示し、（ｂ）は比較例として２端子試験回路を示す。 第１の実施形態に係る巻線試験装置において逆起電圧によるインパルス波形試験を説明する波形図であり、（ａ）は本実施形態の巻線試験装置の逆起電圧によるインパルス波形を示し、（ｂ）は比較例として１μＨの空芯コイルのインパルス波形を示す。 第１の実施形態に係る巻線試験装置の電圧上昇絶縁破壊試験動作を示すフローチャートである。 第１の実施形態に係る巻線試験装置の電圧上昇絶縁破壊試験によるマスタ波形を説明する波形図である。 第１の実施形態に係る巻線試験装置の試験結果の判定値を説明する波形図である。 第１の実施形態に係る巻線試験装置のピーク電圧の比較による高速判定を説明する波形図である。 本発明の第２の実施形態に係る巻線試験装置の構成を示すブロック図である。 第２の実施形態に係る巻線試験装置の印加電流の制御によるインパルス評価法を説明する波形図である。

以下、本発明の実施形態について図面を参照して詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る巻線試験装置の構成を示すブロック図である。
図１に示す巻線試験装置１００は、試験対象となる被試験コイルＭに電気エネルギをパルス的に印加して、その時の被試験コイルＭの両端電圧を波形として得て、被試験コイルＭの状態（良否）を判定するものである。
そのために、巻線試験装置１００は、インパルス電圧発生部１１０（インパルス電圧発生手段）と、端子間電圧検出回路１２０（端子間電圧検出手段）と、Ａ／Ｄコンバータ１３０と、試験制御部１４０と、出力端子１５１（第１出力端子），出力端子１５２（第２出力端子），出力端子１５３（第３出力端子），出力端子１５４（第４出力端子）と、を備えて構成される。
巻線試験装置１００の出力端子１５１〜１５４には、同軸ケーブル１６１，１６２を通して被試験コイルＭが接続される。
本明細書では、パルス的に出力する電気エネルギをインパルス電圧、インパルス電流、又はインパルス波形と呼んでいる。

[インパルス電圧発生部１１０]
インパルス電圧発生部１１０は、インパルス電圧を発生させ、被試験コイルＭに供給するもので、高電圧発生回路１１１と、高圧コンデンサ１１２と、サイリスタ等からなる高電圧スイッチング回路１１３と、ゲートパルス制御回路１１４と、を備える。インパルス電圧発生部１１０は、高電圧発生回路１１１から供給する電荷を、高圧コンデンサ１１２に蓄積し、この蓄積した電荷を高電圧スイッチング回路１１３でスイッチングすることにより、高電圧インパルス（パルス電圧）を発生する。

高電圧発生回路１１１は、高圧コンデンサ１１２に電荷を充電する。高電圧発生回路１１１では、一般的なコイルの絶縁試験が可能な程度（通常、数ｋＶ）の高い電圧を発生する。
高圧コンデンサ１１２は、高電圧発生回路１１１から供給される電荷を蓄積して、高電圧スイッチング回路１１３のスイッチ作用（ゲート制御）によって、蓄積した電荷を瞬時に放出する。高圧コンデンサ１１２のコンデンサ容量は、例えば０．０１μＦである。

高電圧スイッチング回路１１３は、高圧コンデンサ１１２に蓄積されている電荷をスイッチ作用（ゲート制御）によって、瞬時に放出させることで、高電圧インパルスを発生させる。高電圧スイッチング回路１１３は、例えばサイリスタ（Thyristor）で構成される。高電圧スイッチング回路１１３を、サイリスタで構成する場合、アノードを高圧コンデンサ１１２に、カソードを高電圧スイッチング回路１１３出力側に、ゲートをゲートパルス制御回路１１４にそれぞれ接続し、ゲートからカソードへゲート電流を流すことにより、アノードとカソード間を導通（ターンオン）させる。サイリスタは、アノードからカソードに逆方向の電流が流れた時点で自動的に非導通（ターンオフ）状態になるため、オフにするための特別な回路は必要ない。なお、高電圧スイッチング回路１１３は、上記サイリスタに代えて、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）などの他のスイッチング素子で構成してもよい。

ゲートパルス制御回路１１４は、制御部１４１からの指示に従って高電圧スイッチング回路１１３（ここではサイリスタ）のゲートに所定パルスを印加することでサイリスタのオン状態とオフ状態とを制御する。
ここで、インパルス電圧発生部１１０から発生される１回の高電圧インパルスによって、高圧コンデンサ１１２に充電されている電荷及び印加されていた充電電圧は０になる。このため、高圧コンデンサ１１２は、高電圧インパルスの休止期間中に、高電圧発生回路１１１から絶えず電荷が充電されるようにしておけば、連続的な高電圧インパルスの発生（パルス動作）が可能である。

[端子間電圧検出回路１２０]
端子間電圧検出回路１２０は、分圧器等によって構成され、インパルス電圧発生部１１０から発生されたインパルス電圧が被試験コイルＭに印加された際の被試験コイルＭの端子間における電圧（端子間に印加されている電圧、すなわち、端子間電圧）を検出する。

また、端子間電圧検出回路１２０は、出力端子１５３，１５４に接続され、出力端子１５３，１５４は、静電容量（配線容量Ｃ）を有する同軸ケーブル１６２を介して被試験コイルＭの両端に接続される。この構成により、端子間電圧検出回路１２０は、インパルス電圧発生部１１０から高電圧インパルスが被試験コイルＭに印加された際に被試験コイルＭの端子間に被試験コイルＭのインダクタンスＬと同軸ケーブル１６２が有する静電容量（配線容量Ｃ）とにより生じた逆起電圧と、続いて被試験コイルＭのインダクタンスＬと同軸ケーブル１６２が有する静電容量（配線容量Ｃ）とに依存した共振周波数で振動する電圧（共振振動電圧）とを検出する。

[Ａ／Ｄコンバータ１３０]
Ａ／Ｄコンバータ１３０は、端子間電圧検出回路１２０によって検出された被試験コイルＭの端子間電圧をデジタル信号に変換し、試験制御部１４０の制御部１４１に入力する。上記したように、端子間電圧には、被試験コイルＭのインダクタンスＬと同軸ケーブル１６２が有する静電容量（配線容量Ｃ）とにより生じた逆起電圧と、被試験コイルＭのインダクタンスＬと同軸ケーブル１６２が有する静電容量（配線容量Ｃ）とに依存した共振周波数で振動する電圧（共振振動電圧）とが含まれる。なお、この逆起電圧と共振振動電圧とを含む端子間電圧の波形を総称して測定波形と呼んでいる。

[試験制御部１４０]
試験制御部１４０は、巻線試験装置１００全体を統括制御するとともに、インパルス電圧発生部１１０のインパルス電圧発生タイミング等を制御し、また検出された被試験コイルＭの端子間電圧に基づいて、波形処理、判定処理及び波形表示処理を実行するものである。そのために、試験制御部１４０は、制御部１４１（判定手段，制御手段）と、高電圧制御回路１４２と、操作入力部１４３と、表示部１４４と、外部機器制御部１４５と、を備える。

制御部１４１は、検出された被試験コイルＭの測定波形に基づいて被試験コイルＭの良否を判定する判定機能と、インパルス電圧発生部１１０、Ａ／Ｄコンバータ１３０、及び前記判定機能を制御する制御機能とを有する。制御部１４１は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）を含んで構成され、ＣＰＵは、ＲＯＭに格納された制御プログラムをＲＡＭに展開して実行することにより上記判定機能及び制御機能を実現する。

高電圧制御回路１４２は、制御部１４１からの制御信号に従って高電圧発生回路１１１を制御する制御指令を出力する。
操作入力部１４３は、被試験コイルＭの試験を行うための各種設定及び操作情報を入力するもので、操作ボタン、操作ダイヤル、モード／レンジ切替えスイッチ等からなる。
表示部１４４は、被試験コイルＭの試験のための印加電圧波形、電流波形、測定波形、マスタ波形、設定パラメータ及び判定結果等を表示するもので、例えばＬＣＤ，ＣＲＴディスプレイ及び制御ドライバ等から構成される
外部機器制御部１４５は、制御部１４１からの完了信号を基に、次のチップインダクタ（被試験コイルＭ）への切替を行うハンドラを制御する。

[出力端子１５１〜１５４]
出力端子１５１（第１出力端子）は、インパルス電圧発生部１１０の高電位側出力に接続され、出力端子１５２（第２出力端子）は、インパルス電圧発生部１１０の低電位側出力（本実施形態では、ＧＮＤ）に接続されている。また、出力端子１５３（第３出力端子）と出力端子１５４（第４出力端子）は、それぞれ端子間電圧検出回路１２０に接続されている。

４端子測定時、出力端子１５１，１５２には、同軸ケーブル１６１（電圧印加系試験ケーブル）が接続され、出力端子１５３，１５４には、同軸ケーブル１６２（電圧検出系試験ケーブル）が接続される。詳細には、インパルス電圧発生部１１０の出力側は、出力端子１５１及び同軸ケーブル１６１の内部導体１６１ａを介して被試験コイルＭの一方の端に接続され、インパルス電圧発生部１１０のＧＮＤは、出力端子１５２及び同軸ケーブル１６１の外部導体１６１ｂを介して被試験コイルＭの他方の端に接続される。端子間電圧検出回路１２０の測定端子は、出力端子１５３及び同軸ケーブル１６２の内部導体１６２ａを介して被試験コイルＭの一方の端に接続され、端子間電圧検出回路１２０の測定端子は、出力端子１５４及び同軸ケーブル１６２の外部導体１６２ｂを介して被試験コイルＭの他方の端に接続される。したがって、被試験コイルＭの一方の端には、同軸ケーブル１６１の内部導体１６１ａと同軸ケーブル１６２の内部導体１６２ａとが接続され、被試験コイルＭの一方の端には、同軸ケーブル１６１の外部導体１６１ｂと同軸ケーブル１６２の外部導体１６２ｂとが接続されることになる。

[同軸ケーブル１６１，１６２]
同軸ケーブル１６１は、電圧印加系の経路を構成する電圧印加系試験ケーブルである。同軸ケーブル１６２は、電圧検出系の経路を構成する電圧検出系試験ケーブルである。同軸ケーブル１６１は、一方の端子が巻線試験装置１００の出力端子１５１，１５２に接続され、他方の端子が被試験コイルＭの両端に接続される。また、同軸ケーブル１６２は、一方の端子が巻線試験装置１００の出力端子１５３，１５４に接続され、他方の端子が被試験コイルＭの両端に接続される。

図１に示すように、巻線試験装置１００側から見ると、出力端子１５１〜１５４と被試験コイルＭの両端とは、同軸ケーブル１６１，１６２により４端子接続されている。
同軸ケーブル１６１，１６２は、静電容量（配線容量Ｃ）と抵抗値Ｒとを有する。被試験コイルＭが接続された同軸ケーブル１６１，１６２は、被試験コイルＭのインダクタンスＬ、同軸ケーブル１６１，１６２の静電容量（配線容量Ｃ）、及び抵抗値Ｒで構成されるＬＣＲ回路となる。

[被試験コイルＭ]
被試験コイルＭは、チップインダクタ等の超低インダクタンス（１μＨ以下）のコイル部品である。

以下、図２を参照（適宜図１参照）して上述のように構成された巻線試験装置１００の動作について説明する。
まず、巻線試験装置１００のインパルス試験の概要について説明する。
図２は、インパルス電圧発生部１１０によるインパルス電圧の印加、被試験コイルＭにインパルス電圧を印加した場合に端子間電圧検出回路１２０で検出される端子間電圧、図示しない電流検出回路で検出される電流の波形図である。縦軸に電圧（Ｖ）及び電流（ｍＡ）、横軸に時間（μｓｅｃ）をとる。図２の左側が被試験コイルＭに印加するインパルス波形、図２の右側がインパルス波形印加後の被試験コイルＭの両端電圧及び電流波形を示している。

図２に示す試験波形の測定で用いた被試験コイルＭは、超低インダクタンス（１μＨ以下）、コアの磁気飽和なしのコイル部品である。また、インパルス電圧発生部１１０が、被試験コイルＭに印加する印加電圧は、印加電圧−１０Ｖのインパルス電圧である。このインパルス電圧の印加ピークは、−１０Ｖである。電流波形は、電圧波形より遅れ、電流ピークは、−２．８Ａである。

図２に示すように、インパルス電圧発生部１１０は、被試験コイルＭにマイナス極性のインパルス電圧を印加する。
インパルス電圧印加開始時刻（ｉ）、インパルス電圧の印加ピーク（−１０Ｖ）時（ii）、電流ピーク（約−２．８Ａ）時（iii）、高電圧スイッチング回路１１３のサイリスタＯＦＦポイント（iv）とする。上記時刻（ｉ〜iv）が印加波形の１サイクルであり、印加パルス幅としては、約１．５μｓｅｃである。

図２に示すように、被試験コイルＭに対して、印加パルス幅約１．５μｓｅｃの間に、インパルス電圧の印加ピーク−１０Ｖ、電流ピーク約−２．８Ａとなる電気エネルギが印加されると、被試験コイルＭの両端には最大で−１７Ｖのピーク電圧が極短時間に加わることになる。

図２に示すように、印加波形の１サイクル（ｉ〜iv）の間で、電圧波形は、マイナスピークとプラスピークとのゼロ点に対して略対称である。電流波形は、電圧波形に対し約９０度遅れ、さらに電流はオーバシュートによる遅れも生じて、電圧波形と電流波形とが交差するサイリスタＯＦＦポイントサイクル（iv）でサイリスタがＯＦＦする。

図２のピーク電圧（Ｖ）に示すように、サイリスタＯＦＦにより、被試験コイルＭに蓄えられた電気エネルギが逆起電圧となって、印加電圧以上の電圧となって出力され、このときのピーク電圧が試験電圧（設定電圧）となる。この逆起電圧により生じるピーク電圧は、約−１７Ｖである。

図２に示すように、このピーク電圧を有する鋭いスパイク状のパルスが、被試験コイルＭ内部の損失、内部抵抗の損失により時間と共に減衰する波形となる。電圧波形は、振動しているので振動電圧とも呼ばれ、振動電圧の振動が収まるまでの時間は約４０μｓｅｃである。

このように、被試験コイルＭの両端に高電圧インパルスが印加されたときに、被試験コイルＭの両端には、まず被試験コイルＭのインダクタンスＬと同軸ケーブル１６２の配線容量Ｃによりスパイク状の波形である逆起電圧が生じ、続いて被試験コイルＭのインダクタンスＬと同軸ケーブル１６１，１６２の配線容量Ｃとに基づく共振周波数で振動しながら徐々に減衰していく電圧（共振振動電圧）が生じる。逆起電圧については、図４により後記する。

なお、インパルス電圧の印加の際は、高圧コンデンサ１１２（図１参照）に充電された電気エネルギが一気に被試験コイルＭに流れるため、極短時間に大電流が流れる。しかし、実際には各回路部の抵抗成分及びサイリスタの内部抵抗による電圧降下の影響で、被試験コイルＭに流れる電流は理論値の十数分の一程度となる。また、図２の波形減衰部分に示すように、サイリスタがＯＦＦ後は、被試験コイルＭに蓄えられた磁気エネルギによる電流となるため、被試験コイルＭに流れる電流は小さいものとなっている。

次に、巻線試験装置１００の同軸ケーブル１６１，１６２を使用した４端子測定法について説明する。
[同軸ケーブル１６１，１６２を使用した４端子測定法]
図３は、巻線試験装置１００の同軸ケーブル１６１，１６２を使用した４端子試験回路を説明する模式図である。図３（ａ）は本実施形態の巻線試験装置１００の４端子試験回路を示し、図３（ｂ）は比較例として２端子試験回路を示す。

まず、図３（ｂ）の比較例について述べる。
図３（ｂ）に示すように、この比較例の巻線試験装置１０は、高圧パルス電源１１と、波形測定回路１２と、出力端子１３，１４と、を備え、出力端子１３，１４と被試験コイルＭの両端とは１つの同軸ケーブル１５で接続する。高圧パルス電源１１及び波形測定回路１２の一方の端子は、共に出力端子１３に接続され、高圧パルス電源１１及び波形測定回路１２の他方の端子は、共に出力端子１４に接続される。出力端子１３は、同軸ケーブル１５の内部導体１５ａを介して被試験コイルＭの一方の端に接続され、出力端子１４は、同軸ケーブル１５の外部導体１５ｂを介して被試験コイルＭの他方の端に接続される。
比較例の巻線試験装置１０は、印加系と検出系の経路が共通の２端子試験回路であり、出力端子１３，１４の両端で印加波形を測定している。
このため、被試験コイルＭまでの試験ケーブル（同軸ケーブル１５）のインダクタンス成分が試験に含まれてしまうことになる。また、試験ケーブル（同軸ケーブル１５）長が長くなると、被試験コイルＭの両端に高い電圧を印加することができない。さらに、インダクタンスの低い被試験コイルＭへの電圧印加の際に、印加系の配線の抵抗により生じる電圧降下で、試験物の両端には適正な電圧が印加されない不具合がある。

次に、図３（ａ）に示す巻線試験装置１００の４端子試験回路について説明する。
図３（ａ）に示すように、巻線試験装置１００は、同軸ケーブル１６１，１６２を使用した４端子測定法（４端子試験回路）を用いる。巻線試験装置１００は、被試験コイルＭにインパルス電圧を印加する電圧印加系の経路と、被試験コイルＭの両端の端子間電圧を検出する電圧検出系の経路を別経路として分けた構造を用いる。詳細には、巻線試験装置１００は、インパルス電圧発生部１１０の出力側が、出力端子１５１及び印加用の同軸ケーブル１６１（電圧印加系試験ケーブル）の内部導体１６１ａを介して被試験コイルＭの一方の端に接続され、インパルス電圧発生部１１０のＧＮＤが、出力端子１５２及び印加用の同軸ケーブル１６１の外部導体１６１ｂを介して被試験コイルＭの他方の端に接続される。端子間電圧検出回路１２０の測定端子は、出力端子１５３及び測定用の同軸ケーブル１６２（電圧検出系試験ケーブル）の内部導体１６２ａを介して被試験コイルＭの一方の端に接続され、端子間電圧検出回路１２０の測定端子は、出力端子１５４及び測定用の同軸ケーブル１６２の外部導体１６２ｂを介して被試験コイルＭの他方の端に接続される。

このように、巻線試験装置１００は、インパルス電圧発生部１１０の出力側と出力端子１５１，１５２と同軸ケーブル１６１とを被試験コイルＭに接続する電圧印加系の経路と、端子間電圧検出回路１２０入力側と出力端子１５３，１５４と同軸ケーブル１６２とを被試験コイルＭに接続する電圧検出系の経路と、を別経路で備える４端子試験回路を構成する。
巻線試験装置１００は、電圧印加系の経路により、被試験コイルＭの両端にパルス状の高電圧（インパルス電圧）を印加する。そして、電圧検出系の経路により、被試験コイルＭの両端に現れる逆起電圧により生じるピーク電圧等を検出する。
電圧検出系の経路は、電圧印加系の経路の影響を受けないため、被試験コイルＭの両端に生じる端子間電圧を減衰無く測定することができる。

また、電圧印加系の経路は、配線等の影響を受け、被試験コイルＭの両端の電圧が減衰するが、この電圧降下は電圧検出系の経路において補正可能であるため、設定した電圧の印加が行える。
また、被試験コイルＭの両端まで２本の同軸ケーブル１６１，１６２を使用する。同軸ケーブル１６１，１６２は、元々、インダクタンス分と抵抗値が少ないため、測定精度を高めることができる。
なお、同軸ケーブル１６１，１６２は、インダクタンス分と抵抗値が少ないため、ケーブル長の影響を受けにくく、被試験コイルＭの両端に高い電圧を印加することができる。言い換えれば、同軸ケーブル１６１，１６２のケーブル長を長くすることができるので、利便性を高めることができる。
以上、同軸ケーブル１６１，１６２を使用した４端子測定法（４端子試験回路）により、被試験コイルＭの両端に生じる端子間電圧を精度良く測定することができる。

なお、４端子測定法には、従来から抵抗測定方法としてケルビン端子や、電源回路のモニタ端子などがある。いずれも印加系による電圧降下を補正することが目的である。本実施形態に係る巻線試験装置１００は、上記電圧降下の補正に加え、被試験コイルＭのインダクタンスＬと同軸ケーブル１６２の配線容量Ｃによる共振に起因した逆起電圧と共振振動電圧を得る点で、従来例の４端子測定法とは異なっている。

以上のような上記電圧検出系の経路と電圧印加系の経路とを別経路にすることによる効果に加えて、本実施の形態では、試験ケーブル（測定ケーブル）に同軸ケーブル１６１，１６２を使用することで、下記のような逆起電圧によるインパルス波形試験が可能になった。

[逆起電圧によるインパルス波形試験]
図４は、巻線試験装置１００の逆起電圧によるインパルス波形試験を説明する波形図であり、図４（ａ）は本実施形態の巻線試験装置１００の逆起電圧によるインパルス波形を示し、図４（ｂ）は比較例として１μＨの空芯コイルのインパルス波形を示す。図４では、プラス極性のインパルス電圧を印加した場合の例を示している。

まず、比較例について説明する。
図４（ｂ）に示すように、１μＨの空芯コイルの場合、インパルス電圧を印加し、この空芯コイルの両端子の端子間電圧（振動しているので、振動電圧ともいう）を検出する。この端子間電圧の波形が大きい程、検出精度を高めることができる。しかし、この空芯コイルのように、コイル単体では、端子間電圧（振動電圧）の波形が小さく、減衰も速い。この比較例のように、試験体のコイルのインダクタンスが低い（例えば１μＨ以下）場合、試験体のコイルの良好な測定波形を得ることが困難であった。そのため、別途共振用コンデンサを付加したり、過大な電気エネルギのインパルスを印加する必要があった。

これに対して、本実施形態に係る巻線試験装置１００は、被試験コイルＭの両端に電流を流し、サイリスタをＯＦＦすることで生じる逆起電圧からなるスパイク状の応答波形を検出する。図４（ａ）に示すように、本実施形態では、同軸ケーブル１６１，１６２を用いることによって、被試験コイルＭの端子間電圧に、逆起電圧からなるスパイク状の応答波形を生じさせる。この逆起電圧は、同軸ケーブル１６１，１６２が有する静電容量（図３（ａ）の配線容量Ｃ参照）と被試験コイルＭのインダクタンスＬとの共振で効率的に生じる。逆起電圧からなるスパイク状の波形は、試験体である被試験コイルＭの特性に敏感に反応するため、図４（ｂ）に示す比較例に比べ高感度な試験ができる。また、逆起電圧により、低いインダクタンスの被試験コイルＭでも被試験コイルＭの両端に高い電圧を生じさせることができる。

ここで、スパイク状の波形を発生させることだけであれば、共振用コンデンサを付加すれば可能である。しかし、どのような共振用コンデンサを付加するかによって測定結果は大きく変動する可能性がある。本実施形態は、逆起電圧を、同軸ケーブル１６１，１６２が有する静電容量（図３（ａ）の配線容量Ｃ参照）を用いることで、共振用コンデンサを付加することなく実現している。また、本実施形態では、共振用コンデンサを付加することがないので、被試験コイルＭの本来の特性による応答波形を得ることができ、精度の良い試験を行うことができる。さらに、インパルス電圧の印加に大きな電気エネルギを必要としないので、試験を高速に行うことができる。

上記、同軸ケーブル１６１，１６２の配線容量Ｃを用いる着想は、上述した同軸ケーブル１６１，１６２を使用した４端子測定法において、本発明者がはじめて見出したものである。すなわち、本発明者は、低インダクタンスの被試験コイルＭは、低インダクタンスであるため、同軸ケーブル１６１，１６２に存在する僅かな配線容量Ｃ間で共振が可能ではないかと考え、同軸ケーブル１６１，１６２を使用した４端子測定法（４端子試験回路）により実験したところ良好な結果を得た。なお、同軸ケーブルが１つの２端子試験回路では、配線容量が足りず、前記共振は起こらないことも判明した。

[マスタ波形登録]
被試験コイルＭの耐電圧評価の際、過度な電圧を印加すると、試験体である被試験コイルＭは、絶縁破壊してしまうことになる。
本実施形態では、巻線試験装置１００は、電圧上昇絶縁破壊試験の際、電圧を徐々に上昇させながらインパルス電圧印加により得られる波形を、全て記憶し、被試験コイルＭの破壊が起きた後に、記憶した波形を再生する。以下、フローにより具体的に説明する。

図５は、巻線試験装置１００の電圧上昇絶縁破壊試験（Break Down Voltage Test）動作を示すフローチャートである。
まず、ステップＳ１で制御部１４１は、電圧上昇絶縁破壊試験の初期値を設定する。

ステップＳ２でインパルス電圧発生部１１０は、高電圧インパルスを、出力端子１５１，１５２及び同軸ケーブル１６１を経由して被試験コイルＭの両端に印加する。上述したように、同軸ケーブル１６１は、４端子測定法（４端子試験回路）において、電圧印加系の経路を構成する電圧印加系試験ケーブルである。

ステップＳ３で端子間電圧検出回路１２０は、同軸ケーブル１６２及び出力端子１５３，１５４を経由して被試験コイルＭの端子間電圧（逆起電圧と共振振動電圧とを含む端子間電圧の測定波形）を検出する。そして、Ａ／Ｄコンバータ１３０は、端子間電圧検出回路１２０が検出した測定波形をデジタル信号に変換し、制御部１４１に入力する。
ステップＳ４で制御部１４１は、Ａ／Ｄコンバータ１３０から入力するデジタル信号に基づいて、インパルス電圧の印加により得られる被試験コイルＭの測定波形（デジタルデータ）を記憶する。

被試験コイルＭに高電圧インパルスを印加した場合、最初は（測定初期時）、被試験コイルＭのインピーダンス値は低いが、被試験コイルＭに流れる電流に比例して４端子試験回路内における共振等により被試験コイルＭのインピーダンス値が高くなる。そして、被試験コイルＭの端子間に、被試験コイルＭのインダクタンスＬと同軸ケーブル１６１，１６２が有する静電容量（図３（ａ）の配線容量Ｃ参照）とに依存した共振周波数で振動する電圧（共振振動電圧）が生じる。また、端子間電圧検出回路１２０は、測定初期に、被試験コイルＭのインダクタンスＬと、出力端子１５３と１５４に接続された同軸ケーブル１６２の配線容量Ｃの共振により生じた逆起電圧を検出する。

ステップＳ５で制御部１４１は、被試験コイルＭが絶縁破壊したか否かを判定する。被試験コイルＭが絶縁破壊した場合の判定の詳細については後記する。
被試験コイルＭが絶縁破壊していない場合（ステップＳ５：Ｎｏ）、ステップＳ６で試験制御部１４０は、印加電圧を低い電圧から高い電圧に所定電圧ずつ増やす制御を行う。具体的には、制御部１４１は、印加電圧を低い電圧から高い電圧に増やす制御信号を高電圧制御回路１４２に出力し、高電圧制御回路１４２はこの制御信号に従ってインパルス電圧発生部１１０の高電圧発生回路１１１に該当する制御指令を出力する。また、被試験コイルＭが絶縁破壊した場合（ステップＳ５：Ｙｅｓ）、ステップＳ７に進む。

ステップＳ７で制御部１４１は、被試験コイルＭの破壊が起きた後に、記憶した波形を再生して本フローを終了する。具体的には、制御部１４１は、被試験コイルＭの破壊が起きた後に、被試験コイルＭの破壊に至る電圧や破壊の様子を表示部１４４に出力する。これにより、被試験コイルＭの破壊後においても、記憶した破壊に到達する前の波形情報を、任意の波形をマスタ波形（基準波形）との比較データとして登録しておくことができる。
これにより、被試験コイルＭが破壊に至る電圧や被試験コイルＭの破壊の様子を知ることができる。また、被試験コイルＭの破壊後においても、被試験コイルＭが破壊に到達する前に記憶しておいた波形情報を、マスタ波形（基準波形）として登録しておくことができる。

図６は、巻線試験装置１００の電圧上昇絶縁破壊試験によるマスタ波形を説明する波形図である。
図５に示す電圧上昇式絶縁破壊試験フローを実行することにより、図６に示すマスタ波形（基準波形）を得ることができる。図６は、印加電圧の開始電圧１５Ｖから終了電圧３０Ｖまで、５Ｖステップで印加電圧を上昇させた例である。波形Ｖ１〜Ｖ３は、絶縁破壊の前の波形である。波形Ｖ４は、２５Ｖ印加で絶縁破壊が発生し、波形が減衰してしまった様子を示している。なお、図６の絶縁破壊の前の波形Ｖ１〜Ｖ３は、被試験コイルＭの共振により急激な立ち上がり波形３０１を有し、最大値に達した後、単調減少波形３０２を経て振動波形３０３となる。ところが、図６の絶縁破壊が発生した波形Ｖ４は、急激な立ち上がり波形や振動波形とはならないので、後記するピーク電圧（PkStb）、波形面積（Area）、波形差面積（Dif.Area）で容易に判定することができる。
このように、印加電圧を上昇しながらの試験で、すべての波形を保存し、あとから再生することで、絶縁破壊する前の健全な波形を、マスタ波形（基準波形）として採用することが可能となった。

[被試験コイルＭのばらつきに影響しない波形判定]
従来の試験装置では、基準波形に対し、測定波形を比較する際の判定値（正常品と不良品を判定するパラメータ）をプラス側及びマイナス側でそれぞれ一つの固定の判定値としている。これでは、被試験コイルＭのロットの変化などにより、正常品の傾向がずれた場合、判定余裕が少なくなってしまう。すなわち、被試験コイルＭの製造工程において、ロットの変化などにより、製造された被試験コイルＭの試験結果が連続して（又は連続状態で）ある判定値を超えることがある。この場合、試験結果が判定値を超えていても、被試験コイルＭは良品である場合が多いことが分かってきた。コイル部品は、部材の取付位置や接合状態などの機械的要因で特性が変わることがある。一般にはロットの変化などが要因とされる。コイル部品の特徴として、ある試験結果が判定値を超えていても、用途によっては問題がなく、実装上の不都合もない場合がある。かかる被試験コイルＭを、一律に不良品として除外すると、不良品率が増え、製造コストの増大につながる。

本実施形態では、試験結果の判定値を、上下限独立して設定する。これにより、ロット違い等による試験結果のズレ（判定値のシフト）の影響を無くすことができる。具体的には、被試験コイルＭの試験結果が、所定個数連続して上限値を超える場合には、当該上限値を所定幅だけ上側にシフトさせる。それでも、被試験コイルＭの試験結果がこの上限値を超える場合は、不良品と判定する。被試験コイルＭの試験結果がこの上限値を超えない場合は、その被試験コイルＭは、良品と判定する。また、被試験コイルＭの試験結果がシフト後の上限値を超えない状態が、所定個数連続する場合は、上限値を元の上限値の値に戻すようにする。下限値についても同様である。

図７は、巻線試験装置１００の試験結果の判定値を説明する波形図である。図７では、基準波形（マスタ波形）と被試験コイルＭの測定波形とが完全に一致しているため一つの波形として見えている。
本実施形態は、試験結果の判定として、波形面積（Area）判定、波形差面積（Dif.Area）判定、及びピーク電圧（PkStb）判定を用いる。

波形面積（Area）判定は、基準波形（マスタ波形）と被試験コイルＭの測定波形との時間軸に対する面積比を比較することで、被試験コイルＭの良品／不良品を判定する。Area判定では、基準波形（マスタ波形）に対する被試験コイルＭの測定波形の判定値の上限値と下限値を、それぞれ例えば±１０％とし、試験結果がこの判定値から所定％外れた場合を不良と判定する。なお、上述したように、本実施形態では、Area判定の判定値を、上下限独立して設定している。

波形差面積（Dif.Area）判定は、基準波形（マスタ波形）と被試験コイルＭの測定波形と波形差を比較することで、被試験コイルＭの良品／不良品を判定する。この波形差には、波高値や位相差がある。Dif.Area判定では、基準波形に対する被試験コイルＭの測定波形の判定値の上限値を例えば３０％、下限値を例えば０％とし、試験結果がこの判定値から所定％外れた場合を不良と判定する。

ピーク電圧（PkStb）判定は、基準波形（マスタ波形）と被試験コイルＭの測定波形とピーク電圧を比較することで、被試験コイルＭの良品／不良品を判定する。このピーク電圧判定は、基準波形（マスタ波形）と測定波形とのピーク電圧同士を比較するので、高速な判定が可能である。すなわち、ピーク電圧は、値の比較であるため他の判定のような信号処理による遅れがない、また測定波形のうち最初に現れる波形である、さらに本実施形態特有の技術ではあるが、逆起電圧によるピーク電圧であるため検出精度が高い、という利点がある。PkStb判定では、基準波形（マスタ波形）に対する被試験コイルＭのピーク電圧の判定値の上限値と下限値を、それぞれ例えば±１０％とし、試験結果がこのピーク電圧の判定値から所定％外れた場合を不良と判定する。なお、ピーク電圧の比較による高速判定は、図８により後記する。

[ピーク電圧の比較による高速判定]
ピーク電圧を用いた被試験コイルＭの判定は、演算が容易で、高速に判定が行うことができるという利点がある。本発明者は、基準波形（マスタ波形）と被試験コイルＭの測定波形との比較において、各被試験コイルＭのインダクタンスの差異は、ピーク電圧に顕著に現れてくることを確認した。

図８は、巻線試験装置１００のピーク電圧の比較による高速判定を説明する波形図である。
試験制御部１４０の制御部１４１（図１参照）は、基準波形（マスタ波形）と被試験コイルＭの測定波形とピーク電圧を比較することで、被試験コイルＭの良品／不良品を判定する。
図８に示すように、基準波形（マスタ波形）４００のピーク電圧に対して被試験コイルＭの測定波形４０１のピーク電圧は、ピーク電圧の判定値（例えば１０％）より小さい。図８の例の場合、制御部１４１（図１参照）は、被試験コイルＭが不良品であると判定する。
本実施形態では、比較対象のピーク電圧は、逆起電圧により生じたピーク電圧であるため、比較対象のピーク電圧の差異が大きく、従って検出精度は高い。因みに、従来の試験装置では、逆起電圧により生じたピーク電圧を比較する判定はなかった。
ピーク電圧判定は、演算が容易で信号処理による遅れがなく、測定波形のうち最初に現れる波形であることから、高速な判定が可能である。

[並列処理]
図１に示すように、巻線試験装置１００のインパルス電圧発生部１１０（図１参照）は、被試験コイルＭに印加するインパルス電圧の電気エネルギを、高圧コンデンサ１１２に充電し、高電圧スイッチング回路１１３をＯＮにすること（サイリスタを用いる場合は、サイリスタのＴＵＲＮ ＯＦＦ）で、被試験コイルＭにインパルス電圧を印加する。また、端子間電圧検出回路１２０（図１参照）は、被試験コイルＭの応答波形から被試験コイルＭの端子間電圧を検出し、Ａ／Ｄコンバータ１３０（図１参照）が検出した端子間電圧をデジタル信号に変換して試験制御部１４０の制御部１４１（図１参照）に入力する。制御部１４１は、デジタル信号に変換された測定波形を基に信号処理して被試験コイルＭの良品／不良品を判定する。上記各工程の所要時間を検討する。

図１に示す巻線試験装置１００において、高圧コンデンサ１１２（０．０１１μＦ）を用い、半導体素子にサイリスタを使用した場合、高圧コンデンサ１１２のコンデンサ充電時間はおおよそ１０ｍｓｅｃである。また、端子間電圧検出回路１２０による端子間電圧検出時間とＡ／Ｄコンバータ１３０からの入力までの波形取り込みに２ｍｓｅｃである。また、制御部１４１による波形処理、判定処理、及び波形表示などおおよそ８ｍｓｅｃである。したがって、これらを合計した一つの被試験コイルＭの試験時間は、約２０ｍｓｅｃとなっている。

ところで、最近のチップインダクタの試験では、外部機器制御部１４５（図１参照）となるハンドラ装置との組み合わせにより、連続で高速な試験が求められている。この連続で高速な試験とは、具体的には、一分間に６００個以上を試験することである。
上記したように、高圧コンデンサ１１２の充電と、インパルス電圧の印加と、波形取り込みと、波形処理、判定処理及び波形表示と、に要する一連の試験時間（約２０ｍｓｅｃ）のうち、高圧コンデンサ１１２に充電するコンデンサ充電時間（約１０ｍｓｅｃ）が最も時間を要する。
したがって、連続して高速で試験を行う際、このコンデンサ充電時間がネックとなり、無駄な待ち時間が発生している。

そこで、本実施形態では、コンデンサ充電時間と、波形取り込みと、波形処理、判定処理及び波形表示とをオーバーラップさせる並列処理を実行する。具体的には、巻線試験装置１００は、高圧コンデンサ１１２を充電し（最初の１サイクルは充電時間が必要）、充電完了後、インパルス電圧の印加を行い、波形取り込みを行う。このタイミングで、制御部１４１（図１参照）は、外部機器制御部１４５（図１参照）に印加完了の信号を出力する。外部機器制御部１４５は、制御部１４１からの完了信号を基に、ハンドラ（図示省略）に対して次の被試験コイルＭへの切替制御を行う。

すなわち、制御部１４１は、端子間電圧検出回路１２０及びＡ／Ｄコンバータ１３０による波形取り込みや、この波形取り込みに基づく波形処理、判定処理、及び波形表示の処理に入る前に、外部機器制御部１４５に印加完了の信号を出力するのと同時に、高電圧制御回路１４２によって、次の被試験コイルＭの試験のための高圧コンデンサ１１２の充電を開始させる。制御部１４１は、次の被試験コイルＭの試験のための高圧コンデンサ１１２の充電が行われている間に、現在の被試験コイルＭの波形取り込みとこの波形取り込みに基づく波形処理、判定処理、及び波形表示の処理を完了させる。

これにより、コンデンサ充電時間（約１０ｍｓｅｃ）を、波形取り込みと波形処理、判定処理、及び波形表示の処理との合計時間（約１０ｍｓｅｃ）とすることで、コンデンサ充電時間の周期（約１０ｍｓｅｃ）を、試験時間の周期（約１０ｍｓｅｃ）とすることが可能となる。制御部１４１は、判定結果を出力したときには、高圧コンデンサ１１２への充電が完了しているので、待ち時間無しに次のインパルス電圧の印加を行うことができる。

[Ｌの値に影響を受けない試験]
巻線試験装置１００は、同軸ケーブル１６１，１６２を使用した４端子測定により被試験コイルＭにインパルス電圧を印加して、その測定波形の変化により、被試験コイルＭの特性違いを試験している。判定処理は、基準波形（マスタ波形）と被試験コイルＭの測定波形との比較であり、具体的には波形の波形面積（Area）判定、波形差（Dif.Area）判定、及びピーク電圧（PkStb）判定である。

しかし、上記Area（波形面積）判定、波形差（Dif.Area）判定、及びピーク電圧（PkStb）判定のいずれの判定においても、下記のような知見が新たに判明した。すなわち、被試験コイルＭのインダクタンスＬの僅かな値の違いが、測定波形に顕著に現れ、基準波形（マスタ波形）と測定波形との間の波形パターンが大きくズレてしまう。換言すれば、被試験コイルＭのインダクタンスＬの値に過敏に反応して波形パターンが変わってしまう。被試験コイルＭのインダクタンスＬの値の差異が測定波形に顕著に現れることは、インダクタンスＬの判定精度を高める点では有用である。しかし被試験コイルＭのインダクタンスＬの値に僅かな差異があったとしても被試験コイルＭは、正常品である場合がある。コイル部品の特徴として、用途によっては問題がなく、実装上の不都合もない場合がある。かかる被試験コイルＭを、一律に不良品として除外すると、不良品率が増え、製造コストの増大につながる。

本発明者は、被試験コイルＭのインダクタンスＬの値の違いは、ある程度無視して、波形パターンの違いを判定することに想到した。
本実施形態では、制御部１４１は、基準波形（マスタ波形）と測定波形のそれぞれの波形の形の変化量を求め、それぞれの波形の波形変化の割合を比較する。具体的には、制御部１４１は、基準波形（マスタ波形）から、連続した波形データ列を求め、さらに、この波形データ列を微分して微分値を算出し、算出した微分値を前記基準波形全体に亘って和した値を基準値として予め格納しておく。同様に、制御部１４１は、被試験コイルＭの測定波形から、連続した波形データ列を求め、さらに、この波形データ列を微分して微分値を算出し、算出した微分値を前記測定波形全体に亘って和した値を得る。そして、制御部１４１は、基準波形から求めた基準値と、測定波形から求めた値とを比較することで、波形の変化量と波形変化の割合を算出する。例えば、基準波形から求めた基準値と、測定波形から求めた値との比較結果が、所定閾値以下であれば、被試験コイルＭは、良品と判定し、そうでなければ不良品と判定する。
これにより、被試験コイルＭのインダクタンスＬの値の僅かな違いを無視して被試験コイルＭの良品／不良品の判定を行うことができる。

また、本判定処理はまた、上記波形面積（Area）判定、波形差面積（Dif.Area）判定、及びピーク電圧（PkStb）判定のいずれの判定においても、判定が困難であった被試験コイルＭの構造上の欠陥を検出することができる。例えば、被試験コイルＭの絶縁部分に何らかの欠陥があった場合、周囲の材質との間で電荷が漏れる。しかもそのような欠陥は経年変化により劣化が進むことがある。このような不具合は、上記波形面積（Area）判定、波形差面積（Dif.Area）判定、及びピーク電圧（PkStb）判定のいずれの判定においても、判定が困難であるが、本判定処理によれば、波形変化の割合を数値化することで、検出できる可能性があることが実験により確かめられた。

以上説明したように、本実施形態の巻線試験装置１００は、被試験コイルＭの端子間に電圧を印加するための同軸ケーブル１６１を接続可能な出力端子１５１，１５２と、被試験コイルＭの端子間に生じる測定電圧を受けるための同軸ケーブル１６２を接続可能な出力端子１５３，１５４と、被試験コイルＭの端子間に印加するインパルス電圧を発生し、出力端子１５１，１５２に出力するインパルス電圧発生部１１０と、出力端子１５３，１５４に接続され、インパルス電圧発生部１１０からインパルス電圧を印加することにより被試験コイルＭの端子間に発生する端子間電圧の波形を検出する端子間電圧検出回路１２０と、端子間電圧検出回路１２０が検出する測定波形に基づいて被試験コイルＭの良否を判定するとともに、上記各部を制御する試験制御部１４０と、を備える。端子間電圧検出回路１２０は、被試験コイルＭのインダクタンスＬと出力端子１５３，１５４に接続された同軸ケーブル１６２が有する配線容量Ｃとの共振により生じる逆起電圧を含む測定波形を検出する。

この構成により、本実施形態では、４端子試験回路により、電圧印加系と電圧検出系とを分離することで、より正確に被試験コイルＭの両端の端子間電圧を測定することができる。具体的には、チップインダクタ等の超低インダクタンス（１μＨ以下）のコイル部品のように、インダクタンス、直流抵抗が共に低い被試験コイルＭの両端子間に、十分な高電圧を印加して、被試験コイルＭの耐電圧試験（絶縁破壊試験）を行うことができる。例えば、１μＨの被試験コイルＭに対し、１０００Ｖ以上の印加が可能である。

また、逆起電圧を測定することにより、高感度な試験を高速に行うことができ、また被試験コイルＭが有する本来の特性を測定することができる。例えば、最短試験時間１０ｍｓｅｃで被試験コイルＭの良否判定を行うことができ、量産ラインでの使用が可能である。

一般に、被試験コイルＭがチップインダクタの場合、性能評価として、電流に対する耐圧（発熱や溶断など）と、電圧に対する耐久性（耐圧や絶縁など）とが要求される。巻線試験装置１００は、被試験コイルＭのインピーダンスが低い場合であっても高周波を用いることなく、高電圧を印加することができる。すなわち、巻線試験装置１００は、被試験コイルＭの両端にパルス状の高電圧を印加して、被試験コイルＭのインピーダンスが低い場合であっても高周波を用いることなく、被試験コイルＭの層間絶縁ショートの有無等を試験することができる。巻線試験装置１００は、耐電圧試験のための電圧と電流を、数μｓｅｃという極短い時間に印加して評価を得ることができる。
チップインダクタ、パワーインダクタ、チョークコイル、モータコイル、巻数の少ないコイルなどのコイル絶縁の良否試験装置に適用して好適である。なお、チップインダクタは、巻線式、フィルム積層式、いずれにも対応可能である。

（第２の実施形態）
図９は、本発明の第２の実施形態に係る巻線試験装置の構成を示すブロック図である。図１と同一構成部分には、同一符号を付して重複箇所の説明を省略する。
図９に示すように、巻線試験装置２００は、図１の巻線試験装置１００に、さらに、インパルス電圧発生部１１０の低電位側出力（本実施形態では、ＧＮＤ）と出力端子１５２との間に設置され、被試験コイルＭに印加される電流を検出する電流検出回路２２０（電流検出手段）と、電流検出回路２２０により検出された電流をデジタル信号に変換するＡ／Ｄコンバータ２３０と、を備える。

図９に示すように、試験制御部１４０の制御部１４１は、被試験コイルＭに対し、印加電流を指定して試験を行う。具体的には、電流検出回路２２０は、インパルス電圧の印加の際、被試験コイルＭに流すインパルス電流を検出する。検出された電流は、Ａ／Ｄコンバータ２３０によりデジタル信号に変換されて制御部１４１に入力される。制御部１４１は、電流検出回路２２０により検出された被試験コイルＭに流すインパルス電流に基づいて、被試験コイルＭの定格に合った適正な電流を印加する制御を行う。
制御部１４１は、インパルス電圧の印加の際、被試験コイルＭの定格に合った適正な電流を印加した試験をすることができる。
また、インパルス電流を測定することで、電圧の波形と電流の波形の位相から、試験物固有の特性違いを知ることができる。

図１０は、印加電流の制御によるインパルス評価法を説明する波形図である。
図１０に示すように、巻線試験装置２００は、インパルス電圧の印加の際、被試験コイルＭに流れる電流を測定し、ピーク電流値を表示する。
巻線試験装置２００は、印加電圧設定による試験のほか、被試験コイルＭに流れるピーク電流の値を設定して試験を行うことができる。
より詳細に説明する。
巻線試験装置２００は、試験動作の際、電圧波形モードと電流波形モードとの表示切替えが可能である。
電圧波形モードは、ピーク電圧値を指定し、電圧波形による基準波形（マスタ波形）を設定する。
電流波形モードは、ピーク電流値を指定し、電流波形による電流調整を行う。これにより、電圧波形による基準波形（マスタ波形）を設定する。

図１０に示すように、電流波形は、電圧波形と同時に取り込まれ、波形として重ねて表示することができる。
上記電流波形モードは、ピーク電流値を指定したマスタ波形設定であり、入力した電流値になるよう自動的に調整が行われる。最終的に、設定した電流値となる電圧波形により基準波形（マスタ波形）が設定される。

このように、本実施形態では、巻線試験装置２００は、被試験コイルＭに印加される電流を検出する電流検出回路２２０を備えるので、インパルス試験の印加の際、被試験コイルＭの定格に合った適正な電流を印加した試験をすることができる。また、インパルス電流を測定することで、電圧の波形と電流の波形の位相から、試験物固有の特性違いを知ることができる。

本発明は上記の実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
例えば、上記した実施形態例は本発明をわかりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態例の構成の一部を他の実施形態例の構成に置き換えることが可能であり、また、ある実施形態例の構成に他の実施形態例の構成を加えることも可能である。また、各実施形態例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
また、上記の各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行するためのソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の記録装置、又は、ＩＣ（Integrated Circuit）カード、ＳＤ（Secure Digital）カード、光ディスク等の記録媒体に保持することができる。また、本明細書において、時系列的な処理を記述する処理ステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）をも含むものである。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。

１００，２００ 巻線試験装置
１１０ インパルス電圧発生部（インパルス電圧発生手段）
１１１ 高電圧発生回路
１１２ 高圧コンデンサ
１１３ 高電圧スイッチング回路
１１４ ゲートパルス制御回路
１２０ 端子間電圧検出回路（端子間電圧検出手段）
１３０，２３０ Ａ／Ｄコンバータ
１４０ 試験制御部
１４１ 制御部（判定手段，制御手段）
１４２ 高電圧制御回路
１４３ 操作入力部
１４４ 表示部
１４５ 外部機器制御部
１５１ 出力端子（第１出力端子）
１５２ 出力端子（第２出力端子）
１５３ 出力端子（第３出力端子）
１５４ 出力端子（第４出力端子）
１６１ 同軸ケーブル（電圧印加系試験ケーブル）
１６２ 同軸ケーブル（電圧検出系試験ケーブル）
２２０ 電流検出回路（電流検出手段）

Claims (9)

1. 被試験コイルの端子間に電圧を印加するための電圧印加系試験ケーブルである第１同軸ケーブルを接続可能な第１及び第２出力端子と、
   前記被試験コイルの端子間に生じる測定電圧を受けるための電圧検出系試験ケーブルである第２同軸ケーブルを接続可能な第３及び第４出力端子と、
   前記被試験コイルの端子間に印加するインパルス電圧を発生し、前記第１及び第２出力端子に出力するインパルス電圧発生手段と、
   前記第３及び第４出力端子に接続され、前記インパルス電圧発生手段からインパルス電圧を印加することにより前記被試験コイルの端子間に発生する端子間電圧の波形を検出する端子間電圧検出手段と、
   前記端子間電圧検出手段が検出する測定波形に基づいて前記被試験コイルの良否を判定する判定手段と、を備え、
   前記端子間電圧検出手段は、前記被試験コイルのインダクタンスと前記第３端子と前記第４端子間の静電容量との共振により生じる逆起電圧を含む測定波形を検出し、
   前記判定手段は、基準コイルによるマスタ波形と前記被試験コイルの測定波形とを比較し、ずれ量が上下閾値範囲に収まることで前記被試験コイルが良品であると判定するとともに、前記被試験コイルの不良判定が所定数続いた場合には、前記上下閾値範囲を不良が生じない側にシフトさせる
   ことを特徴とする巻線試験装置。
2. 被試験コイルの端子間に電圧を印加するための電圧印加系試験ケーブルである第１同軸ケーブルを接続可能な第１及び第２出力端子と、
   前記被試験コイルの端子間に生じる測定電圧を受けるための電圧検出系試験ケーブルである第２同軸ケーブルを接続可能な第３及び第４出力端子と、
   前記被試験コイルの端子間に印加するインパルス電圧を発生し、前記第１及び第２出力端子に出力するインパルス電圧発生手段と、
   前記第３及び第４出力端子に接続され、前記インパルス電圧発生手段からインパルス電圧を印加することにより前記被試験コイルの端子間に発生する端子間電圧の波形を検出する端子間電圧検出手段と、
   前記端子間電圧検出手段が検出する測定波形に基づいて前記被試験コイルの良否を判定する判定手段と、を備え、
   前記端子間電圧検出手段は、前記被試験コイルのインダクタンスと前記第３端子と前記第４端子間の静電容量との共振により生じる逆起電圧を含む測定波形を検出し、
   前記判定手段は、前記マスタ波形から、波形データ列を求め、この波形データ列を微分して微分値を算出し、算出した微分値を前記マスタ波形全体に亘って和した値を基準値として予め格納しておくとともに、
   前記測定波形から、波形データ列を求め、この波形データ列を微分して微分値を算出し、算出した微分値を前記測定波形全体に亘って和した値を得て、
   前記マスタ波形から求めた前記基準値と、前記測定波形から求めた値とを比較し、ずれ量が、所定閾値以下であれば、被試験コイルは、良品と判定し、そうでなければ不良品と判定する
   ことを特徴とする巻線試験装置。
3. 被試験コイルの端子間に電圧を印加するための電圧印加系試験ケーブルである第１同軸ケーブルを接続可能な第１及び第２出力端子と、
   前記被試験コイルの端子間に生じる測定電圧を受けるための電圧検出系試験ケーブルである第２同軸ケーブルを接続可能な第３及び第４出力端子と、
   前記被試験コイルの端子間に印加するインパルス電圧を発生し、前記第１及び第２出力端子に出力するインパルス電圧発生手段と、
   前記第３及び第４出力端子に接続され、前記インパルス電圧発生手段からインパルス電圧を印加することにより前記被試験コイルの端子間に発生する端子間電圧の波形を検出する端子間電圧検出手段と、
   前記端子間電圧検出手段が検出する測定波形に基づいて前記被試験コイルの良否を判定する判定手段と、
   前記被試験コイルに流れる電流を検出する電流検出手段と、を備え、
   前記端子間電圧検出手段は、前記被試験コイルのインダクタンスと前記第３端子と前記第４端子間の静電容量との共振により生じる逆起電圧を含む測定波形を検出し、
   前記制御手段は、前記電流検出手段により検出された電流の値を基に、前記被試験コイルに流れる電流の値が、予め設定した電流の値となるように前記インパルス電圧発生手段を制御する
   ことを特徴とする巻線試験装置。
4. 被試験コイルの端子間に電圧を印加するための電圧印加系試験ケーブルである第１同軸ケーブルを接続可能な第１及び第２出力端子と、
   前記被試験コイルの端子間に生じる測定電圧を受けるための電圧検出系試験ケーブルである第２同軸ケーブルを接続可能な第３及び第４出力端子と、
   前記被試験コイルの端子間に印加するインパルス電圧を発生し、前記第１及び第２出力端子に出力するインパルス電圧発生手段と、
   前記第３及び第４出力端子に接続され、前記インパルス電圧発生手段からインパルス電圧を印加することにより前記被試験コイルの端子間に発生する端子間電圧の波形を検出する端子間電圧検出手段と、
   前記端子間電圧検出手段が検出する測定波形に基づいて前記被試験コイルの良否を判定する判定手段と、
   前記被試験コイルに流れる電流を検出する電流検出手段と、を備え、
   前記電流検出手段は、前記被試験コイルに流れるインパルス電流を検出し、
   前記判定手段は、前記被試験コイルに印加するインパルス電圧と前記インパルス電流との位相に基づいて、前記被試験コイルの特性を判定する
   ことを特徴とする記載の巻線試験装置。
5. 前記第３端子と前記第４端子間の静電容量は、前記第２同軸ケーブルが有する配線容量である
   ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の巻線試験装置。
6. 前記インパルス電圧発生手段は、極性反転によりターンオフするサイリスタを備え、当該サイリスタのターンオフによりインパルス電圧を発生する
   ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の巻線試験装置。
7. 前記判定手段は、前記マスタ波形と前記測定波形との波形面積、波形差面積、又はピーク値の大小の比較のうち少なくともいずれか１つにより前記被試験コイルの良否を判定することを特徴とする
   ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の巻線試験装置。
8. 前記インパルス電圧発生手段は、コンデンサ充電処理により前記インパルス電圧を発生し、
   前記インパルス電圧発生手段、前記端子間電圧検出手段、及び前記判定手段を制御する制御手段を備え、
   前記制御手段は、
   前記インパルス電圧発生手段におけるコンデンサ充電処理、前記端子間電圧検出手段における波形取り込み処理、前記判定手段における波形処理及び判定処理のうち、
   前記コンデンサ充電処理の完了をまたずに、前記波形取り込み処理、前記波形処理、又は、前記判定処理の少なくともいずれか１つ以上を実行する
   ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の巻線試験装置。
9. 前記制御手段は、前記インパルス電圧発生手段が、低い電圧から高い電圧へ徐々にインパルス電圧を上昇させるように制御し、
   前記判定手段は、低い電圧から高い電圧へ徐々にインパルス電圧を上昇させることで得られた測定波形を記憶し、前記被試験コイルの破壊後、当該記憶した波形を再生する
   ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の巻線試験装置。

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