JP5533422B2 - エレベータの信号伝送装置 - Google Patents
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Description
図1はこの発明の実施の形態1におけるエレベータの信号伝送装置の基本構成図である。
図1において、1はエレベータの制御装置である。制御装置1は、エレベータの機械室等に設けられる。制御装置1は、エレベータの運行を制御するものである。制御装置1には、親局マイクロコンピュータ2が内蔵される。
図2はこの発明の実施の形態1におけるエレベータの信号伝送装置に利用される親局マイクロコンピュータのブロック図である。
図3はこの発明の実施の形態1におけるエレベータの信号伝送装置の受信波形を説明するための図である。
図3の横軸は時間である。図3の縦軸は直列伝送信号の電圧(V)である。
図4の横軸は時間である。図4の縦軸は直列伝送信号の電圧(V)である。
図5に示すように、信号伝送路7、8は、親局マイクロコンピュータ2近傍で分割される。信号伝送路7、8の分割端に、変換装置16が接続される。
図6はこの発明の実施の形態1におけるエレベータの信号伝送装置に利用される変換装置のブロック図である。
変換装置16は、クロック源17、スタートビット前縁検出手段18、遅延時間設定手段19、遅延パルス生成手段20、合成器21を備える。
図7はこの発明の実施の形態1におけるエレベータの信号伝送装置によるサンプリング状態を説明するための図である。
2 親局マイクロコンピュータ
3 子局マイクロコンピュータ
4 呼び釦
5 呼び釦灯
6 デジタルインジケータ
7 信号伝送路
8 信号伝送路
9 ボーレートジェネレータ
10 クロック制御回路
11 分周器
12 スタートビット検出器
13 受信シフトレジスタ
14 ストップビット検出器
15 受信バッファレジスタ
16 変換装置
17 クロック源
18 スタートビット前縁検出手段
19 遅延時間設定手段
20 遅延パルス生成手段
21 合成器
Claims (5)
- エレベータのかご又は乗場に設けられ、所定の時間幅を有した複数のビットが連続的に並んだ直列伝送信号を送信する子局と、
前記エレベータの制御盤に設けられ、前記直列伝送信号を受信した際に、前記直列伝送信号の前縁の検出時から前記時間幅以内に前記直列伝送信号の最初のビットをサンプリングし、その後、前記時間幅の間隔で、残りのビットをサンプリングして、各ビットのレベルを認識する親局と、
前記親局の近傍で前記子局と前記親局との間に接続され、前記子局から受信した前記直列伝送信号を変換して前記親局に送信する変換装置と、
を備え、
前記変換装置は、前記直列伝送信号の前記最初のビット以外の特定のビットが直前のビットと異なるレベルに緩やかに移行する場合に、前記親局によるサンプリング位置での前記特定のビットの値が前記異なるレベルと認識される値となるように、前記残りのビットの時間幅を維持しつつ、前記最初のビットの時間幅を狭くして、前記複数のビットを連続的に並べて前記親局へ送信することを特徴とするエレベータの信号伝送装置。 - 前記最初のビットの時間幅を狭くする量を変更して設定する設定手段を備えたことを特徴とする請求項1記載のエレベータの信号伝送装置。
- 前記親局は、前記子局に向けて、前記最初のビットの時間幅を狭くする量を変更するための設定データを含んだ直列伝送信号を送信し、
前記設定手段は、前記設定データを含んだ直列伝送信号を受信し、前記設定データに基づいて、前記最初のビットの時間幅を狭くする量を設定することを特徴とする請求項2記載のエレベータの信号伝送装置。 - 前記変換装置は、
前記最初のビットの前縁を検出する検出手段と、
前記最初のビットの時間幅を狭くする量に対応した時間幅を有する遅延パルスを生成する生成手段と、
前記子局から受信した前記直列伝送信号に前記遅延パルスを合成して、前記最初のビットの幅を狭くする合成手段と、
を備えたことを特徴とする請求項1〜請求項3のいずれかに記載のエレベータの信号伝送装置。 - 前記子局は、前記最初のビットをロウレベルとし、
前記生成手段は、前記遅延パルスを、前記最初のビットの時間幅を狭くする量に対応した時間幅だけハイレベルとし、その後はロウレベルとすることを特徴とする請求項4記載のエレベータの信号伝送装置。
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JP2509359B2 (ja) * | 1990-03-01 | 1996-06-19 | 三菱電機株式会社 | エレベ―タの信号伝送装置 |
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