KR101092850B1

KR101092850B1 - 기지국과 단말기 통신 시스템의 클럭 주파수 옵셋 보상방법 및 장치

Info

Publication number: KR101092850B1
Application number: KR1020100066579A
Authority: KR
Inventors: 황창익
Original assignee: (주)에프씨아이
Priority date: 2010-07-09
Filing date: 2010-07-09
Publication date: 2011-12-14

Abstract

본 발명은 기지국으로부터 단말기가 데이터 수신시 기지국의 기준클럭과 단말기의 기준클럭의 주파수를 일치시키기 위한 기지국과 단말기 간의 통신 시스템의 클럭 주파수 옵셋 보상방법 및 그 장치에 관한 것으로서, 통신프레임의 프레임 제어 슬롯의 수신이 완료될 때까지 미리 설정된 클럭주파수 옵셋값으로 발생시킨 기준클럭으로 프레임 제어 슬롯을 수신하고, 상기 프레임 제어슬롯이 수신되는 동안 프레임 동기신호(FSW)를 검출하여 미리 설정된 주파수 계산 구간동안 시간을 카운트하여 옵셋 값을 생성하고, 생성된 옵셋값을 기준클럭발생기에 입력시켜 기준클럭 발생기에서 기지국의 클럭 주파수에 동기시켜 클럭 주파수 옵셋을 보상하는 클럭 주파수 옵셋 보상과정을 수행하고, 프레임 제어 슬롯의 수신이 완료된 이후부터는 클럭 주파수 옵셋이 보상된 비트 클럭에 의해 데이타를 수신하도록 제어하는 것을 특징으로 한다.

Description

기지국과 단말기 통신 시스템의 클럭 주파수 옵셋 보상방법 및 장치{Clock Frequency Offset Compensation Method and Apparatus for DSRC Systems}

본 발명은 기지국(DSRC RSE) 시스템의 기준 클럭 대비 단말기(OBE) 시스템의 기준 클럭의 주파수가 일치되지 않는 경우를 대비하여 단말기에서 주파수 옵셋을 계산하고 보상하여 단말기의 기준클럭 주파수를 기지국의 기준클럭 주파수에 일치시킬 수 있도록 한 기지국과 단말기 통신 시스템의 클럭 주파수 옵셋 보상방법 및 장치에 관한 것이다.

DSRC 시스템에서의 통신 프레임(10)의 구성은 도 1에 도시된 바와 같이 여러 개의 슬롯으로 구성되며, 첫 번째 슬롯은 반드시 프레임 제어 슬롯(FCMS, Frame Control Message Slot)(11)으로서 기지국에서 단말기로 전송(RSE->OBE)하는 기지국전용으로 사용한다. 두 번째부터 소정 개수까지는 데이터 슬롯(MDS#1 ~ MDS#N)(12)으로서 기지국 및 단말기에서 사용하며, 그리고 단말기 데이터 슬롯(ACTS#1 ~ ATCS#k)(13)이 포함된다.

그런데, 통신 프레임(10) 구성이 기지국과 단말기에서 사용되는 데이터 슬롯이 병합된 형태이기 때문에 기지국과 단말기 간의 기준 클럭이 서로 일치되어야만 정확한 데이터 전송 및 수신이 이루어질 수 있다.

그러나, 단말기의 환경 및 단말기 자체의 부품 특성 차이로 인해 기준클럭이 기지국과 단말기가 서로 일치되지 않는 경우가 발생된다.

따라서, 단말기 측에서 사용되는 기준클럭에 대해서 주파수 옵셋을 보상해줄 필요가 있다.

본 발명은 종래의 기지국과 단말기의 기준클럭이 달라서 발생될 수 있는 에러를 방지하고자 단말기에서 프레임 제어 슬롯 구간의 프레임 동기신호 이후부터 미리 설정된 구간까지의 시간을 검출하여 이를 클럭 주파수 옵셋으로 단말기측 기준 클럭 주파수를 보상하게 함으로써 에러를 방지하도록 한 기지국과 단말기 통신 시스템의 클럭주파수 옵셋 보상방법 및 장치를 제공하기 위한 것이다.

본 발명에 의한 기지국과 단말기 통신 시스템의 클럭주파수 옵셋 보상방법은,

기지국으로부터 단말기가 데이터 수신시 기지국의 기준클럭과 단말기의 기준클럭의 주파수를 일치시키기 위한 클럭 주파수 옵셋 보상방법에 있어서,

통신프레임의 프레임 제어 슬롯의 수신이 완료될 때까지 미리 설정된 클럭주파수 옵셋값으로 발생시킨 기준클럭으로 프레임 제어 슬롯을 수신하고, 상기 프레임 제어슬롯이 수신되는 동안 기지국의 클럭 주파수에 동기시켜 클럭 주파수 옵셋을 보상하는 클럭 주파수 옵셋 보상과정을 수행하고, 프레임 제어 슬롯의 수신이 완료된 이후부터는 클럭 주파수 옵셋이 보상된 비트 클럭에 의해 데이타를 수신하도록 제어함을 특징으로 한다.

상기 클럭 주파수 옵셋 보상과정은,

수신된 데이터를 복호처리하고, 복호된 데이터의 프레임 제어 슬롯내의 프레임 동기신호(Sync_FSW)를 검출하는 동기검출단계와;

상기 프레임 동기신호(Sync_FSW) 이후 시점부터 미리 설정된 주파수 계산 구간까지 시간을 카운트하여 주파수 옵셋값을 생성하는 카운트 단계와;

상기 카운트 단계에서 카운트된 주파수 옵셋값에 의거하여 기준클럭발생기의 기준클럭의 주파수에 주파수 옵셋을 보상하여 수신데이터 처리를 위한 비트 클럭(Bit_Clk)을 발생하는 클럭 주파수 옵셋 보상단계를 포함하여 수행하도록 이루어짐을 특징으로 한다.

본 발명에 의한 기지국과 단말기 통신 시스템의 클럭 주파수 옵셋 보상 장치는,

복호기에서 복호된 수신 데이터로부터 프레임 동기신호(Sync_FSW)를 검출하는 동기 검출기와;

상기 동기 검출기의 동기검출신호에 의거하여 주파수 옵셋 보상을 위한 카운트 제어를 수행하는 프레임 콘트롤러와;

상기 프레임 콘트롤러의 제어에 의거하여 프레임 동기신호(Sync_FSW) 이후 시점부터 미리 설정된 주파수 계산 구간 동안 주파수를 카운트하여 옵셋값을 생성하는 주파수 계산부와;

프레임 제어 슬롯(FCMS)의 수신이 완료될 때까지는 미리 설정된 기준 주파수 옵셋 값에 의해 비트 클럭을 생성하고, 프레임 제어슬롯의 수신이 완료된 이후부터 상기 주파수 계산부에서 계산된 클럭 주파수 옵셋을 보상하여 비트 클럭을 발생하는 기준 클럭 발생기로 구성됨을 특징으로 한다.

또한, 본 발명은 기준클럭 발생기를 분수부 카운터와, 정수부 카운터를 구비하여 1.024MHz 클럭의 체배 클럭을 사용하지 않고도 시스템 구현이 가능하도록 구성됨을 특징으로 한다.

이와 같은 본 발명은 단말기의 환경에 의해 기지국과 단말기에서 사용되는 기준클럭의 주파수가 서로 일치되지 않는 경우가 발생될 수 있어서 프레임 제어슬롯이 수신되는 동안 프레임 동기신호를 검출하여 프레임 동기신호부터 일정한 구간동안 주파수 시간을 카운트하여 주파수 옵셋을 계산하고, 주파수 옵셋을 반영하여 기준클럭을 제어하도록 함으로써 기지국의 기준클럭과 단말기의 기준클럭의 주파수를 일치시킴으로써 데이터 송수신 오류를 줄일 수 있는 효과가 있다.

도 1은 일반적인 기지국과 단말기 사이의 통신 프레임 구성도.
도 2는 본 발명에 의한 기지국과 단말기 시스템의 클럭 주파수 보상장치 구성도.
도 3은 본 발명에 의한 기지국과 단말기 시스템의 주파수 계산부 상세도.

이하 본 발명의 실시예를 첨부된 도면을 참조해서 상세히 설명하면 다음과 같가.

도 2는 본 발명에 의한 기지국과 단말기 통신 시스템의 클럭 옵셋 보상 설명을 위한 블록도이다. 이에 도시된 바와 같이,

수신데이터(RxD)를 수신받아 디코딩하는 맨체스터 복호기(21)와, 상기 맨체스터 복호기(21)에서 디코딩된 복호 데이터(MD_OUT)에서 프레임 제어슬롯(FCMS)의 프레임 동기신호(FSW)를 검출하는 동기 검출기(22)와, 상기 동기 검출기(22)의 프레임 동기신호(FSW)가 검출된 시점부터 미리 설정되는 주파수 계산 시점까지 주파수 옵셋의 계산을 제어하는 프레임 콘트롤러(23)와, 상기 프레임 콘트롤러(23)로부터 제어되는 주파수 옵셋 초기값을 출력하다가 프레임 콘트롤러(23)의 제어에 의거하여 상기 프레임 동기신호(FSW) 이후 시점부터 설정된 주파수 옵셋 계산 구간동안의 시간을 카운트하여 분수부 옵셋과 정수부 옵셋값을 출력하는 주파수 계산부(24)와, 상기 주파수 계산부(24)의 옵셋 초기값에 의거하여 초기 비트 클럭을 발생시키다가 주파수 계산부(24)의 주파수 계산에 따라 출력되는 상기 분수 및 정수 옵셋 값에 의거하여 비트 클럭의 분수 및 정수 카운트를 가변시켜 주파수 옵셋이 반영된 비트클럭을 출력하는 기준클럭 발생기(25)를 포함하여 구성된다.

도 3은 본 발명에 의한 주파수 계산부(24)의 상세 블록도이다. 이에 도시된 바와 같이,

상기 프레임 콘트롤러(23)로부터 프레임 동기신호(FSW) 이후 시점부터 미리설정된 주파수 계산 구간정보에 의거하여 기준타이머신호(Nx)를 카운트하는 분수부카운터(24a), 상기 주파수 구간정보에 의거하여 상기 분수부 카운터(24a)의 출력을 카운트하는 정수부 카운터(24b), 상기 프레임 콘트롤러(23)로부터 주파수 옵셋 초기값을 입력받아 초기값 업로드 시점에 대한 제어에 의해 초기 주파수 옵셋값을 출력하고, 상기 프레임 콘트롤러(23)의 주파수 계산 종료시점 신호에 의거하여 상기 분수부 카운터(24a) 및 정수부 카운터(24b)에서 출력되는 분수부 주파수 옵셋값과, 정수부 주파수 옵셋값을 출력하는 홀드 레지스터(24c)를 포함하여 구성된다.

이와 같은 본 발명은, 기지국으로부터 단말기가 데이터 수신시 기지국의 기준클럭과 단말기의 기준클럭의 주파수를 일치시키기 위한 클럭 주파수 옵셋 보상방법은 상기 프레임 콘트롤러(23)의 제어에 의해 이루어진다.

본 발명은, 통신프레임의 프레임 제어 슬롯의 수신이 완료될 때까지 미리 설정된 클럭주파수 옵셋값으로 발생시킨 기준클럭으로 프레임 제어 슬롯을 수신하고, 상기 프레임 제어슬롯이 수신되는 동안 기지국의 클럭 주파수에 동기시켜 클럭 주파수 옵셋을 보상하는 클럭 주파수 옵셋 보상과정을 수행하고, 프레임 제어 슬롯의 수신이 완료된 이후부터는 클럭 주파수 옵셋이 보상된 비트 클럭에 의해 데이타를 수신하도록 제어함을 특징으로 한다.

상기 클럭 주파수 옵셋 보상과정은,

수신된 데이터를 복호처리하고, 복호된 데이터의 프레임 제어 슬롯내의 프레임 동기신호(Sync_FSW)를 검출하는 동기검출단계와; 상기 프레임 동기신호(Sync_FSW) 이후 시점부터 미리 설정된 주파수 계산 구간까지 시간을 카운트하여 주파수 옵셋값을 생성하는 카운트 단계와; 상기 카운트 단계에서 카운트된 주파수 옵셋값에 의거하여 기준클럭발생기의 기준클럭의 주파수에 주파수 옵셋을 보상하여 수신데이터 처리를 위한 비트 클럭(Bit_Clk)을 발생하는 클럭 주파수 옵셋 보상단계를 포함하여 수행하도록 이루어짐을 특징으로 한다.

이와 같은 본 발명은, 수신데이터(RxD)는 맨체스터 복호기(21)를 통해 복호되고, 복호된 데이터(MD_Out)는 동기검출기(22)에서 프레임동기신호(FSW)에 따른 동기검출을 하고, 프레임 콘트롤러(23)에서 Sync_FSW 및 Sync_CSW에 의해 수신데이터의 동기를 맞추어서 주파수 보상 제어를 하되, RSE 주파수 계산부(24)에서 주파수 보상을 위한 옵셋 구간을 계산한다. 상기 주파수 계산부(24)에서 계산된 주파수 옵셋값에 의거하여 기준 클럭 발생기(25)에서는 기준 클럭을 보상하여 보상된 Bit_clk을 발생시키게 된다.

첫번째 슬롯이 반드시 상위링크에서 사용하는 프레임 제어 슬롯(FCMS)이라는 이러한 특성을 이용하여 프레임 제어슬롯(FCMS)의 프레임 동기신호(FSW) 이후부터 CRC구간까지의 시간을 단말기(OBE)에서 사용하는 메인 클럭의 사이클 베이스(cycle base)로 계산할 수 있다.

이와 같이 기준 클럭 발생기(25)에 의해 생성된 비트 클럭(Bit_Clk)은, 프레임 제어슬롯(FCMS)(11)의 수신이 완료되기 전까지는 주파수 옵셋의 디폴트 (default)으로 동작하고, 프레임 제어슬롯(FCMS)(11)의 수신이 완료된 후에는 주파수 옵셋을 보상한 클럭이 된다.

주파수 계산 구간은, 도 2의 예에서 432비트 이하의 값으로 설정 가능한 파라미터이며, 본 발명의 설명에서는 고정값인 432비트로 가정한다. 즉, 주파수 계산부(24)는 도 1에 도시된 주파수 옵셋 계산 구간과 같이 FSW 이후부터 CRC 구간까지의 총 432비트(54 바이트)에 해당하는 주파수 계산 구간의 시간정보를 토대로 주파수 옵셋을 계산하게 된다.

주파수 옵셋(Frequency offset)은 1.024MHz의 체배 값을 의미하며, 정수(integer)와 분수(fractional) 부분(part)들로 나눠서 계산된다. 단말기(OBE)의 메인 클럭(main clock)에 의해서 생성되는 분수 카운터(fractional counter)는 모듈러-432 카운터(modulo-432 counter)이며 정수 카운터(integer counter)는 분수 카운터(fractional counter)가 한번 순회할 때마다 1 증가시키게 된다. 계산 구간에서의 연산이 모두 끝난 이후, 정수(integer)와 분수(fractional) 카운터 값들이 주파수 옵셋(offset) 값들로 사용된다.

기준 클럭 발생기(Base clock generator)(25)에서는 계산된 주파수 옵셋(frequency offset)을 이용하여 비트 클럭(bit clock)을 생성하게 된다. 비트 클럭(Bit clock) 생성시에도 정수(integer)와 분수(fractional) 부분(part)으로 나누어진 누적 카운터(counter)들에 의해 동작하게 된다.

예를 들어, 메인 클럭(main clock)으로 32.768 MHz를 사용하는 단말기(OBE) 시스템에서의 이론적인(ideal)한 정수(integer)값은 0x1F이고 분수(fractional) 값은 0x000이며. 이 값들이 디폴트(default) 값으로 사용된다. 만약, 주파수 옵셋(frequency offset)이 존재하게 되면 그 차만큼 카운터(counter)값들이 달라지게 된다. 비트 클럭(Bit clock)을 생성하는 단말기(OBE) 메인 클럭의 주파수가 RSE에 비해 1.024/432 MHz 만큼 느릴 경우에서는 정수(integer) 값은 0x1E이고 분수(fractional) 값은 0x1AF이며, 빠른 경우에서는 정수 값은 0x1F이고 분수 값은 0x001이 된다.

또한, 메인 클럭(main clock)으로 48MHz를 사용하는 단말기(OBE) 시스템에서의 이론적인 정수(ideal integer) 값은 0x2D이고 분수(fractional) 값은 0x179이다.

32.768 MHz를 사용하는 OBE 시스템에서, 주파수 옵셋의 정수 값이 0x1E이고 분수 값은 0x1AF인 경우에서의 기준 클럭 발생기(Base clock generator)는, 총 432 경우(case)에 대해서 비트 클럭(bit clock)이 메인 클럭(main clock)의 31 사이클(cycle)로 1번 생성되고 나머지 431 경우(case)에 대해서는 32 사이클(cycle)로 생성되는 주기를 갖는다. 즉, 매 비트 클럭(bit clock) 생성마다 주파수 옵셋(frequency offset)의 분수 부분(fractional part)을 누적 카운터(counter)에 더하는 모듈러-432(modulo-432) 연산을 통해 클럭 발생기(clock generator)의 누적 정수 카운터(integer counter)값이 증감하게 된다.

이와 같이, 본 발명은 DSRC 단말기 시스템에서 주파수 옵셋 보상을 구비함으로써 1.024MHz의 체배 클럭을 사용하지 않는 시스템에서도 구현가능하다. 이는 기분클럭 발생기(25)를 정수부 카운터와, 분수부 카운터로 구성하여 정부부와 분수부로 나뉘어 동작함으로써 1.024MHz 클럭의 체배 클럭을 사용하지 않고, 48MHz 클럭을 사용하여도 시스템 구현이 가능해진다.

따라서, 본 발명을 이용하게 되면, 기지국과 단말기에서 기준클럭의 주파수가 일치되지 않는 경우 자동으로 주파수 옵셋을 계산하여 단말기의 기준클럭 주파수를 기지국의 기준클럭에 동기시킬 수 있게 된다.

10 : 통신 프레임 21 : 맨체스터 디코더
22 : 동기 검출기 23 : 프레임 콘트롤러
24 : 주파수 계산부 24a : 분수부 카운터
24b : 정수부 카운터 24c : 홀드 레지스터
25 : 기준클럭 발생기

Claims

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기지국으로부터 단말기가 데이터 수신시 기지국의 기준클럭과 단말기의 기준클럭의 주파수를 일치시키기 위한 기지국과 단말기 통신 시스템의 클럭 주파수 옵셋 보상장치에 있어서,
기지국으로부터 송신된 데이터를 수신데이터(RxD)로 수신받아 디코딩하는 맨체스터 복호기(21)와,
상기 맨체스터 복호기(21)에서 디코딩된 복호 데이터(MD_OUT)에서 프레임 제어슬롯(FCMS)의 프레임 동기신호(FSW)를 검출하는 동기 검출기(22)와,
상기 동기 검출기(22)의 프레임 동기신호(FSW)가 검출된 시점부터 미리 설정되는 주파수 계산 시점까지 주파수 옵셋의 계산을 제어하는 프레임 콘트롤러(23)와,
상기 프레임 콘트롤러(23)로부터 제어되는 주파수 옵셋 초기값을 출력하다가 프레임 콘트롤러(23)의 제어에 의거하여 상기 프레임 동기신호(FSW) 이후 시점부터 설정된 주파수 옵셋 계산 구간동안의 시간을 카운트하여 분수부 옵셋과 정수부 옵셋값을 출력하는 주파수 계산부(24)와,
상기 주파수 계산부(24)의 옵셋 초기값에 의거하여 초기 비트 클럭을 발생시키다가 주파수 계산부(24)의 주파수 계산에 따라 출력되는 상기 분수 및 정수 옵셋 값에 의거하여 비트 클럭의 분수 및 정수 카운트를 가변시켜 주파수 옵셋이 반영된 비트클럭을 출력하는 기준클럭 발생기(25)를 포함하여 구성된 특징으로 하는 기지국과 단말기 통신 시스템의 클럭 주파수 옵셋 보상장치.
제 3 항에 있어서, 상기 주파수 계산부(24)는,
상기 프레임 콘트롤러(23)로부터 프레임 동기신호(FSW) 이후 시점부터 미리설정된 주파수 계산 구간정보에 의거하여 기준타이머신호(Nx)를 카운트하는 분수부카운터(24a)와,
상기 주파수 구간정보에 의거하여 상기 분수부 카운터(24a)의 출력을 카운트하는 정수부 카운터(24b)와,
상기 프레임 콘트롤러(23)로부터 주파수 옵셋 초기값을 입력받아 초기값 업로드 시점에 대한 제어에 의해 초기 주파수 옵셋값을 출력하고, 상기 프레임 콘트롤러(23)의 주파수 계산 종료시점 신호에 의거하여 상기 분수부 카운터(24a) 및 정수부 카운터(24b)에서 출력되는 분수부 주파수 옵셋값과, 정수부 주파수 옵셋값을 출력하는 홀드 레지스터(24c)를 포함하여 구성된 것을 특징으로 하는 기지국과 단말기 통신 시스템의 클럭 주파수 옵셋 보상장치.
제 4 항에 있어서, 상기 기준 클럭 발생기는,
분수부 카운터와, 정수부 카운터를 구비하여 상기 주파수 계산부(24)에서 출력되는 분수부 주파수 옵셋값과 정수부 주파수 옵셋값을 입력받아 주파수가 조절된 비트 클럭을 발생시키도록 구성된 것을 특징으로 하는 기지국과 단말기 통신 시스템의 클럭 주파수 옵셋 보상장치.