JP5527648B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置に関し、特に、ヒューズが設けられた半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with a fuse.

近年、半導体装置の高度集積化に伴い、冗長回路を設けることにより、製品の歩留まりの向上が図られている。冗長回路を備えた半導体装置には、ヒューズが形成されている。冗長回路との接続が必要な場合には、ヒューズにレーザを照射して切断し、不良箇所と置き換えを行なうためのプログラミングを行なう。   In recent years, with the high integration of semiconductor devices, the yield of products has been improved by providing redundant circuits. A fuse is formed in a semiconductor device provided with a redundant circuit. When it is necessary to connect to a redundant circuit, the fuse is irradiated with a laser to be cut and programmed to replace the defective part.

一般に、ヒューズの上方には、絶縁膜が形成されている。絶縁膜は、照射されたレーザのエネルギを吸収してしまうため、絶縁膜の膜厚が厚い場合には、高エネルギのレーザが必要になる。そのため、ヒューズの上方に位置する絶縁膜には、エッチング処理が施されて膜厚が調整される。   In general, an insulating film is formed above the fuse. Since the insulating film absorbs the energy of the irradiated laser, a high-energy laser is required when the insulating film is thick. For this reason, the insulating film positioned above the fuse is subjected to an etching process to adjust the film thickness.

ヒューズ上の絶縁膜の残膜厚を調整することができる半導体装置を開示した先行文献として、特許文献１(特開２００８−７１９９１号公報)がある。特許文献１に記載された半導体装置においては、エッチングストップ層には抵抗素子と同じ導電性材料を用い、ヒューズ上の絶縁膜にはサイドウォール用絶縁膜を用いている。エッチングストップ層を構成する導電性材料は、絶縁膜に対してエッチング選択比を大きくすることができる。そのため、ヒューズ上の絶縁膜の残膜厚を安定して調整することができる。   As a prior document disclosing a semiconductor device capable of adjusting the remaining film thickness of the insulating film on the fuse, there is Patent Document 1 (Japanese Unexamined Patent Application Publication No. 2008-71991). In the semiconductor device described in Patent Document 1, the same conductive material as that of the resistance element is used for the etching stop layer, and the sidewall insulating film is used for the insulating film on the fuse. The conductive material constituting the etching stop layer can increase the etching selectivity with respect to the insulating film. Therefore, the remaining film thickness of the insulating film on the fuse can be adjusted stably.

図１５は、従来の半導体装置におけるヒューズ部の近傍を示す一部断面図である。図１５に示すように、従来の半導体装置においては、シリコン基板７の上部に分離酸化膜１２が形成されている。また、シリコン基板７の上部の一部に、不純物が拡散された拡散領域８が形成されている。   FIG. 15 is a partial cross-sectional view showing the vicinity of a fuse portion in a conventional semiconductor device. As shown in FIG. 15, in the conventional semiconductor device, an isolation oxide film 12 is formed on the silicon substrate 7. A diffusion region 8 in which impurities are diffused is formed in a part of the upper portion of the silicon substrate 7.

シリコン基板７の上面に、層間絶縁膜１３が形成されている。層間絶縁膜１３の下部において、シリコン基板７のドレイン／ソース領域またはその他の活性領域が形成される拡散領域８に対応する位置にゲート酸化膜９が形成されている。ゲート酸化膜９の上面に、ゲート電極１０が形成され、ゲート電極１０の両端に絶縁膜サイドウォール１１が形成されている。層間絶縁膜１３には、複数のコンタクト１４ａ，１４ｂが形成されている。   An interlayer insulating film 13 is formed on the upper surface of the silicon substrate 7. Under the interlayer insulating film 13, a gate oxide film 9 is formed at a position corresponding to the diffusion region 8 where the drain / source region or other active region of the silicon substrate 7 is formed. A gate electrode 10 is formed on the upper surface of the gate oxide film 9, and insulating film sidewalls 11 are formed on both ends of the gate electrode 10. A plurality of contacts 14 a and 14 b are formed on the interlayer insulating film 13.

層間絶縁膜１３の上面には、複数の配線１６ａ，１６ｂが形成されている。配線１６ａは、コンタクト１４ａに接続され、配線１６ｂは、コンタクト１４ｂに接続されている。配線１６ａ，１６ｂは、絶縁膜１５に覆われている。   A plurality of wirings 16 a and 16 b are formed on the upper surface of the interlayer insulating film 13. The wiring 16a is connected to the contact 14a, and the wiring 16b is connected to the contact 14b. The wirings 16 a and 16 b are covered with the insulating film 15.

絶縁膜１５の上面に、層間絶縁膜１７が形成されている。層間絶縁膜１７には、ヒューズ部を形成するためのプラグ１８が形成されている。層間絶縁膜１７の上面にヒューズとなるアルミ配線２０が形成されている。アルミ配線２０を覆うようにプラズマＴＥＯＳ膜１９が形成されている。   An interlayer insulating film 17 is formed on the upper surface of the insulating film 15. The interlayer insulating film 17 is formed with a plug 18 for forming a fuse portion. An aluminum wiring 20 serving as a fuse is formed on the upper surface of the interlayer insulating film 17. A plasma TEOS film 19 is formed so as to cover the aluminum wiring 20.

プラズマＴＥＯＳ膜の上面に、複数のアルミ配線２３，２４が形成されている。アルミ配線２３，２４を覆うように、プラズマＳｉＮ膜２５が形成されている。プラズマＳｉＮ膜２５の上面にポリイミド膜２６が形成されている。ポリイミド膜２６およびプラズマＳｉＮ膜２５に亘って、プラズマＴＥＯＳ膜を露出させる開口部２７が形成されている。   A plurality of aluminum wirings 23 and 24 are formed on the upper surface of the plasma TEOS film. A plasma SiN film 25 is formed so as to cover the aluminum wirings 23 and 24. A polyimide film 26 is formed on the upper surface of the plasma SiN film 25. An opening 27 exposing the plasma TEOS film is formed across the polyimide film 26 and the plasma SiN film 25.

以下、従来の半導体装置における表層部の形成方法について説明する。
図１６は、従来の半導体装置におけるプラズマＴＥＯＳ膜の上面にアルミ配線を形成した状態を示す一部断面図である。図１６に示すように、一般に、ヒューズ部を構成するアルミ配線２０は、最上層のアルミ配線２３，２４の１つ下の配線層に形成される。 Hereinafter, a method for forming a surface layer portion in a conventional semiconductor device will be described.
FIG. 16 is a partial cross-sectional view showing a state in which an aluminum wiring is formed on the upper surface of a plasma TEOS film in a conventional semiconductor device. As shown in FIG. 16, in general, the aluminum wiring 20 constituting the fuse portion is formed in a wiring layer that is one layer below the uppermost aluminum wirings 23 and 24.

図１７は、従来の半導体装置におけるプラズマＳｉＮ膜を形成した状態を示す一部断面図である。図１７に示すように、プラズマＣＶＤによりプラズマＳｉＮ膜２５を形成するが、このプラズマＳｉＮ膜２５は、埋め込み性が悪い。そのため、近接して配置されたアルミ配線２３とアルミ配線２４との間に、プラズマＳｉＮ膜２５を十分に埋め込むことができない。よって、図１５，１７に示すように、プラズマＳｉＮ膜２５のアルミ配線２３とアルミ配線２４との間に、巣３６が形成されてしまう。   FIG. 17 is a partial cross-sectional view showing a state in which a plasma SiN film is formed in a conventional semiconductor device. As shown in FIG. 17, a plasma SiN film 25 is formed by plasma CVD, but this plasma SiN film 25 has poor embeddability. Therefore, the plasma SiN film 25 cannot be sufficiently embedded between the aluminum wiring 23 and the aluminum wiring 24 that are arranged close to each other. Therefore, as shown in FIGS. 15 and 17, a nest 36 is formed between the aluminum wiring 23 and the aluminum wiring 24 of the plasma SiN film 25.

図１８は、従来の半導体装置におけるプラズマＳｉＮ膜の上面にポリイミド膜を形成した後、エッチングを行なって開口部を形成した状態を示す一部断面図である。図１８に示すように、巣３６が形成されたプラズマＳｉＮ膜２５の上面に、ポリイミド膜２６を形成する。ポリイミド膜２６は、開口部２７に対応する箇所に設けられないようにパターニングされる。   FIG. 18 is a partial cross-sectional view showing a state where an opening is formed by etching after forming a polyimide film on the upper surface of a plasma SiN film in a conventional semiconductor device. As shown in FIG. 18, a polyimide film 26 is formed on the upper surface of the plasma SiN film 25 in which the nests 36 are formed. The polyimide film 26 is patterned so as not to be provided at a location corresponding to the opening 27.

その後、ポリイミド膜２６をマスクにして、プラズマＳｉＮ膜２５およびプラズマＴＥＯＳ膜１９をエッチングして、ヒューズ部の上方に位置するプラズマＴＥＯＳ膜１９の膜厚を調整する。   Thereafter, using the polyimide film 26 as a mask, the plasma SiN film 25 and the plasma TEOS film 19 are etched to adjust the film thickness of the plasma TEOS film 19 located above the fuse portion.

プラズマＳｉＮ膜２５は、水分の浸入を防止してアルミ配線２３，２４の腐食を防止する機能を有している。プラズマＳｉＮ膜２５の上面に形成されているポリイミド膜２６は、水分の浸入を防止する性質をほとんど有していない。   The plasma SiN film 25 has a function of preventing the penetration of moisture and preventing the corrosion of the aluminum wirings 23 and 24. The polyimide film 26 formed on the upper surface of the plasma SiN film 25 has almost no property of preventing moisture from entering.

そのため、プラズマＳｉＮ膜２５に巣３６が形成されている場合、アルミ配線２３，２４の上面のプラズマＳｉＮ膜２５の膜厚が薄くなってカバレッジが不足してしまうため、ポリイミド膜２６を通過した水分が、アルミ配線２３，２４に到達してしまう。その結果、アルミ配線２３，２４に腐食が発生する問題があった。このことが、ＨＡＳＴ(Highly Accelerated Steam and Temperature)およびＰＣＴ(Pressure Cooker Test)において、耐湿性が劣る原因となっていた。   Therefore, when the nest 36 is formed in the plasma SiN film 25, the film thickness of the plasma SiN film 25 on the upper surfaces of the aluminum wirings 23 and 24 becomes thin and the coverage becomes insufficient. However, the aluminum wires 23 and 24 are reached. As a result, there is a problem that the aluminum wirings 23 and 24 are corroded. This has been a cause of poor moisture resistance in HAST (Highly Accelerated Steam and Temperature) and PCT (Pressure Cooker Test).

上記の問題を解決するために、以下の構造を有する半導体装置が用いられている。
図１９は、従来の他の半導体装置におけるヒューズ部の近傍を示す一部断面図である。ヒューズ部を構成するアルミ配線２０より下方の層については、図１５に示す従来の半導体装置の構造と同一のため説明を繰り返さない。 In order to solve the above problem, a semiconductor device having the following structure is used.
FIG. 19 is a partial cross-sectional view showing the vicinity of a fuse portion in another conventional semiconductor device. The layers below the aluminum wiring 20 constituting the fuse portion are the same as the structure of the conventional semiconductor device shown in FIG.

図１９に示すように、アルミ配線２０を覆うように、プラズマＴＥＯＳ膜１９が形成されている。プラズマＴＥＯＳ膜１９の上面に、プラズマＳｉＯＮ膜２１が形成されている。プラズマＳｉＯＮ膜２１の上面に、アルミ配線２３，２４が形成されている。アルミ配線２３，２４を覆うように、二酸化シリコンからなるＨＤＰ(High Density Plasma)膜２２が形成されている。   As shown in FIG. 19, a plasma TEOS film 19 is formed so as to cover the aluminum wiring 20. A plasma SiON film 21 is formed on the upper surface of the plasma TEOS film 19. Aluminum wirings 23 and 24 are formed on the upper surface of the plasma SiON film 21. An HDP (High Density Plasma) film 22 made of silicon dioxide is formed so as to cover the aluminum wirings 23 and 24.

ＨＤＰ酸化膜２２の上面にプラズマＳｉＮ膜２５が形成されている。プラズマＳｉＮ膜２５の上面にポリイミド膜２６が形成されている。プラズマＳｉＮ膜２５、ＨＤＰ酸化膜２２およびプラズマＳｉＯＮ膜２１に亘って、プラズマＴＥＯＳ膜１９を露出させる開口部２７が形成されている。   A plasma SiN film 25 is formed on the upper surface of the HDP oxide film 22. A polyimide film 26 is formed on the upper surface of the plasma SiN film 25. An opening 27 for exposing the plasma TEOS film 19 is formed across the plasma SiN film 25, the HDP oxide film 22 and the plasma SiON film 21.

以下、従来の他の半導体装置の表層部の形成方法について説明する。
図２０は、従来の他の半導体装置におけるプラズマＴＥＯＳ膜の上面にアルミ配線を形成した状態を示す一部断面図である。図２０に示すように、プラズマＴＥＯＳ膜１９の上面に、プラズマＣＶＤによりプラズマＳｉＯＮ膜２１を形成する。 Hereinafter, a method for forming a surface layer portion of another conventional semiconductor device will be described.
FIG. 20 is a partial cross-sectional view showing a state in which an aluminum wiring is formed on the upper surface of a plasma TEOS film in another conventional semiconductor device. As shown in FIG. 20, a plasma SiON film 21 is formed on the upper surface of the plasma TEOS film 19 by plasma CVD.

プラズマＳｉＯＮ膜２１は、このプラズマＳｉＯＮ膜２１の上面に形成される二酸化シリコンからなるＨＤＰ酸化膜とのエッチング選択比の違いから、エッチングストッパの機能を有している。また、プラズマＳｉＯＮ膜２１は、二酸化シリコン膜よりもシリコンリッチな組成になっている。ただし、プラズマＳｉＯＮ膜２１の耐湿性は、二酸化シリコンに略等しく、水分の浸入を防止する性質をほとんど有していない。プラズマＳｉＯＮ膜２１の上面に、アルミ配線２３，２４を形成する。   The plasma SiON film 21 has the function of an etching stopper due to the difference in etching selectivity with the HDP oxide film made of silicon dioxide formed on the upper surface of the plasma SiON film 21. Further, the plasma SiON film 21 has a silicon rich composition as compared with the silicon dioxide film. However, the moisture resistance of the plasma SiON film 21 is substantially the same as that of silicon dioxide, and has almost no property of preventing moisture from entering. Aluminum wirings 23 and 24 are formed on the upper surface of the plasma SiON film 21.

図２１は、従来の他の半導体装置におけるプラズマＳｉＮ膜を形成した状態を示す一部断面図である。図２１に示すように、アルミ配線２３，２４を覆うように、二酸化シリコンからなるＨＤＰ酸化膜２２を形成する。ＨＤＰ酸化膜２２は、埋め込み性が良いため、近接して配置されたアルミ配線２３とアルミ配線２４との間に、隙間なく埋め込まれ、巣が発生しない。ＨＤＰ酸化膜２２の上面に、プラズマＳｉＮ膜２５が形成する。   FIG. 21 is a partial cross-sectional view showing a state in which a plasma SiN film is formed in another conventional semiconductor device. As shown in FIG. 21, an HDP oxide film 22 made of silicon dioxide is formed so as to cover the aluminum wirings 23 and 24. Since the HDP oxide film 22 has a good embedding property, it is buried without any gap between the aluminum wiring 23 and the aluminum wiring 24 that are arranged close to each other, and no nest is generated. A plasma SiN film 25 is formed on the upper surface of the HDP oxide film 22.

図２２は、従来の他の半導体装置におけるレジストパターンを形成した状態を示す一部断面図である。図２２に示すように、プラズマＳｉＮ膜２５の上面に、ヒューズ部の上方に開口部を形成するためのレジストパターン３５を形成する。   FIG. 22 is a partial cross-sectional view showing a state in which a resist pattern is formed in another conventional semiconductor device. As shown in FIG. 22, a resist pattern 35 for forming an opening above the fuse portion is formed on the upper surface of the plasma SiN film 25.

図２３は、従来の他の半導体装置において、エッチングによりヒューズ部の上方に開口部を形成した状態を示す一部断面図である。図２３に示すように、レジストパターン３５をマスクにエッチングを施すことにより、プラズマＳｉＮ膜２５、ＨＤＰ酸化膜２２およびプラズマＳｉＯＮ膜２１に亘る、開口部２７を形成する。開口部２７を形成する際、プラズマＳｉＯＮ膜２１を露出した際にエッチングを一旦とめ、その後エッチング条件を変更してプラズマＴＥＯＳ膜１９を露出させて、レーザヒューズの上方に位置するプラズマＴＥＯＳ膜１９の膜厚を調整する。   FIG. 23 is a partial cross-sectional view showing a state in which an opening is formed above a fuse portion by etching in another conventional semiconductor device. As shown in FIG. 23, an opening 27 is formed across the plasma SiN film 25, the HDP oxide film 22, and the plasma SiON film 21 by etching using the resist pattern 35 as a mask. When the opening 27 is formed, the etching is temporarily stopped when the plasma SiON film 21 is exposed, and then the etching conditions are changed to expose the plasma TEOS film 19 so that the plasma TEOS film 19 located above the laser fuse is exposed. Adjust the film thickness.

図２４は、従来の他の半導体装置におけるポリイミド膜を形成した状態を示す一部断面図である。図２４に示すように、プラズマＳｉＮ膜２５の上面に、ポリイミド膜２６を形成する。   FIG. 24 is a partial cross-sectional view showing a state in which a polyimide film is formed in another conventional semiconductor device. As shown in FIG. 24, a polyimide film 26 is formed on the upper surface of the plasma SiN film 25.

上記の方法により半導体装置を形成することにより、表層部に形成されたアルミ配線２３，２４の上面にプラズマＳｉＮ膜２５を均一な膜厚で形成することができる。そのため、ポリイミド膜２６を通過した水分が、アルミ配線２３，２４に浸入することを防止することができる。   By forming the semiconductor device by the above method, the plasma SiN film 25 can be formed with a uniform thickness on the upper surfaces of the aluminum wirings 23 and 24 formed in the surface layer portion. Therefore, moisture that has passed through the polyimide film 26 can be prevented from entering the aluminum wirings 23 and 24.

ヒューズ部の上方の開口部からの水分の浸入を防止するヒューズ回路を開示した先行文献として、特許文献２(特開平５−２９１４０６号公報)がある。特許文献２に記載されたヒューズ回路においては、開口部を保護層に設け、開口部の側壁に近い保護層の表面部分から内部に向けて溝を設けている。このようにして、浸入する水分が通過する、開口部の側壁から配線までのパスを長くすることにより、配線に水分が到達することを防止している。   Patent Document 2 (Japanese Patent Laid-Open No. 5-291406) is a prior art document that discloses a fuse circuit that prevents moisture from entering through an opening above the fuse portion. In the fuse circuit described in Patent Document 2, an opening is provided in the protective layer, and a groove is provided from the surface portion of the protective layer near the side wall of the opening toward the inside. In this way, the path from the side wall of the opening to the wiring through which the entering moisture passes is lengthened to prevent the moisture from reaching the wiring.

ヒューズ部のパターン倒れまたはパターン飛びを防止することができる半導体装置を開示した先行文献として、特許文献３(特開２００５−２０９９０３号公報)がある。特許文献３に記載された半導体装置においては、ヒューズ部の上方の開口部の側壁に層間絶縁膜が形成されている。ヒューズ部を層間絶縁膜に支持させることにより、開口部を形成するエッチング工程の洗浄において、ヒューズのパターン倒れまたはパターン飛びを防止している。   Patent Document 3 (Japanese Patent Laid-Open No. 2005-209903) is a prior art document that discloses a semiconductor device that can prevent the pattern collapse or pattern jump of the fuse portion. In the semiconductor device described in Patent Document 3, an interlayer insulating film is formed on the side wall of the opening above the fuse portion. By supporting the fuse portion on the interlayer insulating film, the pattern collapse or pattern jump of the fuse is prevented in the cleaning of the etching process for forming the opening.

ヒューズ部への汚染物質の浸入を防止する半導体装置を開示した先行文献として、特許文献４(特開２００３−２０９１７３号公報)がある。特許文献４に記載された半導体装置においては、ヒューズを構成する配線の上面および側面を酸化シリコンなどから形成される層間絶縁膜で覆っている。   Patent Document 4 (Japanese Patent Laid-Open No. 2003-209173) is a prior art document that discloses a semiconductor device that prevents entry of contaminants into a fuse portion. In the semiconductor device described in Patent Document 4, the upper surface and the side surface of the wiring constituting the fuse are covered with an interlayer insulating film formed of silicon oxide or the like.

シールリングを備えた半導体装置を開示した先行文献として、特許文献５(特開２００６−１５６９６０号公報)がある。特許文献５に記載された半導体装置には、上部絶縁膜にヒューズを囲むようにシールリングが埋設されている。そのようにして、上部絶縁膜を通して、水分、金属イオン、有機物などがヒューズの周囲に設けられている回路素子領域に浸出することを抑制している。   As a prior document disclosing a semiconductor device provided with a seal ring, there is Patent Document 5 (Japanese Patent Laid-Open No. 2006-156960). In the semiconductor device described in Patent Document 5, a seal ring is embedded in the upper insulating film so as to surround the fuse. In this way, moisture, metal ions, organic matter, and the like are prevented from leaching through the upper insulating film into the circuit element region provided around the fuse.

ヒューズの外周部を取囲むようにガードリングを設けた半導体装置を開示した先行文献として、特許文献６(特開２００５−２０３６８８号公報)がある。特許文献６に記載された半導体装置には、ヒューズの平面パターン領域を囲むガードリングが、Ｃｕ配線で形成されている。ガードリングにより、水分の横方向への拡散を防止している。   Patent Document 6 (Japanese Patent Laid-Open No. 2005-203688) is a prior art document that discloses a semiconductor device in which a guard ring is provided so as to surround the outer periphery of a fuse. In the semiconductor device described in Patent Document 6, a guard ring surrounding the planar pattern region of the fuse is formed of Cu wiring. The guard ring prevents moisture from spreading in the lateral direction.

特開２００８−７１９９１号公報JP 2008-71991 A 特開平５−２９１４０６号公報JP-A-5-291406 特開２００５−２０９９０３号公報JP 2005-209903 A 特開２００３−２０９１７３号公報JP 2003-209173 A 特開２００６−１５６９６０号公報JP 2006-156960 A 特開２００５−２０３６８８号公報JP 2005-203688 A

図１９に示すように、開口部２７の側面２７ａには、プラズマＳｉＯＮ膜２１が露出している。また、プラズマＴＥＯＳ膜１９とプラズマＳｉＯＮ膜２１との界面、および、プラズマＳｉＯＮ膜２１とＨＤＰ酸化膜２２との界面が、開口部２７の側面２７ａに露出している。   As shown in FIG. 19, the plasma SiON film 21 is exposed on the side surface 27 a of the opening 27. Further, the interface between the plasma TEOS film 19 and the plasma SiON film 21 and the interface between the plasma SiON film 21 and the HDP oxide film 22 are exposed on the side surface 27 a of the opening 27.

本願発明者は、以下のことを初めて見出した。プラズマＳｉＯＮ膜２１は、ダングリングボンドが多く存在する膜であるため、プラズマＳｉＯＮ膜２１自体またはプラズマＳｉＯＮ膜２１との界面を通じて、イオンが浸入しやすい。そのため、塩素イオンなどの腐食を促進するイオンが、開口部２７の側面２７ａから、プラズマＳｉＯＮ膜２１自体またはその界面を通過して、アルミ配線２３に到達してしまう。このように、従来の他の半導体装置の構造においては、塩素イオンなどの腐食を促進するイオンにより、ヒューズ部の上方の開口部２７の近傍に配置されたアルミ配線２３が腐食される問題が発生していた。   The inventor of the present application has found the following for the first time. Since the plasma SiON film 21 is a film having many dangling bonds, ions are likely to enter through the plasma SiON film 21 itself or the interface with the plasma SiON film 21. Therefore, ions that promote corrosion such as chlorine ions pass through the plasma SiON film 21 itself or its interface from the side surface 27 a of the opening 27 and reach the aluminum wiring 23. Thus, in the structure of another conventional semiconductor device, there is a problem that the aluminum wiring 23 arranged near the opening 27 above the fuse portion is corroded by ions that promote corrosion such as chlorine ions. Was.

特許文献１に記載された半導体装置においては、ヒューズ部の上方の開口部の側面に、パッシベーション膜の側面が露出している。パッシベーション膜は、下層側はシリコン酸化膜で形成され、上層側はシリコン窒化膜で形成されている。シリコン酸化膜は耐湿性が低く、水分の浸入を防止する性質がほとんどない。よって、開口部の側面からシリコン酸化膜を通過して開口部の近傍に配置された配線に水分が浸入して、その配線が腐食する問題がある。   In the semiconductor device described in Patent Document 1, the side surface of the passivation film is exposed on the side surface of the opening above the fuse portion. The passivation film is formed of a silicon oxide film on the lower layer side and a silicon nitride film on the upper layer side. The silicon oxide film has low moisture resistance and has almost no property of preventing moisture from entering. Therefore, there is a problem that moisture enters the wiring disposed in the vicinity of the opening through the silicon oxide film from the side surface of the opening and the wiring is corroded.

特許文献２に記載されたヒューズ回路においては、開口部の側壁に露出する保護層に溝を形成することにより耐湿性を向上させているが、溝を形成することにより、浸入した水分が配線に到達するまでの時間を長くすることはできても、配線に水分が浸入することを防止することはできない。   In the fuse circuit described in Patent Document 2, moisture resistance is improved by forming a groove in the protective layer exposed on the side wall of the opening. However, by forming the groove, moisture that has penetrated into the wiring is improved. Even if the time to reach can be increased, it is not possible to prevent moisture from entering the wiring.

特許文献３に記載された半導体装置においては、ヒューズ保護膜により、ヒューズ部の上方の開口部を覆っているが、ヒューズ保護膜を形成する工程の前において(図４(ａ)参照)、ヒューズが露出するまでエッチングを行なっている。よって、このエッチングの際に、ヒューズはエッチング液に曝されるため腐食されてしまう。   In the semiconductor device described in Patent Document 3, the opening above the fuse portion is covered with the fuse protective film. Before the step of forming the fuse protective film (see FIG. 4A), the fuse Etching is performed until is exposed. Therefore, during this etching, the fuse is corroded because it is exposed to the etching solution.

特許文献４に記載された半導体装置においては、ヒューズを含む配線層を保護層で覆うことにより配線層の腐食を防止している。しかし、ヒューズを形成している層より上の層に配線を形成した場合には、保護層と層間絶縁膜との界面が、開口部に露出してしまう。その界面を通じて、開口部から開口部の近傍に配置された配線に水分が浸入し、配線が腐食してしまう。ヒューズを形成している層より上の層に配線を形成しないと限定した場合には、配線のレイアウトの自由度が制限されてしまい、半導体装置の高集積化の妨げとなる。   In the semiconductor device described in Patent Document 4, corrosion of the wiring layer is prevented by covering the wiring layer including the fuse with a protective layer. However, when the wiring is formed in a layer above the layer forming the fuse, the interface between the protective layer and the interlayer insulating film is exposed to the opening. Through the interface, moisture enters the wiring arranged in the vicinity of the opening from the opening, and the wiring is corroded. If the wiring is not formed in a layer above the layer in which the fuse is formed, the degree of freedom of wiring layout is limited, which hinders high integration of the semiconductor device.

特許文献５，６に記載された半導体装置においては、ヒューズの周囲をシールリングまたはガードリングにより取囲んでいる。半導体装置の微細化および高集積化が進むにつれてヒューズの数が増加して、ヒューズ領域がチップ面積中に占める割合が大きくなってきている。よって、ヒューズの周囲をシールリングまたはガードリングにより取囲むことは、さらにヒューズ領域の面積を大きくすることになり、半導体装置の小型化を妨げ、またレイアウト設計の自由度を減らす要因となる。   In the semiconductor devices described in Patent Documents 5 and 6, the fuse is surrounded by a seal ring or a guard ring. As the miniaturization and higher integration of semiconductor devices progress, the number of fuses increases, and the proportion of the fuse region in the chip area has increased. Therefore, surrounding the fuse with a seal ring or a guard ring further increases the area of the fuse region, hinders miniaturization of the semiconductor device, and reduces the degree of freedom in layout design.

本発明は上記の問題に鑑みてなされたものであり、ヒューズ部の上方の開口部から侵入する水分により配線の腐食を防止しつつ、半導体装置の小型化および高集積化を図ることができる、半導体装置を提供することを目的とする。   The present invention has been made in view of the above problems, and it is possible to reduce the size and increase the integration of the semiconductor device while preventing corrosion of the wiring due to moisture entering from the opening above the fuse portion. An object is to provide a semiconductor device.

本発明に基づく半導体装置は、半導体基板上に形成され、レーザを照射されることにより切断されるレーザヒューズと、レーザヒューズを覆うように形成された層間絶縁膜とを備えている。また、半導体装置は、層間絶縁膜の上面に形成されたプラズマＳｉＯＮ膜と、プラズマＳｉＯＮ膜の上面に設けられた複数の配線とを備えている。さらに、半導体装置は、複数の配線を覆うように、プラズマＳｉＯＮ膜の上面に形成されたＨＤＰ酸化膜と、ＨＤＰ酸化膜を覆うように形成されたプラズマＳｉＮ膜とを備えている。半導体装置は、半導体基板上における回路形成領域を取り囲み、層間絶縁膜およびプラズマＳｉＯＮ膜を貫くように設けられ、上面および側面の一部がＨＤＰ酸化膜に覆われたシールリングを備えている。レーザヒューズの上方において、プラズマＳｉＯＮ膜、ＨＤＰ酸化膜およびプラズマＳｉＮ膜に亘って、層間絶縁膜を露出させる第１開口部が形成されている。プラズマＳｉＮ膜の一部が、第１開口部の側面とプラズマＳｉＯＮ膜の側面との間を遮断するように配置されている。シールリングの外周側のプラズマＳｉＯＮ膜の側面が露出されている。   A semiconductor device according to the present invention includes a laser fuse formed on a semiconductor substrate and cut by being irradiated with a laser, and an interlayer insulating film formed so as to cover the laser fuse. The semiconductor device also includes a plasma SiON film formed on the upper surface of the interlayer insulating film and a plurality of wirings provided on the upper surface of the plasma SiON film. The semiconductor device further includes an HDP oxide film formed on the upper surface of the plasma SiON film so as to cover the plurality of wirings, and a plasma SiN film formed so as to cover the HDP oxide film. The semiconductor device includes a seal ring that surrounds a circuit formation region on the semiconductor substrate, is provided so as to penetrate the interlayer insulating film and the plasma SiON film, and has an upper surface and a part of a side surface covered with an HDP oxide film. Above the laser fuse, a first opening for exposing the interlayer insulating film is formed across the plasma SiON film, HDP oxide film, and plasma SiN film. A part of the plasma SiN film is arranged so as to block between the side surface of the first opening and the side surface of the plasma SiON film. The side surface of the plasma SiON film on the outer peripheral side of the seal ring is exposed.

上記の半導体装置においては、プラズマＳｉＯＮ膜の上面および第１開口部側の側面を耐湿性の優れたプラズマＳｉＮ膜で覆うことにより、第１開口部の側面とプラズマＳｉＯＮ膜との間に耐湿性のよいプラズマＳｉＮ膜を配置することができる。   In the above semiconductor device, the upper surface of the plasma SiON film and the side surface on the first opening side are covered with the plasma SiN film having excellent moisture resistance, so that the moisture resistance between the side surface of the first opening and the plasma SiON film is increased. A good plasma SiN film can be arranged.

その結果、第１開口部の側面から腐食性を有するイオンなどを含んだ水分が、プラズマＳｉＯＮ膜に浸入することを防止することができる。よって、第１開口部の近傍に配置された配線に、プラズマＳｉＯＮ膜を通して、腐食性を有するイオンなどを含んだ水分が浸入することを阻害して、第１開口部の近傍に配置された配線が腐食することを防止することができる。   As a result, it is possible to prevent moisture containing ions having corrosivity from entering the plasma SiON film from the side surface of the first opening. Therefore, the wiring disposed in the vicinity of the first opening is inhibited from entering the wiring including the corrosive ions through the plasma SiON film into the wiring disposed in the vicinity of the first opening. Can be prevented from corroding.

また、回路形成領域を取囲むようにシールリングを設け、シールリングの外周側のプラズマＳｉＯＮ膜の側面を露出することにより、露出したプラズマＳｉＯＮ膜から水分が浸入するが、シールリングにより回路形成領域に水分が浸入することを防止することができる。仮に、シールリングの外周側のプラズマＳｉＯＮ膜の側面をプラズマＳｉＮ膜で覆った場合には、半導体チップの大きさがその分大きくなってしまう。よって、シールリングの外周側のプラズマＳｉＯＮ膜の側面を露出させつつ、シールリングにより回路形成領域内への水分の浸入を防止することにより、半導体装置の小型化を図りつつ、半導体装置の信頼性を向上することができる。   Further, a seal ring is provided so as to surround the circuit formation region, and moisture is infiltrated from the exposed plasma SiON film by exposing the side surface of the plasma SiON film on the outer peripheral side of the seal ring. It is possible to prevent moisture from entering the glass. If the side surface of the plasma SiON film on the outer peripheral side of the seal ring is covered with the plasma SiN film, the size of the semiconductor chip is increased accordingly. Therefore, the reliability of the semiconductor device can be reduced while reducing the size of the semiconductor device by exposing the side surface of the plasma SiON film on the outer peripheral side of the seal ring and preventing the intrusion of moisture into the circuit formation region by the seal ring. Can be improved.

さらに、上記の半導体装置においては、レーザヒューズの周囲を取囲むようにシールリングを形成することは特に行なわなくてもよく、また、配線の配置などに特別な制限が課せられないため、レイアウトの自由度を確保して、半導体装置の高集積化を図ることができる。   Further, in the above semiconductor device, it is not necessary to form a seal ring so as to surround the laser fuse, and no special restrictions are imposed on the layout of the wiring. The degree of freedom can be ensured and the semiconductor device can be highly integrated.

本発明に基づく半導体装置においては、プラズマＳｉＯＮ膜の上面に設けられたパッド金属部を備えるようにしてもよい。この場合、パッド金属部の上面にＴｉＮ膜が形成され、ＴｉＮ膜の上面にＨＤＰ酸化膜が形成されている。また、半導体装置には、ＴｉＮ膜、ＨＤＰ酸化膜およびプラズマＳｉＮ膜に亘って、パッド金属部を露出させる第２開口部が形成されている。さらに、半導体装置には、プラズマＳｉＮ膜の一部が、第２開口部の側面とＴｉＮ膜の側面との間を遮断するように配置されている。   The semiconductor device according to the present invention may include a pad metal portion provided on the upper surface of the plasma SiON film. In this case, a TiN film is formed on the upper surface of the pad metal part, and an HDP oxide film is formed on the upper surface of the TiN film. In the semiconductor device, a second opening that exposes the pad metal portion is formed across the TiN film, the HDP oxide film, and the plasma SiN film. Further, in the semiconductor device, a part of the plasma SiN film is disposed so as to block between the side surface of the second opening and the side surface of the TiN film.

上記の半導体装置においては、ＴｉＮ膜の上面および第２開口部側の側面をプラズマＳｉＮ膜で覆うことにより、ＴｉＮ膜と第２開口部の側面との間に耐湿性のよいプラズマＳｉＮ膜を配置することができる。   In the above semiconductor device, the plasma SiN film having good moisture resistance is disposed between the TiN film and the side surface of the second opening by covering the upper surface of the TiN film and the side surface on the second opening side with the plasma SiN film. can do.

ＴｉＮ膜は、酸化されるとＴｉＯ2になり膨張するため、上層のプラズマＳｉＮ膜などのパッシベーション膜にクラックが発生し、クラック部から水分が浸入することにより、アルミの腐食が発生する。 When the TiN film is oxidized, it becomes TiO 2 and expands. Therefore, a crack is generated in a passivation film such as an upper plasma SiN film, and moisture penetrates from the crack portion, thereby causing corrosion of aluminum.

よって、ＴｉＮ膜と第２開口部の側面との間にプラズマＳｉＮ膜を配置することにより、ＴｉＮ膜を酸化させるイオンを含んだ水分がＴｉＮ膜に浸入することを阻害して、ＴｉＮ膜の剥がれを防止することができる。その結果、半導体装置の信頼性の向上を図ることができる。   Therefore, by disposing the plasma SiN film between the TiN film and the side surface of the second opening, the moisture containing ions that oxidize the TiN film is prevented from entering the TiN film, and the TiN film is peeled off. Can be prevented. As a result, the reliability of the semiconductor device can be improved.

好ましくは、シールリングが接地電位に固定されている。
上記の半導体装置によると、シールリングの外周側のプラズマＳｉＯＮ膜の側面が露出していることにより、その露出した側面から浸入した腐食性を有する水分がプラズマＳｉＯＮ膜を通過してシールリングに到達した場合に、シールリングにおいて、バイアス印加型の腐食が起こることを防止することができる。 Preferably, the seal ring is fixed at the ground potential.
According to the above semiconductor device, since the side surface of the plasma SiON film on the outer peripheral side of the seal ring is exposed, the corrosive moisture that has entered from the exposed side surface passes through the plasma SiON film and reaches the seal ring. In this case, it is possible to prevent the biased type corrosion from occurring in the seal ring.

好ましくは、ＨＤＰ酸化膜の膜厚が配線より厚い。
上記の半導体装置においては、ＨＤＰ酸化膜が配線の上面および側面を覆うように形成できるため、配線の上方の角部がＨＤＰ酸化膜に覆われない状態となることを避けることができる。仮に、配線の上方の角部がＨＤＰ酸化膜に覆われていない状態において、ＨＤＰ酸化膜の外表面に沿ってプラズマＳｉＮ膜を形成した場合には、その配線の上方の角部において、プラズマＳｉＮ膜のつきが悪く膜質の良くないプラズマＳｉＮ膜がけいせいされてしまう。よって、ＨＤＰ酸化膜の膜厚を配線より厚くすることにより、プラズマＳｉＮ膜を安定して形成することができ、半導体装置の信頼性を向上することができる。 Preferably, the HDP oxide film is thicker than the wiring.
In the above semiconductor device, since the HDP oxide film can be formed so as to cover the upper surface and the side surface of the wiring, it is possible to avoid a state where the upper corner of the wiring is not covered with the HDP oxide film. If the plasma SiN film is formed along the outer surface of the HDP oxide film in a state where the upper corner of the wiring is not covered with the HDP oxide film, the plasma SiN is formed at the upper corner of the wiring. A plasma SiN film with poor film quality and poor film quality is blamed. Therefore, by making the HDP oxide film thicker than the wiring, the plasma SiN film can be stably formed, and the reliability of the semiconductor device can be improved.

本発明に基づく半導体装置においては、回路形成領域には、ＣＰＵ、ＲＡＭ、論理回路およびアナログ回路が形成されている。   In the semiconductor device according to the present invention, a CPU, a RAM, a logic circuit, and an analog circuit are formed in the circuit formation region.

本発明によると、プラズマＳｉＯＮ膜の上面および第１開口部側の側面を耐湿性の優れたプラズマＳｉＮ膜で覆うことにより、第１開口部の側面とプラズマＳｉＯＮ膜との間に耐湿性のよいプラズマＳｉＮ膜を配置することができる。   According to the present invention, the upper surface of the plasma SiON film and the side surface on the first opening side are covered with the plasma SiN film having excellent moisture resistance, so that the moisture resistance is good between the side surface of the first opening and the plasma SiON film. A plasma SiN film can be disposed.

その結果、第１開口部の側面から腐食性を有するイオンなどを含んだ水分が、プラズマＳｉＯＮ膜に浸入することを防止することができる。よって、第１開口部の近傍に配置された配線に、プラズマＳｉＯＮ膜を通して、腐食性を有するイオンなどを含んだ水分が浸入することを阻害して、第１開口部の近傍に配置された配線が腐食することを防止することができる。   As a result, it is possible to prevent moisture containing ions having corrosivity from entering the plasma SiON film from the side surface of the first opening. Therefore, the wiring disposed in the vicinity of the first opening is inhibited from entering the wiring including the corrosive ions through the plasma SiON film into the wiring disposed in the vicinity of the first opening. Can be prevented from corroding.

また、回路形成領域を取囲むようにシールリングを設け、シールリングの外周側のプラズマＳｉＯＮ膜の側面を露出することにより、露出したプラズマＳｉＯＮ膜から水分が浸入するが、シールリングにより回路形成領域に水分が浸入することを防止することができる。仮に、シールリングの外周側のプラズマＳｉＯＮ膜の側面をプラズマＳｉＮ膜で覆った場合には、半導体チップの大きさがその分大きくなってしまう。よって、シールリングの外周側のプラズマＳｉＯＮ膜の側面を露出させつつ、シールリングにより回路形成領域内への水分の浸入を防止することにより、半導体装置の小型化を図りつつ、半導体装置の信頼性を向上することができる。   Further, a seal ring is provided so as to surround the circuit formation region, and moisture is infiltrated from the exposed plasma SiON film by exposing the side surface of the plasma SiON film on the outer peripheral side of the seal ring. It is possible to prevent moisture from entering the glass. If the side surface of the plasma SiON film on the outer peripheral side of the seal ring is covered with the plasma SiN film, the size of the semiconductor chip is increased accordingly. Therefore, the reliability of the semiconductor device can be reduced while reducing the size of the semiconductor device by exposing the side surface of the plasma SiON film on the outer peripheral side of the seal ring and preventing the intrusion of moisture into the circuit formation region by the seal ring. Can be improved.

本発明の一実施の形態に係る半導体装置の外観を示す模式平面図である。1 is a schematic plan view showing an appearance of a semiconductor device according to an embodiment of the present invention. 図１のＩＩ−ＩＩ線矢印方向から見た一部断面図である。It is the partial cross section seen from the II-II line arrow direction of FIG. 図１のＩＩＩ−ＩＩＩ線矢印方向から見た一部断面図である。It is the partial cross section seen from the III-III line arrow direction of FIG. 比較例としてスクライブ領域に位置するプラズマＳｉＯＮ膜の側面をプラズマＳｉＮ膜で覆った状態を示す一部断面図である。It is a partial cross section figure which shows the state which covered the side surface of the plasma SiON film located in a scribe area | region with the plasma SiN film as a comparative example. 図１のＶ−Ｖ線矢印方向から見た一部断面図である。It is the partial cross section seen from the VV line arrow direction of FIG. 比較例として、パッド金属部の上面のＴｉＮ膜の側面が露出している状態を示す一部断面図である。As a comparative example, it is a partial cross-sectional view showing a state where the side surface of the TiN film on the upper surface of the pad metal part is exposed. 同実施の形態に係る半導体装置におけるプラズマＴＥＯＳ膜の上面にアルミ配線を形成した状態を示す一部断面図である。It is a partial cross section figure which shows the state which formed the aluminum wiring in the upper surface of the plasma TEOS film | membrane in the semiconductor device based on the embodiment. 同実施の形態に係る半導体装置におけるＨＤＰ酸化膜を形成した状態を示す一部断面図である。It is a partial cross section figure which shows the state in which the HDP oxide film in the semiconductor device based on the embodiment was formed. 同実施の形態に係る半導体装置におけるレジストパターンを形成した状態を示す一部断面図である。It is a partial cross section figure which shows the state in which the resist pattern in the semiconductor device based on the embodiment was formed. 同実施の形態に係る半導体装置において、エッチングによりヒューズ部の上方に開口部を形成した状態を示す一部断面図である。4 is a partial cross-sectional view showing a state where an opening is formed above a fuse portion by etching in the semiconductor device according to the embodiment. FIG. 同実施の形態に係る半導体装置におけるポリイミド膜を形成した状態を示す一部断面図である。It is a partial cross section figure which shows the state which formed the polyimide film in the semiconductor device based on the embodiment. 同実施の形態に係る半導体装置において、エッチングによりヒューズ部の上方に開口部を形成した状態を示す一部断面図である。4 is a partial cross-sectional view showing a state where an opening is formed above a fuse portion by etching in the semiconductor device according to the embodiment. FIG. 同実施の形態に係る半導体装置におけるＨＤＰ酸化膜の形成状態を示す一部断面図である。FIG. 6 is a partial cross-sectional view showing a formation state of an HDP oxide film in the semiconductor device according to the same embodiment. 比較例として、ＨＤＰ酸化膜の膜厚が、配線より薄い場合の状態を示す一部断面図である。As a comparative example, it is a partial cross-sectional view showing a state where the HDP oxide film is thinner than the wiring. 従来の半導体装置におけるヒューズ部の近傍を示す一部断面図である。It is a partial cross section figure which shows the vicinity of the fuse part in the conventional semiconductor device. 従来の半導体装置におけるプラズマＴＥＯＳ膜の上面にアルミ配線を形成した状態を示す一部断面図である。It is a partial cross section figure which shows the state which formed the aluminum wiring in the upper surface of the plasma TEOS film | membrane in the conventional semiconductor device. 従来の半導体装置におけるプラズマＳｉＮ膜を形成した状態を示す一部断面図である。It is a partial cross section figure which shows the state which formed the plasma SiN film | membrane in the conventional semiconductor device. 従来の半導体装置におけるプラズマＳｉＮ膜の上面にポリイミド膜を形成した後、エッチングを行なって開口部を形成した状態を示す一部断面図である。FIG. 6 is a partial cross-sectional view showing a state in which after forming a polyimide film on the upper surface of a plasma SiN film in a conventional semiconductor device, etching is performed to form an opening. 従来の他の半導体装置におけるヒューズ部の近傍を示す一部断面図である。It is a partial cross section figure which shows the vicinity of the fuse part in the other conventional semiconductor device. 従来の他の半導体装置におけるプラズマＴＥＯＳ膜の上面にアルミ配線を形成した状態を示す一部断面図である。It is a partial cross section figure which shows the state which formed the aluminum wiring in the upper surface of the plasma TEOS film | membrane in the other conventional semiconductor device. 従来の他の半導体装置におけるプラズマＳｉＮ膜を形成した状態を示す一部断面図である。It is a partial cross section figure which shows the state which formed the plasma SiN film | membrane in the other conventional semiconductor device. 従来の他の半導体装置におけるレジストパターンを形成した状態を示す一部断面図である。It is a partial cross section figure which shows the state in which the resist pattern in the other conventional semiconductor device was formed. 従来の他の半導体装置において、エッチングによりヒューズ部の上方に開口部を形成した状態を示す一部断面図である。FIG. 10 is a partial cross-sectional view showing a state in which an opening is formed above a fuse portion by etching in another conventional semiconductor device. 従来の他の半導体装置におけるポリイミド膜を形成した状態を示す一部断面図である。It is a partial cross section figure which shows the state in which the polyimide film in the other conventional semiconductor device was formed.

以下、この発明に基づいた一実施の形態における半導体装置について、図を参照しながら説明する。   Hereinafter, a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.

図１は、本発明の一実施の形態に係る半導体装置の外観を示す模式平面図である。図１に示すように、本発明の一実施の形態に係る半導体装置１は、矩形状の形状を有している。半導体装置１には、ＣＰＵ(セントラルプロセッシングユニット)、ＲＡＭ(ランダムアクセスメモリ)、ＬＯＧＩＣ回路およびアナログ回路が形成された回路形成領域２が形成されている。回路形成領域２には、ヒューズ部５およびパッド金属部６が形成されている。回路形成領域２を取囲むように、シールリング３が形成されている。シールリング３の外周側に、スクライブ領域４が形成されている。   FIG. 1 is a schematic plan view showing the appearance of a semiconductor device according to an embodiment of the present invention. As shown in FIG. 1, a semiconductor device 1 according to an embodiment of the present invention has a rectangular shape. In the semiconductor device 1, a circuit formation region 2 in which a CPU (Central Processing Unit), a RAM (Random Access Memory), a LOGIC circuit, and an analog circuit are formed is formed. A fuse portion 5 and a pad metal portion 6 are formed in the circuit forming region 2. A seal ring 3 is formed so as to surround the circuit forming region 2. A scribe region 4 is formed on the outer peripheral side of the seal ring 3.

図２は、図１のＩＩ−ＩＩ線矢印方向から見た一部断面図である。図２に示すように、本実施形態に係る半導体装置のヒューズ部５の近傍においては、半導体基板であるシリコン基板７の上部に分離酸化膜１２が形成されている。また、シリコン基板７の上部の一部に、不純物が拡散された、ドレイン／ソース領域またはその他の活性領域が形成される拡散領域８が形成されている。   FIG. 2 is a partial cross-sectional view as seen from the direction of arrows II-II in FIG. As shown in FIG. 2, in the vicinity of the fuse portion 5 of the semiconductor device according to the present embodiment, an isolation oxide film 12 is formed on an upper portion of a silicon substrate 7 that is a semiconductor substrate. Further, a diffusion region 8 in which a drain / source region or other active region is formed is formed in a part of the upper portion of the silicon substrate 7.

シリコン基板７の上面に、層間絶縁膜１３が形成されている。層間絶縁膜１３の下部において、シリコン基板７の拡散領域８に対応する位置にゲート酸化膜９が形成されている。ゲート酸化膜９の上面に、ゲート電極１０が形成され、ゲート電極１０の両端に絶縁膜サイドウォールが形成されている。層間絶縁膜１３には、複数のコンタクト１４ａ，１４ｂが形成されている。   An interlayer insulating film 13 is formed on the upper surface of the silicon substrate 7. A gate oxide film 9 is formed below the interlayer insulating film 13 at a position corresponding to the diffusion region 8 of the silicon substrate 7. A gate electrode 10 is formed on the upper surface of the gate oxide film 9, and insulating film sidewalls are formed on both ends of the gate electrode 10. A plurality of contacts 14 a and 14 b are formed on the interlayer insulating film 13.

層間絶縁膜１３の上面には、複数の配線１６ａ，１６ｂが形成されている。配線１６ａは、コンタクト１４ａに接続され、配線１６ｂは、コンタクト１４ｂに接続されている。配線１６ａ，１６ｂは、絶縁膜１５に覆われている。   A plurality of wirings 16 a and 16 b are formed on the upper surface of the interlayer insulating film 13. The wiring 16a is connected to the contact 14a, and the wiring 16b is connected to the contact 14b. The wirings 16 a and 16 b are covered with the insulating film 15.

絶縁膜１５の上面に、層間絶縁膜１７が形成されている。層間絶縁膜１７には、ヒューズ部に接続されるプラグ１８が形成されている。層間絶縁膜１７の上面にレーザヒューズとなるアルミ配線２０が形成されている。アルミ配線２０を覆うように、層間絶縁膜であるプラズマＴＥＯＳ膜１９が形成されている。レーザヒューズは、レーザを照射されることにより切断されるが、このとき、アルミ配線２０が切断される。   An interlayer insulating film 17 is formed on the upper surface of the insulating film 15. A plug 18 connected to the fuse portion is formed in the interlayer insulating film 17. An aluminum wiring 20 serving as a laser fuse is formed on the upper surface of the interlayer insulating film 17. A plasma TEOS film 19 that is an interlayer insulating film is formed so as to cover the aluminum wiring 20. The laser fuse is cut by irradiating the laser. At this time, the aluminum wiring 20 is cut.

プラズマＴＥＯＳ膜１９の上面に、プラズマＳｉＯＮ膜２１が形成されている。プラズマＳｉＯＮ膜２１は、二酸化シリコンよりシリコン含有量が多い。プラズマＳｉＯＮ膜２１の上面に、アルミ配線２３，２４が形成されている。アルミ配線２３，２４を覆うように、二酸化シリコンからなるＨＤＰ酸化膜２２が形成されている。本実施形態においては、配線として、アルミ製の配線を使用したが、電気伝導性を有する配線であればよく、配線の材質はアルミに限られない。   A plasma SiON film 21 is formed on the upper surface of the plasma TEOS film 19. The plasma SiON film 21 has a silicon content higher than that of silicon dioxide. Aluminum wirings 23 and 24 are formed on the upper surface of the plasma SiON film 21. An HDP oxide film 22 made of silicon dioxide is formed so as to cover the aluminum wirings 23 and 24. In the present embodiment, an aluminum wiring is used as the wiring. However, any wiring having electrical conductivity may be used, and the material of the wiring is not limited to aluminum.

ＨＤＰ酸化膜２２の外表面に沿ってプラズマＳｉＮ膜２５が形成されている。プラズマＳｉＮ膜２５の上面にポリイミド膜２６が形成されている。プラズマＳｉＮ膜２５、ＨＤＰ酸化膜２２およびプラズマＳｉＯＮ膜２１に亘って、プラズマＴＥＯＳ膜１９を露出させる第１開口部である開口部２７が形成されている。   A plasma SiN film 25 is formed along the outer surface of the HDP oxide film 22. A polyimide film 26 is formed on the upper surface of the plasma SiN film 25. Over the plasma SiN film 25, HDP oxide film 22, and plasma SiON film 21, an opening 27 that is a first opening that exposes the plasma TEOS film 19 is formed.

プラズマＳｉＯＮ膜２１の開口部２７側の側面、および、ＨＤＰ酸化膜２２の開口部２７側の側面は、プラズマＳｉＮ膜２５に覆われている。言い換えると、開口部２７の側面２７ａとプラズマＳｉＯＮ膜２１の側面との間を遮断するようにプラズマＳｉＮ膜２５の一部が配置されている。   The side surface on the opening 27 side of the plasma SiON film 21 and the side surface on the opening 27 side of the HDP oxide film 22 are covered with the plasma SiN film 25. In other words, a part of the plasma SiN film 25 is disposed so as to block between the side surface 27a of the opening 27 and the side surface of the plasma SiON film 21.

ダングリングボンドが多く存在してイオンをトラップしやすいプラズマＳｉＯＮ膜２１と、開口部２７の側面２７ａとの間に、耐湿性のよいプラズマＳｉＮ膜２５を配置することにより、側面２７ａから腐食性を有するイオンを含んだ水分が、プラズマＳｉＯＮ膜２１自体、プラズマＳｉＯＮ膜２１とプラズマＴＥＯＳ膜１９との界面、または、プラズマＳｉＯＮ膜２１とＨＤＰ酸化膜２２との界面を通過して、側面２７ａの近傍に配置されたアルミ配線２３に浸入することを防止することができる。   By disposing a plasma SiN film 25 with good moisture resistance between the plasma SiON film 21 in which many dangling bonds exist and ions are easily trapped and the side surface 27a of the opening 27, the side surface 27a is made corrosive. Moisture containing ions that pass through the plasma SiON film 21 itself, the interface between the plasma SiON film 21 and the plasma TEOS film 19, or the interface between the plasma SiON film 21 and the HDP oxide film 22, and in the vicinity of the side surface 27a. It is possible to prevent the aluminum wiring 23 placed in the intrusion.

本実施形態では、開口部２７の側面２７ａにおいて、プラズマＳｉＯＮ膜２１より下方までプラズマＳｉＮ膜２５が延在するようにした。このようにすることにより、プラズマＳｉＯＮ膜２１とプラズマＴＥＯＳ膜１９との界面と、プラズマＳｉＮ膜２５とプラズマＴＥＯＳ膜１９との界面を介した側面２７ａとの距離を延ばすことができるために、プラズマＳｉＯＮ膜２１に水分が浸入することをより確実にすることができる。   In the present embodiment, the plasma SiN film 25 extends from the side surface 27 a of the opening 27 to a position below the plasma SiON film 21. By doing so, the distance between the interface between the plasma SiON film 21 and the plasma TEOS film 19 and the side surface 27a via the interface between the plasma SiN film 25 and the plasma TEOS film 19 can be extended. It is possible to further ensure that moisture enters the SiON film 21.

ただし、開口部２７の側面２７ａにおいて、プラズマＳｉＮ膜２５の下端は、プラズマＳｉＯＮ膜２１とプラズマＴＥＯＳ膜１９との界面と同じ高さとしてもよい。このようにした場合にも、プラズマＳｉＯＮ膜２１とプラズマＴＥＯＳ膜１９との界面が、開口部２７の側面２７ａに現われないようにすることができるため、プラズマＳｉＯＮ膜２１に水分が浸入することを防止することができる。   However, the lower end of the plasma SiN film 25 on the side surface 27 a of the opening 27 may be the same height as the interface between the plasma SiON film 21 and the plasma TEOS film 19. Even in this case, since the interface between the plasma SiON film 21 and the plasma TEOS film 19 can be prevented from appearing on the side surface 27a of the opening 27, moisture can enter the plasma SiON film 21. Can be prevented.

図３は、図１のＩＩＩ−ＩＩＩ線矢印方向から見た一部断面図である。図３に示すように、本実施の形態の半導体装置に係るシールリング３は、アルミ配線３１、コンタクト３０、アルミ配線２９、コンタクト２８、アルミ配線３７およびコンタクト３８が接続されることにより形成されている。アルミ配線３１は、プラズマＳｉＯＮ膜２１の上面に形成され、上面および側面をＨＤＰ酸化膜２２に覆われている。   FIG. 3 is a partial cross-sectional view as seen from the direction of arrows III-III in FIG. As shown in FIG. 3, the seal ring 3 according to the semiconductor device of the present embodiment is formed by connecting an aluminum wiring 31, a contact 30, an aluminum wiring 29, a contact 28, an aluminum wiring 37, and a contact 38. Yes. The aluminum wiring 31 is formed on the upper surface of the plasma SiON film 21, and the upper surface and side surfaces are covered with the HDP oxide film 22.

コンタクト３０は、プラズマＳｉＯＮ膜２１を貫くように形成され、層間絶縁膜であるプラズマＴＥＯＳ膜１９の上部まで形成されている。アルミ配線２９は、層間絶縁膜１７の上面に形成されている。アルミ配線２９の上面とコンタクト３０が接続されている。コンタクト２８は、層間絶縁膜１７を貫くように形成され、アルミ配線２９の下面に接続されている。アルミ配線３７は、層間絶縁膜１５内に形成され、アルミ配線３７の上面とコンタクト２８が接続されている。コンタクト３８は層間絶縁膜１３内に形成され、コンタクト３８の上面とアルミ配線３７とが、コンタクト３８の下面と拡散領域８とがそれぞれ接続されている。   The contact 30 is formed so as to penetrate the plasma SiON film 21 and is formed up to the upper part of the plasma TEOS film 19 which is an interlayer insulating film. The aluminum wiring 29 is formed on the upper surface of the interlayer insulating film 17. The upper surface of the aluminum wiring 29 and the contact 30 are connected. The contact 28 is formed so as to penetrate the interlayer insulating film 17 and is connected to the lower surface of the aluminum wiring 29. The aluminum wiring 37 is formed in the interlayer insulating film 15, and the upper surface of the aluminum wiring 37 and the contact 28 are connected. The contact 38 is formed in the interlayer insulating film 13, and the upper surface of the contact 38 and the aluminum wiring 37 are connected to the lower surface of the contact 38 and the diffusion region 8, respectively.

上記のように、複数のアルミ配線２９，３１，３７およびコンタクト２８，３０，３８を接続してシールリング３を構成することにより、シールリング３の電位を接地電位に固定することができる。また、スクライブ領域４の側面３２から侵入した水分が、シールリング３の内周側である回路形成領域２に及ぶことを防止することができる。   As described above, by forming the seal ring 3 by connecting the plurality of aluminum wirings 29, 31, 37 and the contacts 28, 30, 38, the potential of the seal ring 3 can be fixed to the ground potential. Further, it is possible to prevent moisture that has entered from the side surface 32 of the scribe region 4 from reaching the circuit forming region 2 on the inner peripheral side of the seal ring 3.

本実施の形態では、シールリング３の外周側のスクライブ領域４に位置するプラズマＳｉＯＮ膜２１の側面が、スクライブ領域４の側面３２に露出されている。そのため、スクライブ領域４に腐食性を有するイオンなどを含んだ水分が存在する場合、プラズマＳｉＯＮ膜２１自体、または、プラズマＳｉＯＮ膜２１とＨＤＰ酸化膜２２との界面を通過して、アルミ配線３１に水分が浸入する。   In the present embodiment, the side surface of the plasma SiON film 21 located in the scribe region 4 on the outer peripheral side of the seal ring 3 is exposed to the side surface 32 of the scribe region 4. Therefore, when water containing corrosive ions or the like is present in the scribe region 4, it passes through the plasma SiON film 21 itself or the interface between the plasma SiON film 21 and the HDP oxide film 22 to form the aluminum wiring 31. Moisture enters.

アルミ配線３１にバイアス印加型の腐食が起きた場合、陽極側では、Ａｌ表面の水酸化物が樹脂材料から拡散してきたＣｌ-イオンと反応して、可溶性の塩を生成する。このときの反応は、Ａｌ(ＯＨ)3＋Ｃｌ-→Ａｌ(ＯＨ)2Ｃｌ＋ＯＨ-となる。このため露出した下地のＡｌはＣＬ-イオンと反応して、Ａｌ＋４Ｃｌ-→ＡｌＣｌ4＋３ｅ-となる。さらに、樹脂の吸湿にともなう吸湿水との反応が起こり、ＡｌＣｌ4 -＋３Ｈ2Ｏ→Ａｌ(ＯＨ)3＋３Ｈ+＋４Ｃｌ-となる。このＡｌ(ＯＨ)3の生成により体積膨張し、かつ、再び生じたＣｌ-イオンが再度反応を繰り返すので少量のＣｌ-イオンで大量の腐食が発生する。 When bias-type corrosion occurs in the aluminum wiring 31, on the anode side, the hydroxide on the Al surface reacts with Cl − ions diffused from the resin material to generate a soluble salt. The reaction at this time becomes Al (OH) 3 + Cl − → Al (OH) 2 Cl + OH − . Therefore, the exposed underlying Al reacts with CL − ions to become Al + 4Cl − → AlCl 4 + 3e − . Furthermore, a reaction with moisture absorption water accompanying the moisture absorption of the resin occurs, resulting in AlCl 4 − + 3H 2 O → Al (OH) 3 + 3H + + 4Cl − . The volume expansion due to the generation of Al (OH) 3 and the regenerated Cl − ions repeat the reaction again, so that a large amount of corrosion occurs with a small amount of Cl − ions.

シールリング３を接地電位に固定することにより、上記のバイアス印加型の腐食が起きることを防止することができる。そのため、スクライブ領域４に位置するプラズマＳｉＯＮ膜２１の側面が露出された状態においても、アルミ配線３１およびコンタクト３０が腐食することを抑制することができる。シールリング３は回路として用いず、このように接地電位に固定を行っても問題ないが、ヒューズ２０の周りにあるアルミ配線２３、２４は種々の回路に用いられる。アルミ配線２３、２４は、たとえば、ＶＤＤなどの接地以外の電源ラインや信号ラインとして用いられるものであり、接地電位に固定できないため、図２に示すようにプラズマＳｉＮ２５の配置を工夫する必要がある。   By fixing the seal ring 3 to the ground potential, it is possible to prevent the bias application type corrosion from occurring. Therefore, even when the side surface of the plasma SiON film 21 located in the scribe region 4 is exposed, corrosion of the aluminum wiring 31 and the contact 30 can be suppressed. The seal ring 3 is not used as a circuit, and there is no problem if it is fixed to the ground potential in this way, but the aluminum wirings 23 and 24 around the fuse 20 are used in various circuits. The aluminum wirings 23 and 24 are used as, for example, power lines and signal lines other than the ground such as VDD and cannot be fixed to the ground potential. Therefore, it is necessary to devise the arrangement of the plasma SiN 25 as shown in FIG. .

図４は、比較例としてスクライブ領域に位置するプラズマＳｉＯＮ膜の側面をプラズマＳｉＮ膜で覆った状態を示す一部断面図である。図４に示すように、比較例として、スクライブ領域４に位置するプラズマＳｉＯＮ膜２１の側面が、スクライブ領域４の側面３２に露出しないように、プラズマＳｉＮ膜２５で覆う構造も考えられる。   FIG. 4 is a partial cross-sectional view showing a state in which the side surface of the plasma SiON film located in the scribe region is covered with the plasma SiN film as a comparative example. As shown in FIG. 4, as a comparative example, a structure in which the side surface of the plasma SiON film 21 located in the scribe region 4 is covered with the plasma SiN film 25 so as not to be exposed on the side surface 32 of the scribe region 4 can be considered.

このようにした場合、スクライブ領域４に腐食性を有する水分が存在した場合に、スクライブ領域４の側面３２から、プラズマＳｉＯＮ膜２１に水分が浸入することを防止することができる。   In this case, when corrosive moisture is present in the scribe region 4, it is possible to prevent moisture from entering the plasma SiON film 21 from the side surface 32 of the scribe region 4.

ただし、上記のようにした場合、図４に示すように、スクライブ領域４において、プラズマＳｉＮ膜２５が長さＸだけ延長して設けられることになる。シールリング３は、半導体チップの外周全周に配置されているため、スクライブ領域４に形成されるプラズマＳｉＮ膜２５の増加により半導体チップの大きさがその分大きくなってしまう。   However, in the case described above, the plasma SiN film 25 is extended by the length X in the scribe region 4 as shown in FIG. Since the seal ring 3 is disposed on the entire outer periphery of the semiconductor chip, the size of the semiconductor chip is increased by the increase in the plasma SiN film 25 formed in the scribe region 4.

半導体チップが大きくなることは、半導体装置の小型化の妨げとなるため、好ましくない。そのため、図３に示すように、シールリング３の外周側のプラズマＳｉＯＮ膜２１の側面を露出させつつ、シールリング３により回路形成領域２内への水分の浸入を防止することにより、半導体装置の小型化を図りつつ、半導体装置の信頼性を向上することができる。   An increase in the size of the semiconductor chip is not preferable because it hinders downsizing of the semiconductor device. Therefore, as shown in FIG. 3, the seal ring 3 prevents moisture from entering the circuit forming region 2 while exposing the side surface of the plasma SiON film 21 on the outer peripheral side of the seal ring 3. The reliability of the semiconductor device can be improved while reducing the size.

図５は、図１のＶ−Ｖ線矢印方向から見た一部断面図である。図５に示すように、本実施の形態に係る半導体装置のパッド金属部６は、プラズマＳｉＯＮ膜２１の上面に形成されている。パッド金属部６の上面に、ＴｉＮ膜３３が形成されている。ＴｉＮ膜３３の上面に、ＨＤＰ酸化膜２２が形成されている。パッド金属部６の側面は、ＨＤＰ酸化膜２２に覆われている。また、このパッド金属部６には外部から信号または電源電圧が入力される。さらに、図示しない他のパッド金属部６から外部に信号が出力される。   FIG. 5 is a partial cross-sectional view as seen from the direction of arrows VV in FIG. As shown in FIG. 5, the pad metal portion 6 of the semiconductor device according to the present embodiment is formed on the upper surface of the plasma SiON film 21. A TiN film 33 is formed on the upper surface of the pad metal part 6. An HDP oxide film 22 is formed on the upper surface of the TiN film 33. Side surfaces of the pad metal part 6 are covered with the HDP oxide film 22. Further, a signal or a power supply voltage is input to the pad metal portion 6 from the outside. Further, a signal is output to the outside from another pad metal portion 6 (not shown).

ＨＤＰ酸化膜２２の外表面に沿ってプラズマＳｉＮ膜２５が形成されている。ＴｉＮ膜３３、ＨＤＰ酸化膜２２およびプラズマＳｉＮ膜２５に亘って、パッド金属部６を露出させる第２開口部が形成されている。プラズマＳｉＮ膜２５の上面に、ポリイミド膜２６が形成されている。   A plasma SiN film 25 is formed along the outer surface of the HDP oxide film 22. A second opening for exposing the pad metal part 6 is formed across the TiN film 33, the HDP oxide film 22 and the plasma SiN film 25. A polyimide film 26 is formed on the upper surface of the plasma SiN film 25.

パッド金属部６の上部においては、プラズマＳｉＮ膜２５の一部が、第２開口部の側面３４とＴｉＮ膜３３の側面との間を遮断するように配置されている。このように、ＴｉＮ膜３３の上面および第２開口部側の側面をプラズマＳｉＮ膜２５で覆うことにより、ＴｉＮ膜３３と第２開口部の側面３４との間に耐湿性のよいプラズマＳｉＮ膜を配置することができる。   In the upper part of the pad metal part 6, a part of the plasma SiN film 25 is disposed so as to block between the side surface 34 of the second opening and the side surface of the TiN film 33. Thus, by covering the upper surface of the TiN film 33 and the side surface on the second opening side with the plasma SiN film 25, a plasma SiN film having good moisture resistance is formed between the TiN film 33 and the side surface 34 of the second opening portion. Can be arranged.

ＴｉＮ膜３３は、酸化されるとＴｉＯ2になり膨張するため、パッド金属部６上のプラズマＳｉＮ膜２５にクラックが発生し、クラック部より水分が浸入するため、耐湿性が劣化する。 When the TiN film 33 is oxidized, it becomes TiO 2 and expands. Therefore, a crack is generated in the plasma SiN film 25 on the pad metal part 6 and moisture enters from the crack part, so that the moisture resistance deteriorates.

よって、ＴｉＮ膜３３と第２開口部の側面３４との間にプラズマＳｉＮ膜２５を配置することにより、ＴｉＮ膜３３を酸化させるイオンを含んだ水分がＴｉＮ膜３３に浸入することを阻害して、ＴｉＮ膜３３の剥がれを防止することができる。その結果、半導体装置の信頼性の向上を図ることができる。   Therefore, by disposing the plasma SiN film 25 between the TiN film 33 and the side surface 34 of the second opening, the moisture containing ions that oxidize the TiN film 33 is prevented from entering the TiN film 33. The TiN film 33 can be prevented from peeling off. As a result, the reliability of the semiconductor device can be improved.

図６は、比較例として、パッド金属部の上面のＴｉＮ膜の側面が露出している状態を示す一部断面図である。図６に示すように、比較例の半導体装置においては、プラズマＳｉＮ膜２５は、ＨＤＰ酸化膜２２の上面を覆うように形成されているが、第２開口部の側面３４に位置するＴｉＮ膜３３の側面は覆われていない。   FIG. 6 is a partial cross-sectional view showing a state in which the side surface of the TiN film on the upper surface of the pad metal part is exposed as a comparative example. As shown in FIG. 6, in the semiconductor device of the comparative example, the plasma SiN film 25 is formed so as to cover the upper surface of the HDP oxide film 22, but the TiN film 33 located on the side surface 34 of the second opening. The side of is not covered.

そのため、第２開口部に酸化作用を有する物質が存在する場合には、ＴｉＮ膜３３が酸化されて膨張することにより、パッド金属部６上のプラズマＳｉＮ膜２５にクラックが発生し、クラック部より水分が浸入するため、耐湿性が劣化する。   Therefore, when a substance having an oxidizing action is present in the second opening, the TiN film 33 is oxidized and expands, so that a crack is generated in the plasma SiN film 25 on the pad metal part 6. Since moisture enters, the moisture resistance deteriorates.

そのため、図５に示すように、ＴｉＮ膜３３の側面が第２開口部の側面３４に露出しないように、プラズマＳｉＮ膜２５により、側面３４側のＴｉＮ膜３３の側面を覆うことにより、パッド金属部６の支持を安定させることができるため、半導体装置の信頼性を向上することができる。   Therefore, as shown in FIG. 5, by covering the side surface of the TiN film 33 on the side surface 34 side with the plasma SiN film 25 so that the side surface of the TiN film 33 is not exposed to the side surface 34 of the second opening, the pad metal Since the support of the part 6 can be stabilized, the reliability of the semiconductor device can be improved.

以下、本実施の形態に係る半導体装置のヒューズ部の上方の開口部を形成する方法をについて説明する。   Hereinafter, a method for forming the opening above the fuse portion of the semiconductor device according to the present embodiment will be described.

図７は、本実施の形態に係る半導体装置におけるプラズマＴＥＯＳ膜の上面にアルミ配線を形成した状態を示す一部断面図である。図７に示すように、プラズマＴＥＯＳ膜１９の上面に、プラズマＳｉＯＮ膜２１を形成する。   FIG. 7 is a partial cross-sectional view showing a state in which an aluminum wiring is formed on the upper surface of the plasma TEOS film in the semiconductor device according to the present embodiment. As shown in FIG. 7, a plasma SiON film 21 is formed on the upper surface of the plasma TEOS film 19.

プラズマＳｉＯＮ膜２１は、このプラズマＳｉＯＮ膜２１の上面に形成される二酸化シリコンからなるＨＤＰ酸化膜２２とのエッチング比の違いから、エッチングストッパの機能を有している。ただし、プラズマＳｉＯＮ膜２１の耐湿性は、二酸化シリコンに略等しく、水分の浸入を防止する性質をほとんど有していない。プラズマＳｉＯＮ膜２１の上面に、アルミ配線２３，２４を形成する。   The plasma SiON film 21 functions as an etching stopper due to the difference in etching ratio with the HDP oxide film 22 made of silicon dioxide formed on the upper surface of the plasma SiON film 21. However, the moisture resistance of the plasma SiON film 21 is substantially the same as that of silicon dioxide, and has almost no property of preventing moisture from entering. Aluminum wirings 23 and 24 are formed on the upper surface of the plasma SiON film 21.

図８は、本実施の形態に係る半導体装置におけるＨＤＰ酸化膜を形成した状態を示す一部断面図である。図８に示すように、アルミ配線２３，２４を覆うように、二酸化シリコンからなるＨＤＰ酸化膜２２を形成する。ＨＤＰ酸化膜２２は、埋め込み性が良いため、近接して配置されたアルミ配線２３とアルミ配線２４との間に、隙間なく埋め込まれ、巣が発生しない。   FIG. 8 is a partial cross-sectional view showing a state in which the HDP oxide film is formed in the semiconductor device according to the present embodiment. As shown in FIG. 8, an HDP oxide film 22 made of silicon dioxide is formed so as to cover the aluminum wirings 23 and 24. Since the HDP oxide film 22 has a good embedding property, it is buried without any gap between the aluminum wiring 23 and the aluminum wiring 24 that are arranged close to each other, and no nest is generated.

図９は、本実施の形態に係る半導体装置におけるレジストパターンを形成した状態を示す一部断面図である。図９に示すように、ＨＤＰ酸化膜２２の上面に、ヒューズ部の上方に開口部を形成するためのレジストパターン３５を形成する。   FIG. 9 is a partial cross-sectional view showing a state in which a resist pattern is formed in the semiconductor device according to the present embodiment. As shown in FIG. 9, a resist pattern 35 for forming an opening above the fuse portion is formed on the upper surface of the HDP oxide film 22.

図１０は、本実施の形態に係る半導体装置において、エッチングによりヒューズ部の上方に開口部を形成した状態を示す一部断面図である。図１０に示すように、レジストパターン３５をマスクにエッチングを施すことにより、ＨＤＰ酸化膜２２およびプラズマＳｉＯＮ膜２１に亘る、開口部２７を形成する。その際、プラズマＳｉＯＮ膜２１を露出したときにエッチングを一旦とめ、その後エッチング条件を変更して、開口部２７を形成することにより、プラズマＴＥＯＳ膜１９を露出させる。このように開口部２７を形成することによりヒューズ２０上にもうけられるプラズマＴＥＯＳ膜１９の膜厚の制御性を上げることができ、ヒューズブローの安定を図ることができる。   FIG. 10 is a partial cross-sectional view showing a state in which an opening is formed above the fuse portion by etching in the semiconductor device according to the present embodiment. As shown in FIG. 10, an opening 27 is formed across the HDP oxide film 22 and the plasma SiON film 21 by etching using the resist pattern 35 as a mask. At that time, the etching is temporarily stopped when the plasma SiON film 21 is exposed, and then the etching conditions are changed to form the opening 27, thereby exposing the plasma TEOS film 19. By forming the opening 27 in this manner, the controllability of the film thickness of the plasma TEOS film 19 provided on the fuse 20 can be improved, and the stability of the fuse blow can be improved.

図１１は、本実施の形態に係る半導体装置におけるポリイミド膜を形成した状態を示す一部断面図である。図１１に示すように、プラズマＳｉＮ膜２５の上面に、ポリイミド膜２６を形成する。このとき、開口部２７に、開口が形成されるように、ポリイミド膜２６を形成する。   FIG. 11 is a partial cross-sectional view showing a state where a polyimide film is formed in the semiconductor device according to the present embodiment. As shown in FIG. 11, a polyimide film 26 is formed on the upper surface of the plasma SiN film 25. At this time, the polyimide film 26 is formed in the opening 27 so that the opening is formed.

図１２は、本実施の形態に係る半導体装置において、エッチングによりヒューズ部の上方に開口部を形成した状態を示す一部断面図である。図１２に示すように、ポリイミド膜２６をマスクにエッチングを施すことにより、プラズマＳｉＮ膜２５、ＨＤＰ酸化膜２２およびプラズマＳｉＯＮ膜２１に亘る、開口部２７を形成する。開口部２７を形成することにより、プラズマＴＥＯＳ膜１９を露出させる。   FIG. 12 is a partial cross-sectional view showing a state in which an opening is formed above the fuse portion by etching in the semiconductor device according to the present embodiment. As shown in FIG. 12, an opening 27 is formed across the plasma SiN film 25, the HDP oxide film 22 and the plasma SiON film 21 by etching using the polyimide film 26 as a mask. By forming the opening 27, the plasma TEOS film 19 is exposed.

上記の方法により開口部２７を形成することによって、プラズマＳｉＯＮ膜２１の開口部２７側の側面、および、ＨＤＰ酸化膜２２の開口部２７側の側面を、プラズマＳｉＮ膜２５により覆うことができる。言い換えると、開口部２７の側面２７ａとプラズマＳｉＯＮ膜２１の側面との間を遮断するようにプラズマＳｉＮ膜２５を配置することができる。   By forming the opening 27 by the above method, the side surface of the plasma SiON film 21 on the opening 27 side and the side surface of the HDP oxide film 22 on the opening 27 side can be covered with the plasma SiN film 25. In other words, the plasma SiN film 25 can be disposed so as to block between the side surface 27 a of the opening 27 and the side surface of the plasma SiON film 21.

図１３は、本実施の形態に係る半導体装置におけるＨＤＰ酸化膜の形成状態を示す一部断面図である。図１３に示すように、本実施の形態に係る半導体装置においては、ＨＤＰ酸化膜２２の膜厚が、アルミ配線２３，２４の厚さより厚くなるように形成した。このようにすることにより、アルミ配線２３，２４の側面および上面をＨＤＰ酸化膜２２により区切れなく覆うことができる。そのため、ＨＤＰ酸化膜２２の外表面に沿うように形成されるプラズマＳｉＮ膜２５の膜質が安定して、半導体装置の信頼性を向上することができる。   FIG. 13 is a partial cross-sectional view showing a formation state of the HDP oxide film in the semiconductor device according to the present embodiment. As shown in FIG. 13, in the semiconductor device according to the present embodiment, the HDP oxide film 22 is formed so as to be thicker than the aluminum wirings 23 and 24. By doing so, the side surfaces and the upper surface of the aluminum wirings 23 and 24 can be covered without being separated by the HDP oxide film 22. Therefore, the film quality of the plasma SiN film 25 formed along the outer surface of the HDP oxide film 22 is stabilized, and the reliability of the semiconductor device can be improved.

図１４は、比較例として、ＨＤＰ酸化膜の膜厚が、配線より薄い場合の状態を示す一部断面図である。図１４に示すように、比較例のＨＤＰ酸化膜２２の膜厚は、アルミ配線２３，２４の厚さより薄い。そのため、図１４の破線で囲んだ位置のアルミ配線２３，２４の上部の角部において、ＨＤＰ酸化膜２２に覆われない場所が発生してしまう。   FIG. 14 is a partial cross-sectional view showing a state in which the HDP oxide film is thinner than the wiring as a comparative example. As shown in FIG. 14, the HDP oxide film 22 of the comparative example is thinner than the aluminum wirings 23 and 24. Therefore, a place that is not covered with the HDP oxide film 22 occurs at the corners of the upper portions of the aluminum wirings 23 and 24 at the positions surrounded by the broken lines in FIG.

この場合、プラズマＳｉＮ膜２５は、アルミ配線２３，２４の角部の上面に付着されることになるが、エッジの上面においては、プラズマＳｉＮ膜２５の付着状態が安定しない。そのため、プラズマＳｉＮ膜２５の膜質が悪くなり、半導体装置の信頼性が損なわれてしまう。   In this case, the plasma SiN film 25 is attached to the upper surfaces of the corner portions of the aluminum wirings 23 and 24, but the attached state of the plasma SiN film 25 is not stable on the upper surfaces of the edges. For this reason, the film quality of the plasma SiN film 25 is deteriorated, and the reliability of the semiconductor device is impaired.

よって、図１３に示すように、ＨＤＰ酸化膜２２の厚さをアルミ配線２３，２４より厚くすることにより、半導体装置の信頼性を向上することができる。   Therefore, the reliability of the semiconductor device can be improved by making the HDP oxide film 22 thicker than the aluminum wirings 23 and 24 as shown in FIG.

本実施の形態に係る半導体装置においては、レーザヒューズの周囲を取囲むようにシールリング３を形成することは特に行なわなくてもよく、また、配線の配置などに特別な制限が課せられないため、レイアウトの自由度を確保して、半導体装置１の高集積化を図ることができる。   In the semiconductor device according to the present embodiment, it is not necessary to form the seal ring 3 so as to surround the laser fuse, and no special restriction is imposed on the arrangement of wirings. Therefore, the degree of freedom of layout can be ensured and the semiconductor device 1 can be highly integrated.

なお、本実施の形態においては、二酸化シリコン膜よりもシリコンリッチであり、窒素をドープした酸化膜であるＳｉＯＮ膜２１の場合に関し、例示したが、ダングリングボンドが多く存在するような膜であれば同じ課題を有し、窒素以外の物質をドープした酸化膜に関しても同様である。例としては、ＳｉＯＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜がある。さらに、二酸化シリコン酸化膜よりもシリコンリッチなシリコン酸化膜もダングリングボンドが多く存在するために同様であり、これらの膜を有する半導体装置に本発明を適用することができる。   In the present embodiment, the case of the SiON film 21 that is silicon richer than the silicon dioxide film and is an oxide film doped with nitrogen is exemplified. However, the film may have many dangling bonds. This also applies to an oxide film having the same problem and doped with a substance other than nitrogen. Examples include a SiOC film, a SiCN film, and a SiCO film. Further, a silicon-rich silicon oxide film is more similar to a silicon dioxide oxide film because there are many dangling bonds, and the present invention can be applied to a semiconductor device having these films.

なお、今回開示した上記実施の形態はすべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるものではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。   In addition, the said embodiment disclosed this time is an illustration in all the points, Comprising: It does not become the basis of limited interpretation. Therefore, the technical scope of the present invention is not interpreted only by the above-described embodiment, but is defined based on the description of the scope of claims. Further, all modifications within the meaning and scope equivalent to the scope of the claims are included.

１ 半導体装置、２ 回路形成領域、３ シールリング、４ スクライブ領域、５ ヒューズ部、６ パッド金属部、７ シリコン基板、８ 拡散領域、９ ゲート酸化膜、１０ ゲート電極、１１ 絶縁膜サイドウォール、１２ 分離酸化膜、１３ 層間絶縁膜、１４ａ，１４ｂ，３８ コンタクト、１５ 絶縁膜、１６ａ，１６ｂ 配線、１７ 層間絶縁膜、１８ プラグ、１９ プラズマＴＥＯＳ膜、２０，２３，２４，２９，３１，３７ アルミ配線、２１ プラズマＳｉＯＮ膜、２２ ＨＤＰ酸化膜、２５ プラズマＳｉＮ膜、２６ ポリイミド膜、２７ 開口部、２７ａ，３２，３４ 側面、２８，３０ コンタクト、３３ ＴｉＮ膜、３５ レジストパターン、３６ 巣。   DESCRIPTION OF SYMBOLS 1 Semiconductor device, 2 Circuit formation area, 3 Seal ring, 4 Scribe area, 5 Fuse part, 6 Pad metal part, 7 Silicon substrate, 8 Diffusion area, 9 Gate oxide film, 10 Gate electrode, 11 Insulation film side wall, 12 Isolation oxide film, 13 interlayer insulating film, 14a, 14b, 38 contact, 15 insulating film, 16a, 16b wiring, 17 interlayer insulating film, 18 plug, 19 plasma TEOS film, 20, 23, 24, 29, 31, 37 aluminum Wiring, 21 plasma SiON film, 22 HDP oxide film, 25 plasma SiN film, 26 polyimide film, 27 opening, 27a, 32, 34 side surface, 28, 30 contact, 33 TiN film, 35 resist pattern, 36 nest.

Claims (5)

半導体基板上に形成され、レーザを照射されることにより切断されるレーザヒューズと、
前記レーザヒューズを覆うように形成された層間絶縁膜と、
前記層間絶縁膜の上面に形成されたプラズマＳｉＯＮ膜と、
前記プラズマＳｉＯＮ膜の上面に設けられた複数の配線と、
複数の前記配線を覆うように、前記プラズマＳｉＯＮ膜の上面に形成されたＨＤＰ酸化膜と、
前記ＨＤＰ酸化膜を覆うように形成されたプラズマＳｉＮ膜と、
前記半導体基板上における回路形成領域を取り囲み、前記層間絶縁膜および前記プラズマＳｉＯＮ膜を貫くように設けられ、上面および側面の一部が前記ＨＤＰ酸化膜に覆われたシールリングと
を備え、
前記レーザヒューズの上方において、前記プラズマＳｉＯＮ膜、前記ＨＤＰ酸化膜および前記プラズマＳｉＮ膜に亘って、前記層間絶縁膜を露出させる第１開口部が形成され、
前記プラズマＳｉＮ膜の一部が、前記第１開口部の側面と前記プラズマＳｉＯＮ膜の側面との間を遮断するように配置され、
前記シールリングの外周側の前記プラズマＳｉＯＮ膜の側面が露出し、
前記第１開口部において、前記層間絶縁膜が底面のみにて露出している、半導体装置。 A laser fuse formed on a semiconductor substrate and cut by being irradiated with a laser;
An interlayer insulating film formed to cover the laser fuse;
A plasma SiON film formed on the upper surface of the interlayer insulating film;
A plurality of wirings provided on the upper surface of the plasma SiON film;
An HDP oxide film formed on the upper surface of the plasma SiON film so as to cover the plurality of wirings;
A plasma SiN film formed to cover the HDP oxide film;
A seal ring that surrounds a circuit formation region on the semiconductor substrate, is provided so as to penetrate the interlayer insulating film and the plasma SiON film, and has a top surface and a part of a side surface covered with the HDP oxide film;
A first opening for exposing the interlayer insulating film is formed over the plasma SiON film, the HDP oxide film, and the plasma SiN film above the laser fuse,
A portion of the plasma SiN film is disposed so as to block a side surface of the first opening and a side surface of the plasma SiON film;
The side surface of the plasma SiON film on the outer peripheral side of the seal ring is exposed ,
The semiconductor device , wherein the interlayer insulating film is exposed only at the bottom surface in the first opening . 前記プラズマＳｉＯＮ膜の上面に設けられたパッド金属部を備え、
前記パッド金属部の上面にＴｉＮ膜が形成され、
前記ＴｉＮ膜の上面に前記ＨＤＰ酸化膜が形成され、
前記ＴｉＮ膜、前記ＨＤＰ酸化膜および前記プラズマＳｉＮ膜に亘って、前記パッド金属部を露出させる第２開口部が形成され、
前記プラズマＳｉＮ膜の一部が、前記第２開口部の側面と前記ＴｉＮ膜の側面との間を遮断するように配置された、請求項１に記載の半導体装置。 A pad metal portion provided on the upper surface of the plasma SiON film;
A TiN film is formed on the upper surface of the pad metal part,
The HDP oxide film is formed on the top surface of the TiN film,
A second opening exposing the pad metal part is formed across the TiN film, the HDP oxide film, and the plasma SiN film,
2. The semiconductor device according to claim 1, wherein a part of the plasma SiN film is disposed so as to block between a side surface of the second opening and a side surface of the TiN film. 前記シールリングが接地電位に固定された、請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the seal ring is fixed to a ground potential. 前記ＨＤＰ酸化膜の膜厚が前記配線より厚い、請求項１から３のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the HDP oxide film is thicker than the wiring. 前記回路形成領域には、ＣＰＵ、ＲＡＭ、論理回路およびアナログ回路が形成されている、請求項１から４のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein a CPU, a RAM, a logic circuit, and an analog circuit are formed in the circuit formation region.
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