JP5525327B2

JP5525327B2 - 画素周辺記録型撮像素子および撮像装置

Info

Publication number: JP5525327B2
Application number: JP2010110181A
Authority: JP
Inventors: 俊希新井; 剛治江藤
Original assignee: Kinki University; Japan Broadcasting Corp
Current assignee: Kinki University; Japan Broadcasting Corp
Priority date: 2010-05-12
Filing date: 2010-05-12
Publication date: 2014-06-18
Anticipated expiration: 2030-05-12
Also published as: JP2011239278A

Description

本発明は、最高撮像速度が２００万枚／秒の超高速度撮像に用いられる画素周辺記録型撮像素子および撮像装置に関する。

従来より、通常のビデオカメラより撮像速度の速い高速度カメラの開発が行われている。通常のビデオカメラの撮像速度は６０枚／秒であるが、撮像速度１２０枚／秒の高速度カメラは２倍速、撮像速度１８０枚／秒の高速度カメラは３倍速と呼ばれている。通常、これらの高速度カメラに用いられている固体撮像素子には、ＣＭＯＳ型が使用されている（例えば、非特許文献１参照）。ＣＭＯＳ型高速度撮像素子の特徴として、撮像速度を速く設定すると解像度が悪くなるという点が挙げられる。これは、読み出し回路の信号処理速度が限られているため、画素数×撮像速度×階調÷並列読み出し数で与えられる単位時間当たりの取り扱い信号量（ビットレート）に上限があるためである。階調は１０ビットである場合が多く素子間で一定であり、並列読み出し数は素子の性能に含めるとすると、画素数×撮像速度の値がＣＭＯＳ型高速度撮像素子の性能を示す指標となっている。現在、ＣＭＯＳ型高速度撮像素子の最高性能は、画素数が１９２０×１０８０画素において、２０００枚／秒程度である。

一方で、超高速度撮像に特化した特殊な構造のＣＣＤ型の画素周辺記録型撮像素子が開発されている（例えば、特許文献１、非特許文献２、３参照）。特許文献１に記載の画素周辺記録型撮像素子は、１００万枚／秒の最高撮像速度で撮像することが可能である。この画素周辺記録型撮像素子は、各画素の光電変換部であるフォトダイオード（以下「ＰＤ」と記す。）にＣＣＤの転送路で構成されるＣＣＤメモリがそれぞれ直結した構造を有する。光電変換によりＰＤに発生した電荷は画素周辺記録型撮像素子の外部に読み出されることなく、画素周辺部に配置されたＣＣＤメモリに一時記録される。ＰＤとＣＣＤメモリを全画素並列に駆動し、電荷をＣＣＤメモリに記録しておくことで超高速度撮像が可能となっている。また、非特許文献２に記載のものは、画素数８万画素で撮像速度１００万枚／秒を実現している。さらに、非特許文献３に記載のものは、画素数３０万画素で撮像速度１００万枚／秒を実現しており、この値はＣＭＯＳ型高速度撮像素子の性能指標である画素数×撮像速度で比較すると、ＣＭＯＳ型の７１倍高性能である。したがって、現在では、ＣＭＯＳ型高速度撮像素子より画素周辺記録型撮像素子の方が高性能である。

以下、従来の画素周辺記録型撮像素子について説明する。

図１１に示すように、従来の画素周辺記録型撮像素子５００は、基板５０１と、垂直方向に４１０個の画素と水平方向に３６０個の画素とで構成された画素領域５１０と、画素領域５１０の上方の基板５０１上に設けられたアルミ配線領域５２０と、画素領域５１０の図中右側の基板５０１上に設けられた電極パッド領域５３０とを含む。画素領域５１０は、水平方向に１８０画素ごとの２つ領域５１１と５１２とに分割されている。基板５０１は一般に単層基板で構成される。

アルミ配線領域５２０には、領域５１１および５１２内の各電極に信号を送るタングステン配線（後述）が設けられるアルミ配線５２１および５２２が形成されている。電極パッド領域５３０には、電極パッド５３１および５３２が形成されている。電極パッド５３１および５３２には、ボンディングワイヤ５４３を介し、ＦＰＧＡ（Field Programmable Gate Array）５４１およびドライバ５４２が接続されている。アルミ配線５２１および５２２から下方に向かう矢印は、図示しないタングステン配線を介して画素領域５１０内の各電極に駆動電圧が伝搬するイメージを示している。なお、図１１では、説明を簡単にするため、ＣＣＤメモリを例えば４相駆動する際の蓄積転送パルスφＭ１〜φＭ４のうち、蓄積転送パルスφＭ１に関する構成のみを図示している。

次に、従来の画素周辺記録型撮像素子５００における１画素の構成について説明する。図１２は、１画素の模式的な拡大図であって、ＰＤに設けられた第１電極５５１および第２電極５５２、ＰＤに直結される４相駆動のＣＣＤメモリの転送電極５５３〜５５６、垂直方向に信号電荷を転送する垂直転送ＣＣＤの電極５７１および５７２を示す。

図１２に示すように、ＰＤの第１電極５５１および第２電極５５２には、それぞれ、ＰＤを露光させる露光パルスφＰＤ１およびφＰＤ２がタングステン配線５６１および５６２によって供給される。ＣＣＤメモリの４相駆動の転送電極５５３〜５５６には、それぞれ、各ＣＣＤメモリを駆動する蓄積転送パルスφＭ１〜φＭ４がタングステン配線５６３〜５６６によって供給される。垂直転送ＣＣＤの電極５７１および５７２には、それぞれ、垂直転送ＣＣＤを駆動する垂直転送パルスφＶ１およびφＶ２がタングステン配線５６７および５６８によって供給される。なお、垂直転送駆動は、ＣＣＤメモリの転送電極５５３および５５５の駆動と合わせて行われる。各タングステン配線５６１〜５６８と各電極との間は、ビア５６９を介して電気的に接続されている。

図１３は、従来の画素周辺記録型撮像素子５００およびその駆動回路の等価回路を示す図であって、４相駆動における蓄積転送パルスφＭ１〜φＭ４のうちの蓄積転送パルスφＭ１が供給されるＣＣＤメモリの転送電極に関する等価回路を示す。

図１３に示すように、画素周辺記録型撮像素子５００の等価回路は、アルミ引き回し配線抵抗５８１、アルミ配線抵抗５８２、画素１列のサブサーキット５９１を含む。アルミ引き回し配線抵抗５８１は、図１１に示した電極パッド５３１（または５３２）からアルミ配線５２１（または５２２）までの引き回しによる抵抗である。アルミ配線抵抗５８２は、互いに隣接する画素列間のアルミ配線の抵抗である。画素１列のサブサーキット５９１は、１画素当たりのタングステン配線５９２および１画素当たりの電極容量５９３が４１０画素分接続された構成を有する。

一方、駆動回路のドライバ５４２は、ＦＰＧＡ５４１の出力信号に基づいて蓄積転送パルスφＭ１を生成し、水平方向に２分割された水平方向１８０画素ごとのＣＣＤメモリの転送電極に蓄積転送パルスφＭ１を供給する構成となっている。

前述の構成により、従来の画素周辺記録型撮像素子５００において、ドライバ５４２から蓄積転送パルスφＭ１を入力し、ＰＤに直結された４相駆動のＣＣＤメモリが駆動されるようになっている。

特開２００１−３４５４４１号公報

A. Krymski, N. Bock, N. Tu, D. Van Blerkom, and E. R. Fossum, "A High Speed, 240 Frames/s 4 Megapixel CMOS Sensor," Proceedings of 2001 IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors, p. 28 (2001). T. G. Etoh, D. Poggemann, G. Kreider, H. Mutoh, Albert J. P. Theuwissen A. Ruckelshausen, Y. Kondo, H. Maruno, K. Takubo, H. Soya, K. Takehara, T. Okinaka, and Y. Takano, "An image sensor which captures 100 consecutive frames at 1000000 frames/s," IEEE Transactions on Electron Devices, Vol. 50, No. 1, pp. 144-151 (2003). H. Ohtake, T. Hayashida, K. Kitamura, T. Arai, J. Yonai, K. Tanioka, H. Maruyama, and T. G. Etoh, "300000-pixel ultrahigh-speed highsensitivity CCD and a single-chip color camera mounting this CCD," Broadcast. Technol., vol. 28, no. 2, pp. 2-9, 2006, NHK STRL.

しかしながら、従来の画素周辺記録型撮像素子５００では、撮像速度１００万枚／秒以上における飽和信号レベルが低速（例えば１万枚／秒）における飽和信号レベルより低下し、さらに撮像速度２００万枚／秒において出力信号が得られないという課題があった。

この原因として、以下の点が挙げられる。ＣＣＤメモリを駆動する電圧波形の立ち上がりが、ＣＣＤメモリの負荷容量Ｃおよび配線抵抗Ｒに起因するＲＣ時定数によりなまってしまい、ＣＣＤメモリになまった電圧波形が印加される。ＣＣＤメモリに十分な電圧が印加されないと、ＣＣＤメモリのチャージハンドリングキャパシティが低下する。このチャージハンドリングキャパシティの低下は撮像速度が速くなるに従い大きくなるため、最高撮像速度の限界が生じる。

従来の画素周辺記録型撮像素子５００において、ＣＣＤメモリの負荷容量Ｃおよび配線抵抗Ｒは次の値となる。図１３において、ＣＣＤメモリの負荷容量Ｃとして、１画素当たりの電極容量５９３の値は１６９ｆＦ（フェムトファラッド）であるので、４１０画素×３６０画素では２５ｎＦ（ナノファラッド）となり大容量である。また、ＣＣＤメモリの配線抵抗Ｒとしては、アルミ引き回し配線抵抗５８１、アルミ配線抵抗５８２、タングステン配線５９２がある。アルミ引き回し配線抵抗５８１は、引き回し方に応じて駆動信号ごとに値が異なるが、１０Ω〜１５Ω程度である。また、アルミ配線抵抗５８２は、約３８ｍΩである。タングステン配線５９２は、約２０Ωである。従来の画素周辺記録型撮像素子５００では、これらの配線抵抗Ｒを通して電極容量５９３を駆動するため、動作速度０．２ＭＨｚ以上においてドライバ５４２の出力電圧波形の立ち上がり時間が増大し、飽和信号レベルの向上が図れないという課題があった。

本発明は、前述の課題を解決するためになされたものであって、従来よりも撮像速度を向上させることができる画素周辺記録型撮像素子および撮像装置を提供することを目的とする。

本発明の画素周辺記録型撮像素子は、垂直方向および水平方向に配列された複数の画素が水平方向に複数の領域に分割され、前記画素に直結された画素周辺記録素子を含む画素周辺記録型撮像素子であって、前記各領域に含まれる画素の垂直方向列ごとに前記画素の出力信号を前記画素周辺記録素子に順次転送する少なくとも１相の転送電極と、前記各領域に含まれる画素の垂直方向列ごとに前記転送電極に駆動信号を供給する相ごとに複数本の配線を含む配線群とを含み、前記各領域の水平方向の一辺に、前記領域ごとに前記配線群と電気的に接続される接続電極が配置され、該接続電極同士は電気的に切断された構造を含み、前記接続電極は、前記駆動信号を入力する複数の電極パッドと、前記各電極パッドから水平方向に延び前記配線群と電気的に接続された配線とを含み、前記各電極パッドは、水平方向において互いに隣接し、垂直方向において隣の電極パッドから水平方向に延びた配線と近接している構成を有している。

この構成により、本発明の画素周辺記録型撮像素子は、従来よりもＲＣ時定数を低減することができるので、従来よりも撮像速度を向上させることができる。

また、本発明の画素周辺記録型撮像素子は、前記接続電極が、それぞれ、前記画素周辺記録素子を前記領域ごとに個別に駆動する駆動回路から前記駆動信号を入力するものである構成を有している。

この構成により、本発明の画素周辺記録型撮像素子は、複数に分割された画素の領域ごとに個別に駆動回路が配置されることによって、駆動回路１つ当たりの負荷容量を低減することができる。その結果、本発明の画素周辺記録型撮像素子は、従来よりも撮像速度を向上させることができる。

本発明の撮像装置は、画素周辺記録型撮像素子と、前記画素周辺記録素子を前記領域ごとに個別に駆動する駆動回路とを含む構成を有している。

この構成により、本発明の撮像装置は、従来よりもＲＣ時定数を低減することができる画素周辺記録型撮像素子を含むので、従来よりも撮像速度を向上させることができる。

本発明は、従来よりも撮像速度を向上させることができるという効果を有する画素周辺記録型撮像素子および撮像装置を提供することができるものである。

本発明に係る画素周辺記録型撮像素子および駆動回路の模式的な構成図本発明に係る画素周辺記録型撮像素子のＣＣＤメモリの動作説明図本発明に係る画素周辺記録型撮像素子における画素領域の説明図本発明に係る画素周辺記録型撮像素子における入力電極部の周辺構成を示す模式図本発明に係る画素周辺記録型撮像素子における１画素の構成を示す模式図本発明に係る画素周辺記録型撮像素子および駆動回路の等価回路を示す図本発明に係る画素周辺記録型撮像素子と従来のものとを撮像速度対１／４周期時電圧で比較した結果を示す図本発明に係る画素周辺記録型撮像素子と従来のものとを撮像速度対飽和信号レベルで比較した結果を示す図本発明に係る画素周辺記録型撮像素子の製造工程を説明するための模式的な断面図本発明に係る画素周辺記録型撮像素子および駆動回路を含む撮像装置のブロック構成図従来の画素周辺記録型撮像素子における画素領域の説明図従来の画素周辺記録型撮像素子における１画素の構成を示す模式図従来の画素周辺記録型撮像素子および駆動回路の等価回路を示す図

以下、本発明の実施形態について図面を用いて説明する。

図１は、本実施形態における駆動回路１０および画素周辺記録型撮像素子２０の模式的な構成図である。

駆動回路１０は、ＦＰＧＡ１１、露光パルス出力部１２、蓄積転送パルス出力部１３、垂直転送パルス出力部１４、水平転送パルス出力部１５を含む。

ＦＰＧＡ１１は、電圧振幅が例えば３．３Ｖｐ−ｐ程度のタイミングパルスＴＰ１〜４を生成して出力するようになっている。

露光パルス出力部１２は、入力したタイミングパルスＴＰ１から露光パルスφＰＤを生成し、生成した露光パルスφＰＤを画素周辺記録型撮像素子２０に出力するようになっている。

蓄積転送パルス出力部１３は、入力したタイミングパルスＴＰ２から蓄積転送パルスφＭを生成し、生成した蓄積転送パルスφＭを画素周辺記録型撮像素子２０に出力するようになっている。本実施形態では、蓄積転送パルス出力部１３は、４相の蓄積転送パルスφＭ１〜φＭ４を出力するものとする。

垂直転送パルス出力部１４は、入力したタイミングパルスＴＰ３から垂直転送パルスφＶを生成し、生成した垂直転送パルスφＶを画素周辺記録型撮像素子２０に出力するようになっている。

水平転送パルス出力部１５は、入力したタイミングパルスＴＰ４から水平転送パルスφＨを生成し、生成した水平転送パルスφＨを画素周辺記録型撮像素子２０に出力するようになっている。

画素周辺記録型撮像素子２０は、ＰＤ２１、ＣＣＤメモリ３０、垂直転送ＣＣＤ２２、水平転送ＣＣＤ２３、出力回路２４を含む。

ＰＤ２１は、露光パルスφＰＤを入力すると被写体からの光を受光し、光信号を電気信号に変換して信号電荷を生成するようになっている。

ＣＣＤメモリ３０は、ＰＤ２１に直結され、蓄積転送パルスφＭ１〜φＭ４に基づいて、ＰＤ２１が生成した信号電荷を順次蓄積しながら転送するようになっている。このＣＣＤメモリ３０は、本発明に係る画素周辺記録素子を構成する。なお、一般的な画素周辺記録型撮像素子におけるＣＣＤメモリの段数は１００程度であるが、図１では説明の便宜上、ＣＣＤメモリ３０は、ＰＤ２１に隣接する初段のＣＣＤメモリ３１、次段のＣＣＤメモリ３２、・・・最終段のＣＣＤメモリ３８を含む８段構成としている。

ＣＣＤメモリ３０の駆動方式について、図２を用いて説明する。図２（ａ）は、ＣＣＤメモリ３０の模式的な断面図であって、ＣＣＤメモリ３０を構成するＣＣＤメモリ３１〜３８のそれぞれの転送電極３１ａ〜３８ａを示す。転送電極３１ａ〜３８ａには、図示のように、蓄積転送パルスφＭ１〜φＭ４が入力される。この蓄積転送パルスφＭ１〜φＭ４によって、図２（ｂ）に示すように、ＰＤ２１で生成された信号電荷（斜線部）が転送電極３１ａから３８ａに向かう方向に順次転送される。蓄積転送パルスφＭ１〜φＭ４は、図２（ｃ）に示すように、互いに位相が異なり電圧振幅が同一なパルス信号で構成される。図２（ｃ）に示した時刻ｔ１〜ｔ４は、図２（ｂ）に示した時刻ｔ１〜ｔ４にそれぞれ対応している。

図１に戻り、垂直転送ＣＣＤ２２は、複数のＣＣＤを備え、ＣＣＤメモリ３８からの信号電荷を図中上側から下側の方向に順次転送し、水平転送ＣＣＤ２３に出力するようになっている。水平転送ＣＣＤ２３は、複数のＣＣＤを備え、垂直転送ＣＣＤ２２からの信号電荷を図中右側から左側に転送し、出力回路２４に出力するようになっている。出力回路２４は、水平転送ＣＣＤ２３からの信号電荷を電圧に変換して出力するようになっている。

次に、本実施形態における画素周辺記録型撮像素子２０の詳細な構成について説明する。以下の説明では、本発明の特徴であるＣＣＤメモリ３０の電極に関する構成を中心に、ＰＤ２１および垂直転送ＣＣＤ２２の電極に関する構成も含めて説明する。従って、図１に示した水平転送ＣＣＤ２３、出力回路２４等に関する構成の説明は省略する。

画素周辺記録型撮像素子２０は、図３に示すように、基板２５と、垂直方向に４１０個の画素と水平方向に３６０個の画素とで構成された画素領域４０とを含む。画素領域４０は、水平方向９０画素ごとの４つの領域４１〜４４に水平方向に分割されている。

画素領域４０の上辺側の基板２５上には、入力電極領域２６が設けられている。入力電極領域２６には、４つの領域４１〜４４ごとにそれぞれ入力電極部５０が形成されている。入力電極部５０には、ボンディングワイヤ６０の一方端が接続されている。ボンディングワイヤ６０の他方端は、ドライバ１６（１６ａ〜１６ｄ）に接続されている。ここで、ドライバ１６ａ〜１６ｄは、それぞれ、図１における露光パルス出力部１２、蓄積転送パルス出力部１３および垂直転送パルス出力部１４を含む。

次に、領域４１の水平方向の一辺側に設けられた入力電極部５０の周辺構成について、図４を用いて説明する。ここでは領域４１を採り上げて説明するが、他の領域４２〜４４における構成も同様である。

図４（ａ）は、入力電極部５０の周辺構成を示す模式図であって、ドライバ１６のパッケージ７０に設けられた出力電極７１〜７８と、入力電極部５０との接続状態を示す。

図４（ａ）に示す出力電極７１〜７８は、図１に示した露光パルス出力部１２、蓄積転送パルス出力部１３および垂直転送パルス出力部１４が生成した駆動用パルスを出力する電極である。具体的には、出力電極７１および７２は、それぞれ、露光パルス出力部１２が生成した露光パルスφＰＤ１およびφＰＤ２を出力する電極である。出力電極７３〜７６は、それぞれ、蓄積転送パルス出力部１３が生成した蓄積転送パルスφＭ１〜φＭ４を出力する電極である。出力電極７７および７８は、それぞれ、垂直転送パルス出力部１４が生成した垂直転送パルスφＶ１およびφＶ２を出力する電極である。

入力電極部５０は、図４（ａ）に示すように形成された入力電極５１〜５８を含む。入力電極５１〜５８は、それぞれ、例えばアルミニウム膜で構成され、矩形の電極パッドと、電極パッドから水平方向に延びたアルミ配線とを含む。入力電極５１〜５８の各電極パッドは、水平方向において互いに隣接し、垂直方向において隣のアルミ配線と近接している。なお、入力電極５１〜５８は、本発明に係る接続電極を構成する。この構成により、入力電極部５０の垂直方向の寸法を従来のものより短くすることができる。また、入力電極５１〜５８の１組は、隣の１組と電気的に切断されている。この構成により、各領域をそれぞれ別のドライバにより駆動することができる。

入力電極５１〜５８と、出力電極７１〜７８との間は、それぞれ、ボンディングワイヤ６１〜６８で電気的に接続されている。また、入力電極５１〜５８と、領域４１内の各電極との間は、図４（ｂ）に示すように、画素の垂直方向列ごとにタングステン配線８０によって電気的に接続されている。以下、図４（ｂ）に示した１画素を拡大してタングステン配線８０の接続について説明する。

図５は、画素周辺記録型撮像素子２０の１画素を拡大して各電極を示した模式図であって、図１に示したＰＤ２１、ＣＣＤメモリ３０および垂直転送ＣＣＤ２２に形成された各電極を示す。具体的には、ＰＤ２１には、第１電極２１１および第２電極２１２が形成されている。ＣＣＤメモリ３０には、ＰＤ２１が光電変換して生成した信号電荷を順次蓄積して転送する転送電極３０１〜３０４がこれらを１組として複数組で形成されている。垂直転送ＣＣＤ２２には、ＣＣＤメモリ３０に記録された信号電荷を図中上側から下側の方向に順次転送する垂直転送電極３０５および３０６と、転送電極３０１および３０３（ＣＣＤメモリ３０と兼用）とが形成されている。すなわち、垂直転送ＣＣＤ２２には、転送電極３０１、垂直転送電極３０５、転送電極３０３および垂直転送電極３０６を１組とした電極が複数組で形成されている。

ＰＤ２１の第１電極２１１および第２電極２１２には、それぞれ、タングステン配線８１および８２がビア３０７を介して電気的に接続されている。タングステン配線８１は、図４（ａ）に示した入力電極５１に電気的に接続され、露光パルスφＰＤ１を供給する配線である。同様に、タングステン配線８２は、入力電極５２に電気的に接続され、露光パルスφＰＤ２を供給する配線である。露光パルスφＰＤ１およびφＰＤ２は、位相は同じであって、電圧振幅が互いに異なる。例えば、露光パルスφＰＤ１の電圧振幅は４Ｖｐ−ｐ、露光パルスφＰＤ２の電圧振幅は１２Ｖｐ−ｐである。

ＣＣＤメモリ３０の転送電極３０１〜３０４には、それぞれ、タングステン配線８３〜８６がビア３０７を介して電気的に２本ずつ接続されている。例えば、転送電極３０１には２本のタングステン配線８３が接続されている。タングステン配線８３〜８６は、それぞれ、図４（ａ）に示した入力電極５３〜５６に電気的に接続され、蓄積転送パルスφＭ１〜φＭ４を供給する配線である。蓄積転送パルスφＭ１〜φＭ４は、それぞれ、図２に示したように位相が互いに異なり、各電圧振幅は例えば１２Ｖｐ−ｐである。

垂直転送ＣＣＤ２２の垂直転送電極３０５および３０６には、それぞれ、タングステン配線８７および８８がビア３０７を介して電気的に接続されている。タングステン配線８７は、図４（ａ）に示した入力電極５７に電気的に接続され、垂直転送パルスφＶ１を供給する配線である。同様に、タングステン配線８８は、入力電極５８に電気的に接続され、垂直転送パルスφＶ２を供給する配線である。垂直転送パルスφＶ１およびφＶ２は、位相が互いに異なり、各電圧振幅は例えば１２Ｖｐ−ｐである。垂直転送ＣＣＤ２２は、転送電極３０１、垂直転送電極３０５、転送電極３０３および垂直転送電極３０６を１組として信号電荷を垂直方向に転送する。

以上のように、本実施形態では、ＣＣＤメモリ３０を駆動する４相の蓄積転送パルスφＭ１〜φＭ４が供給される転送電極３０１〜３０４ごとに、２本のタングステン配線８３〜８６が接続される構成を有する。この構成により、本実施形態における画素周辺記録型撮像素子２０は、蓄積転送パルスφＭの１相あたりのタングステン配線の電気抵抗を従来の２分の１に低減することができる。なお、転送電極３０１〜３０４にそれぞれ接続するタングステン配線８３〜８６の本数は２本に限定されず、３本以上でもよい。例えば、転送電極３０１に３本のタングステン配線８３を接続する構成としてもよい。

また、図４（ａ）に示したように、本実施形態では、入力電極部５０の垂直方向の寸法を従来のものより短くすることができるので、入力電極部５０から引き出すタングステン配線８１〜８８の長さを従来のものよりも短くすることができる。その結果、本実施形態における画素周辺記録型撮像素子２０では、蓄積転送パルスφＭの１相あたりのタングステン配線の電気抵抗を従来のものよりも低減することができる。

図６は、本実施形態における画素周辺記録型撮像素子２０およびその駆動回路１０の等価回路を示す図であって、４相駆動における駆動信号φＭ１〜φＭ４のうちの駆動信号φＭ１が供給されるＣＣＤメモリ３０の電極に関する等価回路を示す。なお、駆動信号φＭ２〜φＭ４が供給されるＣＣＤメモリ３０の電極に関しても同様の等価回路となる。

図６に示すように、画素周辺記録型撮像素子２０の等価回路は、アルミ配線抵抗１０１、画素１列のサブサーキット１１０を含む。アルミ配線抵抗１０１は、互いに隣接する画素列間のアルミ配線の抵抗である。画素１列のサブサーキット１１０は、１画素当たりのタングステン配線の抵抗１１１（２個並列）および１画素当たりの電極容量１１２が４１０画素分接続された構成を有する。

一方、駆動回路１０において、ドライバ１３１〜１３４（１３２、１３３は図示省略）は、図１に示した蓄積転送パルス出力部１３に相当するものである。ドライバ１３１〜１３４は、それぞれ、供給電圧ＶＨおよびＶＬを入力し、ＦＰＧＡ１１が出力するタイミングパルスの周波数を有する蓄積転送パルスφＭ１を生成するようになっている。ここで、例えば、ＶＬ＝０Ｖ、ＶＨ＝１２Ｖである。生成された蓄積転送パルスφＭ１は、水平方向に４分割された各９０画素の電極に供給される。

図６に示した本実施形態における等価回路と、図１３に示した従来品における等価回路とを比較すると、本実施形態では以下の効果が得られる。
（１）水平方向の３６０画素を４つに分割して水平方向９０画素の領域を４並列で駆動できるよう入力電極部５０を４つ設け、水平方向９０画素の領域ごとに４つのドライバで駆動する構成としたことにより、ドライバ１個あたりの負荷容量を４分の１に低減することができる。
（２）図４に示した入力電極５１〜５８を備えることにより、電極パッドからアルミ配線までの距離を従来よりも短くすることができ、従来のものに形成されていたアルミ引き回し配線抵抗（１０Ω〜１５Ω）を削減することができる。
（３）ＣＣＤメモリ３０に４相の蓄積転送パルスφＭ１〜φＭ４を供給するタングステン配線を１転送電極あたり２本にすることにより、タングステン配線の抵抗１１１を２分の１に低減することができる。
（４）上記（１）〜（３）に記載した改善により、本実施形態における画素周辺記録型撮像素子２０は、従来よりも蓄積転送パルスφＭ１〜φＭ４の波形の立ち上がり時間の短縮化を図ることができる。従って、画素周辺記録型撮像素子２０は、従来よりも撮像速度を向上させることができる。

次に、本実施形態における画素周辺記録型撮像素子２０と従来のものとを比較して具体的に述べる。

図７は、４分の１周期時電圧の撮像速度依存性について、本発明と従来とを比較したシミュレーション結果を示すグラフである。ここで、本発明の画素周辺記録型撮像素子の等価回路図（図６）と、従来の画素周辺記録型撮像素子の等価回路図（図１３）とにおいて、駆動回路から矩形波の駆動信号を入力したときに画素１列のサブサーキットの最終段での波形の立ち上がりの急峻さを示す指標として図７右下に示す駆動波形の周期の４分の１の時点での電圧値を４分の１周期時電圧として定義した。

図７に示すように、従来の画素周辺記録型撮像素子では、撮像速度１０万枚／秒以下において４分の１周期時電圧は１２Ｖであるのに対し、１０万枚／秒を超えると４分の１周期時電圧は撮像速度を速くするに従い徐々に低下する。この結果、撮像速度を速くするに従いＣＣＤメモリのチャージハンドリングキャパシティが低下するため、飽和信号レベルが撮像速度の上昇と共に低下することとなる。

一方、本発明に係る画素周辺記録型撮像素子では、撮像速度３０万枚／秒以下において４分の１周期時電圧が１２Ｖであるのに対し、３０万枚／秒を超えると４分の１周期時電圧は撮像速度を速くするに従い徐々に低下する。

前述のように、４分の１周期時電圧が下がり始める撮像速度は、従来のものでは１０万枚／秒であるが、本発明のものでは３０万枚／秒である。また、従来のものにおける１００万枚／秒での４分の１周期時電圧は、本発明のものにおける２００万枚／秒での４分の１周期時電圧とほぼ同じである。

このシミュレーション結果から、本発明に係る画素周辺記録型撮像素子は、従来のものよりも、飽和信号レベルが下がり始める撮像速度が１０万枚／秒から３０万枚／秒に向上すること、および最高撮像速度が１００万枚／秒から２００万枚／秒に向上することが示唆される。

図８は、本発明に係る画素周辺記録型撮像素子と従来のものとにおける撮像速度と飽和信号レベルの最大値の関係の実験結果を示すグラフである。このグラフの飽和信号レベル（a.u.：任意単位）は、撮像速度１万枚／秒における飽和信号レベルを"１．０"として規格化したものである。

図８に示すように、従来の画素周辺記録型撮像素子では、撮像速度１０万枚／秒を超えると飽和信号レベルが低下し始め、撮像速度１００万枚／秒ではフルスケールの２０％となり、２００万枚／秒では映像信号レベルは０％となる。

一方、本発明に係る画素周辺記録型撮像素子では、撮像速度３０万枚／秒においても飽和信号レベル"１．０"を維持し、さらに、撮像速度２００万枚／秒においても最大１３％の映像信号を得ることができている。

次に、本実施形態の画素周辺記録型撮像素子２０の製造方法について記述する。

図９に、本実施形態の画素周辺記録型撮像素子２０の断面模式図を示す。図９（ａ）は、図５に示した線分ＡＡにおける断面図であって、１つのＰＤ２１と、４つのＣＣＤメモリ３０と、１つの垂直転送ＣＣＤ２２とを１組として３組分の断面図である。また、図９（ｂ）は１組分の断面を拡大して示している。

リン（Ｐ）が例えば１×１０^１５ｃｍ^−３含まれたｎ−シリコン基板３２１を基板として使用する。ｎ−シリコン基板３２１にｐウエル３２２をイオン注入と熱拡散により作製する。不純物にはボロン（Ｂ）を使用し、濃度は例えば３×１０^１５ｃｍ^−３とし、接合深さは例えば４μｍである。ＰＤ２１とＣＣＤメモリ３０をｐウエル３２２に囲まれるようにイオン注入と活性化アニールにより同時に作製する。不純物にはリン（Ｐ）とヒ素（Ａｓ）を使用し、濃度は例えば１×１０^１８ｃｍ^−３とし、接合深さは例えば０．８μｍである。ゲート酸化膜を例えば１００ｎｍ形成し、ＰＤ２１の第１電極２１１や転送電極３０２等となるゲート電極３２３を例えば５０ｎｍ形成する。ゲート電極３２３は、その材料として例えばポリシリコンを使用し、例えば熱ＣＶＤ法により堆積され、不純物にはリン（Ｐ）とヒ素（Ａｓ）を使用する。ゲート電極３２３の作製工程は２回行い、１回目のゲート電極と２回目のゲート電極とが平面方向に交互に並ぶよう配置する。ビア３０７の形成後、絶縁膜３２５を製膜し、絶縁膜３２５上にタングステン配線となる配線層を形成した後、エッチングによりタングステン配線８１〜８８を得る。更に絶縁膜３２５を製膜後、アルミ遮光膜３２４を製膜し、ＣＣＤメモリ３０を覆うと共にＰＤ２１を開口するようにアルミ遮光膜３２４のパターンを形成する。更に絶縁膜３２５を製膜し、図示しない電極パッド上の絶縁膜３２５を除去して画素周辺記録型撮像素子２０が完成する。

以上説明した本実施形態における駆動回路１０および画素周辺記録型撮像素子２０は、例えば、超高速度ビデオカメラ等の撮影装置に適用することができる。そこで、駆動回路１０および画素周辺記録型撮像素子２０を備えた撮影装置について説明する。

図１０に示すように、撮影装置４００は、駆動回路１０、画素周辺記録型撮像素子２０、レンズ４０１、Ａ／Ｄ変換部４０２、信号処理回路４０３、映像信号メモリ４０４、映像出力回路４０５を含む。

撮像装置４００は、レンズ４０１を通過して得られる光信号を画素周辺記録型撮像素子２０で受光する。画素周辺記録型撮像素子２０は、駆動回路１０から得られる駆動クロック（φＰＤ、φＭ、φＶ、φＨ）に基づいて、信号電荷の転送が制御される。

画素周辺記録型撮像素子２０は、駆動回路１０からの駆動クロックに基づいて出力信号をＡ／Ｄ変換部４０２に出力する。Ａ／Ｄ変換部４０２は、画素周辺記録型撮像素子２０から得られるアナログ信号をデジタル信号に変換し、変換したデジタル信号を信号処理回路４０３に出力する。

信号処理回路４０３は、Ａ／Ｄ変換部４０２から得られる映像信号をフレームに対応させて並べ替えを行い、並べ替えた映像信号を映像信号メモリ４０４に出力する。この映像信号メモリ４０４は、信号処理回路４０３から得られる並べ替えた映像信号を、例えば数千フレーム程度保存することができ、保存した映像信号を所定レートで出力する。例えば、通常のテレビジョンでの映像信号のレートの場合、映像信号メモリ４０４は３０フレーム／秒で映像信号を出力する。

映像出力回路４０５は、映像信号メモリ４０４からの映像信号を例えばＨＤ−ＳＤＩ（High Definition - Serial Digital Interface）の規格の映像信号に変換して出力する。

以上のように、本実施形態における画素周辺記録型撮像素子２０によれば、従来よりもＲＣ時定数を低減することができるので、従来よりも撮像速度を向上させることができる。

また、本実施形態における画素周辺記録型撮像素子２０は、基板２５を単層基板とすることができ、複数層基板を用いるものよりも製造コストを低減することができる。

１０駆動回路
１１ＦＰＧＡ
１２露光パルス出力部
１３蓄積転送パルス出力部
１４垂直転送パルス出力部
１５水平転送パルス出力部
１６（１６ａ〜１６ｄ）ドライバ
２０画素周辺記録型撮像素子
２１ＰＤ
２２垂直転送ＣＣＤ
２３水平転送ＣＣＤ
２４出力回路
２５基板
２６入力電極領域
３０（３１〜３８）ＣＣＤメモリ
３１ａ〜３８ａ転送電極
４０画素領域
４１〜４４領域
５０入力電極部
５１〜５８入力電極（接続電極）
６０（６１〜６８）ボンディングワイヤ
７０パッケージ
７１〜７８出力電極
８０（８１〜８８）タングステン配線
３０１〜３０４転送電極
３０５、３０６垂直転送電極
３０７ビア
４００撮像装置
４０１レンズ
４０２Ａ／Ｄ変換部
４０３信号処理回路
４０４映像信号メモリ
４０５映像出力回路

Claims

垂直方向および水平方向に配列された複数の画素が水平方向に複数の領域に分割され、前記画素に直結された画素周辺記録素子を含む画素周辺記録型撮像素子であって、
前記各領域に含まれる画素の垂直方向列ごとに前記画素の出力信号を前記画素周辺記録素子に順次転送する少なくとも１相の転送電極と、
前記各領域に含まれる画素の垂直方向列ごとに前記転送電極に駆動信号を供給する相ごとに複数本の配線を含む配線群とを含み、
前記各領域の水平方向の一辺に、前記領域ごとに前記配線群と電気的に接続される接続電極が配置され、該接続電極同士は電気的に切断された構造を含み、
前記接続電極は、前記駆動信号を入力する複数の電極パッドと、前記各電極パッドから水平方向に延び前記配線群と電気的に接続された配線とを含み、
前記各電極パッドは、水平方向において互いに隣接し、垂直方向において隣の電極パッドから水平方向に延びた配線と近接している画素周辺記録型撮像素子。
前記接続電極は、それぞれ、前記画素周辺記録素子を前記領域ごとに個別に駆動する駆動回路から前記駆動信号を入力するものである請求項１に記載の画素周辺記録型撮像素子。
請求項１又は請求項２に記載の画素周辺記録型撮像素子と、前記画素周辺記録素子を前記領域ごとに個別に駆動する駆動回路とを含む撮像装置。