JP5512615B2 - 高速データ受信回路網および方法 - Google Patents

Description

本発明は、高速データ信号を受信する回路網および方法に関する。例えば、本発明の回路網は、プログラマブルロジックデバイス（「ＰＬＤ」）で提供され得る。また、本発明の方法は、回路網を動作する方法であり得る。

いわゆる高速シリアルインターフェース（「ＨＳＳＩ」）は、システムのデバイス間で通信するために使われ得る。典型的には、このようなシステムの通信機が意図するのは、２つの特有のレベルを有する信号で、その一方のレベルから他方のレベルへの明確な（すなわち、非常に急峻な）変化をするデジタル（バイナリ）信号を送信することである。このような急峻な変化は、データを高速で送信するめには不可欠である。送信機から受信機に信号を伝達する媒体は、通常、送信されている信号にロスを生じる。こうしたロスは、一般に、信号振幅の減少や、変化の急峻さの減少を含む。正確で高速なデータ送信を維持するためには、こうしたロスを補償する回路網が必要である。

これを行う方法の一つは、送信機に信号のプリエンファシスを与えることである。これは、各変化の直後に、信号に追加エネルギを与えることを意味する。追加エネルギは、追加振幅（電圧）、および／または、追加電流であり得る。非常に速いデータ速度の（例えば、毎秒約３ギガビット（３Ｇｂｐｓ）以上の範囲の）とき、プリエンファシスは、高周波数成分で送信される信号にとって、不利であり得る。高周波成分は、望ましからぬことだが、他の回路網と結合し得るからである。

上述のプリエンファシスによる不利益を避けるために、受信機でいわゆるイコライジングを利用することが好ましい。イコライジング回路は、典型的には、入ってくる信号が受信機に到達するとき、その信号を体験する最初の回路網の中にある。イコライジング回路網は、受信信号の中で検出されたいかなる変化にも、強く、速く応答するように、設計されている。この強く速い応答によって、これら変化の当所の急峻さを回復する。こうして、受信機の更なる回路網は、たとえ、信号が非常に速いデータ速度であったとしても、その信号を正しく解釈することが可能である。

特に、ＰＬＤの中に含まれることを意図したイコライジング回路網の場合、幅広いデータ速度の範囲で実行でき、様々な種類と度合いの信号ロスを補償できるこのような回路網に対するニーズがある。なぜなら、ＰＬＤは、典型的には、可能な使用範囲の幅が広くなるように設計されているからである。任意の特定な使用に対する正確なパラメータは、事前に知られていない。ＰＬＤはユーザによってカスタム化可能でなければならない。および／または、ＰＬＤは考えられる比較的広い範囲における個々の特定的な使用要求に対応するように自己アダプティブでなければならない。したがって、この種のアプリケーションに向けて、イコライジング回路網の改善が探索されている。

（発明の概要）
本発明に従う改善イコライジング回路網は、適用されたデータ信号を受け取り、その回路網でアナログのイコライジングを実行するフィードフォワードイコライザ（「ＦＦＥ」）回路網を含む。ＦＦＥ回路網の出力信号は、フィードバック信号と結合され、その結果得られた信号は、データリカバリ回路網に適用される（例えば、クロックデータリカバリ、あるいは、ＣＤＲ回路網）。ＣＤＲ回路網によって出力されたリタイミングされたデータ信号は、決定フィードバックイコライザ（「ＤＦＥ」）回路網に適用される。このＤＦＥ回路網は、そのリタイイングされたデータ信号に、デジタルフィルタ型イコライジング動作を実行する。ＤＦＥ回路網の出力信号は、ＦＦＥ回路網の出力信号と結合された上述のフィードバック信号である。

最初に実行される任意のイコライジングの大部分あるいは全部が、ＦＦＥ回路網によって実行されるように、回路網は動作され得る。回路網の動作が続く限り、イコライジングタスクのほとんどが、ＤＦＥ回路網にシフトされ得る。

ＦＦＥおよびＤＦＥの一方または双方が、イコライジングの種類および／または度合いに応じて、制御され得る。ＦＦＥは、アダプティブなループまたは自己アダプティブなループの一部をなし得る。本発明のＰＬＤの実施形態において、ＰＬＤの他の回路網は、ＦＦＥおよび／またはＤＦＥの性能のモニタおよび／または制御用に使われ得る。このモニタおよび／または制御は、ＦＦＥからＤＦＥへのイコライジングタスクで上述のシフトすることも含み得る。

本発明は、さらに以下の手段を提供する。

（項目１）
入力信号で動作するためのフィードフォワードイコライザ回路網と、
該フィードフォワードイコライザ回路網の出力信号とフィードバック信号とを結合するための結合回路網と、
該結合回路網の出力信号からデジタルデータ信号をリカバリするためのデータリカバリ回路網と、
該デジタルデータ信号で動作し、該フィードバック信号を生成するための決定フィードバックイコライザ回路網と
を備える、イコライジング回路網。

（項目２）
上記入力信号が差動信号を備える、項目１に記載の回路網。

（項目３）
上記データリカバリ回路網と上記決定フィードバックイコライザ回路網が共同で、上記フィードフォワードイコライザ回路網の出力信号と上記フィードバック信号との間に、１つのデジタルデータ信号ユニットインターバルの遅延を有する、項目１に記載の回路網。

（項目４）
上記フィードフォワードイコライザ回路網が、イコライザアダプテイション回路網を備える、項目１に記載の回路網。

（項目５）
上記イコライザアダプテーション回路網が、フィードフォワードイコライザ係数決定回路網を備える、項目４に記載の回路網。

（項目６）
上記決定フィードバックイコライザ回路網が、少なくとも１つの選択可能な決定フィードバックイコライザ係数に基づいて、可変的に動作可能である、項目１に記載の回路網。

（項目７）
上記少なくとも１つの決定フィードバックイコライザ係数が、上記フィードフォワードイコライザ回路網の動作特性に、少なくとも一部は基づく回路網をさらに備える、項目６に記載の回路網。

（項目８）
上記フィードフォワードイコライザ回路網の動作特性が、アダプティブに選択可能である、項目７に記載の回路網。

（項目９）
上記決定フィードバックイコライザ回路網の動作を選択的に有効にする回路網をさらに備える、項目１に記載の回路網
（項目１０）
上記イコライザアダプテーション回路網の動作を選択的に有効にする回路網をさらに備える、項目４に記載の回路網。

（項目１１）
入力信号をイコライジングする方法であって、該方法は、
入力信号をフィードフォワードイコライジングに与えることと、
該フィードフォワードイコライジングの出力信号を、選択的に有効にされたフィードバック信号と結合することと、
該結合の出力信号をデータリカバリに与えることと、
該データリカバリの出力信号を決定フィードバックイコライジングに与えて、選択的に有効にされるフィードバック信号を生成することと
を包含する、方法。

（項目１２）
動作の初期に、上記フィードバック信号が有効とされていない、項目１１に記載の方法。

（項目１３）
上記フィードバック信号は、選択的に上記決定フィードバックイコライジングを有効にすることで、選択的に有効とされる、項目１１に記載の方法。

（項目１４）
上記フィードフォワードイコライジングは、アダプティブに実行される、項目１１に記載の方法。

（項目１５）
上記フィードフォワードイコライジングのアダプティブな実行は、上記フィードフォワードイコライジングで使われた少なくとも１つの係数を変化できる、項目１４に記載の方法。

（項目１６）
上記フィードフォワードイコライジングで使われた少なくとも１つの係数から、上記決定フィードバックイコライジングで使う少なくとも１つの係数を導き出すことをさらに包含する、項目１５に記載の方法。

（項目１７）
上記フィードフォワードイコライジングのアダプティブな実行は、上記結合の出力信号に少なくとも一部は基づく、項目１５に記載の方法。

（項目１８）
上記フィードフォワードイコライジングで使われた少なくとも１つの係数から、上記決定フィードバックイコライジングで使う少なくとも１つの係数を導き出すことをさらに包含する、項目１７に記載の方法。

（項目１９）
上記導き出すことの後、上記フィードフォワードイコライジングをアダプティブに実行して、上記フィードフォワードイコライジングで使われた少なくとも１つの係数を変化させることをさらに包含する、項目１８に記載の方法。

（項目２０）
上記アダプティブな実行の後、上記決定フィードバックイコライジングで使われた少なくとも１つの係数のための新たな値を、上記フィードフォワードイコライジングで使われ、変化した係数から導き出すことをさらに包含する、項目１９に記載の方法。

（項目２１）
プログラマブルロジックデバイスであって、
プログラマブルロジック回路網と、
該デバイスに適用されるシリアルデータでイコライジング動作を実行する、フィードフォワードイコライザ回路網と、
該フィードフォワードイコライザ回路網の出力信号をフィードバック信号と結合する、結合回路網と、
該結合回路網の出力信号で動作し、該プログラマブルロジック回路網によって使用するためにリカバリされたデータ信号を生成する、データリカバリ回路網と、
該リカバリされたデータ信号でイコライゼーション動作を実行し、該フィードバック信号を生成する、決定フィードバックイコライザ回路網と
を備える、デバイス。

（項目２２）
上記フィードフォワードイコライザ回路網は、その回路網のイコライジング動作のため、アダプティブな制御回路網を含む、項目２１に記載のデバイス。

（項目２３）
上記アダプティブ制御回路網は、上記結合回路網の出力信号に、少なくとも一部は応答する、項目２２に記載のデバイス。

（項目２４）
上記決定フィードバックイコライザ回路網は、上記決定フィードバックイコライザ回路網によって実行されたイコライジング動作に対応して、上記プログラマブルロジック回路網に、少なくとも一部は応答する、項目２１に記載のデバイス。

（項目２５）
イコライジング動作が、上記フィードフォワードイコライザ回路網によって実行されたことを示す信号を、上記プログラマブルロジック回路網に適用するための回路網をさらに備える、項目２１に記載のデバイス。

（摘要）
デジタルデータ信号を受け取るイコライジング回路網は、フィードフォワードイコライザ（「ＦＦＥ」）、および、決定フィードバックイコライザ（「ＤＦＥ」）の双方を含む。ＦＦＥ回路網は、ＤＦＥ回路網に、ＤＦＥ回路網の適切なスタートアップに、少なくとも最低限で十分な信号を与えるために使われ得る。したがって、イコライジングのタスクの負担が重ければ重いほど、タスクはＦＦＥ回路網から、ＤＦＥ回路網へとシフトされ得る。

本発明のさらなる特徴は、その特徴、および、様々な利点は、添付図面と以下の詳細な記述によって、より明確になる。

本発明に従って構成された回路網の説明的な実施形態の簡便なブロック回路図である。 図２ａ〜図２ｇは、本発明のある種の側面を説明するのに便利な例示的信号トレースである。 本発明に従って構成された、図１で示された回路網とは別の簡便なブロック回路図である。 本発明に従って構成された回路網の説明的で、より複雑な実施形態の簡便なブロック回路図である。 本発明のある方法側面の説明的な実施形態の簡便な流れ図である。 本発明のある方法側面の説明的な実施形態の簡便な流れ図である。 本発明に従うプログラマブルロジックデバイスの説明的な実施形態の簡便なブロック図である。

（発明の詳細な説明）
図１は本発明に従う説明的な回路網１０である。回路網１０は、入ってくるデジタル信号２０を受け取るフィードフォワードイコライザ回路網３０を含む。この信号２０は、受信機によってイコライジングされ、さらに処理されるべきものである。本議論において、受信機は、プログラマブルロジックデバイス（「ＰＬＤ」）を備えるものと仮定する。さらに、（１）ＰＬＤは、広い範囲での可能な使用を支援するように製造されていること、（２）本明細書に記載される例の中で置かれている回路網１０の使用は、一般的にＰＬＤで支援される使用範囲内であること、（３）その特定の使用における細かな特徴の全てを、ＰＬＤの製造業者は知り得ないことが、仮定される。実際、回路網１０を用いている各システムで必要とされる細かなイコライジングについて、ＰＬＤのユーザですら、事前に知らないかもしれない。回路網１０が一般的事項に順応するように設計される変数の中に、回路網１０に届く前に、信号２０が体験してきた様々なデータ速度および様々な種類や量のロスがある。

フィードフォワードイコライザ（「ＦＦＥ」）回路網３０は、信号２０の各変化に追加のブーストを与えるように設計されたアナログイコライザ回路網であることが好ましい。ＦＦＥ回路網３０は、信号２０の任意の特定のデータ速度に限定されないことが好ましい。むしろ、ＦＦＥ回路網３０は、可能なデータ速度の幅広い範囲で、信号２０の変化にブーストを与えることが可能であることが、概して好ましい。ＦＦＥ回路網３０は、１つ以上の観点からアダプティブであり得る。例えば、回路網３０自身が、信号２０の変化に与えるブーストの大きさ、このようなブーストに使う周波数成分などを、ある程度まで自ら決定できる。また、ＦＦＥ回路網３０は、上述した観点の一部または全部で、代替的あるいは追加的に、制御可能であり得る（例えば、関連ＰＬＤ回路網によって）。ＦＦＥ回路網用に使われ得る回路網の例は、以下の参考文献、例えば、Ｂｅｒｅｚａらによる米国特許出願第１０／７０２，１９６号（２００３年１１月４日出願）、Ｍａａｎｇａｔによる米国特許第６，８７０，４０４号、Ｗｏｎｇらによる米国特許出願第１０／７６２，８６４号（２００４年１月２１日出願）、Ｗｏｎｇらによる米国特許出願第１０／８５３，９８７号（２００４年５月２５日出願）、および、Ｗａｎｇらによる米国特許出願第１０／９６７，４５９号（２００４年１０月１８日出願）に示されている。

ＦＦＥ回路網３０の出力信号４０は、アナログ結合（例えば、減算器）回路網５０の１つの入力端子に適用される。この回路網は、信号４０からその他の入力端子に適用された信号１００を減じる。例えば、これは、信号４０の電流から、信号１００の電流を減じることによって行われ得る。信号１００については、以下に詳細に記載される。

結合器５０の出力信号６０は、クロックデータリカバリ（「ＣＤＲ」）回路網７０に適用される。この回路網は、デジタルデータ信号８０をそれに適用された信号６０からリカバリするように設計される。ＣＤＲ回路網７０は、また、クロック信号を信号６０からリカバリし得る。出力信号８０は、リタイミングされたデータ信号としても称され得る。信号８０は、入ってくる信号２０に比べ、１ユニットインターバル（「ＵＩ」）遅れていることが好ましい。（ユニットインターバルとは、データ信号が処理される１データビットの継続時間である。）信号８０は、典型的には、その信号によって表される情報（データ）を実際に解釈し、利用する他の回路網に出力される。ＣＤＲ回路網用に使われ得る回路網の例は、以下の参考文献、例えば、Ａｕｎｇらによる米国特許出願第０９／８０５，８４３号（２００１年３月１３日出願）、Ｌｅｅらによる米国特許出願第１０／０５９，０１４号（２００２年１月２９日出願）、Ｖｅｎｋａｔａらによる米国特許出願第１０／２７３，８９９号（２００２年１０月１６日出願）、Ｖｅｎｋａｔａらによる米国特許出願第１０／３１７，２６４号（２００２年１２月１０日出願）、Ｖｅｎｋａｔａらによる米国特許出願第１０／３４９，５４１号（２００３年１月２１日出願）、Ｖｅｎｋａｔａらによる米国特許第６，８６７，６１６号、Ｃｈｕｒｃｈｉｌｌらによる米国特許出願第１０／７１３，８７７号（２００３年１１月１４日出願）、Ａｓａｄｕｚｚａｍａｎらによる米国特許出願第１０／６６８，９００号（２００３年９月２２日出願）、Ａｓａｄｕｚｚａｍａｎらによる米国特許出願第１０／６７２，９０１号（２００３年９月２６日出願）、Ｖｅｎｋａｔａらによる米国特許出願第１０／６７０，８４５号（２００３年９月２４日出願）、Ｗａｎｇらによる米国特許出願第１０／７４０，１２０号（２００３年１２月１７日出願）、Ｋｗａｓｎｉｅｗｓｋｉらによる米国特許出願第１０／７３９，４４５号（２００３年１２月１７日出願）、および、Ｓｈｕｍａｒａｙｅｖらによる米国特許出願第１１／０４０，３４２号（２００５年１月２１日出願）に示されている。

信号８０は、決定フィードフォワードイコライザ（「ＤＦＥ」）回路網９０に適用される。これは、デジタルフィルタ回路網のように幾分か動作し、出力信号１００を生成する回路網であることが好ましい。この出力信号１００は、リタイミングされたデータ信号８０の変化がエンファシスされている。回路網９０は、他の関連する回路網（例えば、関連ＰＬＤ回路網）によって、信号８０のデータ速度で動作するために、制御可能である回路網であることが好ましい。回路網９０は、信号８０の各変化に、どれだけのエンファシスあるいはブーストを与えるか、各変化後に、そのブーストがどのくらい続くのか、そのブーストがどのような形状を有するかという観点から、制御可能であることが、また好ましい。

ＤＦＥ回路網９０の出力信号１００は、上述のように、結合回路網５０の減算入力端子に適用され得る。
図２ａ〜図２ｇは、回路網１０と関連する様々な点における典型的な信号のトレースである。これらは、図１の回路網の様々な構成要素の動作と影響をさらに説明するのに有用である。図２ａ〜図２ｇは、同じ横軸時間ベースに対して、プロットされる。図２ａ〜図２ｇに示される信号の全ては、差動信号（ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌ）である。つまり、情報が一対の信号の相対的極性によって送信されることを意味する。この一対の信号の一方は、実線を使って表され、他方の信号は、破線を使って表される。１ユニットインターバルの継続時間は、図２ａにおいて、ＵＩで示される。このように、図２ａで示される差動信号は、データ１１０１１０１００を表し得る。

図２ａは、送信回路網（図１に図示していないが、受信回路網１０への信号２０となるものを送信する）によって送信されたままの典型的な差動データ信号である。図２ａの信号の状態は、非常に良好であることは、注目される。これは、そのレベルの間、急峻で明確な変化を有し、また、構成信号の間に、強い極性反転もある。

図２ａの差動信号が、送信媒体を介して、送信機から回路網１０に進んだ後、信号（すなわち、現在の信号２０）の状態は、図２ｂに示されるようになり得る。この図に示すように、信号は、鋭さと急峻さの一部を失う。さらに、構成信号の極性も、もはや反転していない。これら信号のロスおよび／または弱体化減少は、ＣＤＲ回路網７０が２０のような信号を正確に解釈すること、および、許容可能なリタイミングされたデータ信号８０を生成することは、困難であり、あるいは、不可能でさえある。

図２ｃは、回路網１０の動作の少なくとも初期における、ＦＦＥ回路網３０が信号２０に与える影響を示す。図２ｃは、それゆえ、少なくとも回路動作の上述した初期における、信号４０を示す。ＦＦＥ回路網３０は、構成信号が極性反転を幾分か回復するのに十分なように、信号の強度を強化できる。図２ｂにおいて、１１０ａと１１０ｂの「目（ｅｙｅ）」は開いていないのに対し、図２ｃにおいて、これらの目は、少なくとも幾分かの度合い開いている。それゆえ、ＣＤＲ回路網７０上の信号は、動作を開始し得る。

図２ｄは、ＣＤＲ回路網７０の出力信号８０で、図２ｃに示される信号に応答するものを示す。図２ｄにおける信号は、図２ｃにおける信号に比べ、ちょうど１つ分のＵＩ遅れていることに注意されたい。（ＣＤＲ回路網７０が、完全に１つ分のＵＩ遅延を提供できない場合、回路網７０の遅延が、ＤＦＥ回路網９０によって、ＤＦＥフィードバックループで補充され得る。）
図２ｅは、ＤＦＥ回路網９０の出力信号１００で、図２ｄに示される信号に応答するものである。図２ｅは、ＤＦＥ回路網９０の最も簡単で可能な構成の結果を示していることは、強調される。これは、回路網９０が、信号８０（図２ｄ）の変化に一次のエンファシスのみを適用し、次いで、その結果得られた信号全体を縮小するような構成である。ＤＦＥ回路網９０が、信号８０の変化に対し、より高次の応答を有するように構成されている場合は、信号１００の形状は、図２ｅに示される形状より複雑となり得る。例えば、信号１００は、各変化の後、より大きな量、上昇／下降し得るし、そして、次の変化まで、幾分か後退する。しかしながら、図２ｅに示される比較的簡単な例は、本発明の一般的な動作原理を述べるのに十分である。

図２ｆは、図２ｅの信号を図１の結合回路網５０の負極性入力端子に適用した結果得られた信号の反転を示す。

図２ｇは、図２ｆの信号を図２ｃの信号に加算した結果を示す。これは、ＣＤＲ回路網７０とＤＦＥ回路網９０が動作開始後の結合回路網５０の影響である。それゆえ、図２ｇは、回路網の幾分か後の動作状態である信号６０を示す。

図２ｇの以下の議論を簡単にするために、図に示されるＵＩは、左から右に、ａ〜ｉでラベル付けされる。ＵＩ ａとＵＩ ｂにおいて、図２ｇの信号の振幅は、図２ｃの信号の振幅に比べ、幾分か減少している。これは、これらのＵＩにおいて、図２ｆの信号が幾分か図２ｃの信号を弱めている結果である。しかしながら、ＵＩ ｃにおいて、図２ｆの信号は、図２ｃの信号の振幅を加える。これは、非常に望ましいことである。なぜなら、示された信号の第一の変化に引き続いて、目を開くのに役立つからである（図２ｃのＵＩ ｃにおける目のサイズを、図２ｇのＵＩの非常に大きな目と比較のこと）。ＵＩ ｄにおいて、図２ｆにおける信号は、再び、図２ｃの信号を加える。これは、再び、図２ｇの第二の変化に引き続いて、目を開くのに役立つ。ＵＩ ｅにおいて、図２ｆの信号がもはや図２ｃの信号を加えない結果、図２ｇの振幅は戻って落ち着く。ＵＩ ｆにおいて、図２ｆの信号は、再び、図２ｃの信号を加える。こうして、図２ｇの第三の変化に引き続いて、さらに大きく目を開く。同じことが、第四と第五の変化に引き続き、ＵＩ ｇとＵＩ ｈでも起こる。ＵＩ ｉにおいて、ＵＩ ｅで示されたのと同様にして、振幅は幾分か落ち着く。

以上に、いかにしてＤＦＥフィードバックループが、回路網１０でイコライジング促進の機能を果たすかを示す。

図３は、図１の別なバージョンである。ここで、差動信号の利用が分かりやすく示されている。図３も、送信機回路網の出力ドライバ５と、送信機から回路網１０への典型的な送信リンク７とを明確に示す。出力ドライバ５は、図２ａに示す信号のソースであり、送信リンク７は、図２ｂに示された信号劣化を引き起こす。図３の他の部分は、図１に示された他の部分と同じである。

回路網１０をより高度に発展させた実施形態１０’を図４に示す。回路網１０’は、アダプティブなＦＦＥループ（構成要素６２、６４、および、マルチプレクサ６６から右方向への経路）を含む。ＦＥＲＲ回路網６４は、ＦＦＥ回路網３０の動作を制御するための係数を提供し得る。ＦＥＲＲ回路網６４は、バッファ／整流器回路網６２の出力信号に基づいて、使われる係数値を決定する。回路網６２は、１つ以上の選択された特性を、基準特性と比較し、１つ以上の誤差信号を生成し、信号６０が基準とどの程度ずれているかを示す。次いで、回路網６４は、検出された誤差を減らす意図のある係数値を選択する。ＦＦＥ回路網３０に、アダプティブな能力を与えることで、回路網３０は任意の幅広いイコライジングの必要性を有する信号２０をイコライジングするのに適応（アダプト）する。

リード線またはバス６５ａは、回路網６４が他の関連回路網（例えば、関連ＰＬＤコア回路網）に、回路網６４の様々な動作状況を指し示すフラグ信号を送ることができる。考えられるフラグ信号の例として、アダプティブループが適切に動作していないように見えるとき、アダプティブループが適切に動作しているように見えるとき、係数が安定しているとき、係数が変化しそうなときなどを含む。

リード線またはバス６５ｂは、回路網６４が他の関連回路網（例えば、関連ＰＬＤコア回路網）に、回路網６４が現在ＦＦＥ回路網３０に提供している係数の値を送ることができる。

アダプティブループ構成要素６２と６４の代替として、あるいは、追加として、マルチプレクサ６６を介する左方向への経路は、他の関連回路（例えば、関連ＰＬＤコア回路網）が、ＦＦＥ回路網３０で使われる１つ以上の係数の提供することを可能とする。この例の一つとして、回路網は、最初からアダプティブループ構成要素６２および６４とを用いて動作され得る。これは、ＦＦＥ係数に、最適な値を見つけるためである。満足いく安定な動作が達成されたとき、関連回路網（例えば、関連ＰＬＤコア回路網）は、マルチプレクサ６６を、回路網６４によって供給される係数をパスすることから、リード線６５ｃを介した関連回路網から係数（例えば、最適化された値の係数）を供給することに、切り換え得る。

図４に示す別の特徴は、ＤＦＥ回路網９０によって使われる係数を、リード線９１ａ０を介する関連回路網（例えば、関連ＰＬＤコア回路網）から、供給することである。さらに、図４は、ＤＦＥループの信号スケーリング機能がイコライザ機能（構成要素９０）から分離され得る（構成要素９２において）ことを示す。スケーラ回路網９２によって実行されるスケーリングは、図２ｄから図２ｅへの信号振幅の落ち込みによって、示されている。図４は、スケーラ回路網９２によって実行されるスケーリングの大きさが、他の関連回路網（例えば、関連ＰＬＤコア回路網）からのリード線９１ｂによって供給される信号によって、制御され得ることを示す。

図５ａと図５ｂは、図４に示すタイプの回路網を動作する方法で、本発明の別の可能な側面に従う方法を示す。イコライジング動作の開始（ステップ２１０）時に、ＦＦＥアダプテーション（構成要素３０、５０、６２、６４、６６）は、ＤＦＥ回路網９０が有効となるのに十分な程度に、信号２０の目を開かせるために使われる。これは、図２ｃに示されるような動作に相当し得る。ＤＦＥ回路網９０は、その時点においては無効であり得る。バス９１ａは、この目的のため、有効／無効リード線を含み得る。

ステップ２１２において、ＦＦＥアダプティブループが到達するＦＦＥ係数が、リード線６５ｂを介して、読み取られる。

ステップ２１４において、（ステップ２１２で読み取られたＦＦＥ係数に、少なくとも一部は基づく）適切な係数が、リード線９１ａおよび／または９１ｂを介してＤＦＥ回路網９０および／または９２に適用される。

ステップ２２０において、ＤＦＥ回路網９０／９２が有効にされ、ステップ２１４でその回路網に供給された係数とともに動作する。ステップ２２０が示すように、ＤＦＥ回路網９０／９２がラインに入って来るとき、一時的に、ＦＦＥアダプテーションを中断することも望ましいことがある。それは、その回路網の一面のみが任意の時間において、流れの中にあるようにするためである。

ステップ２２２において、ＦＦＥアダプテーションは、再び有効になる。アダプテーションは、今では、ＤＦＥの機能を果たす。なぜなら、ＤＦＥ回路網９０／９２の出力は、ＦＦＥアダプテーションループへの入力（回路網５０を介して）だからである。

ステップ２２２におけるＦＦＥアダプテープションが再開するのは、新たなＦＦＥ係数がステップ２２４で、決定された結果に起因し得る。

ステップ２３０で、これら新たなＦＦＥ係数は読み取られ、ステップ２３４で、安定性をテストされる。安定性の判断は、新たなＦＦＥ係数が、これら係数の以前の値と、顕著な差があるか否かに基づいて行われ得る。顕著な差がある場合は、安定性が達成されており、ステップ２３４からステップ２５０に飛ぶ。係数が相変わらず変化している場合は、安定性は未達であり、ステップ２３４からステップ２４０の経路に従って制御する。

ステップ２４０において、新たなＦＦＥ係数情報が、新たなＤＦＥ係数情報に、対応付けられる。このＤＦＥ係数情報が、リード線９１ａ／ｂを介してＤＦＥ回路網９０／９２に供給される。

ステップ２４２において、ＦＦＥアダプテーションは、再び有効にされ、さらなる繰り返しのため、ステップ２２４に戻って制御する。

ステップ２５０において、ＦＦＥアダプテーション（上述のように、安定性がステップ２３４で検出された後に実行されている）は、無効にされる。この時点で、マルチプレクサ６６は切り替えられ得て、ＦＦＥアダプテーションループからよりも、むしろ、リード線６５ｃからＦＦＥ係数を供給する。

図５ａと図５ｂに示し、上述した方法には、数多くの利点がある。その利点の一つは、ＤＦＥエラー伝播の通り抜けを避けることである。なぜなら、入って来る信号は、ＤＦＥの開始が許可される前にＦＦＥによって、既に、十分に広く開かれているからである。ＤＦＥが早まって開始すると、誤って動作し得るし、その結果、間違った種類のイコライジングを確実に与え得る。これは、ＤＦＥフィードバックループを介して、間違ったイコライジング自身を永遠に続けることになる。そして、その結果、適切な動作は、決して確立されないこともあり得る。別の利点としては、イコライジング係数は、徐々に、ＦＦＥからＤＦＥに移ることである。このアプローチは、ビットエラー率（「ＢＥＲ」）の更なる削減が可能となる。なぜなら、ＤＦＥシステムは（ＦＦＥシステムと異なり）、完全な入力スペクトルを増幅しないが、プログラムされたデータ速度に基づいて、動作するからである。さらに、別の利点は、ＦＦＥアダプテーションからＤＦＥアダプテーションへと効率的に達成するからである。換言すれば、一つのアダプテーションが（ＦＦＥ用の）エンジンとなり、さらには、関連ＰＬＤ回路網のプログラマブル性が、ＤＦＥアダプテーションをも可能とするからでもある。ＦＦＥ係数に加え、ＦＦＥフラグが、プログラムされたＤＦＥ係数の増加のみならず、その減少も可能とするＰＬＤに読み込まれる。ただし、入って来る信号がイコライジングされ過ぎであったことを、ＦＦＥフラグが示すときは除く。

図６は、プログラマブルロジックデバイス（「ＰＬＤ」）３００内の回路網１０または１０’（上述したような）の説明的な実施形態である。回路網１０／１０’は、入力信号２０を受け取り、リカバリされたデータ信号８０’を、デバイス３００のＰＬＤコアまたはロジック回路網３１０に適用する。参照番号８０’（８０でない）が図６では使われる。なぜなら、以前の図ではいずれも、用いられたリカバリされたデータ信号８０が、ＰＬＤコア３１０に適用される前に、さらに処理され得るからである。さらなるこのような処理のほんの一例として、リカバリされたシリアルデータ信号８０は、ＰＬＤコア３１０への適用のため、幾つかのパラレル信号８０’に変換され得る。また、ＰＬＤコア３１０は、例えば、図４に示す入力回路網１０から、６５ａや６５ｂのような信号を受け取り得る。入力回路網１０は、ＰＬＤコア３１０から６５ｃ、９１ａおよび９１ｂのような信号を受け取り得る。これもまた図４に示すようにである。

上記は、本発明の原理を説明的に述べているに過ぎないこと、および、本発明の範囲と精神から逸脱することなく、様々な改変が、当業者によって成され得ることは、理解されるべきである。例えば、ＣＤＲやＣＤＲ型回路の幅広い範囲のいずれもが、図１、図３、および、図４の構成要素７０に使われ得る。

１０ 回路網
２０ デジタル信号
３０ フィードフォワードイコライザ（ＦＦＥ）回路網
４０、６０、８０ 信号
５０ 結合回路網
７０ クロックデータリカバリ（ＣＤＲ）回路網
９０ 決定フィードバックイコライザ（ＤＦＥ）回路網
１００ 出力信号

Claims (10)

1. イコライジング回路網であって、
   前記イコライジング回路網は、
   選択回路網であって、
   前記選択回路網は、制御回路網が入力信号に適応している間に前記制御回路網から受信された第一の係数値を選択し、論理回路網により安定性の指示が受信されたときに前記論理回路網から受信された第二の係数値を選択するように動作し、
   前記制御回路網は、前記入力信号の複数の特性に基づいて前記入力信号に適応し、前記入力信号の前記複数の特性は、前記入力信号の形状および前記入力信号の振幅を含み、
   前記第一の係数値は、前記制御回路網が前記入力信号に適応するときに変化し、
   前記制御回路網は、変化している第一の係数値を前記論理回路網に提供し、
   前記第二の係数値は、前記論理回路網が前記安定性の指示を受信したときに前記論理回路網により最後に受信された前記変化している第一の係数値の値に対応する、選択回路網と、
   前記入力信号に作用するために前記選択された係数値を受信するフィードフォワードイコライザ回路網と、
   前記フィードフォワードイコライザ回路網の出力信号と、選択的に有効にされたフィードバック信号とを結合するための結合回路網と、
   前記結合回路網の出力信号からデジタルデータ信号をリカバリするためのデータリカバリ回路網と、
   前記デジタルデータ信号に作用して、前記選択的に有効にされたフィードバック信号を生成するための決定フィードバックイコライザ回路網であって、動作の初期には前記フィードバック信号は有効とされない、決定フィードバックイコライザ回路網と
   を備える、イコライジング回路網。
2. 前記データリカバリ回路網と前記決定フィードバックイコライザ回路網が共同で、前記フィードフォワードイコライザ回路網の出力信号と前記フィードバック信号との間に、１つのデジタルデータ信号ユニットインターバルの遅延を有する、請求項１に記載の回路網。
3. 前記フィードフォワードイコライザ回路網が、イコライザアダプテーション回路網を備える、請求項１に記載の回路網。
4. 入力信号をイコライジングする方法であって、
   前記方法は、
   制御回路網から第一の係数値を選択回路網の第一の入力および論理回路網に提供することであって、前記第一の係数値は、前記制御回路網が第一の時間を前記入力信号に適応するときに変化し、前記制御回路網は、前記入力信号の複数の特性に基づいて前記入力信号に適応し、前記入力信号の前記複数の特性は、前記入力信号の形状および前記入力信号の振幅を含む、ことと、
   前記論理回路網から第二の係数値を前記選択回路網の第二の入力に提供することであって、前記第二の係数値は、前記論理回路網により最後に受信された変化している第一の係数値の値に対応する、ことと、
   前記制御回路網が前記入力信号に適応している間に前記入力信号をイコライジングするのに用いるために前記第一の入力を選択することと、
   前記論理回路網により安定性の第一の指示が受信されたときに前記入力信号をイコライジングするのに用いるために前記第二の入力を選択することと、
   前記選択された入力を係数値として用いて、前記入力信号をフィードフォワードイコライジングに与えることと、
   前記フィードフォワードイコライジングの出力信号を、選択的に有効にされたフィードバック信号と結合することと、
   データリカバリの出力信号を決定フィードバックイコライジングに与えて、前記選択的に有効にされたフィードバック信号を生成することであって、動作の初期には前記フィードバック信号は有効とされない、ことと
   を包含する、方法。
5. 前記フィードバック信号は、選択的に前記決定フィードバックイコライジングを有効にすることにより、選択的に有効とされる、請求項４に記載の方法。
6. 前記フィードフォワードイコライジングは、アダプティブに実行される、請求項４に記載の方法。
7. プログラマブルロジックデバイスであって、
   前記プログラマブルロジックデバイスは、
   プログラマブルロジック回路網と、
   選択回路網であって、
   前記選択回路網は、制御回路網がシリアルデータ信号に適応している間に前記制御回路網から受信された第一の係数値を選択し、前記プログラマブルロジック回路網により安定性の指示が受信されたときに前記プログラマブルロジック回路網から受信された第二の係数値を選択するように動作し、
   前記制御回路網は、前記シリアルデータ信号の複数の特性に基づいて前記シリアルデータ信号に適応し、前記シリアルデータ信号の前記複数の特性は、前記シリアルデータ信号の形状および前記シリアルデータ信号の振幅を含み、
   前記第一の係数値は、前記制御回路網が前記シリアルデータ信号に適応するときに変化し、
   前記制御回路網は、変化している第一の係数値を前記ロジック回路網に提供し、
   前記第二の係数値は、前記ロジック回路網が前記安定性の指示を受信したときに前記ロジック回路網により最後に受信された前記変化している第一の係数値の値に対応する、選択回路網と、
   前記デバイスに適用される前記シリアルデータ信号にイコライジング動作を実行するために前記選択された係数を受信するフィードフォワードイコライザ回路網と、
   前記フィードフォワードイコライザ回路網の出力信号を、選択的に有効にされたフィードバック信号と結合する結合回路網と、
   前記結合回路網の出力信号に作用して、前記プログラマブルロジック回路網によって使用するためにリカバリされたデータ信号を生成するデータリカバリ回路網と、
   前記リカバリされたデータ信号でイコライジング動作を実行して、前記選択的に有効にされたフィードバック信号を生成する決定フィードバックイコライザ回路網であって、動作の初期には前記フィードバック信号は有効とされない、決定フィードバックイコライザ回路網と
   を備える、プログラマブルロジックデバイス。
8. 前記決定フィードバックイコライザ回路網は、前記決定フィードバックイコライザ回路網によって実行された前記イコライジング動作において使用される前記プログラマブルロジック回路網から係数を受信するように構成されている、請求項７に記載のデバイス。
9. 前記イコライジング動作が前記フィードフォワードイコライザ回路網によって実行されたことを示す信号を、前記プログラマブルロジック回路網に適用するための回路網をさらに備える、請求項７に記載のデバイス。
10. 制御回路網をさらに備え、
    前記制御回路網は、
    エラー信号を計算するために、前記結合回路網の出力と基準とを比較することと、
    前記シリアルデータ信号に適応させるように、前記エラー信号に基づいて、前記フィードフォワードイコライザ回路網の特性を調整することと
    を行うように構成される、請求項７に記載のプログラマブルロジックデバイス。

Images