JP5509187B2 - 出力バッファ回路およびファンアウトバッファ - Google Patents

Description

本発明は、クロック信号を分配する出力バッファ回路、および出力バッファ回路を複数備えたファンアウトバッファに関する。

従来、伝送装置やネットワーク機器（ルータ、スイッチ等）およびサーバーやストレージといったシステムにおいて、クロック信号の分配にファンアウトバッファが利用されている。ファンアウトバッファは、複数の同一の出力バッファ回路から構成され、入力されたクロック信号を複数のクロック信号に分配する役目を担う。
このようなファンアウトバッファでは、複数の出力バッファ回路に対する複数の出力端子を保有するが、システムとしての低消費電力化を考慮すると、システムにおいて使用することのない出力端子においては、その出力動作を停止（パワーダウン）する制御を個別におこなう必要が生じる。
このため、パワーダウン機能を有する出力バッファ回路の一例として、例えば、特許文献１に開示されるイネーブル端子付き出力バッファ回路が知られている。

特開平６−２２４７３２号公報

しかしながら、特許文献１に記載される出力バッファ回路は、出力バッファの動作を制御するイネーブル入力端子が出力バッファ回路ごとに必要である。
このため、複数の出力バッファ回路が必要となるファンアウトバッファの場合では、そのファンアウト数だけイネーブル入力信号端子が必要となり、これにより、システムが複雑化するという課題があった。

そこで、本発明の目的は、パワーダウン制御のための新たな入力端子を追加することなく、パワーダウン機能を実現するようにした出力バッファ回路を提供することにある。
また、本発明の他の目的は、その出力バッファ回路を複数備え、低消費電力化を実現することができるファンアウトバッファを提供することにある。

上記課題を解決するため、本発明は、以下のように構成した。

本発明の一態様に係る出力バッファ回路は、自己の出力動作を停止するパワーダウン機能を有するバッファ回路と、前記バッファ回路の出力端子と、前記バッファ回路に入力される入力クロック信号と、前記バッファ回路の出力クロック信号または前記出力端子に印加される外部電圧とを入力する出力保持部と、を備え、前記出力保持部は、前記入力クロック信号に同期して前記出力クロック信号または前記外部電圧を保持し、前記出力保持部が保持している信号が前記バッファ回路のパワーダウン信号であることを特徴とする。

上記の出力バッファ回路において、前記出力保持部はフリップフロップから構成され、前記フリップフロップのデータ入力として前記出力クロック信号または前記外部電圧が入力され、前記フリップフロップのクロック入力として前記入力クロック信号が入力され、前記フリップフロップの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする。

また、上記の出力バッファ回路において、前記出力保持部はコンパレータとフリップフロップとから構成され、前記コンパレータには前記出力クロック信号または前記外部電圧が入力され、前記フリップフロップのデータ入力として前記コンパレータの出力信号が入力され、前記フリップフロップのクロック入力として前記入力クロック信号が入力され、前記フリップフロップの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする。

さらに、上記の出力バッファ回路において、前記出力保持部はクロックドコンパレータとラッチとから構成され、前記クロックドコンパレータには前記出力クロック信号または前記外部電圧が入力され、前記ラッチのデータ入力として前記クロックドコンパレータの出力信号が入力され、前記ラッチのクロック入力として前記入力クロック信号が入力され、前記ラッチの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする。
上記の出力バッファ回路において、前記出力端子の出力を論理反転してリセット信号として前記フリップフロップに入力するインバータをさらに備えることを特徴とする。
また、本発明の一態様に係るファンアウトバッファは、上記の各出力バッファ回路のうちの１つの出力バッファ回路を複数備えることを特徴とする。
また、本発明の別の態様に係るファンアウトバッファは、クロック信号入力端子と、前記クロック信号入力端子から入力されたクロック信号を分配して出力する複数のバッファ回路と、前記複数のバッファ回路から出力された各クロック信号を出力する複数のクロック信号出力端子と、を備え、前記複数のバッファ回路のそれぞれは、自己のクロック信号出力端子に外部から所定の電圧を保持することによってパワーダウン制御を行うことを特徴とする。

このように、本発明の一態様によれば、パワーダウン機能を有する出力バッファ回路を実現するにあたり、パワーダウン制御のために新たな入力端子を追加する必要がない。
また、本発明の一態様によれば、パワーダウン機能を有する出力バッファ回路を複数備えたファンアウトバッファを実現するにあたり、パワーダウン制御のために新たな入力端子を追加する必要がない。
さらに、本発明の一態様によれば、低消費電力のファンアウトバッファを提供できる。

本発明のファンアウトバッファの実施形態の構成を示す図である。 本発明の出力バッファ回路の第１実施形態の構成を示す図である。 本発明の出力バッファ回路の第２実施形態の構成を示す回路図である。 本発明の出力バッファ回路の第３実施形態の構成を示す図である。 本発明の出力バッファ回路の第４実施形態の構成を示す図である。 本発明の出力バッファ回路の第５実施形態の構成を示す図である。 本発明の出力バッファ回路の第６実施形態の構成を示す図である。 本発明の出力バッファ回路の第７実施形態の構成を示す図である。 第７実施形態の動作を説明するタイミングチャートである。

以下、図面を参照しながら本発明の実施の形態について説明する。
〔ファンアウトバッファ〕
図１は、本発明のファンアウトバッファの実施形態の構成を示すブロック図である。
この実施形態に係るファンアウトバッファは、図１に示すように、クロック信号入力端子２００と、バッファ回路３００と、複数の出力バッファ回路１００と、複数のクロック信号出力端子４００とを備えている。

この実施形態では、クロック信号入力端子２００に入力されるクロック信号が、バッファ回路３００を介して複数の出力バッファ回路１００にそれぞれ入力される。複数の出力バッファ回路１００のそれぞれは、その入力されたクロック信号を分配して対応する複数のクロック信号出力端子４００に出力する。すなわち、出力バッファ回路１００は、クロック信号を分配して自己のクロック信号出力端子４００に出力する。

また、複数の出力バッファ回路１００のそれぞれは、自己の出力動作を停止するパワーダウン機能を有している。すなわち、複数の出力バッファ回路１００のそれぞれは、自己のクロック信号出力端子４００に印加される印加電圧の有無に応じてパワーダウン制御を行う様になっている。
このため、各出力バッファ回路１００は、パワーダウン動作が必要なときには自己のクロック信号出力端子４００に所定レベルの電圧が外部から印加され、パワーダウン動作が不要なときにはその電圧は印加されない。

これにより、外部電圧が印加された出力バッファ回路１００は、クロック信号出力端子４００に印加される外部電圧のレベルを保持してパワーダウン動作を行う。一方、外部電圧が印加されない出力バッファ回路１００は、パワーダウン動作を行うことはなく、通常（本来）の動作をする。
ここで、クロック信号出力端子４００に印加される電圧のレベルは、図１の例では電源電圧ＶＤＤのレベルになっているが、そのレベルは出力バッファ回路１００のパワーダウン制御を実現できれば良い。

以上のように、この実施形態によれば、出力バッファ回路１００をパワーダウン制御する制御信号端子を設ける必要なく、個別に出力バッファ回路をパワーダウンさせることができるファンアウトバッファを実現できる。
また、この実施形態によれば、不要な出力バッファ回路をパワーダウンさせることにより、寄生の負荷を駆動するのに必要な無駄な消費電流を削減できるため、ファンアウトバッファを搭載するシステムの状況にあわせた低消費電力なファンアウトバッファが実現できる。

これに対して、従来技術では、例えばファンアウト数Ｎの出力バッファ回路を個別にパワーダウンさせるには、Ｎ個のパワーダウン制御端子、もしくはＮ個の記憶素子とその記憶素子に状態を書き込むための複数のシリアルインターフェース端子等が必要である。

〔出力バッファ回路〕
（第１実施形態）
図２は、本発明の出力バッファ回路の第１実施形態の構成を示す図である。
この第１実施形態の出力バッファ回路は、図２に示すように、パワーダウン機能付きの従来型バッファ回路１０２と、出力保持部１０１と、入力端子１１０と、出力端子１２０とを備えている。
バッファ回路１０２は、入力クロック信号を入力し、この入力に基づいて出力クロック信号を生成して出力する。また、バッファ回路１０２は、出力保持部１０１が生成するパワーダウン信号に基づいて、通常動作しまたはパワーダウンする。

出力保持部１０１は、バッファ回路１０２に入力される入力クロック信号に同期して、バッファ回路１０２から出力される出力クロック信号または出力端子１２０に印加される所定レベルの外部電圧を保持し、この保持した出力クロック信号または外部電圧をバッファ回路１０２のパワーダウン信号として出力する。
さらに具体的には、出力保持部１０１は、入力クロック信号の立ち上がりに同期して、バッファ回路１０２の出力クロック信号または出力端子１２０に印加される所定レベルの外部電圧を保持し、この保持した出力クロック信号または外部電圧をバッファ回路１０２のパワーダウン信号として出力する。

ここで、バッファ回路１０２の入力クロック信号の遅延時間は、出力保持部１０１がその入力クロック信号の立ち上がりに同期してバッファ回路１０２の出力クロック信号を保持するためのホールドタイムよりも長くなっている。
次に、第１実施形態の動作について、図２を参照して説明する。
まず、バッファ回路１０２が入力クロック信号を基に出力クロック信号を生成して出力する通常動作の場合について説明する。

この場合には、出力端子１２０に外部電圧が印加されないので、バッファ回路１０２は入力クロック信号を基に出力クロック信号を生成して出力し、その入力クロック信号は出力保持部１０１に入力される。そして、入力クロック信号がローレベルからハイレベルに切り替わる瞬間には、バッファ回路１０２から出力される出力クロック信号は常にローレベルとなる。

このため、出力保持部１０１は、入力クロック信号の立ち上がりに同期して、バッファ回路１０２のローレベルの出力クロック信号を保持し、この保持したローレベルのクロック信号をバッファ回路１０２にパワーダウン信号として出力する。
従って、バッファ回路１０２が通常動作する場合には、出力保持部１０１から出力されるパワーダウン信号はローレベルに固定され、バッファ回路１０２がパワーダウンすることはない。

次に、バッファ回路１０２がパワーダウンする場合について説明する。
この場合には、出力端子１２０に所定のレベルの外部電圧が印加される。このため、出力保持部１０１には、入力クロック信号とその外部電圧とが入力される。これにより、出力保持部１０１は、入力クロック信号の立ち上がりに同期して、外部電圧のレベルを保持し、この保持したハイレベルの信号をバッファ回路１０２にパワーダウン信号として出力する。

従って、バッファ回路１０２をパワーダウンさせる場合には、バッファ回路１０２に入力されるパワーダウン信号がハイレベルに固定される。
以上のように、第１実施形態によれば、新たに制御端子を必要とせず出力端子１２０に外部電圧を印加することにより、バッファ回路１０２をパワーダウンする機能を簡便に付加することができる。

（第２実施形態）
図３は、本発明の出力バッファ回路の第２実施形態の構成を示す図である。
この第２実施形態は、図２の第１実施形態のバッファ回路１０２と出力保持部１０１との構成を、図３に示すように具体化したものである。
出力保持部１０１は、フリップフロップ１０３で構成される。具体的には、フリップフロップ１０３のクロック入力端子には入力クロック信号が入力され、フリップフロップ１０３のデータ入力端子は出力端子１２０と接続されている。フリップフロップ１０３のデータ出力端子からは、バッファ回路１０２にパワーダウン信号が出力される。

バッファ回路１０２は、図３に示すように、Ｐ型のＭＯＳトランジスタＭ１と、Ｎ型のＭＯＳトランジスタＭ２と、ナンドゲート１０２０と、アンドゲート１０２２と、を備えている。
さらに具体的には、ＭＯＳトランジスタＭ１、Ｍ２は、電源端子とグランドとの間に直列に接続され、その共通接続部が出力端子１２０に接続されている。ＭＯＳトランジスタＭ１のゲートには、ナンドゲート１０２０の出力が入力される。ＭＯＳトランジスタＭ２のゲートには、アンドゲート１０２２の出力が入力される。

ナンドゲート１０２０の一方の入力端子には、入力クロック信号が入力される。ナンドゲート１０２０の他方の入力端子には、フリップフロップ１０３から出力されるパワーダウン信号を論理反転した信号が入力される。また、アンドゲート１０２２の一方の入力端子には、入力クロック信号を論理反転した信号が入力される。ナンドゲート１０２０の他方の入力端子には、フリップフロップ１０３から出力されるパワーダウン信号を論理反転した信号が入力される。

このように構成される第２実施形態では、バッファ回路１０２の入力クロック信号の遅延時間は、フリップフロップ１０３が入力クロック信号の立ち上がりに同期してバッファ回路１０２の出力クロック信号を保持するためのホールドタイムよりも長くなるようになっている。

次に、第２実施形態の動作について、図３を参照して説明する。
まず、バッファ回路１０２が入力クロック信号を基に出力クロック信号を生成して出力する通常動作の場合について説明する。
この場合には、出力端子１２０に外部電圧が印加されないので、バッファ回路１０２は入力クロック信号を基に出力クロック信号を生成して出力し、その入力クロック信号はフリップフロップ１０３に入力される。そして、入力クロック信号がローレベルからハイレベルに切り替わる瞬間には、バッファ回路１０２から出力される出力クロック信号は常にローレベルとなる。

このため、フリップフロップ１０３は、入力クロック信号の立ち上がりに同期して、バッファ回路１０２のローレベルの出力クロック信号を保持し、この保持したローレベルのクロック信号がバッファ回路１０２にパワーダウン信号として出力する。
従って、バッファ回路１０２が通常動作する場合には、フリップフロップ１０３から出力されるパワーダウン信号はローレベルに固定され、バッファ回路１０２がパワーダウンすることはない。

次に、バッファ回路１０２がパワーダウンする場合について説明する。
この場合には、出力端子１２０に所定のレベルの外部電圧が印加される。このため、フリップフロップ１０３には、入力クロック信号とその外部電圧とが入力される。これにより、フリップフロップ１０３は、入力クロック信号の立ち上がりに同期して、外部電圧のレベルを保持し、この保持したハイレベルの信号をバッファ回路１０２にパワーダウン信号として出力する。

従って、バッファ回路１０２をパワーダウンさせる場合には、バッファ回路１０２に入力されるパワーダウン信号がハイレベルに固定される。
このように、パワーダウン信号がハイレベルになったときに、バッファ回路１０２の出力がハイインピーダンス状態になる。このため、一度パワーダウン状態に陥れば、バッファ１０２の出力は強制的にハイレベルに保持されるので、ハイレベル−出力バッファ間での過大な電力の消費はない。

バッファ回路１０２をＣＭＯＳで構成する場合には、通常動作状態でも出力端子１２０がハイレベルになり得るが、出力保持部１０１を付加することによって、内部のバッファ回路が発生させているハイレベルか、強制的に外部からハイレベルに保持されているかが自動鑑別することができ、これによるパワーダウン制御が可能となる。
以上のように、第２実施形態では、新たに制御端子を必要とせず出力端子１２０に外部電圧を印加することにより、バッファ回路１０２をパワーダウンする機能を簡便に付加することができる。

（第３実施形態）
図４は、本発明の出力バッファ回路の第３実施形態の構成を示す図である。
この第３実施形態は、図４に示すように、パワーダウン機能付きの従来型バッファ回路１０２、出力保持部１０１、入力端子１１０、および出力端子１２０を備える他に、負荷抵抗１０７を備えている。
すなわち、この第３実施形態は、図２に示す第１実施形態の構成を基本にし、出力端子１２０とグランドとの間に接続される負荷抵抗１０７を追加したものである。このため、第１実施形態と同一の構成要素については、同一符号を付してその説明を省略する。

このような構成によれば、出力端子１２０のハイレベルの電圧の保持が解除された場合に、負荷抵抗１０７によって出力端子１２０は自動的にローレベルに引き下げられ、次の入力クロック信号のローレベルからハイレベルへの切り替わりの瞬間に、バッファ回路１０２のパワーダウンが自動的に解除される。この負荷抵抗１０７のインピーダンスはバッファ回路１０２の出力インピーダンスより十分大きいことが望ましい。

（第４実施形態）
図５は、本発明の出力バッファ回路の第４実施形態の構成を示す図である。
この第４実施形態は、図５に示すように、パワーダウン機能付きの従来型バッファ回路１０２、出力保持部１０１、負荷抵抗１０７、入力端子１１０、および出力端子１２０を備える他に、パワーオンリセット回路１０８を備えている。
すなわち、この第４実施形態は、図２に示す第１実施形態の構成を基本にし、パワーオンリセット回路１０８を追加し、パワーオンリセット回路１０８の出力により出力保持部１０１をリセット（初期化）するようにした。なお、第１実施形態と同一の構成要素については、同一符号を付してその説明を省略する。

このような構成によれば、電源を立ち上げた直後に強制的にハイレベルの電圧を保持している出力端子１２０と、ローレベルを出力しようとしているバッファ回路１０２との間に過大な電流が流れることを防ぐことができる。
さらに、図５の回路に、図４に示すように、出力端子１２０とグランドとの間に接続される負荷抵抗１０７を追加すれば、以下のような動作を行う。

すなわち、電源立ち上げ後、出力がハイレベルの電圧に保持された場合は、バッファ回路１０２がそのままパワーダウンされ、出力がハイレベルの電圧に保持されていない場合は、負荷抵抗１０７によって出力がローレベルに保持され、入力クロック信号のローレベルからハイレベルへの切り替わりの瞬間にバッファ回路１０２の出力が通常動作の状態となる。

（第５実施形態）
図６は、本発明の出力バッファ回路の第５実施形態の構成を示す図である。
この第５実施形態は、図６に示すように、パワーダウン機能付きの従来型バッファ回路１０２、フリップフロップ１０３からなる出力保持部１０１、入力端子１１０、および出力端子１２０を備える他に、インバータ１４０を備えている。
すなわち、この第５実施形態は、図３に示す第２実施形態の構成を基本にし、インバータ１４０を追加し、このインバータ１４０により出力端子１２０の出力を論理反転し、これによりフリップフロップ１０３のリセットを行うようにした。なお、第２実施形態と同一の構成要素については、同一符号を付してその説明を省略する。

さらに、図６の回路に、図４に示すように、出力端子１２０とグランドとの間に接続される負荷抵抗１０７を追加すれば、電源の立ち上げ直後に不定であるフリップフロップ１０３の初期状態を確定させることができる。
すなわち、バッファ回路１０２は、通常動作時には、入力クロック信号のローレベルからハイレベルへの切り替わりの瞬間は、ローレベルの出力クロック信号を出力している。したがって、フリップフロップ１０３はその瞬間リセットがかかっており、出力バッファ１０２のパワーダウン信号はフリップフロップ１０３のリセットレベルであるローレベルとなる。

一方、外部から強制的に出力端子１２０をハイレベルに保持したときには、フリップフロップ１０３のリセットが解除され、次の入力クロック信号のローレベルからハイレベルへの切り替わりの瞬間にフリップフロップ１０３の出力はハイレベルに保持され、出力バッファ回路１０２はパワーダウンされる。

（第６実施形態）
図７は、本発明の出力バッファ回路の第６実施形態の構成を示す図である。
この第６実施形態の出力バッファ回路は、図７に示すように、パワーダウン機能付きの従来型バッファ回路１０２と、出力保持部１０１ａと、入力端子１１０と、出力端子１２０とを備えている。
すなわち、この第６実施形態は、図２に示す第１実施形態の構成を基本にし、図２の
出力保持部１０１を図７の出力保持部１０１ａに置き換えたものである。なお、第１実施形態と同一の構成要素については、同一符号を付してその説明を省略する。

出力保持部１０１ａは、図７に示すように、コンパレータ１０４と、フリップフロップ１０３とを備えている。
コンパレータ１０４の一方の入力端子は出力端子１２０と接続され、コンパレータ１０４の他方の入力端子には任意の基準電圧ＶＲＥＦが印加されている。また、コンパレータ１０４の出力端子はフリップフロップ１０３のデータ入力端子に接続されている。

そして、コンパレータ１０４は、バッファ回路１０２の出力レベルを基準電圧と比較し、出力レベルが基準電圧以上の場合にハイレベルの出力信号を出力し、出力レベルが基準電圧以下の場合にローレベルの出力信号を出力する。
フリップフロップ１０３は、入力クロック信号の立ち上がりに同期して、コンパレータ１０４の出力信号を保持し、この保持した出力信号をバッファ回路１０２にパワーダウン信号として出力する。

このような構成の第６実施形態は、以下のような場合に有用である。
すなわち、バッファ回路１０２の出力が、伝送路を介して並列終端されている場合に、その終端抵抗の接続先は任意の基準電圧になることがある。したがって、第６実施形態のように構成し、コンパレータ１０４の基準電圧ＶＲＥＦを、終端抵抗の接続先の基準電圧より高い電圧にすることによって、第１実施形態で説明したような作用、効果を実現することができる。

（第７実施形態）
図８は、本発明の出力バッファ回路の第７実施形態の構成を示す図である。
この第７実施形態の出力バッファ回路は、図８に示すように、パワーダウン機能付きの従来型バッファ回路１０２と、出力保持部１０１ｂと、入力端子１１０と、出力端子１２０とを備えている。
すなわち、この第７実施形態は、図２に示す第１実施形態の構成を基本にし、図２の出力保持部１０１を図８の出力保持部１０１ｂに置き換えたものである。なお、第１実施形態と同一の構成要素については、同一符号を付してその説明を省略する。

出力保持部１０１ｂは、図８に示すように、クロックドコンパレータ１０６と、ラッチ１０５とを備えている。
クロックドコンパレータ１０６の一方の入力端子は出力端子１２０と接続され、クロックドコンパレータ１０６の他方の入力端子には任意の基準電圧ＶＲＥＦが印加されている。ここで、基準電圧ＶＲＥＦは、出力端子１２０の出力信号のハイレベルとローレベルの中間電位とする。クロックドコンパレータ１０６の出力端子は、ラッチ１０５のデータ入力端子に接続されている。

また、クロックドコンパレータ１０６は、入力クロック信号に同期して比較判定を行うものである。すなわち、クロックドコンパレータ１０６は、入力クロック信号の立ち上がりに比較判定してその結果を保持・出力し、入力クロック信号がローレベルの時はリセット区間として常にハイレベルを出力をするようになっている。
ラッチ１０５のクロック入力端子には入力クロック信号が入力され、ラッチ１０５のデータ入力端子にはクロックドコンパレータ１０６の出力信号が入力される。また、ラッチ１０５の出力端子からの出力信号は、パワーダウン信号としてバッファ回路１０２に入力される。

次に、第７実施形態の動作例について、図８および図９を参照して説明する。
まず、通常動作の場合について説明する。この場合には、図９に示すように、時刻ｔ１において、入力端子１１０に入力される入力クロック信号が立ち上がると、このとき出力クロック信号がローレベルである。このため、クロックドコンパレータ１０６は、その立ち上がりでハイレベルからローレベルに変化し、ローレベルを保持する。そして、時刻ｔ２において入力クロック信号が立ち下がると、ラッチ１０５は、その立ち上がりでクロックドコンパレータ１０６から出力されているローレベルを保持し、このローレベルの出力信号をパワーダウン信号としてバッファ回路１０２に出力する。

このような動作により、通常動作中は、ラッチ１０５の出力は常にローレベルとなり強制的にバッファ回路１０２の出力端子１２０をハイレベルに保持しないかぎり、パワーダウン信号は常にローレベルとなる。
その後、パワーダウン動作に移行する場合には、時刻ｔ３以降において、出力端子１２０に対して外部から所定レベルの電圧が印加されるので、出力クロック信号は強制的にハイレベルに固定される。時刻ｔ４において、入力クロック信号が立ち上がると、ラッチ１０５は、その立ち上がりでクロックドコンパレータ１０６から出力されているハイレベルを保持し、このハイレベルの出力信号をパワーダウン信号としてバッファ回路１０２に出力する。このような動作により、時刻ｔ４以後は、バッファ回路１０２に入力されるパワーダウン信号は常にハイレベルになるので、バッファ回路１０２はパワーダウンする。

以上のように、第７実施形態では、図７に示す第６実施形態に比べて、フリップフロップ１０３がラッチ１０５に置き換わっているので、回路規模が縮小できる。
また、第７実施形態では、図７に示す第６実施形態のようにコンパレータ１０４の遅延時間を考慮する必要がなくなるので、第６実施形態に比べてより高速に動作することが可能となる。

（出力バッファ回路の実施形態の変形例）
（１）上記の出力バッファ回路の各実施形態では、出力保持部１０１、１０１ａがバッファ回路１０２の出力を保持するタイミングを、入力クロック信号の立ち上がり時として説明したが、入力クロック信号の立ち下がり時でも良い。
この場合には、バッファ回路１０２の出力を停止させるためには、出力は強制的にハイレベルに保持されるのではなく、強制的にローレベルに保持される。また、出力保持部１０１、１０１ａの出力はバッファ回路１０２のパワーダウン信号ではなく、イネーブル信号となる。
（２）また、図４の第３実施形態では、出力端子１２０とグランドとの間に接続される負荷抵抗１０７を追加するようにしたが、この追加は図５〜図８の各実施形態に適用することができる。

本発明の出力バッファ回路は、伝送装置やネットワーク機器のファンアウトバッファに適用することができる。

１００ 出力バッファ回路
１０１ 出力保持部
１０２ バッファ回路
１０３ フリップフロップ
１０４ コンパレータ
１０５ ラッチ
１０６ クロックドコンパレータ
１０７ 負荷抵抗
１０８ パワーオンリセット回路

Claims (9)

1. 自己の出力動作を停止するパワーダウン機能を有するバッファ回路と、
   前記バッファ回路の出力端子と、
   前記バッファ回路に入力される入力クロック信号と、前記バッファ回路の出力クロック信号または前記出力端子に印加される外部電圧とを入力する出力保持部と、を備え、
   前記出力保持部は、前記入力クロック信号に同期して前記出力クロック信号または前記外部電圧を保持し、前記出力保持部が保持している信号が前記バッファ回路のパワーダウン信号であることを特徴とする出力バッファ回路。
2. 前記出力保持部はフリップフロップから構成され、
   前記フリップフロップのデータ入力として前記出力クロック信号または前記外部電圧が入力され、
   前記フリップフロップのクロック入力として前記入力クロック信号が入力され、
   前記フリップフロップの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする請求項１に記載の出力バッファ回路。
3. 前記出力保持部はコンパレータとフリップフロップとから構成され、
   前記コンパレータには前記出力クロック信号または前記外部電圧が入力され、
   前記フリップフロップのデータ入力として前記コンパレータの出力信号が入力され、
   前記フリップフロップのクロック入力として前記入力クロック信号が入力され、
   前記フリップフロップの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする請求項１に記載の出力バッファ回路。
4. 前記出力保持部はクロックドコンパレータとラッチとから構成され、
   前記クロックドコンパレータには前記出力クロック信号または前記外部電圧が入力され、
   前記ラッチのデータ入力として前記クロックドコンパレータの出力信号が入力され、
   前記ラッチのクロック入力として前記入力クロック信号が入力され、
   前記ラッチの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする請求項１に記載の出力バッファ回路。
5. 前記バッファ回路の出力に抵抗負荷が接続されていることを特徴とする請求項１乃至請求項４のうちのいずれかに記載の出力バッファ回路。
6. パワーオンリセット回路をさらに備え、
   前記パワーオンリセット回路から出力されるパワーオンリセット信号により、前記出力保持部の信号がリセットされることを特徴とする請求項１乃至請求項５のうちのいずれかに記載の出力バッファ回路。
7. 前記出力端子の出力を論理反転してリセット信号として前記フリップフロップに入力するインバータをさらに備えることを特徴とする請求項２に記載の出力バッファ回路。
8. 請求項１乃至請求項７のうちのいずれかに記載の出力バッファ回路を複数備えることを特徴とするファンアウトバッファ。
9. クロック信号入力端子と、
   前記クロック信号入力端子から入力されたクロック信号を分配して出力する複数のバッファ回路と、
   前記複数のバッファ回路から出力された各クロック信号を出力する複数のクロック信号出力端子と、を備え、
   前記複数のバッファ回路のそれぞれは、自己のクロック信号出力端子に外部から所定の電圧を保持することによってパワーダウン制御を行うことを特徴とするファンアウトバッファ。

Images