JP5509057B2 - Manufacturing method of semiconductor chip - Google Patents

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Description

本発明は、ダイシングライン部により画定される複数のチップ部を備える半導体ウェハに対して、ダイシングライン部において各々のチップ部を個別に分割して個片化された半導体チップを製造する方法に関する。   The present invention relates to a method of manufacturing an individual semiconductor chip by dividing each chip part individually in a dicing line part with respect to a semiconductor wafer having a plurality of chip parts defined by the dicing line part.

従来、このような半導体チップの製造方法において、半導体ウェハを個々の半導体チップに分割する方法として、例えば、プラズマエッチングを用いたプラズマダイシング工法が知られている（例えば、特許文献１参照）。   Conventionally, in such a semiconductor chip manufacturing method, as a method of dividing a semiconductor wafer into individual semiconductor chips, for example, a plasma dicing method using plasma etching is known (for example, see Patent Document 1).

このようなプラズマダイシング工法を半導体ウェハにおける配線形成層の形成面側（すなわち、デバイス面側）から実施する場合、まず、半導体チップを分割して個片化するためのダイシングライン部において、ブレードを用いて半導体ウェハのハーフカットを行う。半導体ウェハのデバイス面側におけるダイシングライン部には、ＴＥＧ（Test Element Group）と呼ばれる金属層を含む回路形成層が配置されている場合があり、このようにブレードを用いて機械的にハーフカットを行うことにより、ダイシングライン部においてＴＥＧを除去して、半導体層を露出させることができる。   When such a plasma dicing method is performed from the formation surface side (that is, the device surface side) of the wiring formation layer in the semiconductor wafer, first, in the dicing line portion for dividing the semiconductor chip into pieces, The semiconductor wafer is half-cut using it. A circuit forming layer including a metal layer called a TEG (Test Element Group) may be arranged in the dicing line part on the device surface side of the semiconductor wafer, and mechanically half-cutting using a blade in this way. By doing so, the TEG can be removed at the dicing line portion and the semiconductor layer can be exposed.

その後、半導体ウェハのデバイス面側において、ダイシングライン部により画定されるチップ部上に配置されたパッシベーション膜等をマスクとして、デバイス面側よりプラズマエッチング処理を行うことにより、ダイシングライン部にて露出された半導体層をエッチング処理して、それぞれのチップ部を、個片化された半導体チップに分割することができる。なお、このようにプラズマエッチング処理によりダイシングライン部の半導体層を完全に除去してしまう方法（フルカット）に代えて、半導体層を一部残すように深掘り加工を行い、その後、デバイス面の裏面側より半導体ウェハの研磨加工を行って、それぞれの半導体チップを個片するような方法（ＤＢＧ（Dicing Before Grinding））も行われている。   Then, on the device surface side of the semiconductor wafer, plasma etching is performed from the device surface side using a passivation film or the like disposed on the chip portion defined by the dicing line portion as a mask, so that it is exposed at the dicing line portion. Each semiconductor layer can be divided into individual semiconductor chips by etching the semiconductor layer. Note that, instead of the method of completely removing the semiconductor layer in the dicing line portion by plasma etching (full cut), deep digging is performed so as to leave a part of the semiconductor layer, and then the device surface A method (DBG (Dicing Before Grinding)) is also performed in which a semiconductor wafer is polished from the back side and each semiconductor chip is separated.

特開２００１−１２７０１１号公報JP 2001-127011 A

本願発明の発明者らは、このような従来のプラズマダイシング工法により、同じ半導体ウェハから分割された半導体チップにおける端面形状（ダイシングライン部に接していた端面形状）の調査を行い、その結果、同じ半導体ウェハから分割された半導体チップであっても、その端面形状が一様ではないことに気が付いた。さらに詳細に調べると、ダイシングライン部においてＴＥＧがある部位と、ＴＥＧがない部位とでは、半導体チップの端面形状が相違していることが判った。   The inventors of the present invention investigated the end face shape (end face shape in contact with the dicing line portion) of the semiconductor chips divided from the same semiconductor wafer by such a conventional plasma dicing method, and as a result, the same It was noticed that even if the semiconductor chip was divided from the semiconductor wafer, the end face shape was not uniform. Examining in more detail, it was found that the end face shape of the semiconductor chip was different between the portion where the TEG was present in the dicing line portion and the portion where the TEG was not present.

このように半導体チップの端面形状が相違することについての原因は定かではないが、ダイシングライン部をブレードによりハーフカットした後、ＴＥＧがあるダイシングライン部では金属層が露出した状態となり、ＴＥＧがないダイシングライン部では金属層が露出していない状態となっていることの違いが原因となって、プラズマエッチング処理の実施による溝の加工形状の相違が生じるのではないかと推測される。   Although the cause of the difference in the shape of the end faces of the semiconductor chip is not certain, the metal layer is exposed in the dicing line portion where the TEG is present after the dicing line portion is half-cut by the blade, and there is no TEG. It is presumed that a difference in the processing shape of the groove due to the execution of the plasma etching process may occur due to the difference that the metal layer is not exposed in the dicing line portion.

従って、本発明の目的は、上記問題を解決することにあって、半導体ウェハに対して、配線形成層の形成面側よりブレードを用いてダイシングライン部において半導体層を露出させた後、プラズマエッチングの実施により露出した半導体層を掘り下げる加工を行って個片化された半導体チップを製造する方法において、エッチングによる溝の加工形状のバラツキを抑制できる半導体チップの製造方法を提供することにある。   Accordingly, an object of the present invention is to solve the above-mentioned problem, and after exposing a semiconductor layer in a dicing line portion using a blade from a formation surface side of a wiring formation layer to a semiconductor wafer, plasma etching is performed. An object of the present invention is to provide a method for manufacturing a semiconductor chip capable of suppressing variations in the shape of a groove due to etching in a method for manufacturing an individual semiconductor chip by performing a process of digging down an exposed semiconductor layer.

上記目的を達成するために、本発明は以下のように構成する。   In order to achieve the above object, the present invention is configured as follows.

本発明の第１態様によれば、半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割して個片化された半導体チップを製造する方法であって、
それぞれのチップ部およびダイシングライン部を覆うように、配線形成層の表面にパッシベーション膜が配置された半導体ウェハを準備する半導体ウェハ準備工程と、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層とパッシベーション膜とを除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を掘り下げる半導体層エッチング工程と、
半導体ウェハの表面保護膜の配置側とは逆側の表面より、半導体層の研磨加工を行い、それぞれのチップ部を個々の半導体チップに分割する研磨工程とを含む、半導体チップの製造方法を提供する。 According to the first aspect of the present invention, for a semiconductor wafer comprising a semiconductor layer, a wiring forming layer disposed on the semiconductor layer and including a metal layer, and a plurality of chip portions defined by dicing line portions, A method of manufacturing individual semiconductor chips by dividing each chip part individually at a dicing line part,
A semiconductor wafer preparation step of preparing a semiconductor wafer in which a passivation film is arranged on the surface of the wiring formation layer so as to cover each chip portion and the dicing line portion;
In the dicing line portion, using a blade, the wiring forming layer including the metal layer and the passivation film are removed to expose the semiconductor layer and to expose the metal layer from the edge of the wiring forming layer; ,
A surface protective film forming step for forming a surface protective film so as to cover each chip part and dicing line part,
A surface protective film etching step for removing the surface protective film covering the semiconductor layer while performing plasma etching on the semiconductor wafer and leaving the surface protective film covering the exposed metal layer in the dicing line portion;
A semiconductor layer etching step of performing plasma etching on the semiconductor wafer and digging up the exposed semiconductor layer in the dicing line portion,
A method for manufacturing a semiconductor chip, comprising: polishing a semiconductor layer from a surface opposite to the surface side of the surface protection film of the semiconductor wafer and polishing each chip portion into individual semiconductor chips. To do.

本発明の第２態様によれば、半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割して個片化された半導体チップを製造する方法であって、
それぞれのチップ部およびダイシングライン部を覆うように、配線形成層の表面にパッシベーション膜が配置された半導体ウェハを準備する半導体ウェハ準備工程と、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層とパッシベーション膜とを除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を掘り下げて溝を形成する半導体層エッチング工程と、
ダイシングライン部に形成された溝に沿って半導体ウェハを劈開することで、それぞれのチップ部を個々の半導体チップに分割する劈開工程とを含む、半導体チップの製造方法を提供する。 According to the second aspect of the present invention, for a semiconductor wafer comprising a semiconductor layer, a wiring forming layer disposed on the semiconductor layer and including a metal layer, and a plurality of chip portions defined by dicing line portions, A method of manufacturing individual semiconductor chips by dividing each chip part individually at a dicing line part,
A semiconductor wafer preparation step of preparing a semiconductor wafer in which a passivation film is arranged on the surface of the wiring formation layer so as to cover each chip portion and the dicing line portion;
In the dicing line portion, using a blade, the wiring forming layer including the metal layer and the passivation film are removed to expose the semiconductor layer and to expose the metal layer from the edge of the wiring forming layer; ,
A surface protective film forming step for forming a surface protective film so as to cover each chip part and dicing line part,
A surface protective film etching step for removing the surface protective film covering the semiconductor layer while performing plasma etching on the semiconductor wafer and leaving the surface protective film covering the exposed metal layer in the dicing line portion;
A semiconductor layer etching step of performing plasma etching on the semiconductor wafer and digging up the exposed semiconductor layer in the dicing line portion to form a groove,
There is provided a semiconductor chip manufacturing method including a cleaving step of cleaving a semiconductor wafer along a groove formed in a dicing line portion to divide each chip portion into individual semiconductor chips.

本発明の第３態様によれば、表面保護膜形成工程において、化学蒸着法（ＣＶＤ）により表面保護膜としてＳｉＯ２膜を形成し、
表面保護膜エッチング工程において、フロロカーボン系ガス主体のガスを用いたプラズマエッチングを行うことにより、ダイシングライン部において、配線形成層の端縁に形成されたＳｉＯ２膜を残しながら、半導体層の層面に形成されたＳｉＯ２膜の除去を行う、第１態様または第２態様に記載の半導体チップの製造方法を提供する。 According to the third aspect of the present invention, in the surface protective film forming step, the SiO 2 film is formed as the surface protective film by chemical vapor deposition (CVD),
In the surface protective film etching step, plasma etching using a gas mainly composed of a fluorocarbon-based gas is performed to leave the SiO 2 film formed at the edge of the wiring formation layer in the dicing line portion, and to the layer surface of the semiconductor layer. A method for manufacturing a semiconductor chip according to the first aspect or the second aspect, wherein the formed SiO 2 film is removed.

本発明の第４態様によれば、半導体ウェハにおいて、それぞれのチップ部は接続用電極部を有し、パッシベーション膜により接続用電極部が覆われた状態にて、表面保護膜エッチング工程および半導体層エッチング工程が実施され、
半導体層エッチング工程が完了した後、半導体ウェハに対してプラズマエッチングを行って、接続用電極部上のパッシベーション膜を除去するパッシベーション膜エッチング工程が行われる、第１態様から第３態様のいずれか１つに記載の半導体チップの製造方法を提供する。 According to the fourth aspect of the present invention, in the semiconductor wafer, each chip portion has a connection electrode portion, and the surface protection film etching step and the semiconductor layer are performed while the connection electrode portion is covered with the passivation film. An etching process is carried out,
After the semiconductor layer etching step is completed, plasma etching is performed on the semiconductor wafer, and a passivation film etching step is performed to remove the passivation film on the connection electrode portion. Any one of the first to third embodiments A method for manufacturing a semiconductor chip as described in the above is provided.

本発明の第５態様によれば、半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割して個片化された半導体チップを製造する方法であって、
それぞれのチップ部およびダイシングライン部を覆うように、配線形成層の表面にパッシベーション膜が配置された半導体ウェハを準備する半導体ウェハ準備工程と、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層とパッシベーション膜とを除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を除去して、それぞれのチップ部を個々の半導体チップに分割する半導体層エッチング工程とを含む、半導体チップの製造方法を提供する。 According to the fifth aspect of the present invention, for a semiconductor wafer comprising a semiconductor layer, a wiring forming layer disposed on the semiconductor layer and including a metal layer, and a plurality of chip portions defined by dicing line portions, A method of manufacturing individual semiconductor chips by dividing each chip part individually at a dicing line part,
A semiconductor wafer preparation step of preparing a semiconductor wafer in which a passivation film is arranged on the surface of the wiring formation layer so as to cover each chip portion and the dicing line portion;
In the dicing line portion, using a blade, the wiring forming layer including the metal layer and the passivation film are removed to expose the semiconductor layer and to expose the metal layer from the edge of the wiring forming layer; ,
A surface protective film forming step for forming a surface protective film so as to cover each chip part and dicing line part,
A surface protective film etching step for removing the surface protective film covering the semiconductor layer while performing plasma etching on the semiconductor wafer and leaving the surface protective film covering the exposed metal layer in the dicing line portion;
A semiconductor chip manufacturing method, comprising: performing plasma etching on a semiconductor wafer, removing an exposed semiconductor layer in a dicing line portion, and dividing each chip portion into individual semiconductor chips. I will provide a.

本発明の第６態様によれば、表面保護膜形成工程において、化学蒸着法（ＣＶＤ）により表面保護膜としてＳｉＯ２膜を形成し、
表面保護膜エッチング工程において、フロロカーボン系ガス主体のガスを用いたプラズマエッチングにより、ダイシングライン部において、配線形成層の端縁に形成されたＳｉＯ２膜を残しながら、半導体層の層面に形成されたＳｉＯ２膜の除去を行う、第５態様に記載の半導体チップの製造方法を提供する。 According to the sixth aspect of the present invention, in the surface protective film forming step, the SiO 2 film is formed as the surface protective film by chemical vapor deposition (CVD),
In the surface protective film etching step, plasma etching using a gas mainly composed of a fluorocarbon-based gas was formed on the layer surface of the semiconductor layer while leaving the SiO 2 film formed at the edge of the wiring forming layer in the dicing line portion. A method for manufacturing a semiconductor chip according to a fifth aspect, wherein the SiO 2 film is removed.

本発明の第７態様によれば、半導体ウェハにおいて、それぞれのチップ部は接続用電極部を有し、パッシベーション膜により接続用電極部が覆われた状態にて、表面保護膜エッチング工程および半導体層エッチング工程が実施され、
半導体層エッチング工程が完了した後、半導体ウェハに対してプラズマエッチングを行って、接続用電極部上のパッシベーション膜を除去するパッシベーション膜エッチング工程が行われる、第５態様または第６態様に記載の半導体チップの製造方法を提供する。 According to the seventh aspect of the present invention, in the semiconductor wafer, each chip portion has a connection electrode portion, and the surface protection film etching step and the semiconductor layer are performed with the connection electrode portion covered by the passivation film. An etching process is carried out,
The semiconductor according to the fifth or sixth aspect, wherein after the semiconductor layer etching process is completed, a passivation film etching process is performed in which the semiconductor wafer is subjected to plasma etching to remove the passivation film on the connection electrode portion. A method for manufacturing a chip is provided.

本発明によれば、配線形成層除去工程にて、ブレードを用いてダイシングライン部における配線形成層およびパッシベーション膜の除去を行った後、表面保護膜形成工程にて、それぞれのチップ部およびダイシングライン部を覆うように表面保護膜を形成した後、表面保護膜エッチング工程にて、ダイシングライン部にて金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去して、その後、半導体層エッチング工程を実施している。そのため、ダイシングライン部にて金属層が存在している部位があっても表面保護膜にて覆われた状態にてエッチング工程を実施することができ、金属層の有無に拘わらず、エッチング条件の均一化を図ることができる。したがって、エッチングによる溝の加工形状のバラツキを抑制できる。   According to the present invention, after the wiring forming layer and the passivation film in the dicing line portion are removed using the blade in the wiring forming layer removing step, the respective chip portions and dicing lines are removed in the surface protective film forming step. After forming the surface protective film so as to cover the part, the surface protective film covering the semiconductor layer is removed while leaving the surface protective film covering the metal layer in the dicing line part in the surface protective film etching step, and then The semiconductor layer etching process is performed. Therefore, even if there is a part where the metal layer is present in the dicing line part, the etching process can be performed in a state covered with the surface protective film, and the etching condition can be changed regardless of the presence or absence of the metal layer. Uniformity can be achieved. Therefore, it is possible to suppress variations in the processed shape of the groove due to etching.

本発明の実施の形態１の半導体チップの製造方法にて取り扱われる半導体ウェハの断面図Sectional drawing of the semiconductor wafer handled with the manufacturing method of the semiconductor chip of Embodiment 1 of this invention 図１の半導体ウェハのダイシングライン部（Ａ部）を拡大した断面図Sectional drawing which expanded the dicing line part (A part) of the semiconductor wafer of FIG. 実施の形態１の半導体チップの製造方法の手順のフローチャートFlowchart of the procedure of the semiconductor chip manufacturing method of the first embodiment 実施の形態１の半導体チップの製造方法の手順を示す半導体ウェハの断面図Sectional drawing of the semiconductor wafer which shows the procedure of the manufacturing method of the semiconductor chip of Embodiment 1 実施の形態１の半導体チップの製造方法の手順を示す半導体ウェハの断面図Sectional drawing of the semiconductor wafer which shows the procedure of the manufacturing method of the semiconductor chip of Embodiment 1 実施の形態１の半導体チップの製造方法の手順を示す半導体ウェハの断面図Sectional drawing of the semiconductor wafer which shows the procedure of the manufacturing method of the semiconductor chip of Embodiment 1 図４（Ａ）の半導体ウェハのダイシングライン部（Ｂ部）を拡大した断面図Sectional drawing which expanded the dicing line part (B part) of the semiconductor wafer of FIG. 4 (A) 図４（Ｃ）の半導体ウェハのダイシングライン部（Ｃ部）を拡大した断面図Sectional drawing which expanded the dicing line part (C part) of the semiconductor wafer of FIG.4 (C) 本発明の実施の形態２の半導体チップの製造方法の手順のフローチャートFlowchart of the procedure of the semiconductor chip manufacturing method according to the second embodiment of the present invention. 実施の形態２の半導体チップの製造方法の手順を示す半導体ウェハの断面図Sectional drawing of the semiconductor wafer which shows the procedure of the manufacturing method of the semiconductor chip of Embodiment 2 実施の形態２の半導体チップの製造方法の手順を示す半導体ウェハの断面図Sectional drawing of the semiconductor wafer which shows the procedure of the manufacturing method of the semiconductor chip of Embodiment 2 実施の形態２の半導体チップの製造方法の手順を示す半導体ウェハの断面図Sectional drawing of the semiconductor wafer which shows the procedure of the manufacturing method of the semiconductor chip of Embodiment 2 実施の形態１の変形例１の半導体チップの製造方法の手順を示す半導体ウェハの断面図Sectional drawing of the semiconductor wafer which shows the procedure of the manufacturing method of the semiconductor chip of the modification 1 of Embodiment 1 実施の形態１の変形例２の半導体チップの製造方法の手順を示す半導体ウェハの断面図Sectional drawing of the semiconductor wafer which shows the procedure of the manufacturing method of the semiconductor chip of the modification 2 of Embodiment 1

以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。   Embodiments according to the present invention will be described below in detail with reference to the drawings.

（実施の形態１）
本発明の実施の形態１にかかる半導体チップの製造方法にて取り扱われる半導体ウェハ１の構成について、図１の半導体ウェハ１の断面図（部分）を用いて説明する。 (Embodiment 1)
A configuration of the semiconductor wafer 1 handled by the semiconductor chip manufacturing method according to the first embodiment of the present invention will be described with reference to a sectional view (part) of the semiconductor wafer 1 in FIG.

図１に示すように、半導体ウェハ１は、半導体（Ｓｉ）層２と、この半導体層２の図示上面側に形成された配線形成層３と、配線形成層３上に半導体ウェハ１の全面に渡って形成された（コーティングされた）パッシベーション膜４とを備えている。なお、図示上面側である半導体ウェハ１における配線形成層３側の面を表面１Ａとし、図示下面側を裏面１Ｂとして以降の説明を行う。   As shown in FIG. 1, a semiconductor wafer 1 includes a semiconductor (Si) layer 2, a wiring formation layer 3 formed on the upper surface side of the semiconductor layer 2, and the entire surface of the semiconductor wafer 1 on the wiring formation layer 3. And a passivation film 4 formed (coated). In the following description, the surface on the wiring forming layer 3 side of the semiconductor wafer 1 on the upper surface side in the figure is the front surface 1A, and the lower surface side in the drawing is the back surface 1B.

半導体ウェハ１の表面１Ａには、平面視にて格子状に複数のダイシングライン部（分割領域）５が配置されており、それぞれのダイシングライン部５により複数の方形状の領域がチップ部（チップ形成領域）６として画定されている。   A plurality of dicing line portions (divided regions) 5 are arranged in a lattice shape in a plan view on the surface 1A of the semiconductor wafer 1, and a plurality of rectangular regions are formed into chip portions (chips) by the respective dicing line portions 5. Formation region) 6.

配線形成層３は、絶縁層（ＳｉＯ２）３ａと、この絶縁層３ａ内にて配線を構成する金属層（例えばＣｕ）３ｂとを有する。 The wiring formation layer 3 includes an insulating layer (SiO 2 ) 3a and a metal layer (for example, Cu) 3b that forms a wiring in the insulating layer 3a.

チップ部６には、配線形成層３の金属層３ｂと接続された外部配線接続用電極部として機能するボンディングパッド（Ａｌ）７が形成されている。   On the chip portion 6, bonding pads (Al) 7 functioning as external wiring connection electrode portions connected to the metal layer 3 b of the wiring formation layer 3 are formed.

パッシベーション膜４は、半導体ウェハ１の表面１Ａにおいてボンディングパッド７を含むチップ部６とダイシングライン部５とを覆うように、半導体ウェハ１の表面１Ａの全面に配置されている。   The passivation film 4 is disposed on the entire surface 1A of the semiconductor wafer 1 so as to cover the chip portion 6 including the bonding pads 7 and the dicing line portion 5 on the surface 1A of the semiconductor wafer 1.

ここで、図１の半導体ウェハ１のダイシングライン部５近傍（Ａ部）を部分的に拡大した断面図を図２に示す。   Here, FIG. 2 shows a cross-sectional view in which the vicinity (part A) of the dicing line portion 5 of the semiconductor wafer 1 in FIG. 1 is partially enlarged.

図２に示すように、半導体ウェハ１の複数のダイシングライン部５の中には、ＴＥＧ８が配置されているものがある。このＴＥＧ８は半導体ウェハ１の製造工程において、各種検査や測定のために用いられるエレメントであって、配線形成層３内にて金属層３ｂにより構成されている。なお、図１に示す半導体ウェハ１の断面図において、図示左側のダイシングライン部５にはＴＥＧ８が形成されているのに対して、図示右側のダイシングライン部５には配線形成層３内には金属層３ｂが存在せず、ＴＥＧ８が形成されていない。   As shown in FIG. 2, some dicing line portions 5 of the semiconductor wafer 1 have TEGs 8 arranged therein. The TEG 8 is an element used for various inspections and measurements in the manufacturing process of the semiconductor wafer 1, and is composed of the metal layer 3 b in the wiring formation layer 3. In the cross-sectional view of the semiconductor wafer 1 shown in FIG. 1, the TEG 8 is formed in the dicing line portion 5 on the left side of the drawing, whereas the dicing line portion 5 on the right side of the drawing has the wiring forming layer 3 in the wiring forming layer 3. The metal layer 3b does not exist and the TEG 8 is not formed.

このような半導体ウェハ１においてダイシングライン部５にてそれぞれのチップ部６を分割することにより、分割されたチップ部６が個片化された半導体チップとなり、それぞれの半導体チップが製造される。   By dividing each chip portion 6 in the semiconductor wafer 1 by the dicing line portion 5, the divided chip portions 6 become individual semiconductor chips, and each semiconductor chip is manufactured.

次に、本実施の形態１にかかる半導体チップの製造方法の具体的な手順について説明する。この説明にあたって、半導体チップの製造方法の手順を示すフローチャートを図３に示し、図３のフローチャートに示すそれぞれの手順を説明するための半導体ウェハ１の断面図（部分）を図４から図６に示す。   Next, a specific procedure of the semiconductor chip manufacturing method according to the first embodiment will be described. In this description, FIG. 3 is a flowchart showing the procedure of the semiconductor chip manufacturing method, and FIGS. 4 to 6 are sectional views (parts) of the semiconductor wafer 1 for explaining each procedure shown in the flowchart of FIG. Show.

（半導体ウェハ準備工程）
まず、図３のフローチャートのステップＳ１において、分割処理を行うべく半導体ウェハ１を準備する。上述したように、この半導体ウェハ１の表面１Ａ側には、それぞれのチップ部６およびダイシングライン部５の全面を覆うように、パッシベーション膜４が配置されている。 (Semiconductor wafer preparation process)
First, in step S1 of the flowchart of FIG. 3, the semiconductor wafer 1 is prepared to perform the division process. As described above, the passivation film 4 is disposed on the surface 1A side of the semiconductor wafer 1 so as to cover the entire surface of each chip portion 6 and dicing line portion 5.

（配線形成層除去工程）
次に、半導体ウェハ１の表面１Ａ側より、ブレード１１を用いて、それぞれのダイシングライン部５のパッシベーション膜４および配線形成層３の除去を行う（ステップＳ２）。 (Wiring formation layer removal process)
Next, the passivation film 4 and the wiring formation layer 3 of each dicing line portion 5 are removed from the front surface 1A side of the semiconductor wafer 1 using the blade 11 (step S2).

具体的には、ダイシングライン部５の幅と同等あるいは僅かに狭いカーフ幅Ｗ１を有するブレード１１（回転刃）をダイシングライン部５のパッシベーション膜４および配線形成層３に接触させながら、ダイシングライン部５に沿って移動させることで、パッシベーション膜４および配線形成層３を切削して除去する。   Specifically, the dicing line portion 5 is brought into contact with the passivation film 4 and the wiring formation layer 3 of the dicing line portion 5 while the blade 11 (rotary blade) having a kerf width W1 equal to or slightly narrower than the width of the dicing line portion 5 is brought into contact with the passivation film 4 and the wiring forming layer 3. 5, the passivation film 4 and the wiring formation layer 3 are cut and removed.

ここで、配線形成層除去工程の実施により、パッシベーション膜４と、ＴＥＧ８を含む配線形成層３とが除去された状態のダイシングライン部５近傍（Ｂ部）の断面図を図７に示す。   Here, FIG. 7 shows a cross-sectional view of the vicinity (B portion) of the dicing line portion 5 in a state where the passivation film 4 and the wiring formation layer 3 including the TEG 8 are removed by performing the wiring formation layer removal step.

図７に示すように、ＴＥＧ８が配置されていたダイシングライン部５において、パッシベーション膜４と配線形成層３の金属層３ｂと絶縁層３ａとが除去されており、除去された配線形成層３の両端縁において、ブレード１１にて切削された金属層３ｂが露出した状態となっている。また、ブレード１１により半導体層２の表面も僅かに切削されている。   As shown in FIG. 7, the passivation film 4, the metal layer 3 b of the wiring formation layer 3, and the insulating layer 3 a are removed in the dicing line portion 5 in which the TEG 8 has been arranged, and the wiring formation layer 3 of the removed wiring formation layer 3 is removed. At both end edges, the metal layer 3b cut by the blade 11 is exposed. Further, the surface of the semiconductor layer 2 is slightly cut by the blade 11.

（表面保護膜形成工程）
次に、半導体ウェハ１の表面１Ａ側において、表面保護膜を形成する（ステップＳ３）。具体的には、半導体ウェハ１の表面１Ａ側全面に対して、化学蒸着法（ＣＶＤ）を用いて、表面保護膜としてＳｉＯ２膜を形成する。その結果、図４（Ｂ）に示すように、それぞれのチップ部６およびダイシングライン部５を含めた半導体ウェハ１の表面１Ａの全体が、ＳｉＯ２膜１２により覆われた状態とされ、ダイシングライン部５において、配線形成層３の端縁にて露出した金属層３ｂもＳｉＯ２膜１２により覆われた状態とされる。 (Surface protection film formation process)
Next, a surface protective film is formed on the surface 1A side of the semiconductor wafer 1 (step S3). Specifically, a SiO 2 film is formed as a surface protective film on the entire surface 1A side of the semiconductor wafer 1 using chemical vapor deposition (CVD). As a result, as shown in FIG. 4B, the entire surface 1A of the semiconductor wafer 1 including the chip portion 6 and the dicing line portion 5 is covered with the SiO 2 film 12, and the dicing line is formed. In the portion 5, the metal layer 3 b exposed at the edge of the wiring formation layer 3 is also covered with the SiO 2 film 12.

（表面保護膜エッチング工程（エッチバック工程））
次に、表面１Ａ側にＳｉＯ２膜１２が形成された半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行い、ダイシングライン部５の半導体層２の表面を覆うＳｉＯ２膜１２の除去を行う（ステップＳ４）。具体的には、ＳｉＯ２膜１２が配置された状態の半導体ウェハ１を、ドライエッチング装置（図示せず）内に配置して、装置内を所定の圧力条件およびガス条件に保った後、プラズマを発生させることにより、ＳｉＯ２膜１２がプラズマによりエッチングされる。このドライエッチング装置ではフロロカーボン系のガスを主体とするガスを用いてエッチング処理を行う。フロロカーボン系ガスとしてはＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、Ｃ５Ｆ８等を使用する。表面保護膜エッチング工程では、異方性プラズマエッチングを行い、ＳｉＯ２膜を厚み方向へエッチングすることでダイシングライン部５の半導体層２の表面のＳｉＯ２膜を除去する。異方性プラズマエッチングを用いるため、ダイシングライン部５の半導体層２の表面のＳｉＯ２膜が除去されたタイミングでエッチング停止すると、配線形成層３の端縁を覆う端縁保護膜１２ａはほとんど除去されずに残存する（図４（Ｃ）参照）。 (Surface protection film etching process (etch back process))
Next, the semiconductor wafer 1 SiO 2 film 12 is formed on the surface 1A side, was etched using plasma from the surface 1A side, SiO 2 film covering the surface of the semiconductor layer 2 of the dicing line portion 5 12 is removed (step S4). Specifically, the semiconductor wafer 1 in a state where the SiO 2 film 12 is disposed is disposed in a dry etching apparatus (not shown), and the interior of the apparatus is maintained at a predetermined pressure condition and gas condition. As a result, the SiO 2 film 12 is etched by plasma. In this dry etching apparatus, an etching process is performed using a gas mainly composed of a fluorocarbon-based gas. As the fluorocarbon-based gas, CF 4 , CHF 3 , C 4 F 8 , C 5 F 8 or the like is used. In the surface protective film etching step, anisotropic plasma etching is performed, and the SiO 2 film is etched in the thickness direction to remove the SiO 2 film on the surface of the semiconductor layer 2 of the dicing line portion 5. Since the anisotropic plasma etching is used, when the etching is stopped when the SiO 2 film on the surface of the semiconductor layer 2 of the dicing line portion 5 is removed, the edge protection film 12a covering the edge of the wiring formation layer 3 is almost removed. (See FIG. 4C).

ここで、表面保護膜エッチング工程後のダイシングライン部５近傍（Ｃ部）の断面図を図７に示す。図８に示すように、パッシベーション膜４および半導体層２の各表面（図示上面）に形成されていたＳｉＯ２膜１２は、異方性プラズマエッチング処理により除去されて、それぞれの表面が露出した状態とされている。一方、パッシベーション膜４の端縁および配線形成層３の端縁には、ＳｉＯ２膜１２が除去されることなく残存しており、ＳｉＯ２膜１２が端縁保護膜１２ａとして、金属層３ｂが露出しないように配線形成層３のそれぞれの端縁を覆っている。なお、それぞれのボンディングパッド７の表面に形成されたＳｉＯ２膜は、このエッチング処理により除去されるが、ボンディングパッド７はパッシベーション膜４により覆われた状態にある。 Here, FIG. 7 shows a cross-sectional view of the vicinity of the dicing line portion 5 (C portion) after the surface protective film etching step. As shown in FIG. 8, the SiO 2 film 12 formed on each surface (upper surface in the drawing) of the passivation film 4 and the semiconductor layer 2 is removed by anisotropic plasma etching, and the respective surfaces are exposed. It is said that. On the other hand, the SiO 2 film 12 remains on the edge of the passivation film 4 and the edge of the wiring formation layer 3 without being removed. The SiO 2 film 12 serves as the edge protection film 12a, and the metal layer 3b Each edge of the wiring formation layer 3 is covered so as not to be exposed. The SiO 2 film formed on the surface of each bonding pad 7 is removed by this etching process, but the bonding pad 7 is covered with the passivation film 4.

（プラズマエッチング工程（半導体層エッチング工程））
次に、半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行う（ステップＳ５）。具体的には、ドライエッチング装置にて、装置内の圧力条件およびガス条件などを切り換えてプラズマを発生させることにより、半導体層２に対するエッチング処理が行われる。この半導体層エッチング工程では、例えばＳＦ６主体のガスを用いてエッチング処理が行われ、それぞれのチップ部６の表面を覆うパッシベーション膜４と端縁保護膜１２ａとをマスクとして半導体層２のエッチング処理が行われる。また、このプラズマエッチング工程においては、エッチングレートを高くするためにプラズマ発生用電源の出力を上げてプラズマ密度を高くしている。図４（Ｄ）に示すように、ダイシングライン部５の半導体層２がプラズマにより所望の深さまで掘り下げられると、プラズマの発生を停止させて、プラズマエッチングを終了させる。なお、このプラズマエッチング工程では、例えばＳＦ６主体のガスを用いてエッチング処理が行われる。高プラズマ密度の条件の下ではドライエッチング装置内に生じるプラズマ密度の不均一性に起因する半導体層内の絶縁破壊（チャージアップダメージ）を生じるリスクが高い。しかし、本プラズマエッチング工程では、チップ部６のボンディングパッド７はパッシベーション膜４により覆われているため、チャージアップダメージの発生を防止できる。 (Plasma etching process (semiconductor layer etching process))
Next, an etching process using plasma is performed on the semiconductor wafer 1 from the surface 1A side (step S5). Specifically, an etching process is performed on the semiconductor layer 2 by generating plasma by switching a pressure condition and a gas condition in the apparatus with a dry etching apparatus. In this semiconductor layer etching step, for example, an etching process is performed using a gas mainly composed of SF 6 , and the etching process of the semiconductor layer 2 is performed using the passivation film 4 and the edge protection film 12 a covering the surface of each chip portion 6 as a mask. Is done. In this plasma etching step, the plasma density is increased by increasing the output of the plasma generating power source in order to increase the etching rate. As shown in FIG. 4D, when the semiconductor layer 2 of the dicing line portion 5 is dug down to a desired depth by plasma, the generation of plasma is stopped and the plasma etching is terminated. In this plasma etching process, for example, an etching process is performed using a gas mainly composed of SF 6 . Under the condition of high plasma density, there is a high risk of causing dielectric breakdown (charge-up damage) in the semiconductor layer due to non-uniformity of plasma density generated in the dry etching apparatus. However, in this plasma etching process, since the bonding pad 7 of the chip portion 6 is covered with the passivation film 4, the occurrence of charge-up damage can be prevented.

（パッシベーション膜エッチング工程）
次に、半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行うことにより、ボンディングパッド７の表面を覆っていたパッシベーション膜４を除去する（ステップＳ６）。具体的には、図５（Ｅ）に示すように、それぞれのボンディングパッド７上のパッシベーション膜４を露出させるように、半導体ウェハ１の表面１Ａにマスク１５を配置する。その後、ドライエッチング装置にて、装置内の圧力条件およびガス条件などを切り換えてプラズマを発生させることにより、ボンディングパッド７上のパッシベーション膜４に対するエッチング処理が行われる。その結果、図５（Ｆ）に示すように、このエッチング処理によりマスク１５にて覆われていないパッシベーション膜４が除去されて、ボンディングパッド７の表面が露出される。その後、アッシング処理を行うことにより、パッシベーション膜４上のマスク１５が除去される（図５（Ｇ）参照）。 (Passivation film etching process)
Next, the passivation film 4 covering the surface of the bonding pad 7 is removed by performing an etching process using plasma on the semiconductor wafer 1 from the surface 1A side (step S6). Specifically, as shown in FIG. 5E, a mask 15 is arranged on the surface 1A of the semiconductor wafer 1 so that the passivation film 4 on each bonding pad 7 is exposed. Thereafter, an etching process is performed on the passivation film 4 on the bonding pad 7 by switching the pressure conditions and gas conditions in the apparatus and generating plasma in a dry etching apparatus. As a result, as shown in FIG. 5F, the passivation film 4 not covered with the mask 15 is removed by this etching process, and the surface of the bonding pad 7 is exposed. Thereafter, an ashing process is performed to remove the mask 15 on the passivation film 4 (see FIG. 5G).

このパッシベーション膜エッチング処理は、フロロカーボン系ガス主体のガスを用いた中密度プラズマにより行われ、そのプラズマ密度は、半導体層エッチング処理時のプラズマ密度よりも低い。したがって、それぞれのボンディングパッド７がプラズマに曝される時間も短時間で済むため、ボンディングパッド７へのプラズマによる損傷（すなわち、チャージアップダメージ）の発生が抑制される。また、アッシング処理（マスク１５の除去処理）時にはＯ２をプラズマ発生用ガスとして利用されるが、アッシング処理時のプラズマ密度も低く、さらに処理時間も短いので、ボンディングパッド７へのチャージアップダメージの発生が抑制される。 This passivation film etching process is performed by medium density plasma using a gas mainly composed of a fluorocarbon-based gas, and the plasma density is lower than the plasma density during the semiconductor layer etching process. Therefore, since the time for which each bonding pad 7 is exposed to plasma is short, the occurrence of damage to the bonding pad 7 due to plasma (that is, charge-up damage) is suppressed. Further, O 2 is used as a plasma generating gas during the ashing process (removal process of the mask 15), but the plasma density during the ashing process is low and the processing time is short, so that charge-up damage to the bonding pad 7 is reduced. Occurrence is suppressed.

（保護シート貼付工程）
次に、図６（Ｈ）に示すように、半導体ウェハ１の表面１Ａに保護シート１３を貼り付けて、半導体ウェハ１の表面１Ａにおけるそれぞれのチップ部６が保護シート１３により保護された状態とされる（ステップＳ７）。 (Protective sheet pasting process)
Next, as shown in FIG. 6H, a protective sheet 13 is attached to the surface 1A of the semiconductor wafer 1, and each chip portion 6 on the surface 1A of the semiconductor wafer 1 is protected by the protective sheet 13. (Step S7).

（研磨工程）
次に、図５（Ｉ）に示すように、半導体ウェハ１の裏面１Ｂに対して、研磨処理が行われ、半導体層２の薄化処理が行われる（ステップＳ８）。この研磨処理は、半導体層２が薄化されることにより、ダイシングライン部５にてそれぞれのチップ部６が分割されるまで行われる。その結果、それぞれのチップ部６が分割されて、個片化された半導体チップ９が製造される。なお、この研磨処理において、半導体ウェハ１の表面１Ａは、貼り付けられた保護シート１３により保護される。 (Polishing process)
Next, as shown in FIG. 5I, a polishing process is performed on the back surface 1B of the semiconductor wafer 1, and a thinning process of the semiconductor layer 2 is performed (step S8). This polishing process is performed until each chip portion 6 is divided in the dicing line portion 5 by thinning the semiconductor layer 2. As a result, each chip portion 6 is divided, and a semiconductor chip 9 which is separated into individual pieces is manufactured. In this polishing process, the surface 1A of the semiconductor wafer 1 is protected by the attached protective sheet 13.

（シート張替え工程）
次に、図５（Ｊ）に示すように、半導体ウェハ１の裏面１Ｂにエキスパンドシート１４が貼り付けられるとともに、半導体ウェハ１の表面１Ａに貼り付けられていた状態の保護シート１３が除去される（ステップＳ９）。これにより、個片化されたそれぞれの半導体チップ９が、エキスパンドシート１４に貼り付けられた状態とされ、半導体チップ９の製造工程が完了する。 (Sheet replacement process)
Next, as shown in FIG. 5J, the expanded sheet 14 is attached to the back surface 1B of the semiconductor wafer 1, and the protective sheet 13 attached to the front surface 1A of the semiconductor wafer 1 is removed. (Step S9). Thereby, each semiconductor chip 9 separated into pieces is put on the expanded sheet 14, and the manufacturing process of the semiconductor chip 9 is completed.

なお、本実施の形態１のように、プラズマエッチング工程により半導体層２に形成された溝を深掘り加工した後、半導体ウェハ１を研磨処理することにより、それぞれの半導体チップ９に分割するような手法は、ＤＢＧ（Dicing Before Grinding）と呼ばれている。   As in the first embodiment, after the grooves formed in the semiconductor layer 2 are deeply processed by the plasma etching process, the semiconductor wafer 1 is polished to be divided into the respective semiconductor chips 9. The technique is called DBG (Dicing Before Grinding).

本実施の形態１によれば、配線形成層除去工程にて、ブレード１１を用いてダイシングライン部５におけるパッシベーション膜４および配線形成層３の切削による除去を行った後、表面保護膜形成工程にて、ダイシングライン部５にて露出された金属層３ｂおよび半導体層２を含めた半導体ウェハ１の表面１Ａ全体を覆うように、ＳｉＯ２膜を形成し、その後、表面保護膜エッチング工程にて、ダイシングライン部５の配線形成層３の端縁にて金属層３ｂが露出しないように覆っている端縁保護膜１２ａを残しながら、半導体層２を露出されるように、ＳｉＯ２膜１２の除去を行っている。 According to the first embodiment, after removing the passivation film 4 and the wiring formation layer 3 in the dicing line portion 5 by cutting using the blade 11 in the wiring formation layer removal step, the surface protection film formation step is performed. Then, an SiO 2 film is formed so as to cover the entire surface 1A of the semiconductor wafer 1 including the metal layer 3b and the semiconductor layer 2 exposed at the dicing line portion 5, and then in a surface protective film etching step, Removal of the SiO 2 film 12 so that the semiconductor layer 2 is exposed while leaving the edge protective film 12a covering the metal layer 3b so as not to be exposed at the edge of the wiring forming layer 3 of the dicing line portion 5 It is carried out.

そのため、例えば、図４（Ｃ）に示すように、ＴＥＧ８が形成されていた図示左側のダイシングライン部５と、ＴＥＧ８が形成されていなかった図示右側のダイシングライン部５とにおいて、共に金属層３ｂが露出されていない状態とすることができる。このような状態にて、それぞれのダイシングライン部５にて露出された状態の半導体層２に対して、プラズマエッチング工程を実施することにより、それぞれのダイシングライン部５におけるエッチング条件をより均一な状態とすることができる。したがって、ＴＥＧ８（金属層３ｂ）の有無に拘わらず、それぞれのダイシングライン部５においてエッチング条件の均一化を図って、図４（Ｄ）に示すようにエッチングによる溝の加工形状のバラツキを抑制することができる。   Therefore, for example, as shown in FIG. 4C, both the metal layer 3b in the dicing line portion 5 on the left side where the TEG 8 is formed and the dicing line portion 5 on the right side where the TEG 8 is not formed. Can be in an unexposed state. In such a state, by performing a plasma etching process on the semiconductor layer 2 exposed in each dicing line portion 5, the etching conditions in each dicing line portion 5 are more uniform. It can be. Therefore, regardless of the presence or absence of the TEG 8 (metal layer 3b), the etching conditions are made uniform in each dicing line portion 5 to suppress variations in the processing shape of the groove due to etching as shown in FIG. be able to.

また、このような表面保護膜の形成は、化学蒸着法（ＣＶＤ）を用いて行い、その後、フロロカーボン系ガス主体のガスを用いたプラズマエッチング処理を行うことにより、ダイシングライン部５において、配線形成層３の端縁に端縁保護膜１２ａを残しながら、半導体層２上に形成された表面保護膜を除去することにより行われる。また、その後行われる半導体層エッチング工程において、パッシベーション膜４および端縁保護膜１２ａをマスクとして、半導体層２に対するエッチング処理を行うことができる。したがって、フォトリソ技術を用いてマスクを形成する必要が無く、効率的なプロセスを実現できる。また、表面保護膜エッチング工程および半導体層エッチング工程は、ドライエッチング装置にてガス種などの条件を変更することにより、続けて実施することができる点においても、効率的なプロセスを実現できる。   In addition, such a surface protection film is formed by using chemical vapor deposition (CVD), and then plasma etching using a fluorocarbon gas-based gas is performed to form wiring in the dicing line portion 5. This is done by removing the surface protective film formed on the semiconductor layer 2 while leaving the edge protective film 12 a at the edge of the layer 3. In the subsequent semiconductor layer etching step, the semiconductor layer 2 can be etched using the passivation film 4 and the edge protection film 12a as a mask. Therefore, it is not necessary to form a mask using photolithography technology, and an efficient process can be realized. In addition, the surface protective film etching step and the semiconductor layer etching step can realize an efficient process in that they can be carried out continuously by changing conditions such as a gas type in a dry etching apparatus.

さらに、表面保護膜エッチング工程および半導体層エッチング工程が実施されている間は、チップ部６のボンディングパッド７の表面がパッシベーション膜４により覆われて、プラズマから保護されている。したがって、プラズマによるボンディングパッド７へのイオンダメージを抑制できる。そのため、イオンダメージを抑制するような特別なエッチング条件を採用することもなく、半導体層２に対するエッチングレートを向上させることができ、安定した効率的なプラズマ処理を実現できる。   Furthermore, while the surface protective film etching process and the semiconductor layer etching process are performed, the surface of the bonding pad 7 of the chip portion 6 is covered with the passivation film 4 and is protected from plasma. Therefore, ion damage to the bonding pad 7 due to plasma can be suppressed. Therefore, the etching rate for the semiconductor layer 2 can be improved without adopting special etching conditions that suppress ion damage, and stable and efficient plasma treatment can be realized.

（実施の形態１の変形例）
上記実施の形態１では、半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行って、ダイシングライン部５の半導体層２をプラズマにより所望の深さまで掘り下げて、ダイシングライン部５に沿った溝を形成した後（ステップＳ５）、パッシベーション膜エッチング工程を経て（ステップＳ６）、半導体ウェハ１の裏面１Ｂに対して研磨処理を行って（ステップＳ８）、個片化された半導体チップ９を製造するような場合について説明した。このようにプラズマエッチング工程を行って、ダイシングライン部に沿った溝を形成した後、個片化された半導体チップを製造する方法は、研磨処理以外の工程を適用して行っても良い。 (Modification of Embodiment 1)
In the first embodiment, an etching process using plasma is performed on the semiconductor wafer 1 from the surface 1A side, and the semiconductor layer 2 of the dicing line portion 5 is dug down to a desired depth by the plasma. (Step S5), a passivation film etching process (Step S6), and a polishing process is performed on the back surface 1B of the semiconductor wafer 1 (Step S8). The case where 9 is manufactured has been described. Thus, after performing a plasma etching process and forming the groove | channel along a dicing line part, the method of manufacturing the separated semiconductor chip may apply and apply processes other than a grinding | polishing process.

（変形例１）
研磨処理以外の工程を適用した変形例１にかかる半導体チップの製造方法について、図１３（Ａ）〜（Ｃ）を用いて説明する。 (Modification 1)
A method for manufacturing a semiconductor chip according to Modification 1 to which a process other than the polishing process is applied will be described with reference to FIGS.

まず、図１３（Ａ）に示すように、プラズマエッチング工程を行って、ダイシングライン部５に沿った溝を形成した後（ステップＳ５）、パッシベーション膜エッチング工程を行い、それぞれのボンディングパッド７の表面を露出させる（ステップＳ６）。このプラズマエッチング工程では、劈開による個片化された半導体チップへの分割を考慮して、溝が半導体ウェハ１を貫通する直前にプラズマエッチングを停止させて、溝底部の厚みが薄くなるようにすることが好ましい。   First, as shown in FIG. 13A, after a plasma etching process is performed to form grooves along the dicing line portion 5 (step S5), a passivation film etching process is performed, and the surface of each bonding pad 7 Is exposed (step S6). In this plasma etching step, considering the division into individual semiconductor chips by cleavage, plasma etching is stopped immediately before the groove penetrates the semiconductor wafer 1 so that the thickness of the groove bottom is reduced. It is preferable.

次に、図１３（Ｂ）に示すように、半導体ウェハの裏面１Ｂにエキスパンドシート１４を貼り付ける。その後、図１３（Ｃ）に示すように、エキスパンドシート１４を引き伸ばすことで、半導体ウェハ１に対して径方向外向きに外力を付与して溝底部に引張り応力を集中させて、半導体ウェハ１を溝に沿って劈開する（劈開工程）。これにより、個片化された半導体チップ９に分割される。   Next, as shown in FIG. 13B, an expand sheet 14 is attached to the back surface 1B of the semiconductor wafer. Thereafter, as shown in FIG. 13C, the expanding sheet 14 is stretched to apply an external force radially outward to the semiconductor wafer 1 to concentrate the tensile stress on the bottom of the groove. Cleavage along the groove (cleavage process). Thereby, it divides | segments into the semiconductor chip 9 separated into pieces.

上述したように本発明では、ＴＥＧの有無に拘わらず、それぞれのダイシングライン部においてエッチング条件の均一化が図られて、エッチングによる溝の加工形状のバラツキが抑制されている。そのため、このように劈開工程を用いて半導体ウェハを分割する方法においても、均一化された条件にてダイシングライン部に沿った劈開を行うことができる。特に、プラズマエッチング工程により深い溝（劈開するための溝）を形成するような場合では、ＴＥＧの有無による溝形状のバラツキが顕著になることが考えられるが、本発明を適用することによりこのような溝形状のバラツキを少なく抑えることができる。   As described above, in the present invention, regardless of the presence or absence of TEG, the etching conditions are made uniform in each dicing line portion, and variations in the processed shape of the groove due to etching are suppressed. Therefore, also in the method of dividing the semiconductor wafer using the cleavage process in this way, the cleavage along the dicing line portion can be performed under uniform conditions. In particular, in the case where a deep groove (groove for cleavage) is formed by a plasma etching process, it is conceivable that the variation in the groove shape due to the presence or absence of TEG becomes significant, but this is the case by applying the present invention. It is possible to suppress variations in the shape of a simple groove.

（変形例２）
次に劈開工程を適用した変形例２にかかる半導体チップの製造方法について、図１４（Ａ）〜（Ｃ）を用いて説明する。 (Modification 2)
Next, a method for manufacturing a semiconductor chip according to Modification 2 to which the cleavage step is applied will be described with reference to FIGS.

まず、図１４（Ａ）に示すように、プラズマエッチング工程を行って、ダイシングライン部５に沿った溝を形成した（ステップＳ５）後、パッシベーション膜エッチング工程を行い、それぞれのボンディングパッド７の表面を露出させて（ステップＳ６）、その後、半導体ウェハの裏面１Ｂにエキスパンドシート１４を貼り付ける。   First, as shown in FIG. 14A, a plasma etching process is performed to form a groove along the dicing line portion 5 (step S5), and then a passivation film etching process is performed to form the surface of each bonding pad 7 Is exposed (step S6), and then the expanded sheet 14 is attached to the back surface 1B of the semiconductor wafer.

次に、図１４（Ｂ）に示すように、それぞれの溝底部における半導体層２に対して、レーザ光５１を照射して、半導体層２の内部に改質層５２を形成する（レーザ加工工程）。この改質層５２は、ダイシングライン部に沿って形成することが好ましい。また、半導体材料を透過する波長のレーザ光を用いることにより、半導体層２の内部の所望位置に改質層５２を形成することができるとともに、改質層５２を形成する際にパーティクルの飛散など、その周囲への影響を防止することができる。   Next, as shown in FIG. 14B, the semiconductor layer 2 at each groove bottom is irradiated with a laser beam 51 to form a modified layer 52 inside the semiconductor layer 2 (laser processing step). ). The modified layer 52 is preferably formed along the dicing line portion. In addition, by using a laser beam having a wavelength that transmits the semiconductor material, the modified layer 52 can be formed at a desired position inside the semiconductor layer 2, and when the modified layer 52 is formed, particles are scattered. , Can prevent the effect on the surroundings.

その後、図１４（Ｃ）に示すように、エキスパンドシート１４を引き伸ばすことで、半導体ウェハ１に対して径方向外向きに外力を付与する。これによりそれぞれの溝底部に形成された半導体層２の改質層５２に引張り応力が集中し、改質層５２が起点となって、溝底部に亀裂が生じ、半導体ウェハ１が溝に沿って劈開される（劈開工程）。これにより、個片化された半導体チップ９に分割される。   Thereafter, as shown in FIG. 14C, the expanding sheet 14 is stretched to apply an external force radially outward to the semiconductor wafer 1. As a result, the tensile stress concentrates on the modified layer 52 of the semiconductor layer 2 formed at the bottom of each groove, the modified layer 52 is the starting point, a crack occurs at the bottom of the groove, and the semiconductor wafer 1 moves along the groove. Cleavage (cleavage process). Thereby, it divides | segments into the semiconductor chip 9 separated into pieces.

このように変形例２にかかる方法を用いても、ＴＥＧの有無に拘わらず、均一化された条件にてダイシングライン部に沿った劈開を行うことができる。また、変形例２の方法では、レーザ加工工程の実施により改質層５２が形成されるため、プラズマエッチング工程の実施により形成される溝の深さは、変形例よりも浅くすることができる。また、レーザ加工工程による改質層５２の形成は、劈開工程を行う前であれば、どの工程の前後に実施しても良い。なお、劈開工程は、パッシベーション膜エッチング工程（ステップＳ６）を実施した後に行われる。   As described above, even when the method according to the second modification is used, the cleavage along the dicing line portion can be performed under the uniform condition regardless of the presence or absence of the TEG. Moreover, in the method of the modification 2, since the modified layer 52 is formed by performing the laser processing process, the depth of the groove formed by performing the plasma etching process can be made shallower than that of the modification. Further, the formation of the modified layer 52 by the laser processing step may be performed before or after any step as long as it is before the cleavage step. Note that the cleavage process is performed after the passivation film etching process (step S6).

（実施の形態２）
なお、本発明は上記実施の形態１に限定されるものではなく、その他種々の態様で実施できる。例えば、本発明の実施の形態２にかかる半導体チップの製造方法について説明する。上記実施の形態１では、ＤＢＧにプラズマエッチング処理を適用した半導体チップの製造方法であるのに対して、本実施の形態２では、プラズマエッチング処理によりそれぞれの半導体チップに分割するいわゆるフルカットのプラズマダイシング工法を採用している。以下、この相違点を中心に説明する。なお、実施の形態１にて用いた構成部と同じ構成部には同じ参照番号を付すことによりその説明を省略する。 (Embodiment 2)
In addition, this invention is not limited to the said Embodiment 1, It can implement in another various aspect. For example, a method for manufacturing a semiconductor chip according to the second embodiment of the present invention will be described. In the first embodiment, a method for manufacturing a semiconductor chip in which plasma etching processing is applied to DBG. In the second embodiment, so-called full-cut plasma that is divided into respective semiconductor chips by plasma etching processing. Dicing method is adopted. Hereinafter, this difference will be mainly described. Note that the same reference numerals are assigned to the same components as those used in Embodiment 1, and the description thereof is omitted.

本実施の形態２の半導体チップの製造方法の手順を示すフローチャートを図９に示すとともに、それぞれの手順を説明するための半導体ウェハ１の断面図を図１０から図１２に示す。   FIG. 9 is a flowchart showing the procedure of the semiconductor chip manufacturing method according to the second embodiment, and FIGS. 10 to 12 are cross-sectional views of the semiconductor wafer 1 for explaining each procedure.

（半導体ウェハ準備工程および保護シート貼付工程）
まず、図９のフローチャートのステップＳ１１において、分割処理を行うべく半導体ウェハ１を準備する。上述したように、この半導体ウェハ１の表面１Ａ側には、それぞれのチップ部６およびダイシングライン部５の全面を覆うように、パッシベーション膜４が配置されている。それとともに、図１０（Ａ）に示すように、ステップＳ１２にて半導体ウェハ１の裏面１Ｂに保護シート２１を貼り付ける。 (Semiconductor wafer preparation process and protective sheet application process)
First, in step S11 of the flowchart of FIG. 9, the semiconductor wafer 1 is prepared to perform division processing. As described above, the passivation film 4 is disposed on the surface 1A side of the semiconductor wafer 1 so as to cover the entire surface of each chip portion 6 and dicing line portion 5. At the same time, as shown in FIG. 10A, a protective sheet 21 is attached to the back surface 1B of the semiconductor wafer 1 in step S12.

（配線形成層除去工程）
その後、図１０（Ｂ）に示すように、半導体ウェハ１の表面１Ａ側より、ブレード１１を用いて、それぞれのダイシングライン部５のパッシベーション膜４および配線形成層３の除去を行う（ステップＳ１３）。 (Wiring formation layer removal process)
Thereafter, as shown in FIG. 10B, the passivation film 4 and the wiring formation layer 3 of each dicing line portion 5 are removed from the surface 1A side of the semiconductor wafer 1 using the blade 11 (step S13). .

（表面保護膜形成工程）
次に、半導体ウェハ１の表面１Ａ側において、表面保護膜を形成する（ステップＳ１４）。具体的には、半導体ウェハ１の表面１Ａ側全面に対して、化学蒸着法（ＣＶＤ）を用いて、表面保護膜としてＳｉＯ２膜を形成する。その結果、図１０（Ｃ）に示すように、それぞれのチップ部６およびダイシングライン部５を含めた半導体ウェハ１の表面１Ａの全体が、ＳｉＯ２膜１２により覆われた状態とされ、ダイシングライン部５において、配線形成層３の端縁にて露出した金属層３ｂもＳｉＯ２膜１２により覆われた状態とされる。 (Surface protection film formation process)
Next, a surface protective film is formed on the surface 1A side of the semiconductor wafer 1 (step S14). Specifically, a SiO 2 film is formed as a surface protective film on the entire surface 1A side of the semiconductor wafer 1 using chemical vapor deposition (CVD). As a result, as shown in FIG. 10C, the entire surface 1A of the semiconductor wafer 1 including the chip portion 6 and the dicing line portion 5 is covered with the SiO 2 film 12, and the dicing line is formed. In the portion 5, the metal layer 3 b exposed at the edge of the wiring formation layer 3 is also covered with the SiO 2 film 12.

（表面保護膜エッチング工程（エッチバック工程））
次に、表面１Ａ側にＳｉＯ２膜１２が形成された半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行い、ダイシングライン部５の半導体層２の表面を覆うＳｉＯ２膜１２の除去を行う（ステップＳ１５）。ドライエッチング装置において、プラズマを発生させることにより、ＳｉＯ２膜１２がプラズマによりエッチングされる。このドライエッチング装置ではフロロカーボン系のガスを主体とするガスを用いて異方性プラズマエッチング処理を行う。フロロカーボン系ガスとしてはＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、Ｃ５Ｆ８等を使用する。表面保護膜エッチング工程では、異方性プラズマエッチングを行い、ＳｉＯ２膜を厚み方向へエッチングすることでダイシングライン部５の半導体層２の表面のＳｉＯ２膜を除去する。異方性プラズマエッチングを用いるため、ダイシングライン部５の半導体層２の表面のＳｉＯ２膜が除去されたタイミングでエッチング停止すると、配線形成層３の端縁を覆う端縁保護膜１２ａはほとんど除去されずに残存する（図１０（Ｄ）参照）。 (Surface protection film etching process (etch back process))
Next, the semiconductor wafer 1 SiO 2 film 12 is formed on the surface 1A side, was etched using plasma from the surface 1A side, SiO 2 film covering the surface of the semiconductor layer 2 of the dicing line portion 5 12 is removed (step S15). In the dry etching apparatus, the SiO 2 film 12 is etched by plasma by generating plasma. In this dry etching apparatus, anisotropic plasma etching is performed using a gas mainly composed of a fluorocarbon-based gas. As the fluorocarbon-based gas, CF 4 , CHF 3 , C 4 F 8 , C 5 F 8 or the like is used. In the surface protective film etching step, anisotropic plasma etching is performed, and the SiO 2 film is etched in the thickness direction to remove the SiO 2 film on the surface of the semiconductor layer 2 of the dicing line portion 5. Since the anisotropic plasma etching is used, when the etching is stopped when the SiO 2 film on the surface of the semiconductor layer 2 of the dicing line portion 5 is removed, the edge protection film 12a covering the edge of the wiring formation layer 3 is almost removed. (See FIG. 10D).

（プラズマエッチング工程（半導体層エッチング工程））
次に、半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行う（ステップＳ１６）。本実施の形態２では、図１１（Ｅ）に示すように、このエッチング処理により、ダイシングライン部５における全ての半導体層２が除去される（すなわち、フルカットエッチングを行う）。これにより、それぞれのチップ部６が除去されたダイシングライン部５により分割されて、それぞれの半導体チップ９が個片化された状態となる。 (Plasma etching process (semiconductor layer etching process))
Next, an etching process using plasma is performed on the semiconductor wafer 1 from the surface 1A side (step S16). In the second embodiment, as shown in FIG. 11E, all the semiconductor layers 2 in the dicing line portion 5 are removed by this etching process (that is, full cut etching is performed). Thereby, each chip part 6 is divided by the removed dicing line part 5, and each semiconductor chip 9 is separated.

（パッシベーション膜エッチング工程）
次に、半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行うことにより、ボンディングパッド７の表面を覆っていたパッシベーション膜４を除去する（ステップＳ１７）。具体的には、図１１（Ｆ）に示すように、それぞれのボンディングパッド７上のパッシベーション膜４を露出させるように、半導体ウェハ１の表面１Ａにマスク１５を配置する。その後、ドライエッチング装置にて、装置内の圧力条件およびガス条件などを切り換えてプラズマを発生させることにより、ボンディングパッド７上のパッシベーション膜４に対するエッチング処理が行われる。その結果、図１１（Ｇ）に示すように、このエッチング処理によりマスク１５にて覆われていないパッシベーション膜４が除去されて、ボンディングパッド７の表面が露出される。その後、アッシング処理を行うことにより、パッシベーション膜４上のマスク１５が除去される（図１２（Ｈ）参照）。 (Passivation film etching process)
Next, the passivation film 4 covering the surface of the bonding pad 7 is removed by performing an etching process using plasma on the semiconductor wafer 1 from the surface 1A side (step S17). Specifically, as shown in FIG. 11 (F), a mask 15 is arranged on the surface 1A of the semiconductor wafer 1 so that the passivation film 4 on each bonding pad 7 is exposed. Thereafter, an etching process is performed on the passivation film 4 on the bonding pad 7 by switching the pressure conditions and gas conditions in the apparatus and generating plasma in a dry etching apparatus. As a result, as shown in FIG. 11G, the passivation film 4 not covered with the mask 15 is removed by this etching process, and the surface of the bonding pad 7 is exposed. Thereafter, an ashing process is performed to remove the mask 15 on the passivation film 4 (see FIG. 12H).

このパッシベーション膜エッチング処理は、フロロカーボン系ガス主体のガスを用いた中密度プラズマにより行われ、そのプラズマ密度は、半導体層エッチング処理時のプラズマ密度よりも低い。したがって、それぞれのボンディングパッド７がプラズマに曝される時間も短時間で済むため、ボンディングパッド７へのプラズマによる損傷（すなわち、チャージアップダメージ）の発生が抑制される。また、アッシング処理（マスク１５の除去処理）時にはＯ２をプラズマ発生用ガスとして利用されるが、アッシング処理時のプラズマ密度も低く、さらに処理時間も短いので、ボンディングパッド７へのチャージアップダメージの発生が抑制される。 This passivation film etching process is performed by medium density plasma using a gas mainly composed of a fluorocarbon-based gas, and the plasma density is lower than the plasma density during the semiconductor layer etching process. Therefore, since the time for which each bonding pad 7 is exposed to plasma is short, the occurrence of damage to the bonding pad 7 due to plasma (that is, charge-up damage) is suppressed. Further, O 2 is used as a plasma generating gas during the ashing process (removal process of the mask 15), but the plasma density during the ashing process is low and the processing time is short, so that charge-up damage to the bonding pad 7 is reduced. Occurrence is suppressed.

（シート張替え工程）
次に、図１２（Ｉ）に示すように、半導体ウェハ１の表面１Ａに粘着シート２２を貼り付けるとともに、半導体ウェハ１の裏面１Ｂに貼り付けられていた状態の保護シート２１が除去される。その後、図１２（Ｊ）に示すように、半導体ウェハ１の裏面１Ｂにエキスパンドシート１４が貼り付けられるとともに、半導体ウェハ１の表面１Ａに貼り付けられていた粘着シート２２が除去される（ステップＳ１８）。これにより、個片化されたそれぞれの半導体チップ９が、エキスパンドシート１４に貼り付けられた状態とされ、半導体チップ９の製造工程が完了する。 (Sheet replacement process)
Next, as shown in FIG. 12I, the adhesive sheet 22 is attached to the front surface 1A of the semiconductor wafer 1, and the protective sheet 21 attached to the back surface 1B of the semiconductor wafer 1 is removed. Thereafter, as shown in FIG. 12J, the expanded sheet 14 is attached to the back surface 1B of the semiconductor wafer 1, and the adhesive sheet 22 attached to the front surface 1A of the semiconductor wafer 1 is removed (step S18). ). Thereby, each semiconductor chip 9 separated into pieces is put on the expanded sheet 14, and the manufacturing process of the semiconductor chip 9 is completed.

本実施の形態２によれば、プラズマダイシング工法を用いる場合でも、ダイシングライン部５において露出した金属層３ｂを端縁保護膜１２ａにより確実に覆った状態として、部位によるエッチング条件のバラツキを抑制することができる。したがって、エッチングによる溝の加工形状のバラツキを抑制することができる。   According to the second embodiment, even when the plasma dicing method is used, the metal layer 3b exposed in the dicing line portion 5 is reliably covered with the edge protection film 12a, thereby suppressing variations in etching conditions depending on the part. be able to. Therefore, it is possible to suppress variations in the processed shape of the groove due to etching.

なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。   It is to be noted that, by appropriately combining arbitrary embodiments of the various embodiments described above, the effects possessed by them can be produced.

本発明は、半導体ウェハに対して、プラズマエッチングを実施することにより、ダイシングライン部において各々のチップ部を個別に分割して個片化された半導体チップを製造する方法に有用である。   INDUSTRIAL APPLICABILITY The present invention is useful for a method of manufacturing a semiconductor chip that is divided into individual pieces by dividing each chip part in a dicing line part by performing plasma etching on a semiconductor wafer.

１ 半導体ウェハ
１Ａ 表面
１Ｂ 裏面
２ 半導体層
３ 配線形成層
３ａ 絶縁層
３ｂ 金属層
４ パッシベーション膜
５ ダイシングライン部
６ チップ部
７ ボンディングパッド
８ ＴＥＧ
９ 半導体チップ
１１ ブレード
１２ ＳｉＯ２膜
１２ａ 端縁保護膜
１３ 保護シート
１４ エキスパンドシート
１５ マスク
５１ レーザ光
５２ 改質層 DESCRIPTION OF SYMBOLS 1 Semiconductor wafer 1A Front surface 1B Back surface 2 Semiconductor layer 3 Wiring formation layer 3a Insulating layer 3b Metal layer 4 Passivation film 5 Dicing line part 6 Chip part 7 Bonding pad 8 TEG
9 Semiconductor chip 11 Blade 12 SiO 2 film 12a Edge protective film 13 Protective sheet 14 Expanded sheet 15 Mask 51 Laser beam 52 Modified layer

Claims (7)

半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割して個片化された半導体チップを製造する方法であって、
それぞれのチップ部およびダイシングライン部を覆うように、配線形成層の表面にパッシベーション膜が配置された半導体ウェハを準備する半導体ウェハ準備工程と、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層とパッシベーション膜とを除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を掘り下げる半導体層エッチング工程と、
半導体ウェハの表面保護膜の配置側とは逆側の表面より、半導体層の研磨加工を行い、それぞれのチップ部を個々の半導体チップに分割する研磨工程とを含む、半導体チップの製造方法。 With respect to a semiconductor wafer comprising a semiconductor layer, a wiring forming layer disposed on the semiconductor layer and including a metal layer, and a plurality of chip portions defined by the dicing line portion, each chip portion is formed in the dicing line portion. A method of manufacturing individually divided semiconductor chips,
A semiconductor wafer preparation step of preparing a semiconductor wafer in which a passivation film is arranged on the surface of the wiring formation layer so as to cover each chip portion and the dicing line portion;
In the dicing line portion, using a blade, the wiring forming layer including the metal layer and the passivation film are removed to expose the semiconductor layer and to expose the metal layer from the edge of the wiring forming layer; ,
A surface protective film forming step for forming a surface protective film so as to cover each chip part and dicing line part,
A surface protective film etching step for removing the surface protective film covering the semiconductor layer while performing plasma etching on the semiconductor wafer and leaving the surface protective film covering the exposed metal layer in the dicing line portion;
A semiconductor layer etching step of performing plasma etching on the semiconductor wafer and digging up the exposed semiconductor layer in the dicing line portion,
A method for manufacturing a semiconductor chip, comprising: polishing a semiconductor layer from a surface opposite to a surface protection film arrangement side of a semiconductor wafer, and dividing each chip portion into individual semiconductor chips. 半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割して個片化された半導体チップを製造する方法であって、
それぞれのチップ部およびダイシングライン部を覆うように、配線形成層の表面にパッシベーション膜が配置された半導体ウェハを準備する半導体ウェハ準備工程と、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層とパッシベーション膜とを除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を掘り下げて溝を形成する半導体層エッチング工程と、
ダイシングライン部に形成された溝に沿って半導体ウェハを劈開することで、それぞれのチップ部を個々の半導体チップに分割する劈開工程とを含む、半導体チップの製造方法。 With respect to a semiconductor wafer comprising a semiconductor layer, a wiring forming layer disposed on the semiconductor layer and including a metal layer, and a plurality of chip portions defined by the dicing line portion, each chip portion is formed in the dicing line portion. A method of manufacturing individually divided semiconductor chips,
A semiconductor wafer preparation step of preparing a semiconductor wafer in which a passivation film is arranged on the surface of the wiring formation layer so as to cover each chip portion and the dicing line portion;
In the dicing line portion, using a blade, the wiring forming layer including the metal layer and the passivation film are removed to expose the semiconductor layer and to expose the metal layer from the edge of the wiring forming layer; ,
A surface protective film forming step for forming a surface protective film so as to cover each chip part and dicing line part,
A surface protective film etching step for removing the surface protective film covering the semiconductor layer while performing plasma etching on the semiconductor wafer and leaving the surface protective film covering the exposed metal layer in the dicing line portion;
A semiconductor layer etching step of performing plasma etching on the semiconductor wafer and digging up the exposed semiconductor layer in the dicing line portion to form a groove,
A method for manufacturing a semiconductor chip, comprising: cleaving a semiconductor wafer along a groove formed in a dicing line portion to divide each chip portion into individual semiconductor chips. 表面保護膜形成工程において、化学蒸着法（ＣＶＤ）により表面保護膜としてＳｉＯ２膜を形成し、
表面保護膜エッチング工程において、フロロカーボン系ガス主体のガスを用いたプラズマエッチングを行うことにより、ダイシングライン部において、配線形成層の端縁に形成されたＳｉＯ２膜を残しながら、半導体層の層面に形成されたＳｉＯ２膜の除去を行う、請求項１または２に記載の半導体チップの製造方法。 In the surface protective film forming step, a SiO 2 film is formed as a surface protective film by chemical vapor deposition (CVD),
In the surface protective film etching step, plasma etching using a gas mainly composed of a fluorocarbon-based gas is performed to leave the SiO 2 film formed at the edge of the wiring formation layer in the dicing line portion, and to the layer surface of the semiconductor layer. The method for manufacturing a semiconductor chip according to claim 1, wherein the formed SiO 2 film is removed. 半導体ウェハにおいて、それぞれのチップ部は接続用電極部を有し、パッシベーション膜により接続用電極部が覆われた状態にて、表面保護膜エッチング工程および半導体層エッチング工程が実施され、
半導体層エッチング工程が完了した後、半導体ウェハに対してプラズマエッチングを行って、接続用電極部上のパッシベーション膜を除去するパッシベーション膜エッチング工程が行われる、請求項１から３のいずれか１つに記載の半導体チップの製造方法。 In a semiconductor wafer, each chip portion has a connection electrode portion, and in a state where the connection electrode portion is covered with a passivation film, a surface protection film etching step and a semiconductor layer etching step are performed,
4. The passivation film etching process according to claim 1, wherein after the semiconductor layer etching process is completed, a plasma etching is performed on the semiconductor wafer to remove a passivation film on the connection electrode portion. 5. The manufacturing method of the semiconductor chip of description. 半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割して個片化された半導体チップを製造する方法であって、
それぞれのチップ部およびダイシングライン部を覆うように、配線形成層の表面にパッシベーション膜が配置された半導体ウェハを準備する半導体ウェハ準備工程と、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層とパッシベーション膜とを除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を除去して、それぞれのチップ部を個々の半導体チップに分割する半導体層エッチング工程とを含む、半導体チップの製造方法。 With respect to a semiconductor wafer comprising a semiconductor layer, a wiring forming layer disposed on the semiconductor layer and including a metal layer, and a plurality of chip portions defined by the dicing line portion, each chip portion is formed in the dicing line portion. A method of manufacturing individually divided semiconductor chips,
A semiconductor wafer preparation step of preparing a semiconductor wafer in which a passivation film is arranged on the surface of the wiring formation layer so as to cover each chip portion and the dicing line portion;
In the dicing line portion, using a blade, the wiring forming layer including the metal layer and the passivation film are removed to expose the semiconductor layer and to expose the metal layer from the edge of the wiring forming layer; ,
A surface protective film forming step for forming a surface protective film so as to cover each chip part and dicing line part,
A surface protective film etching step for removing the surface protective film covering the semiconductor layer while performing plasma etching on the semiconductor wafer and leaving the surface protective film covering the exposed metal layer in the dicing line portion;
A semiconductor chip manufacturing method, comprising: performing plasma etching on a semiconductor wafer, removing an exposed semiconductor layer in a dicing line portion, and dividing each chip portion into individual semiconductor chips. . 表面保護膜形成工程において、化学蒸着法（ＣＶＤ）により表面保護膜としてＳｉＯ２膜を形成し、
表面保護膜エッチング工程において、フロロカーボン系ガス主体のガスを用いたプラズマエッチングにより、ダイシングライン部において、配線形成層の端縁に形成されたＳｉＯ２膜を残しながら、半導体層の層面に形成されたＳｉＯ２膜の除去を行う、請求項５に記載の半導体チップの製造方法。 In the surface protective film forming step, a SiO 2 film is formed as a surface protective film by chemical vapor deposition (CVD),
In the surface protective film etching step, plasma etching using a gas mainly composed of a fluorocarbon-based gas was formed on the layer surface of the semiconductor layer while leaving the SiO 2 film formed at the edge of the wiring forming layer in the dicing line portion. The method for manufacturing a semiconductor chip according to claim 5, wherein the SiO 2 film is removed. 半導体ウェハにおいて、それぞれのチップ部は接続用電極部を有し、パッシベーション膜により接続用電極部が覆われた状態にて、表面保護膜エッチング工程および半導体層エッチング工程が実施され、
半導体層エッチング工程が完了した後、半導体ウェハに対してプラズマエッチングを行って、接続用電極部上のパッシベーション膜を除去するパッシベーション膜エッチング工程が行われる、請求項５または６に記載の半導体チップの製造方法。 In a semiconductor wafer, each chip portion has a connection electrode portion, and in a state where the connection electrode portion is covered with a passivation film, a surface protection film etching step and a semiconductor layer etching step are performed,
7. The semiconductor chip according to claim 5, wherein after the semiconductor layer etching process is completed, a passivation film etching process is performed in which plasma etching is performed on the semiconductor wafer to remove the passivation film on the connection electrode portion. 8. Production method.
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