JP2009088252A - Method for dicing wafer, and semiconductor chip - Google Patents

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Inventor
Chiyuuei Nakamura
仲栄 中村
Original Assignee
Sharp Corp
シャープ株式会社
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Abstract

PROBLEM TO BE SOLVED: To increase the number of semiconductor device that can be formed on a wafer by reducing a region of a scribe line by shortening a dicing width in a simple method.
SOLUTION: The method of dicing the wafer, in which the wafer having a plurality of element portions formed on a surface is divided along a division line set between the plurality of element portions, includes: a first step S12 of cutting a first groove which is not too deep to penetrate the wafer from the backside of the wafer from the backside along division line; and a second step S14 of cutting a second groove which is deep enough to reach the first groove from the top surface of the wafer from the top surface along the division line by laser machining.
COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ウエハを個々の半導体チップに分割するウエハのダイシング方法、およびその方法により製造された半導体チップに関するものである。 The present invention is a dicing process of the wafer to divide the wafer into individual semiconductor chips, and to a semiconductor chip manufactured by the method.

従来、半導体チップは、複数の半導体素子が形成されたウエハが個々に切り出されて製造されている。 Conventionally, semiconductor chips, wafers in which a plurality of semiconductor elements are formed is manufactured cut individually. 半導体チップの切り出し方法としては、種々の技術が提案されている。 As method for cutting out the semiconductor chip, various techniques have been proposed. なお、上記切り出しとは、例えば、分割、分離、ダイシング、切断、切削とも呼ばれる動作(方法)であり、以下では、適宜使用して説明する。 Note that the above cut out, for example, division, separation, dicing, cutting, an operation also referred to as cutting (process), in the following description used as appropriate.

図9および図10は、従来のウエハ101のダイシング工程を示す図である。 9 and 10 are diagrams illustrating a dicing process of the conventional wafer 101.

図9(a)は、ダイシング前のウエハ101を示している。 FIG. 9 (a) shows a wafer 101 before dicing. ウエハ101は、主にシリコンからなり、図9(a)に示すように薄くスライスされた円盤の形状を有している。 Wafer 101 is mainly made of silicon, having a thinly sliced ​​shape of a disk as shown in Figure 9 (a). ウエハ101の表面側(図9(a)で示されている側)には、碁盤の目状に複数並べられた回路パターンに基づいて半導体素子が形成されている領域である素子部102が形成されている。 Surface of the wafer 101 (FIG. 9 (a side indicated by a)), the element portion 102 is a region where the semiconductor element is formed on the basis of a plurality ordered circuit pattern in a grid-like formation It is. また、ウエハ101の表面側には、それぞれの素子部102の間の縦横一定間隔の複数の直線からなるスクライブライン103が形成されている。 Further, on the surface side of the wafer 101, the scribe line 103 consisting of a plurality of straight vertical and horizontal fixed interval between each of the elements 102 are formed. スクライブライン103は、半導体チップを切り出す際のダイシング可能な領域となっている。 Scribe lines 103 has a dicing available space when cutting the semiconductor chip.

次いで、図9(b)に示すように、図9(a)に示したウエハ101を、素子部102が形成されている面が露出するように、ウエハ搬送治具50に載せる。 Then, as shown in FIG. 9 (b), the wafer 101 shown in FIG. 9 (a), so as to expose the surface of the element portion 102 is formed, placed on the wafer transfer jig 50. ウエハ搬送治具50は、ウエハ101をダイシングする際の台の役割を有すると同時に、ダイシング後のウエハ、すなわち複数の半導体チップを搬送する台としての役割も有する。 Wafer transfer jig 50 has at the same time has a role pedestal when dicing the wafer 101, after dicing the wafer, namely a role as platform for transporting a plurality of semiconductor chips. ウエハ搬送治具50におけるウエハ101を載せる側の表面には、ウエハ101を固定するためのダイシング用粘着テープ104が設けられている。 The surface on which places the wafer 101 in the wafer conveying jig 50, dicing adhesive tape 104 for fixing the wafer 101 is provided.

図9(b)の状態まで準備した後、ダイシングを開始する。 After preparing to the state in FIG. 9 (b), starts dicing. 図9(c)は、ダイシングを行うダイシングライン105を示している。 FIG. 9 (c) shows a dicing line 105 for dicing. このダイシングライン105の設定パターンは、スクライブライン103の形成パターンに合致するように設定される。 Setting pattern of the dicing line 105 is set to match the formation pattern of scribe lines 103.

続く処理について、図10を参照しながら説明する。 The subsequent processing will be described with reference to FIG. 10. 図10(a)は、図9(b)(c)に示す状態のウエハ101の断面図を示している。 FIG. 10 (a) shows a sectional view of a wafer 101 in the state shown in FIG. 9 (b) (c). この図10(a)の状態からダイシングが開始される。 Diced from the state of FIG. 10 (a) it is started.

図10(b)に、ウエハ101が完全に分割された状態である、ダイシング後の状態を示す。 Figure 10 (b), a state where the wafer 101 is completely divided, showing a state after dicing. ダイシングは、ブレード(図示せず)を用いて、素子部102が形成されている面からウエハ101を1度で分割するように、ダイシングライン105に沿って縦横順番に行っていく。 Dicing, using a blade (not shown), so as to divide the surface of the element portion 102 is formed with the wafer 101 in one time, intended to make the vertical and horizontal sequentially along the dicing line 105. ダイシング幅Zは、40μm〜100μmとなり、ブレードの刃幅とほぼ等しくなる。 Dicing width Z is, 40 m to 100 m, and the approximately equal to the blade edge width. これにより、個々に分割された半導体チップ110を得ることができる。 Thus, it is possible to obtain a semiconductor chip 110 which is divided into individual.

ここで、ブレードの刃幅は、ウエハ101の厚みで決まる。 Here, blade width of the blade is determined by the thickness of the wafer 101. つまりは、ウエハ101を一度で切断しようとする場合、ウエハ101の厚みが大きいと深くブレードの刃を入れなければならないので、ブレードの刃幅が小さいと刃が破損してしまう。 That is, when trying to cut the wafer 101 at once, because it must deeply putting blade edge and the thickness of the wafer 101 is large, blade and blade width of the blade is small is damaged. それゆえ、ウエハ101が厚ければ厚い程、ブレードの刃幅を大きくしなければならなかった。 Hence, the thicker if the wafer 101 is thick, it had to increase the blade edge width.

ところが、図10(b)に示すように、スクライブライン103の幅Yは、ダイシング幅Zよりも必ず大きくなるように設定される。 However, as shown in FIG. 10 (b), the width Y of the scribe line 103 is set to always be larger than the dicing width Z. これは、ダイシング時のブレードとウエハ101との位置関係がずれることによる素子部102へのダメージを防止するためである。 This is to prevent damage to the element portion 102 due to the positional relationship between the blade and the wafer 101 during dicing is shifted. このため、ブレードの刃幅が大きくなればなる程、ダイシング幅Zも連動して大きくなるので、スクライブライン103の幅Yをさらに大きく設定しなければならない。 Therefore, as the blade width of the blade is the greater, since increases in conjunction also dicing width Z, must be set larger width Y of the scribe line 103. スクライブライン103の幅Yが大きくなれば、ウエハ101の素子部102の形成面において、スクライブライン103が占める領域が大きくなり、素子部102が占める領域が減少する。 The larger the width Y of the scribe line 103, the forming surface of the element portion 102 of the wafer 101, the greater the area scribe line 103 is occupied, the element portion 102 is a region occupied is reduced. それゆえ、ウエハ101に形成可能な半導体素子の数量が減少するという問題が発生していた。 Therefore, a problem that the quantity capable of forming semiconductor elements on the wafer 101 is reduced has occurred.

この問題に対して、図11に示すように、厚みが大きいウエハ101aをダイシングする場合、刃幅の異なるブレードを用いて、2段階(1回目:ダイシング幅X、2回目:ダイシング幅W)でダイシングするという方法も提案された。 For this problem, as shown in FIG. 11, when dicing the thicker wafers 101a, using different blades of the blade width, two stages (1st: dicing width X, 2 time: dicing width W) in method of dicing has also been proposed. しかしながら、少なくともブレードの刃幅の分は、スクライブライン103の幅として必要になるため、上記問題を解決するには十分ではなかった。 However, the amount of blade width of at least the blade, because it requires the width of the scribe line 103, was not sufficient to solve the above problems.

そこで、ダイシング幅を縮小化して、ウエハに形成可能な半導体素子の数量を増加させる技術が、例えば、特許文献1に記載されている。 Therefore, by reducing the dicing width, techniques for increasing the number of formable semiconductor element wafer, for example, described in Patent Document 1. 図12に、特許文献1に記載のウエハの分割方法を用いたウエハの分割工程を示す。 Figure 12 shows a wafer dividing step using a method of dividing a wafer described in Patent Document 1.

図12(a)に示すように、複数のアルミパッド202およびパッシベーション膜203が形成されたシリコン基板201上に、レジスト204を形成する。 As shown in FIG. 12 (a), on a plurality of aluminum pads 202 and the silicon substrate 201 to the passivation film 203 is formed, to form a resist 204. そして、パターニングしたレジスト204をマスクにして、シリコン基板201上に、トレンチ穴205をドライエッチングにより形成する。 Then, a resist 204 is patterned as a mask on the silicon substrate 201 to form a trench hole 205 by dry etching. このトレンチ穴205は、ウエハ分割用の溝となる。 The trench hole 205 is a groove for wafer splitting.

次いで、レジスト204を除去した後に、図12(b)に示すように、シリコン基板201のアルミパッド202側にバックグラインディングテープ206を貼り付け、シリコン基板201のアルミパッド202側と反対の面を、トレンチ穴205に達するまで研削および研磨する。 Then, after removing the resist 204, as shown in FIG. 12 (b), paste the back grinding tape 206 on the aluminum pads 202 side of the silicon substrate 201, a surface opposite to the aluminum pad 202 of the silicon substrate 201 is ground and polished until the trench hole 205. そして、バックグラインディングテープ206を剥がし、最終的に、図12(c)に示すように、半導体チップ210を得ている。 Then, peeling the back grinding tape 206, and finally, as shown in FIG. 12 (c), to obtain the semiconductor chip 210.

よって、最終的にシリコン基板201を分割するための溝となるトレンチ穴205をドライエッチングにより形成しているため、トレンチ穴205をブレードの刃幅よりも細く形成することが可能となる。 Therefore, since the trench hole 205 which is a groove for dividing the final silicon substrate 201 are formed by dry etching, it is possible to form thinner than the blade width of the trench hole 205 blade. それゆえ、シリコン基板201における個々の半導体チップ210に分割する時のダイシング幅を細くすることができ、1つのシリコン基板201における半導体チップ210の取り個数を増やすことが可能となっている。 Therefore, the dicing width when divided into individual semiconductor chips 210 in the silicon substrate 201 can be made to thin, it is possible to increase the number taken of the semiconductor chip 210 in one of the silicon substrate 201.
特開2002−25948号公報(平成14年1月25日公開) JP 2002-25948 JP (published January 25, 2002)

しかしながら、上述した特許文献1に記載のウエハの分割方法では、最終的にシリコン基板201を分割するための溝となるトレンチ穴205をドライエッチングにより形成しているため、ドライエッチングにかかる工程が追加されるという問題点を有している。 However, in the method of dividing the wafer described in Patent Document 1 described above, ultimately for the trench hole 205 which is a groove for dividing the silicon substrate 201 are formed by dry etching, process additional according to dry etching there is a problem that is. また、トレンチ穴205を貫通させるのではなく、シリコン基板201のアルミパッド202側と反対の面をトレンチ穴205に達するまで研削および研磨することにより、シリコン基板201を分割しているため、シリコン基板201は当該研削および研磨の分を予め余分に形成しておかなければならない。 Further, instead of passing the trench hole 205, by grinding and polishing a surface opposite to the aluminum pad 202 of the silicon substrate 201 until the trench hole 205, because it divides the silicon substrate 201, a silicon substrate 201 it must be pre-extra form minute of the grinding and polishing. よって、ブレードの切削によるダイシング工程よりも、大幅に時間および材料コストがかかる。 Therefore, than the dicing step by cutting the blade, it takes significant time and material cost.

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、簡単な方法でダイシング幅を縮小化しスクライブラインの領域を縮小化することによって、ウエハに形成可能な半導体素子の数量を増加させることができるウエハのダイシング方法、および、その方法により製造された半導体チップを提供することにある。 The present invention was made in view of the above problems, its object is to reduce the dicing width in a simple manner by reducing the area of ​​the scribe line, capable of forming semiconductor elements on the wafer dicing method of a wafer can increase the quantity and to provide a semiconductor chip manufactured by the method.

本発明のウエハのダイシング方法は、上記課題を解決するために、表面に複数の素子部が形成されたウエハを、上記複数の素子部の各々の間に設定された分割ラインに沿って分割するウエハのダイシング方法において、上記ウエハの裏面に、該裏面からウエハを貫通しない深さを有する第1の溝を、上記分割ラインに沿って切削加工により形成する第1のステップと、上記ウエハの表面に、該表面から上記第1の溝に達するまでの深さを有する第2の溝を、上記分割ラインに沿ってレーザ加工により形成する第2のステップと、を含むことを特徴としている。 Dicing method of a wafer of the present invention, in order to solve the above problems, the wafer portion a plurality of elements are formed on the surface is divided along the dividing line that is set between each of the plurality of element portions in the dicing process of the wafer, the back surface of the wafer, a first groove having a depth that does not penetrate the wafer from the back surface, a first step of forming by cutting along the dividing line, the surface of the wafer in the second groove having a depth from the surface until reaching the first groove, and characterized in that it comprises a second step of forming by laser processing along the dividing line.

また、本発明のウエハのダイシング方法は、表面に複数の素子部が形成されたウエハを、上記複数の素子部の各々の間に設定された分割ラインに沿って分割するウエハのダイシング方法において、上記ウエハの表面に、該表面からウエハを貫通しない深さを有する第2の溝を、上記分割ラインに沿ってレーザ加工により形成する第1のステップと、上記ウエハの裏面に、該裏面から上記第2の溝に達するまでの深さを有する第1の溝を、上記分割ラインに沿って切削加工により形成する第2のステップと、を含むことを特徴としている。 The wafer dicing process of the present invention, the wafer portion a plurality of elements are formed on the surface, the wafer dicing process for dividing along the set division line between each of said plurality of element sections, on the surface of the wafer, the second grooves having a depth that does not penetrate the wafer from the surface, a first step of forming by laser processing along the dividing line, the rear surface of the wafer, said the back surface a first groove having a depth to reach the second groove is characterized in that it comprises a second step of forming by cutting along the dividing line.

上記の各構成によれば、ウエハを、ウエハの裏面に形成された切削加工による第1の溝、および、ウエハの表面に形成されたレーザ加工による第2の溝によって、個々の半導体チップに分割するので、ウエハの表面側のダイシング幅は、第2の溝の溝幅を基にして設定すればよいことになる。 According to the construction of the dividing, a wafer, a first groove by cutting which is formed on the rear surface of the wafer, and, by a second groove by laser processing, which is formed on the surface of the wafer, into individual semiconductor chips since, dicing the width of the surface side of the wafer would the groove width of the second groove may be to set the group. つまりは、レーザの切断幅は、ブレードを用いた機械加工では実現不可能なほど小さいので、ウエハの表面側のダイシング幅を、ブレードを用いた機械加工を行う場合よりも小さく設定することが可能となる。 That is, the cutting width of the laser, so as not feasible in machining using a blade small, the dicing width of the surface of the wafer, can be set smaller than the case of performing machining using a blade to become.

よって、簡単な方法でウエハの表面側のダイシング幅を縮小化し、ダイシング幅に応じて設定される複数の素子部の各々の間の領域を縮小化することによって、ウエハの表面における素子部が占める領域を増加させることが可能となる。 Therefore, the dicing width of the front surface of the wafer and reduction in a simple manner, by reducing the area between each of the plurality of element portions to be set in accordance with the dicing width occupies element portion on the surface of the wafer it is possible to increase the area.

なお、この素子部には、例えば、半導体素子が形成される。 Note that this element, for example, a semiconductor element is formed. 半導体素子は、ICやLSIを製造するために種々の機能を奏するような構成された回路パターンに基づいて形成されている。 The semiconductor element is formed on the basis of the circuit configured pattern as achieve the various functions to produce an IC or LSI. それゆえ、素子部の領域が増加することにより、1つのウエハに形成可能な半導体素子の数量を増加させることが可能となる。 Therefore, by the area of ​​the element portion increases, it becomes possible to increase the number of formable semiconductor device in a single wafer.

また、本発明のウエハのダイシング方法は、上記第1の溝の深さは、上記ウエハの厚みの2分の1以上かつ10分の9以下の範囲であることが好ましい。 Also, the dicing method of a wafer of the present invention, the depth of the first groove is preferably 1 or more and 9 or less in the range of 10 minutes half of the thickness of the wafer. または、上記第2の溝の深さは、上記ウエハの厚みの10分の1以上かつ2分の1以下の範囲であることが好ましい。 Or the depth of the second groove is preferably 1 or more and a range of less than one-half of the 10 minutes of the thickness of the wafer.

一般的に、ウエハが厚いと、レーザ加工は極端に加工速度が落ちることが知られている。 Generally, the wafer is thick, the laser processing is known to extremely processing speed drops. このため、第2の溝が深ければ、第2の溝を完成するまでに時間がかかってしまう。 Therefore, if the second groove deeper, it takes time to complete the second groove. これに対し、上記の各構成によれば、ウエハの大部分には切削加工を行うので、レーザ加工はウエハの一部を加工するための使用にとどまっている。 In contrast, according to the configuration described above, since the majority of the wafer performing cutting, laser processing has remained used for processing a portion of the wafer. よって、第2の溝を完成するまでにかかる時間の増加を抑制することが可能となる。 Therefore, it becomes possible to suppress an increase in the time it takes to complete the second groove.

さらに、本発明のウエハのダイシング方法では、上記ウエハの表面におけるダイシング幅の縮小化を実現するものとして、上記第1の溝の溝幅を、40μm以上かつ100μm以下の範囲で形成するとともに、上記第2の溝の溝幅を、5μm以上かつ30μm以下の範囲で形成することが望ましい。 Further, in the wafer dicing method of the present invention, as to realize a reduction in the dicing width of the surface of the wafer, the groove width of the first groove, thereby forming at and 100μm below the range of 40 [mu] m, the the groove width of the second groove is preferably made of a range of not more than 30 [mu] m 5 [mu] m.

また、本発明のウエハのダイシング方法は、上記第1の溝の溝幅は、該第1の溝の深さに応じて設定することが好ましい。 The wafer dicing process of the present invention, the groove width of the first groove is preferably set in accordance with the depth of the first groove.

上記第1の溝は、ウエハの表面側のダイシング幅とは無関係に形成される。 The first groove is formed independently from the dicing width of the surface side of the wafer. ゆえに、上記の構成によれば、第1の溝を形成する際の深さに応じて、好適な刃幅を有するブレードなどを使用することが可能となる。 Thus, according to the above configuration, according to the depth at the time of forming the first groove, it is possible to use such a blade having a suitable blade width.

また、本発明の半導体チップは、表面に複数の素子部が形成されたウエハが、上記複数の素子部の各々の間に設定された分割ラインに沿って分割されたことにより製造された半導体チップにおいて、上記ウエハの裏面に切削加工による第1の溝と、上記ウエハの表面に、上記第1の溝と接続しており、かつ上記第1の溝の溝幅よりも小さい溝幅を有するレーザ加工による第2の溝とが上記分割ラインに沿って形成されたことにより上記分割が行われたことによって、上記第1の溝の形成による分割により生じた上記ウエハの裏面に略垂直な第1の加工断面および略平行な第3の加工断面、並びに上記第2の溝の形成による分割により生じた第2の加工断面からなる分割面を有しており、上記素子部の端部が、上記第3の加工断面を上記ウエハ The semiconductor chip of the present invention, a semiconductor chip wafer in which part a plurality of elements are formed on the surface were prepared by divided along a division line that is set between each of the plurality of element portions in a laser having a first groove by cutting the rear surface of the wafer, the surface of the wafer, being connected to the said first groove, and a smaller groove width than the groove width of the first groove by the second grooves by machining the division by formed along the dividing line is performed, the first substantially perpendicular to the back surface of the wafer caused by division by the formation of the first groove processed cross section and substantially parallel to the third processing section, and has the splitting surface of a second processing section caused by division by the formation of the second groove, the end portion of the element portion, above the third processing section of the wafer 表面に投影したときの領域に設けられていることを特徴としている。 It is characterized in that is provided in the region when projected onto the surface.

上記の構成によれば、素子部の端部が、上記第3の加工断面をウエハの表面に投影したときの領域に設けられていることにより、素子部の端部は、第1の溝の溝幅とは関係なく、第2の溝の溝幅に応じてその形成される位置が設定されている。 According to the above configuration, the end portion of the element portion, by being provided in a region in projecting the said third processing section on the surface of the wafer, the end of the element portion, the first groove regardless of the groove width, the position thereof is formed according to the groove width of the second groove is set. また、第2の溝はレーザ加工により形成されているので、素子部の端部を第2の加工断面に近い位置に設定することに問題は生じない。 The second groove is so formed by laser processing, it does not occur a problem in setting the end of the element portion at a position closer to the second processing section. それゆえ、素子部の領域が広く確保された半導体チップを実現することが可能となる。 Therefore, it is possible to realize a semiconductor chip area of ​​the element portion is secured widely.

また、本発明の半導体チップでは、上記半導体チップにおける素子部の領域の広域化を実現するものとして、上記素子部の端部と上記第2の加工断面との間の幅が、15μm以下に設定されていることが望ましい。 Further, in the semiconductor chip of the present invention, as to realize a wide-area region of the active element of the semiconductor chip, the width between the end portion and the second processing section of the element portion is set to 15μm or less it is desirable to have been.

以上のように、本発明のウエハのダイシング方法は、ウエハの裏面に、該裏面からウエハを貫通しない深さを有する第1の溝を、分割ラインに沿って切削加工により形成する第1のステップと、上記ウエハの表面に、該表面から上記第1の溝に達するまでの深さを有する第2の溝を、上記分割ラインに沿ってレーザ加工により形成する第2のステップと、を含む方法である。 As described above, the wafer dicing process of the present invention, the back surface of the wafer, a first step of forming a first groove having a depth that does not penetrate the wafer from the back surface, by cutting along the dividing line If the method comprising the surface of the wafer, a second groove having a depth from the surface until reaching the first groove, and a second step of forming by laser processing along the dividing line, the it is.

また、本発明のウエハのダイシング方法は、ウエハの表面に、該表面からウエハを貫通しない深さを有する第2の溝を、分割ラインに沿ってレーザ加工により形成する第1のステップと、上記ウエハの裏面に、該裏面から上記第2の溝に達するまでの深さを有する第1の溝を、上記分割ラインに沿って切削加工により形成する第2のステップと、を含む方法である。 The wafer dicing process of the present invention, the surface of the wafer, a first step of the second grooves having a depth that does not penetrate the wafer from the surface, is formed by laser processing along the dividing line, the the back surface of the wafer, the method comprising a first groove having a depth from the rear surface to reach said second groove, and a second step of forming by cutting along the dividing line, the.

それゆえ、ウエハの表面側のダイシング幅は、第2の溝の溝幅を基にして設定すればよく、第2の溝はレーザ加工により形成するので、ウエハの表面側のダイシング幅を、ブレードを用いた機械加工を行う場合よりも小さく設定することができる。 Therefore, the dicing width of the surface side of the wafer may be set in the groove width of the second groove based, since the second grooves are formed by laser processing, the dicing width of the surface of the wafer, the blade it can be set to be smaller than the case of performing machining using. したがって、簡単な方法でウエハの表面側のダイシング幅を縮小化し、ダイシング幅に応じて設定される複数の素子部の各々の間の領域を縮小化することによって、ウエハの表面における素子部が占める領域を増加させることができるという効果を奏する。 Accordingly, the dicing width of the front surface of the wafer and reduction in a simple manner, by reducing the area between each of the plurality of element portions to be set in accordance with the dicing width occupies element portion on the surface of the wafer an effect that it is possible to increase the area.

また、本発明の半導体チップは、ウエハの裏面に切削加工による第1の溝と、上記ウエハの表面に、上記第1の溝と接続しており、かつ上記第1の溝の溝幅よりも小さい溝幅を有するレーザ加工による第2の溝とが分割ラインに沿って形成されたことにより分割が行われたことによって、上記第1の溝の形成による分割により生じた上記ウエハの裏面に略垂直な第1の加工断面および略平行な第3の加工断面、並びに上記第2の溝の形成による分割により生じた第2の加工断面からなる分割面を有しており、素子部の端部が、上記第3の加工断面を上記ウエハの表面に投影したときの領域に設けられている構成である。 The semiconductor chip of the present invention includes a first groove by cutting the rear surface of the wafer, the surface of the wafer, being connected to the said first groove, and than the groove width of the first groove by dividing by formed it is performed along the second groove and the division line by laser processing having a small groove width, substantially on the rear surface of the wafer caused by division by the formation of the first groove first processing section and substantially parallel to the third processing section perpendicular, and has a division surface of a second processing section caused by division by the formation of the second groove, the end portion of the element portion but the third processing section is a configuration provided in the region when projected onto the surface of the wafer.

それゆえ、素子部の端部は、第1の溝の溝幅とは関係なく、第2の溝の溝幅に応じてその形成される位置が設定されている。 Therefore, the end portion of the element portion, regardless of the groove width of the first groove, the position thereof is formed according to the groove width of the second groove is set. また、第2の溝はレーザ加工により形成されているので、素子部の端部を第2の加工断面に近い位置に設定することに問題は生じない。 The second groove is so formed by laser processing, it does not occur a problem in setting the end of the element portion at a position closer to the second processing section. したがって、素子部の領域が広く確保された半導体チップを実現することができるという効果を奏する。 Therefore, there is an effect that it is possible to realize a semiconductor chip area of ​​the element portion is secured widely.

〔実施の形態1〕 [Embodiment 1]
本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。 If described with reference to the accompanying drawings, an embodiment of the present invention is as follows. 本実施の形態では、まず、ウエハの構成について説明し、その次に、当該ウエハのダイシング方法、その方法により製造された半導体チップの構成、の順に説明する。 In this embodiment, first, description will be given of a configuration of the wafer, the next dicing process of the wafer, the configuration of the semiconductor chip manufactured by the method will be described in this order.

(ウエハの構成) (The configuration of the wafer)
図1は、本実施の形態のウエハ11の概略構成を示す、(a)は斜視図であり、(b)は素子部12の形成面に垂直な任意の面における断面図である。 Figure 1 shows a schematic construction of a wafer 11 of this embodiment, (a) is a perspective view, a sectional view in (b) is any plane perpendicular to the forming surface of the element portion 12.

本実施の形態のウエハ11は、図1(a)に示すように、薄くスライスされた円盤の形状を有している。 Wafer 11 of this embodiment, as shown in FIG. 1 (a), has the shape of a thin sliced ​​disk. また、ウエハ11は、シリコンを主原料とし、その純度は設計に応じて適宜設定される。 The wafer 11 is a silicon as a main raw material, its purity is appropriately set according to the design. ウエハ11の一方の面には、素子部12およびスクライブライン13が形成されている。 On one surface of the wafer 11, the element 12 and the scribing lines 13 are formed. なお、以下では、ウエハ11において、素子部12およびスクライブライン13が形成されている側の面をウエハ表面と称し、その反対側の面をウエハ裏面と称する。 In the following, the wafer 11, the surface on which the element unit 12 and the scribe line 13 is formed is referred to as a wafer surface, referred to as the opposite surface and the wafer back surface.

素子部12は、半導体素子が形成されている領域(層)である。 Element 12 is a region where the semiconductor element is formed (layer). 半導体素子は碁盤の目状に複数並べられた回路パターンに基づいて形成されているので、素子部12の形状は碁盤の目状となっている。 Since the semiconductor element is formed on the basis of a plurality ordered circuit pattern in a grid-like, shape of the element 12 has a grid pattern. 半導体素子は、例えば、ICやLSIを製造するために設計に応じて種々の機能を奏するように構成されている。 Semiconductor devices, for example, is configured to achieve various functions according to the design in order to produce IC and LSI. なお、その構造は限定されるものではなく、例えば、積層構造などを有していてもよい。 The structure of the polymer is not limited, for example, may have a like layered structure. また、一般的に、ICやLSIなどは真四角であるが、本実施の形態では、素子部12の形状および配列パターンはこれに限定されるものではなく、種々の形状および配列に対応可能となっている。 Also, in general, although such as IC and LSI are square, in this embodiment, the shape and arrangement pattern of the element 12 is not limited thereto, and can cope with various shapes and array going on.

スクライブライン13は、素子部12の各々の間の縦横一定間隔の複数の直線からなる領域であり、言い換えれば、ウエハ表面において素子部12が形成されておらず、ウエハ11が露出している領域である。 Scribe line 13 is an area consisting of a plurality of straight vertical and horizontal fixed interval between each of the active element 12, in other words, not the element part 12 is formed in the wafer surface, the area where the wafer 11 is exposed it is. スクライブライン13は、素子部12を避けたダイシング可能な領域であり、スクライブライン13に沿ってダイシングが行われる。 Scribe lines 13 are dicing region capable of avoiding the element 12, dicing is performed along the scribe line 13. なお、スクライブライン13が、ダイシング幅よりも大きな領域(幅)を確保するように設定されて、素子部12の領域が決まる。 Note that the scribe line 13, is configured to secure a larger area than the dicing width (width), it determines the region of the element 12.

(ウエハのダイシング方法) (Dicing method of the wafer)
次に、図2〜4を参照しながら、上記構成を有するウエハ11のダイシング方法について説明する。 Next, with reference to FIGS. 2-4, it will be described dicing method of a wafer 11 having the above structure. なお、ウエハ11は、その厚みが300μm〜750μmであるとする。 Incidentally, the wafer 11 has a thickness and is 300Myuemu~750myuemu.

図2および図3は、本実施の形態のウエハ11のダイシング方法を説明するための、ダイシング工程を示す図である。 2 and 3, for explaining a dicing method of a wafer 11 of this embodiment, a diagram illustrating a dicing process.

まず、図2(a)に示すように、ウエハ11を、ウエハ裏面を上側に向ける。 First, as shown in FIG. 2 (a), the wafer 11 and directs the wafer back upward. そして、図2(b)に示すように、ウエハ裏面を上側に向けたまま、ウエハ11を、ダイシング用の粘着テープ14が表面に設けられたウエハ搬送治具50に載せる。 Then, as shown in FIG. 2 (b), while facing the wafer back upward, the wafer 11, placed on the wafer transfer jig 50 on which the adhesive tape 14 for dicing is provided on the surface. このときのウエハ11の断面図を図3(a)に示す。 The cross-sectional view of the wafer 11 at this time is shown in FIG. 3 (a). 図3(a)に示すように、素子部12が粘着テープ14に貼り付けられることにより、ウエハ11は固定された状態となっている。 As shown in FIG. 3 (a), by the element 12 is adhered to the adhesive tape 14, the wafer 11 is in a state of being fixed.

次いで、1回目のダイシングを開始する。 Then, to start the first round of dicing. この1回目のダイシングは、図2(c)に示すダイシングライン15に沿って、ブレード(図示せず)を用いた切削により行う。 The first dicing along the dicing line 15 shown in FIG. 2 (c), carried out by a cutting using a blade (not shown). ダイシングライン15は、ダイシングを行う箇所が設定された仮想ラインである。 Dicing line 15 is a virtual line portion to which the dicing is set. ダイシングライン15の設定パターンは、スクライブライン13の形成パターンに合致するように設定される。 Setting pattern of the dicing line 15 is set to match the formation pattern of the scribe line 13.

なお、このブレードによる切削加工では、図3(b)に示すように、ウエハ11を1度で完全に分割するように切削するのではなく、ウエハ裏面からウエハ11の途中までしか切削しない(ハーフカット)。 In the cutting using the blade, as shown in FIG. 3 (b), instead of cutting so as to completely divide the wafer 11 at one time, only a cut from the wafer back surface to the middle of the wafer 11 (half cut). 言い換えると、素子部12が形成されている側のウエハ11の一部(ウエハ残し量B)を残すように、ウエハ裏面からウエハ11を貫通しない深さを有する切削溝17を切削加工により形成する。 In other words, so as to leave a part of the side of the wafer 11 to the element portions 12 are formed (wafer leaving amount B), the cutting groove 17 having a depth that does not penetrate the wafer 11 from the wafer back surface is formed by cutting . これにより、ウエハ11は、ウエハ裏面に、ダイシングライン15に沿った切削溝17が形成された状態となる。 Thus, the wafer 11, the wafer back surface, a state in which the cut groove 17 along the dicing line 15 is formed.

このとき、ブレードは従来と略等しい刃幅のブレードを用いても良く、切削溝17の溝幅Aが40μm〜100μmの範囲となるように切削溝17を形成する。 In this case, the blade may be using a blade having substantially the same blade width with the conventional groove width A of the cut groove 17 to form a cut groove 17 to be in the range of 40 m to 100 m. また、ウエハ11の厚みが300μm〜750μmである場合、ウエハ残し量Bは50μm〜200μmの範囲とすることが望ましい。 Further, if the thickness of the wafer 11 is 300Myuemu~750myuemu, wafer leaving amount B is preferably in the range of 50 m to 200 m.

次いで、ウエハ11を粘着テープ14から剥がして裏返し、図2(d)に示すように、ウエハ表面を上側に向けたまま、ウエハ11を、粘着テープ14に載せ固定する。 Then, inside out peeled wafer 11 from the adhesive tape 14, as shown in FIG. 2 (d), while towards the wafer surface to the upper, the wafer 11 is fixed mounted to the adhesive tape 14. そして、この状態で、2回目のダイシングを開始する。 Then, in this state, to start the second round of dicing. この2回目のダイシングは、図2(e)に示すレーザ加工ライン16に沿って、レーザ(図示せず)を用いた溝加工により行う。 The second dicing along the laser processing line 16 shown in FIG. 2 (e), carried out by the groove processing using a laser (not shown). レーザ加工ライン16の設定パターンは、ダイシングライン15の設定パターンに合致するように設定される。 Setting pattern of the laser machining line 16 is set to match the setting pattern of the dicing line 15.

なお、このレーザによる溝加工では、図3(c)に示すように、ウエハ表面から切削溝17に達するまでの深さを有するレーザ溝18をレーザ加工により形成する。 In the groove processing by the laser, as shown in FIG. 3 (c), the laser groove 18 having a depth from the wafer surface to reach the cut groove 17 is formed by laser processing. レーザの出射パワーは5W以上かつ20W以下が望ましく、レーザ溝18の溝幅Cが5μm〜30μmの範囲となるようにレーザ溝18を形成する。 Output power of the laser is more and less desirably 20W 5W, the groove width C of the laser groove 18 to form a laser groove 18 to be in the range of 5 m to 30 m.

つまりは、上記レーザによる溝加工では、レーザ溝18の溝幅Cが、1回目のダイシングのブレードによる切削溝17の溝幅Aよりも小さくなるように形成している。 That is, in the groove processing by the laser, the groove width C of the laser groove 18 is formed to be smaller than the groove width A of the cut groove 17 by the first dicing blade. 切削溝17の溝幅Aは40μm〜100μmとなっているが、レーザは切断幅が10μm前後であるので、5μm〜30μmの範囲の溝幅Cを有するレーザ溝18を容易に形成することが可能である。 Although the groove width A of the cut groove 17 has a 40 m to 100 m, the laser because cutting width is around 10 [mu] m, it can be easily formed with a laser groove 18 having a groove width C of the range of 5μm~30μm it is.

これにより、ウエハ11は、切削溝17とレーザ溝18とが形成された状態、すなわち完全に分割された状態となる。 Thus, the wafer 11 is a state where the cut groove 17 and the laser groove 18 is formed, that is, completely divided state. よって、2段階でダイシングされることによって段差が形成された切断面を有する、半導体チップ20を得ることができる。 Thus, with a cutting surface of a step is formed by being diced in two stages, it is possible to obtain the semiconductor chip 20.

以上のように、ウエハ11はダイシングされる。 As described above, the wafer 11 is diced. 図2および図3を用いて説明したウエハ11のダイシング方法の処理フローを図4に示す。 The processing flow of the dicing process of the wafer 11 described with reference to FIGS. 2 and 3 shown in FIG. すなわち、始めに、ウエハ裏面を上側に向けたまま、ウエハ11を、ウエハ搬送治具50の表面に設けられた粘着テープ14の上に載せ固定する(ステップS11)。 That is, at the beginning, while facing the wafer back upward, the wafer 11 is placed fixed on the adhesive tape 14 provided on the surface of the wafer transport jig 50 (step S11). そして、1回目のダイシングとして、ウエハ裏面からウエハ表面側のウエハ11をウエハ残し量Bを残すように、ブレードにより切削加工を行う(ステップS12)。 Then, as the first dicing, the wafer back surface of the wafer 11 in the wafer surface so as to leave the wafer leaving amount B, performs cutting by the blade (step S12). すなわち、溝幅Aの切削溝17を切削加工により形成する。 That is, formed by cutting the cut groove 17 of the groove width A. そして、ウエハ11を粘着テープ14から剥がして裏返し、ウエハ表面を上側に向けたまま、ウエハ11を、粘着テープ14の上に載せ固定する(ステップS13)。 The turned over peeling the wafer 11 from the adhesive tape 14, while directing the wafer surface to the upper, the wafer 11 is fixed mounted on the adhesive tape 14 (step S13). そして、2回目のダイシングとして、ウエハ表面からウエハ11を完全に切断するように、レーザ加工を行う(ステップS14)。 Then, the second dicing from the wafer surface as the wafer 11 is completely cut, the laser processing is performed (step S14). すなわち、溝幅Cのレーザ溝18をレーザ加工により形成する。 That is, formed by laser processing laser groove 18 of the groove width C. このとき、ウエハ表面側にあるレーザ溝18の溝幅Cは、ウエハ裏面側にある切削溝17の溝幅Aよりも小さい。 At this time, the groove width C of the laser groove 18 on the wafer surface side is smaller than the groove width A of the cutting grooves 17 in the wafer back side. これにより、ウエハ11を、2段階でダイシングを行ったことにより切断面に段差を有する、個々の半導体チップ20に分離する。 Thus, the wafer 11 has a step on the cut surface by performing the dicing in two stages, separated into individual semiconductor chips 20.

それゆえ、ウエハ11を、ウエハ裏面に形成された切削加工による切削溝17、および、ウエハ表面に形成されたレーザ加工によるレーザ溝18によって、個々の半導体チップ20に分離するので、ウエハ表面において必要なダイシング幅は、レーザ加工によるレーザ溝18の溝幅Cだけを考慮すればよいことになる。 Therefore, the wafer 11, cut grooves 17 by the formed cutting back of the wafer, and, by a laser grooves 18 by laser processing, which is formed on the wafer surface, because the separation into individual semiconductor chips 20, required in the wafer surface dicing width that would only need be considered the groove width C of the laser groove 18 by laser processing. すなわち、ウエハの表面側のダイシング幅は、レーザ溝18の溝幅Cを基にして設定すればよいことになる。 That is, the dicing width of the surface side of the wafer, it is sufficient to set based on the groove width C of the laser groove 18. これにより、ウエハの表面側のダイシング幅を、従来のブレードを用いた機械加工を行う場合よりも狭く設定することが可能となる。 Thus, the dicing width of the surface of the wafer, it is possible to set narrower than the case of performing machining using a conventional blade. 従来のブレードを用いた機械加工では、レーザの切断幅を実現することはできない。 In machining using a conventional blade, it is impossible to realize a laser cutting width.

よって、簡単な方法でウエハ表面側のダイシング幅を縮小化し、スクライブライン13の領域を縮小化することが可能となる。 Therefore, the dicing width of the wafer surface side reduction, it is possible to reduce the area of ​​the scribe lines 13 in a simple manner. したがって、ウエハ表面におけるスクライブライン13が占める領域が減少することにより、素子部12が占める領域を増加させることが可能となるので、スクライブライン13の領域以外は全て、素子部12として半導体素子を形成することが可能となる。 Therefore, by region occupied by scribe lines 13 on the wafer surface is reduced, it becomes possible to increase the area occupied by the element 12, all but the region of the scribe line 13, a semiconductor element as the element portion 12 formed it is possible to become. つまりは、1つのウエハ11に形成可能な半導体素子の数量を増加させることが可能となる。 That is, it is possible to increase the number of formable semiconductor element on one wafer 11.

なお、本実施の形態のウエハ11のダイシング方法では、ウエハ11を分離するダイシング手段に、レーザにより加工したレーザ溝18を用いることによって、ウエハ表面側におけるダイシング幅の縮小化を実現している。 In the dicing method of a wafer 11 of this embodiment, the dicing means for separating the wafer 11, by using a laser groove 18 which is machined by the laser, thereby realizing a reduction in the dicing width of the wafer surface.

ところが、一般的に、レーザ加工は、ウエハ11が厚いと、極端に加工速度が落ちることが知られている。 However, in general, laser processing, the wafer 11 is thick, it is known that extreme processing speed drops. よって、本実施の形態のウエハ11のダイシング方法においても、レーザ溝18が深いほど、レーザ溝18を完成するまでに時間がかかる。 Therefore, even in the dicing process of the wafer 11 of this embodiment, as the laser groove 18 is deep, a long time to complete the laser groove 18 such. それゆえ、実用上、ウエハ11の厚みは0.1mm以下にする必要がある。 Therefore, practically, the thickness of the wafer 11 should be 0.1mm or less. しかしながら一方で、ウエハ11が薄いと、アセンブリ加工や、製品出荷後の顧客のハンドリングで割れる可能性がある。 On the other hand, however, when the wafer 11 is thin, the assembly process and, potentially divisible by customer handling after product shipment.

これに対し、本実施の形態のウエハ11のダイシング方法では、レーザは、ウエハ表面側のウエハ11の一部を切断するための使用にとどまっている。 In contrast, in the dicing process of the wafer 11 of this embodiment, the laser has remained used for cutting a portion of the wafer surface side of the wafer 11. ウエハ11の大部分は、ウエハ11の厚みに応じて最適な刃幅を有するブレードにより切断される。 Most of the wafer 11 is cut by the blade having an optimal blade width according to the thickness of the wafer 11. よって、レーザ溝18を完成するまでにかかる時間の増加を抑制することが可能となっている。 Therefore, it is possible to suppress an increase in the time it takes to complete the laser groove 18. なお、好ましくは、切削溝17の深さは、ウエハ11の厚みの2分の1以上かつ10分の9以下の範囲であることが望ましい。 Incidentally, preferably, the depth of the cut groove 17 is desirably 1 or more and 9 or less in the range of 10 minutes half of the thickness of the wafer 11.

そして、このように、ウエハ裏面側からはブレードによる切削加工、ウエハ表面側からはレーザ加工を行うことにより、上記のような二律背反の状態・関係(トレードオフ)を解決している。 And, thus, cutting by a blade from the wafer back side, from the wafer surface by performing laser processing, and resolution state, a trade-off relationship as described above (the trade-off). したがって、ウエハ表面側のダイシング幅の縮小化が可能となり、スクライブライン13の領域の縮小化が可能となっている。 Therefore, reduction in the dicing width of the wafer surface is possible, which enables reduction in the area of ​​the scribe line 13.

また、本実施の形態のウエハ11のダイシング方法では、ブレードにより切削加工した切削溝17の溝幅Aは、切削溝17の深さに応じて設定すればよい。 Further, in the dicing process of the wafer 11 of this embodiment, the groove width A of the cut groove 17 which is machined by the blade may be set in accordance with the depth of the cut groove 17. つまりは、ウエハ表面側のダイシング幅の縮小化の実現は、切削溝17の溝幅Aに無関係である。 That is, the realization of reduction of the dicing width of the wafer surface is independent of the groove width A of the cut groove 17. よって、切削溝17を形成する際の深さに応じて、好適な刃幅を有するブレードなどを使用することが可能となる。 Therefore, according to the depth at the time of forming the cut groove 17, it is possible to use such a blade having a suitable blade width.

また、本実施の形態のウエハ11のダイシング方法では、レーザにより形成されたレーザ溝18によって、半導体チップ20のウエハ表面側の切断面が形成される。 Further, in the dicing process of the wafer 11 of this embodiment, the laser groove 18 formed by the laser, the cut surface of the wafer front surface side of the semiconductor chip 20 is formed. レーザ加工は、ブレイドの切断のように真っ直ぐなラインではなく、例えば、ギザギザのような方向自在なラインで加工することが可能である。 The laser processing is not a straight line as blade cutting, for example, can be processed in a direction freely lines such as jagged. ゆえに、素子部12の形状にズレが生じている場合であっても、ウエハ裏面に形成された切削溝17の溝幅Aの範囲内であれば、素子部12の形状に応じて素子部12を逃げながら、レーザ溝18を形成してダイシングすることが可能である。 Therefore, even if the deviation occurs in the shape of the element 12, as long as it is within the range of the groove width A of the cutting groove 17 formed on the wafer back surface, the element portion according to the shape of the element portion 12 12 while fleeing, it is possible to dicing to form a laser groove 18.

ところで、ブレードによる切削加工は、削りながら切っていくので、バリや切りくずが生じる場合がある。 By the way, cutting by the blade, so it goes off while shaving, there is a case in which burrs and chips may occur. 一方で、レーザ加工は、切削加工ではなく焼き切っていくので、バリや切りくずは出にくい。 On the other hand, laser processing, so go burning off rather than cutting, burrs and chips is hard to leave. 本実施の形態のウエハ11のダイシング方法では、ブレードによる切削加工は、素子部12を粘着テープ14に貼り付けた状態でウエハ裏面に行っている。 The dicing method of a wafer 11 of this embodiment, cutting by the blade is going to the wafer back surface in a state of pasting an element portion 12 in the adhesive tape 14. これにより、切りくずが素子部12に飛び散らない。 Thus, chips can not scatter in the element unit 12. よって、素子部12に切りくずが付着することを防止することが可能となる。 Therefore, it becomes possible to prevent the chips cut into element 12 is attached.

(半導体チップの構成) (Structure of a semiconductor chip)
次に、本実施の形態のウエハ11のダイシング方法により分離された、半導体チップ20の構成について詳細に説明する。 Then, separated by dicing method of a wafer 11 of this embodiment, a detailed description of the construction of the semiconductor chip 20.

図5は、半導体チップ20の構成を示す断面図である。 Figure 5 is a sectional view showing a structure of a semiconductor chip 20.

半導体チップ20は、図5に示すように、ウエハ11をダイシングすることにより生じた切断面として、第1の加工断面21、第2の加工断面22、および第3の加工断面23からなる切断面を有している。 The semiconductor chip 20 is, as shown in FIG. 5, the cutting plane as the cutting surfaces caused by dicing the wafer 11, comprising a first processing section 21, the second processing section 22, and a third processing section 23 have.

第1の加工断面21は、ウエハ裏面側にあってウエハ裏面に略垂直な面であり、ブレードの切削加工により形成された加工断面である。 First processing section 21 is a surface substantially perpendicular to the wafer backside In the wafer back side, a processed cross section formed by cutting the blade. すなわち、切削溝17の側面である。 That is, a side of the cut groove 17.

第2の加工断面22は、ウエハ表面側にあってウエハ表面に略垂直な面であり、レーザ加工により形成された加工断面である。 Second processing section 22 is a surface substantially perpendicular to the wafer surface be in the wafer surface, a processed cross section which is formed by laser processing. すなわち、レーザ溝18の側面である。 That is, a side of the laser groove 18. また、第2の加工断面22は、第1の加工断面21と略平行になっている。 The second processing section 22 is substantially parallel with the first processing section 21.

第3の加工断面23は、ウエハ裏面に略平行な面であり、ブレードの切削加工により形成された加工断面である。 The third processing section 23 is substantially plane parallel to the wafer backside, a processed cross section formed by cutting the blade. すなわち、切削溝17の底面である。 That is, the bottom surface of the cut groove 17. また、第3の加工断面23は、第1の加工断面21および第2の加工断面22と略垂直になっている。 The third processing section 23, are substantially perpendicular to the first processing section 21 and the second processing section 22.

上述したように、レーザ加工によるレーザ溝18の溝幅Cは、ブレードの切削加工による切削溝17の溝幅Aよりも小さい。 As described above, the groove width C of the laser groove 18 by laser processing is smaller than the groove width A of the cut groove 17 by the cutting blade. このため、半導体チップ20においては、第2の加工断面22から、幅Pだけウエハ表面に略平行に内側に入った方向に、第1の加工断面21が位置している。 Therefore, in the semiconductor chip 20, the second processing section 22, in the direction entering the inside substantially parallel to only the wafer surface width P, the first processing section 21 is located. 言い換えると、ウエハ表面側の半導体チップ(分割したウエハ11)の外形幅は、ウエハ裏面側の半導体チップ(分割したウエハ11)の外形幅よりも大きくなっている。 In other words, the outer shape width of the wafer surface of the semiconductor chip (divided wafer 11) is larger than the outer width of the wafer back surface side of the semiconductor chip (divided wafer 11). これにより、第1の加工断面21と第2の加工断面22との間には、幅Pの段差が生じている。 Thus, the first processing section 21 is provided between the second processing section 22, it has arisen a step width P. 幅Pは5μm〜47.5μmとなっている。 Width P has become a 5μm~47.5μm.

ここで、スクライブライン13は、レーザ溝18の溝幅Cに基づいて設定される。 Here, the scribe line 13 is set on the basis of the groove width C of the laser groove 18. レーザ加工は、ピンポイントで精度良く切ることが可能であるので、スクライブライン13は、ズレの許容量を多く確保する必要はない。 Laser processing, since it is possible to cut accurately pinpoint, scribe lines 13 are not necessary to secure more the capacity of deviation. それゆえ、素子部12の端部(端面)と第2の加工断面22との間の、第2の加工断面22に略垂直な方向の幅Rを、非常に小さくすることが可能となっている。 Therefore, between the end of the element part 12 (end face) and the second processing section 22, the width R substantially perpendicular direction to the second processing section 22, it becomes possible to very small there.

そして、上記幅Rが非常に小さくなっているので、素子部12の端部は、第1の加工断面21から、幅Qだけウエハ表面に略平行に外側に出た方向に位置している。 Since the width R is very small, the ends of the element 12, the first processing section 21, are positioned in a direction out to the outside substantially parallel to only the wafer surface width Q. つまりは、2段階でダイシングが行われたことにより、第3の加工断面23をウエハ表面に投影したときの領域、すなわちウエハ11が薄くなっている部分の上に、素子部12が形成されている。 That is, by the dicing is performed in two steps, the region in projecting the third processing section 23 on the wafer surface, that is, on the portion where the wafer 11 is thin, the element 12 is formed there.

従来では、図10(b)に示したように、スクライブライン103の幅Yは、ダイシング幅Zよりも必ず大きくなるように設定されていた。 Conventionally, as shown in FIG. 10 (b), the width Y of the scribe line 103, was set to be always larger than the dicing width Z. 例え、図11に示した2段階でダイシングする方法において、ダイシング幅Xとダイシング幅Wとの切削を逆にしたとしても、ウエハ101aが薄くなる部分の上に素子部102が形成されるようなことはなかった。 For example, as a method for dicing in two stages shown in FIG. 11, even when the cutting of the dicing width X and the dicing width W Conversely, the element portion 102 is formed on the portion where the wafer 101a is reduced it was not.

この理由は、切削の精度が高くないことにより、各切削時の位置がずれることによる素子部12へのダメージを防止するためである。 The reason is that, by cutting accuracy is not high, in order to prevent damage to the element 12 due to the position during each cutting shifts. 素子部12を切断してしまうと、完成した半導体チップの信頼性の低下を招くので、必ず未然に防止しておく必要があった。 When thus cutting the element 12, since lowering the reliability of the finished semiconductor chip, it was necessary to prevent without fail in advance.

これに対し、本実施の形態のウエハ11においても、スクライブライン13の幅は、レーザ溝18の溝幅Cよりも必ず大きくなるように設定する必要がある。 In contrast, in the wafer 11 of the present embodiment, the width of the scribe line 13, it is necessary to set to be always larger than the groove width C of the laser groove 18. しかし一方で、スクライブライン13の幅は、切削溝17の溝幅Aとは無関係に設定することができる。 However, on the other hand, the width of the scribe line 13 can be set independently of the groove width A of the cut groove 17. また、レーザ溝18はレーザ加工により形成されるので、スクライブライン13の幅は、レーザ溝の溝幅Cに加える許容量を非常に少なくして設定することができる。 Further, since the laser groove 18 is formed by laser processing, the width of the scribe line 13 can be set the capacity to be added to the groove width C of the laser groove and very small.

よって、本実施の形態のウエハ11のダイシング方法により分離された半導体チップ20では、第1の加工断面21よりも外側のウエハ11が薄い部分の表面上の領域に、素子部12を形成することが可能となっている。 Therefore, in the semiconductor chip 20 are separated by a dicing process of the wafer 11 of the present embodiment, the region on the surface of the outer of the wafer 11 is thinner portion than the first processing section 21, forming the element part 12 It has become possible. つまりは、ウエハ裏面側の外形幅に関係なく、ウエハ表面側の外形幅に応じて、素子部12の形成領域を設定することが可能となっている。 That is, regardless of the outline width of the wafer back side, depending on the contour width of the wafer surface, it is possible to set the forming region of the active element 12. それゆえ、素子部12の領域が広く確保された半導体チップ20を実現することができる。 Therefore, it is possible to realize a semiconductor chip 20 that region of the element 12 is secured widely.

なお、上記半導体チップ20における素子部12の領域の広域化を実現するものとして、上記素子部12の端部と第2の加工断面22との間の幅Rを、0μm〜15μmの範囲のように小さく設定することが望ましい。 Incidentally, as to realize a wide-area region of the element 12 in the semiconductor chip 20, the width R between the end portion and the second processing section 22 of the element 12, as in the range of 0μm~15μm it is desirable to set small. また、ダイシングでのダメージ影響を考えると段差すなわち幅Pは小さい方が望ましいので、幅Pが小さくなるように、切削溝17の溝幅Aおよびレーザ溝18の溝幅Cを選定することが望ましい。 Further, since the person considering the damage effect on the dicing step that is, the width P less is desirable, so that the width P is reduced, it is desirable to select a groove width C of the groove width A and the laser groove 18 of the cutting grooves 17 . 好ましくは、幅Pは5μm以上かつ47.5μm以下の範囲となり、幅Qは「幅Q=幅P−幅R」を満たす値として実現され得る。 Preferably, the width P becomes the range 5μm or more and 47.5, the width Q may be implemented as a value satisfying "width Q = width P- width R".

〔実施の形態2〕 [Embodiment 2]
本発明の他の実施の形態について図面に基づいて説明すれば、以下の通りである。 Will be described with reference to the drawings, another embodiment of the present invention is as follows. なお、本実施の形態において説明すること以外の構成は、前記実施の形態1と同じである。 Note that the configuration other than those described in the present embodiment is the same as the first embodiment. また、説明の便宜上、前記の実施の形態1の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。 For ease of explanation, members having the same functions as the members shown in the drawings of Embodiment 1 are given the same reference numerals and description thereof is omitted.

本実施の形態では、前記実施の形態1で説明したウエハ11のダイシング方法の変形例となる方法により、ウエハ11をダイシングする方法について説明する。 In this embodiment, by a process comprising the modification of the dicing method of the wafer 11 described in the first embodiment, a method for dicing the wafer 11. つまりは、前記実施の形態1のウエハ11のダイシング方法では、ウエハ裏面側からブレードにより切削を行った後、ウエハ表面側からレーザにより切断を行うことによって、個々の半導体チップ20に分割していたが、本実施の形態のウエハ11のダイシング方法では、ウエハ表面側からレーザにより切断を行った後、ウエハ裏面側からブレードにより切削を行うことによって、個々の半導体チップ20に分割する。 That is, the in dicing process of the wafer 11 in the embodiment 1, after the cutting by the blade from the wafer back side, by performing the cut by laser from the wafer surface was divided into individual semiconductor chips 20 but, in the dicing process of the wafer 11 of the present embodiment, after the cut by laser from the wafer surface, by performing cutting by the blade from the wafer back side is divided into individual semiconductor chips 20.

図6および図7は、本実施の形態のウエハ11のダイシング方法を説明するための、ダイシング工程を示す図である。 6 and 7, for explaining a dicing method of a wafer 11 of this embodiment, a diagram illustrating a dicing process. なお、ウエハ11は、前記実施の形態1で説明したときと同様に、その厚みが300μm〜750μmであるとする。 Incidentally, the wafer 11, as in the case described in the first embodiment, the thickness is assumed to be 300Myuemu~750myuemu.

まず、図6(a)に示すように、ウエハ11を、ウエハ表面を上側に向ける。 First, as shown in FIG. 6 (a), the wafer 11 and directs the wafer surface to the upper. そして、図6(b)に示すように、ウエハ表面を上側に向けたまま、ウエハ11を、ダイシング用の粘着テープ14が表面に設けられたウエハ搬送治具50に載せる。 Then, as shown in FIG. 6 (b), while towards the wafer surface to the upper, the wafer 11, placed on the wafer transfer jig 50 on which the adhesive tape 14 for dicing is provided on the surface. このとき、ウエハ11が粘着テープ14に貼り付けられることにより、固定された状態となっている。 At this time, by the wafer 11 is adhered to the adhesive tape 14, it has become a fixed state.

次いで、1回目のダイシングを開始する。 Then, to start the first round of dicing. この1回目のダイシングは、図6(c)に示すレーザ加工ライン16に沿って、レーザ(図示せず)を用いた溝加工により行う。 The first dicing along the laser processing line 16 shown in FIG. 6 (c), carried out by the groove processing using a laser (not shown). このレーザによる溝加工では、図7(a)に示すように、ウエハ11を1度で完全に分割するように切断するのではなく、ウエハ表面からウエハ11の途中までしか切断しない(ハーフカット)。 The grooving by laser, as shown in FIG. 7 (a), rather than cut to completely divide the wafer 11 at one time, not only cut from the wafer surface to the middle of the wafer 11 (half-cut) . 言い換えると、ウエハ裏面側のウエハ11の大部分を残すように、ウエハ表面からウエハ11を貫通しない深さを有するレーザ溝18をレーザ加工により形成する。 In other words, so as to leave a large portion of the wafer back surface side of the wafer 11, the laser groove 18 having a depth from the wafer surface does not penetrate the wafer 11 is formed by laser processing. これにより、ウエハ11は、ウエハ表面に、レーザ加工ライン16に沿ったレーザ溝18が形成された状態となる。 Thus, the wafer 11, the wafer surface, in a state where laser grooves 18 along the laser machining line 16 is formed.

このとき、レーザの出射パワーは5W以上かつ20W以下が望ましく、レーザ溝18の溝幅Cが5μm〜30μmの範囲となるようにレーザ溝18を形成する。 In this case, output power of the laser is more and less desirably 20W 5W, the groove width C of the laser groove 18 to form a laser groove 18 to be in the range of 5 m to 30 m. また、ウエハ11の厚みが300μm〜750μmである場合、レーザ溝18の深さDは50μm〜200μmの範囲とすることが望ましい。 Further, if the thickness of the wafer 11 is 300Myuemu~750myuemu, the depth D of the laser groove 18 is preferably in the range of 50 m to 200 m. なお、レーザ溝18を完成するまでにかかる時間の増加を抑制するために、レーザ溝18の深さDは、ウエハ11の厚みの10分の1以上かつ2分の1以下の範囲であることが望ましい。 Note that in order to suppress an increase in the time it takes to complete the laser groove 18, the depth D of the laser groove 18 is 1 or more and 1 or less in the range of 2 minutes and 10 minutes of the thickness of the wafer 11 It is desirable

次いで、ウエハ11を粘着テープ14から剥がして裏返し、図6(d)に示すように、ウエハ裏面を上側に向けたまま、ウエハ11を、粘着テープ14に載せ固定する。 Then, inside out peeled wafer 11 from the adhesive tape 14, as shown in FIG. 6 (d), while facing the wafer back upward, the wafer 11 is fixed mounted to the adhesive tape 14. このときのウエハ11の断面図を図7(b)に示す。 The cross-sectional view of the wafer 11 at this time is shown in FIG. 7 (b). 図7(b)に示すように、素子部12が粘着テープ14に貼り付けられることにより、ウエハ11が固定された状態となっている。 As shown in FIG. 7 (b), by the element 12 is adhered to the adhesive tape 14, in a state where the wafer 11 is fixed.

そして、この状態で、2回目のダイシングを開始する。 Then, in this state, to start the second round of dicing. この2回目のダイシングは、図6(e)に示すダイシングライン15に沿って、ブレード(図示せず)を用いた切削により行う。 The second dicing along the dicing line 15 shown in FIG. 6 (e), carried out by a cutting using a blade (not shown). このブレードによる切削加工では、図7(c)に示すように、ウエハ裏面からウエハ11を貫通せず、かつレーザ溝18に少なくとも達するまでの深さを有する切削溝17を切削加工により形成する。 The cutting using the blade, as shown in FIG. 7 (c), without penetrating the wafer 11 from the wafer back surface, and the cutting grooves 17 having a depth of up to at least reached is formed by cutting the laser groove 18. ブレードは従来と略等しい刃幅のブレードを用いても良く、切削溝17の溝幅Aが40μm〜100μmの範囲となるように切削溝17を形成する。 Blades may be used blade substantially equal cutting width as conventional, the groove width A of the cut groove 17 to form a cut groove 17 to be in the range of 40 m to 100 m.

つまりは、本実施の形態のウエハ11のダイシング方法においても、1回目のダイシングのレーザにより形成されるレーザ溝18の溝幅Cは、2回目のダイシングのブレードによる切削溝17の溝幅Aよりも小さくなるように形成している。 That is, even in the dicing process of the wafer 11 of this embodiment, the groove width C of the laser groove 18 formed by the laser for the first time of dicing, than the groove width A of the cut groove 17 by the second dicing blade It is formed so as to be smaller.

これにより、ウエハ11は、切削溝17とレーザ溝18とが形成された状態、すなわち完全に分割された状態となる。 Thus, the wafer 11 is a state where the cut groove 17 and the laser groove 18 is formed, that is, completely divided state. よって、2段階でダイシングされることによって段差が形成された切断面を有する、半導体チップ20を得ることができる。 Thus, with a cutting surface of a step is formed by being diced in two stages, it is possible to obtain the semiconductor chip 20. このウエハ11を分割して得た半導体チップ20は、前記実施の形態1のウエハ11のダイシング方法により得た半導体チップ20と同じ形状の切断面を有している。 The wafer 11 semiconductor chips 20 obtained by dividing the has a cutting surface having the same shape as the semiconductor chip 20 obtained by dicing method of a wafer 11 of the first embodiment. すなわち、同じ完成品を得ている。 In other words, to obtain the same finished product.

以上のように、本実施の形態のウエハ11のダイシング方法は、前記実施の形態1のウエハ11のダイシング方法に対して、切削溝17の溝幅Aとレーザ溝18の溝幅Cとの形成位置および大小関係は同じであるが、切削溝17とレーザ溝18とを加工する順番が逆の関係となっている。 As described above, the dicing method of a wafer 11 of this embodiment, the formation of relative dicing method of a wafer 11 of the first embodiment, the groove width C of the groove width A and the laser groove 18 of the cutting grooves 17 the position and the magnitude relationship is the same, the order of processing the cut groove 17 and the laser groove 18 has a reverse relationship.

図6および図7を用いて説明したウエハ11のダイシング方法の処理フローを図8に示す。 The processing flow of the dicing process of the wafer 11 described with reference to FIGS. 6 and 7 shown in FIG. 始めに、ウエハ表面を上側に向けたまま、ウエハ11を、ウエハ搬送治具50の表面に設けられた粘着テープ14の上に載せ固定する(ステップS21)。 First, while toward the wafer surface to the upper, the wafer 11 is placed fixed on the adhesive tape 14 provided on the surface of the wafer transport jig 50 (step S21). そして、1回目のダイシングとして、ウエハ表面から、ウエハ裏面側のウエハ11の大部分を残すように、レーザ加工を行う(ステップS2)。 Then, as the first dicing, the wafer surface, so as to leave a large portion of the wafer back surface side of the wafer 11, the laser processing is performed (step S2). すなわち、溝幅Cおよび深さDのレーザ溝18をレーザ加工により形成する。 That is, formed by laser processing laser groove 18 of the groove width C and depth D. そして、ウエハ11を粘着テープ14から剥がして裏返し、ウエハ裏面を上側に向けたまま、ウエハ11を、粘着テープ14の上に載せ固定する(ステップS3)。 The turned over peeling the wafer 11 from the adhesive tape 14, while facing the wafer back upward, the wafer 11 is fixed mounted on the adhesive tape 14 (step S3). そして、2回目のダイシングとして、ウエハ裏面からウエハ11を貫通せず、かつレーザ溝18に少なくとも達するように、ブレードにより切削加工を行う(ステップS4)。 Then, the second dicing, without penetrating the wafer 11 from the wafer back surface, and such that at least reach the laser groove 18 performs cutting by the blade (step S4). すなわち、溝幅Aの切削溝17を切削加工により形成する。 That is, formed by cutting the cut groove 17 of the groove width A. このとき、ウエハ表面側にあるレーザ溝18の溝幅Cは、ウエハ裏面側にある切削溝17の溝幅Aよりも小さい。 At this time, the groove width C of the laser groove 18 on the wafer surface side is smaller than the groove width A of the cutting grooves 17 in the wafer back side. これにより、ウエハ11を、2段階でダイシングを行ったことにより切断面に段差を有する、個々の半導体チップ20に分離する。 Thus, the wafer 11 has a step on the cut surface by performing the dicing in two stages, separated into individual semiconductor chips 20.

それゆえ、ウエハ11を、ウエハ表面に形成されたレーザ加工によるレーザ溝18、および、ウエハ裏面に形成された切削加工による切削溝17によって、個々の半導体チップ20に分離するので、ウエハ表面において必要なダイシング幅は、レーザ加工によるレーザ溝18の溝幅Cだけを考慮すればよいことになる。 Therefore, the wafer 11, laser grooves 18 by laser processing, which is formed on the wafer surface, and, by cutting grooves 17 by cutting which is formed on the wafer back surface, since the separation into individual semiconductor chips 20, required in the wafer surface dicing width that would only need be considered the groove width C of the laser groove 18 by laser processing. すなわち、ウエハの表面側のダイシング幅は、レーザ溝18の溝幅Cを基にして設定すればよいことになる。 That is, the dicing width of the surface side of the wafer, it is sufficient to set based on the groove width C of the laser groove 18. これにより、ウエハの表面側のダイシング幅を、従来のブレードを用いた機械加工を行う場合よりも狭く設定することが可能となる。 Thus, the dicing width of the surface of the wafer, it is possible to set narrower than the case of performing machining using a conventional blade.

よって、簡単な方法でウエハ表面側のダイシング幅を縮小化し、スクライブライン13の領域を縮小化することが可能となる。 Therefore, the dicing width of the wafer surface side reduction, it is possible to reduce the area of ​​the scribe lines 13 in a simple manner. したがって、ウエハ表面におけるスクライブライン13が占める領域が減少することにより、素子部12が占める領域を増加させることが可能となるので、スクライブライン13の領域以外は全て、素子部12として半導体素子を形成することが可能となる。 Therefore, by region occupied by scribe lines 13 on the wafer surface is reduced, it becomes possible to increase the area occupied by the element 12, all but the region of the scribe line 13, a semiconductor element as the element portion 12 formed it is possible to become. つまりは、1つのウエハ11に形成可能な半導体素子の数量を増加させることが可能となる。 That is, it is possible to increase the number of formable semiconductor element on one wafer 11.

なお、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the above embodiments, and various modifications are possible within the scope of the claims, are obtained by appropriately combining technical means disclosed in different embodiments also included in the technical scope of the present invention embodiment.

本発明は、複数の半導体素子が形成されたウエハを個々の半導体チップに分割するダイシング方法に関する分野に好適に用いることができるだけでなく、半導体基板の製造に関する分野に好適に用いることができ、さらには、様々な基板の切断方法の分野にも広く用いることができる。 The present invention not only can be suitably used in the field related to a dicing method for dividing a plurality of wafers on which semiconductor devices are formed into individual semiconductor chips, suitably it can be used in the field of manufacturing a semiconductor substrate, further it can be widely used in the field of cutting method of various substrates.

ウエハの概略構成を示す、(a)は斜視図であり、(b)は断面図である。 Shows a schematic configuration of a wafer, (a) is a perspective view, (b) is a sectional view. (a)〜(e)は、上記ウエハを用いた、本発明におけるウエハのダイシング方法の工程フローの一例を示す斜視図である。 (A) ~ (e) is, using the above wafer is a perspective view showing an example of a process flow of a wafer dicing process of the present invention. (a)〜(c)は、上記ウエハを用いた、本発明におけるウエハのダイシング方法の工程フローの一例を示す断面図である。 (A) ~ (c) is, using the above wafer, a cross-sectional view showing an example of a process flow of a wafer dicing process of the present invention. 本発明におけるウエハのダイシング方法の処理の一例を示すフローチャートである。 Is a flowchart illustrating an example of processing of a wafer dicing process of the present invention. 上記ウエハのダイシング方法により分離された半導体チップの構成を示す断面図である。 Is a sectional view showing the configuration of the separated semiconductor chips by dicing process of the wafer. (a)〜(e)は、上記ウエハを用いた、本発明におけるウエハのダイシング方法の工程フローの他の例を示す斜視図である。 (A) ~ (e) it is, using the above wafer is a perspective view showing another example of a process flow of a wafer dicing process of the present invention. (a)〜(c)は、上記ウエハを用いた、本発明におけるウエハのダイシング方法の工程フローの他の例を示す断面図である。 (A) ~ (c) is, using the above wafer, a cross-sectional view showing another example of a process flow of a wafer dicing process of the present invention. 本発明におけるウエハのダイシング方法の処理の他の例を示すフローチャートである。 It is a flow chart showing another example of the processing of a wafer dicing process of the present invention. (a)〜(c)は、従来のウエハのダイシング方法の工程フローを示す斜視図である。 (A) ~ (c) is a perspective view showing a process flow of a dicing method of a conventional wafer. (a)〜(b)は、従来のウエハのダイシング方法の工程フローを示す断面図である。 (A) ~ (b) is a sectional view showing a process flow of the dicing method of a conventional wafer. 従来の他のウエハのダイシング方法による分離状態を示す断面図である。 It is a sectional view showing a separated state by the dicing method of another conventional wafer. (a)〜(c)は、従来のさらに他のウエハのダイシング方法における工程フローを示す断面図である。 (A) ~ (c) are sectional views showing a process flow of the conventional still further wafer dicing methods.

符号の説明 DESCRIPTION OF SYMBOLS

11 ウエハ 12 素子部 13 スクライブライン 14 粘着テープ 15 ダイシングライン(分割ライン) 11 wafer 12 element portion 13 scribe line 14 adhesive tape 15 dicing lines (division line)
16 レーザ加工ライン(分割ライン) 16 laser processing line (dividing line)
17 切削溝(第1の溝) 17 cut groove (first groove)
18 レーザ溝(第2の溝) 18 laser groove (second groove)
20 半導体チップ 21 第1の加工断面 22 第2の加工断面 23 第3の加工断面 50 ウエハ搬送治具 20 semiconductor chip 21 first processing section 22 and the second processing section 23 the third processing section 50 wafer transfer jig

Claims (10)

  1. 表面に複数の素子部が形成されたウエハを、上記複数の素子部の各々の間に設定された分割ラインに沿って分割するウエハのダイシング方法において、 The wafer is formed with a plurality of element portions on the surface, the wafer dicing process for dividing along the set division line between each of said plurality of element sections,
    上記ウエハの裏面に、該裏面からウエハを貫通しない深さを有する第1の溝を、上記分割ラインに沿って切削加工により形成する第1のステップと、 The back surface of the wafer, a first step of forming a first groove having a depth that does not penetrate the wafer from the back surface, by cutting along the dividing line,
    上記ウエハの表面に、該表面から上記第1の溝に達するまでの深さを有する第2の溝を、上記分割ラインに沿ってレーザ加工により形成する第2のステップと、を含むことを特徴とするウエハのダイシング方法。 Characterized in that it comprises the surface of the wafer, a second groove having a depth from the surface until reaching the first groove, and a second step of forming by laser processing along the dividing line, the wafer dicing method to be.
  2. 上記第1の溝の深さは、上記ウエハの厚みの2分の1以上かつ10分の9以下の範囲であることを特徴とする請求項1に記載のウエハのダイシング方法。 The depth of the first groove, the wafer dicing process of claim 1, characterized in that one or more and 9 or less in the range of 10 minutes half of the thickness of the wafer.
  3. 上記第1の溝の溝幅を、40μm以上かつ100μm以下の範囲で形成するとともに、上記第2の溝の溝幅を、5μm以上かつ30μm以下の範囲で形成することを特徴とする請求項1に記載のウエハのダイシング方法。 The groove width of the first groove, thereby forming at and 100μm below the range of 40 [mu] m, according to claim 1, wherein the forming in the groove width of the second groove, 5 [mu] m or more and 30μm or less in the range wafer dicing method according to.
  4. 上記第1の溝の溝幅は、該第1の溝の深さに応じて設定することを特徴とする請求項1に記載のウエハのダイシング方法。 The groove width of the first groove, the wafer dicing process of claim 1, characterized in that set in accordance with the depth of the first groove.
  5. 表面に複数の素子部が形成されたウエハを、上記複数の素子部の各々の間に設定された分割ラインに沿って分割するウエハのダイシング方法において、 The wafer is formed with a plurality of element portions on the surface, the wafer dicing process for dividing along the set division line between each of said plurality of element sections,
    上記ウエハの表面に、該表面からウエハを貫通しない深さを有する第2の溝を、上記分割ラインに沿ってレーザ加工により形成する第1のステップと、 On the surface of the wafer, the second grooves having a depth that does not penetrate the wafer from the surface, a first step of forming by laser processing along the dividing line,
    上記ウエハの裏面に、該裏面から上記第2の溝に達するまでの深さを有する第1の溝を、上記分割ラインに沿って切削加工により形成する第2のステップと、を含むことを特徴とするウエハのダイシング方法。 The back surface of the wafer, characterized in that it comprises a second step of forming a first groove having a depth from the rear surface to reach said second groove, by cutting along the dividing line, the wafer dicing method to be.
  6. 上記第2の溝の深さは、上記ウエハの厚みの10分の1以上かつ2分の1以下の範囲であることを特徴とする請求項5に記載のウエハのダイシング方法。 The depth of the second groove, the wafer dicing process of claim 5, characterized in that one or more and 1 or less in the range of 2 minutes and 10 minutes of the thickness of the wafer.
  7. 上記第2の溝の溝幅を、5μm以上かつ30μm以下の範囲で形成するとともに、上記第1の溝の溝幅を、40μm以上かつ100μm以下の範囲で形成することを特徴とする請求項5に記載のウエハのダイシング方法。 The groove width of the second groove, thereby forming at and 30μm or less the range of 5 [mu] m, claim and forming above the groove width of the first groove, 40 [mu] m or more and 100μm or less in the range 5 wafer dicing method according to.
  8. 上記第1の溝の溝幅は、該第1の溝の深さに応じて設定することを特徴とする請求項5に記載のウエハのダイシング方法。 The groove width of the first groove, the wafer dicing process of claim 5, characterized in that set in accordance with the depth of the first groove.
  9. 表面に複数の素子部が形成されたウエハが、上記複数の素子部の各々の間に設定された分割ラインに沿って分割されたことにより製造された半導体チップにおいて、 Wafer portions plurality of elements are formed on the surface of the semiconductor chip manufactured by being divided along the set division line between each of said plurality of element sections,
    上記ウエハの裏面に切削加工による第1の溝と、上記ウエハの表面に、上記第1の溝と接続しており、かつ上記第1の溝の溝幅よりも小さい溝幅を有するレーザ加工による第2の溝とが上記分割ラインに沿って形成されたことにより上記分割が行われたことによって、上記第1の溝の形成による分割により生じた上記ウエハの裏面に略垂直な第1の加工断面および略平行な第3の加工断面、並びに上記第2の溝の形成による分割により生じた第2の加工断面からなる分割面を有しており、 A first groove by cutting the rear surface of the wafer, the surface of the wafer, being connected to the said first groove, and by laser processing having a smaller groove width than the groove width of the first groove by the division is performed by the second grooves are formed along the dividing line, substantially perpendicular first processing on the back surface of the wafer caused by division by the formation of the first groove the third processing section cross section and substantially parallel, and has a division surface of a second processing section caused by division by the formation of the second trench,
    上記素子部の端部が、上記第3の加工断面を上記ウエハの表面に投影したときの領域に設けられていることを特徴とする半導体チップ。 The semiconductor chip of an end portion of the element portion, characterized in that the third processing section is provided in the region when projected onto the surface of the wafer.
  10. 上記素子部の端部と上記第2の加工断面との間の幅が、15μm以下に設定されていることを特徴とする請求項9に記載の半導体チップ。 The semiconductor chip of claim 9, the width between the end portion and the second processing section of the element portion, characterized in that it is set to 15μm or less.
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