JP5505192B2 - 競合試験装置 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims description 117
- 230000002860 competitive effect Effects 0.000 title claims description 16
- 238000012545 processing Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 14
- 238000004364 calculation method Methods 0.000 claims description 8
- 238000010998 test method Methods 0.000 claims 2
- 230000015654 memory Effects 0.000 description 115
- 230000006870 function Effects 0.000 description 17
- 238000013461 design Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 101150075118 sub1 gene Proteins 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G06F11/00—Error detection; Error correction; Monitoring
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Description
コンピュータ30はエミュレータと呼ばれるアプリケーションを実行する。エミュレータはコンピュータ上で動作するアプリケーションの一種である。エミュレータは演算装置2の回路設計情報に基づいて、演算装置2をコンピュータ30のプログラム上で動作させることが出来る。コンピュータ30はエミュレータを用いることにより、演算装置2の設計段階において演算装置2のアクセス競合試験を実行することが出来る。
2 演算装置
4、5、34 CPU
6 調停部
8 メモリ
9 アクセス競合試験プログラム
10、11 キャッシュメモリ
12 競合信号
13 タイミング調整プログラム
14 制御部
15 記憶部
20、21、22、23、24 メモリブロック
30 コンピュータ
31 ディスプレイ
32 キーボード
33 メモリ
35 HDD
36 バス
37 エミュレータ
38 演算装置情報
39 競合試験装置情報
Claims (6)
- プログラムを記憶する記憶部と、該記憶部に記憶されたプログラムを読み出し、読み出した該プログラムを実行する第1および第2の演算部と、該記憶部の同一アドレス空間に同時になされた読み出し要求に対するプログラムの転送処理を調停し調停結果を出力する調停部とを有する演算装置のアクセス競合試験を行う競合試験装置であって、
該記憶部の奇数個のアドレス空間にそれぞれ該調停部の調停動作を試験する試験プログラムを記憶させる手段と、
該記憶部に記憶された複数の試験プログラムを所定の順序に従って該第1の演算部に読み出させるとともに、該複数の試験プログラムを該所定の順序と逆の順序に従って該第2の演算部に読み出させる手段と、
該調停部の調停結果を記録する手段と
を有することを特徴とする競合試験装置。 - 該調停部は該記憶部の同一アドレス空間に同時に読み出し要求がされた場合に所定値の競合信号を出力し、
該所定値の競合信号を検出するまで該第1の演算部と該第2の演算部との読み出し要求のタイミングをずらすことを特徴とする、請求項1に記載の競合試験装置。 - 該第1および第2の演算部における該試験プログラムの読み出し要求タイミングの差に基づいて該該第1および第2の演算部のうちいずれか一方の演算部による該試験プログラムの読み出しタイミングをずらす手段をさらに有することを特徴とする、請求項1に記載の競合試験装置。
- 該第1および第2の演算部は、該記憶部から読み出した該試験プログラムを一時記憶する一時記憶部をそれぞれ有し、
該記憶部に記憶させるそれぞれの該試験プログラムの容量値は、該一時記憶部の容量値より大きいことを特徴とする、請求項1に記載の競合試験装置。 - プログラムを記憶する記憶部と、該記憶部に記憶されたプログラムを読み出し、読み出した該プログラムを実行する第1および第2の演算部と、該記憶部の同一アドレス空間に同時になされた読み出し要求に対するプログラムの転送処理を調停し調停結果を出力する調停部とを有する演算装置のアクセス競合試験を行う競合試験方法であって、
該記憶部の奇数個のアドレス空間にそれぞれ該調停部の調停動作を試験する試験プログラムを記憶させ、
該記憶部に記憶された複数の試験プログラムを所定の順序に従って該第1の演算部に読み出させ、
該記憶部に記憶された複数の試験プログラムを該所定の順序と逆の順序に従って該第2の演算部に読み出させ、
該調停部の調停結果を記録する
ことを特徴とする競合試験方法。 - プログラムを記憶する記憶部と、該記憶部に記憶されたプログラムの読み出し、読み出した該プログラムを実行する第1および第2の演算部と、該記憶部の同一アドレス空間に同時になされた読み出し要求に対するプログラムの転送処理を調停し調停結果を出力する調停部とを有する演算装置のアクセス競合試験を行う競合試験プログラムであって、
該記憶部の奇数個のアドレス空間にそれぞれ該調停部の調停動作を試験する試験プログラムを記憶させ、
該記憶部に記憶された複数の試験プログラムを所定の順序に従って該第1の演算部に読み出させ、
該記憶部に記憶された複数の試験プログラムを該所定の順序と逆の順序に従って該第2の演算部に読み出させ、
該調停部の調停結果を記録する
手順をコンピュータに実行させることを特徴とする競合試験プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010182152A JP5505192B2 (ja) | 2010-08-17 | 2010-08-17 | 競合試験装置 |
US13/208,506 US8667233B2 (en) | 2010-08-17 | 2011-08-12 | Competition testing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010182152A JP5505192B2 (ja) | 2010-08-17 | 2010-08-17 | 競合試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012043083A JP2012043083A (ja) | 2012-03-01 |
JP5505192B2 true JP5505192B2 (ja) | 2014-05-28 |
Family
ID=45899339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010182152A Active JP5505192B2 (ja) | 2010-08-17 | 2010-08-17 | 競合試験装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8667233B2 (ja) |
JP (1) | JP5505192B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IN2014CN04599A (ja) | 2011-11-25 | 2015-09-18 | Sumitomo Chemical Co | |
JP6205978B2 (ja) * | 2013-08-22 | 2017-10-04 | 富士通株式会社 | 情報処理装置及び情報処理装置の試験方法 |
JP6740773B2 (ja) * | 2016-07-25 | 2020-08-19 | 富士通株式会社 | 情報処理装置、プログラム、および情報処理方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06149762A (ja) * | 1992-11-10 | 1994-05-31 | Hitachi Ltd | 計算機システムの競合動作試験方式 |
JPH07306813A (ja) * | 1994-05-16 | 1995-11-21 | Fujitsu Ltd | 入出力装置の試験装置 |
JP2786110B2 (ja) * | 1994-07-19 | 1998-08-13 | 日本電気通信システム株式会社 | 競合動作試験方式 |
JP3092656B2 (ja) * | 1996-08-01 | 2000-09-25 | 日本電気株式会社 | 試験プログラム実行制御方法 |
JP3280332B2 (ja) * | 1998-07-10 | 2002-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ループに対するバージョニングを実行する方法及び装置、配列レンジ・チェックに関する情報をベーシック・ブロック内において収集する方法及び装置、配列レンジ・チェックに関する情報を変更する方法、配列レンジ・チェック最適化方法、配列レンジ・チェックのためのコードを生成する方法、不要配列レンジ・チェック除去方法及び装置、配列レンジ・チェックを選択する方法、配列レンジ・チェック変更方法、配列レンジ・チェック収集方法、及び配列レンジ・チェック取扱判断方法 |
JP4446373B2 (ja) * | 2003-03-19 | 2010-04-07 | パナソニック株式会社 | プロセッサ、データ共有装置 |
JP5082407B2 (ja) | 2006-11-28 | 2012-11-28 | 富士通株式会社 | アクセス競合試験におけるアクセス競合発生システム |
US8327066B2 (en) * | 2008-09-30 | 2012-12-04 | Samsung Electronics Co., Ltd. | Method of managing a solid state drive, associated systems and implementations |
-
2010
- 2010-08-17 JP JP2010182152A patent/JP5505192B2/ja active Active
-
2011
- 2011-08-12 US US13/208,506 patent/US8667233B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8667233B2 (en) | 2014-03-04 |
JP2012043083A (ja) | 2012-03-01 |
US20120210101A1 (en) | 2012-08-16 |
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A621 | Written request for application examination |
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