JP5499811B2 - Capacitor and semiconductor device - Google Patents

Capacitor and semiconductor device Download PDF

Info

Publication number
JP5499811B2
JP5499811B2 JP2010065040A JP2010065040A JP5499811B2 JP 5499811 B2 JP5499811 B2 JP 5499811B2 JP 2010065040 A JP2010065040 A JP 2010065040A JP 2010065040 A JP2010065040 A JP 2010065040A JP 5499811 B2 JP5499811 B2 JP 5499811B2
Authority
JP
Japan
Prior art keywords
insulator film
film
insulator
lower electrode
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010065040A
Other languages
Japanese (ja)
Other versions
JP2011199062A (en
Inventor
剛三 牧山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2010065040A priority Critical patent/JP5499811B2/en
Priority to US13/021,104 priority patent/US8227895B2/en
Publication of JP2011199062A publication Critical patent/JP2011199062A/en
Application granted granted Critical
Publication of JP5499811B2 publication Critical patent/JP5499811B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Description

本発明は、キャパシタ及び半導体装置に関するものである。   The present invention relates to a capacitor and a semiconductor device.

高周波用途に対応した半導体集積回路等においては、各種の受動素子を有しており、このような受動素子として、ＭＩＭ（Metal Insulation Metal）キャパシタがある。このような半導体集積回路としては、化合物半導体により形成された高周波用途で高出力が可能な半導体集積回路等があり、半導体集積回路を形成するトランジスタの動作電圧の高電圧化に伴い、ＭＩＭキャパシタの高耐圧化が望まれている。特に、ＧａＮ等の窒化物半導体を用いた半導体集積回路においては、トランジスタにおける動作電圧が高いため、より一層ＭＩＭキャパシタの高耐圧化が望まれている。   A semiconductor integrated circuit or the like corresponding to a high frequency application has various passive elements. As such a passive element, there is a MIM (Metal Insulation Metal) capacitor. As such a semiconductor integrated circuit, there is a semiconductor integrated circuit or the like formed of a compound semiconductor and capable of high output for high frequency applications. As the operating voltage of a transistor forming the semiconductor integrated circuit is increased, the MIM capacitor High voltage resistance is desired. In particular, in a semiconductor integrated circuit using a nitride semiconductor such as GaN, since the operating voltage of the transistor is high, it is desired to further increase the breakdown voltage of the MIM capacitor.

このような化合物半導体により形成されたＭＭＩＣ（Monolithic Microwave Integrated Circuits）等に用いられるＭＩＭキャパシタは、信頼性等の観点からトランジスタの動作電圧よりも十分に高い絶縁破壊耐性が求められる。   MIM capacitors used for MMICs (Monolithic Microwave Integrated Circuits) and the like formed from such compound semiconductors are required to have dielectric breakdown resistance sufficiently higher than the operating voltage of the transistor from the viewpoint of reliability and the like.

特開２００７−３５８３０号公報JP 2007-35830 A 特開平１１−２６７０６号公報Japanese Patent Laid-Open No. 11-26706 特開２００４−２２１４４６号公報JP 2004-221446 A 特開２００７−２３４７２６号公報JP 2007-234726 A 特開２００８−２８２４９号公報JP 2008-28249 A

ところで、一般的なＭＩＭキャパシタは、図１に示されるように、化合物材料からなる半導体基板１０１上に、下部電極１０２、窒化珪素（ＳｉＮ）等からなる絶縁体膜１０３、上部電極１０４を積層形成することにより形成される。尚、下部電極１０２及び上部電極１０４は、Ａｕ又はＡｌ等の金属材料により形成されている。この絶縁体膜１０３となるＳｉＮは、通常、プラズマＣＶＤ（Chemical Vapor Deposition）により成膜される場合が多い。しかしながら、プラズマＣＶＤにより絶縁性に優れたＳｉＮ膜を成膜する際、プラズマにより発生したイオンが、下地となる下部電極１０２に衝撃を与えてしまう。このイオン衝撃により、下部電極１０２を形成している金属材料の金属成分１０５が、絶縁体膜１０３となるＳｉＮ膜内に含まれてしまい、絶縁体膜１０３における絶縁破壊耐圧を低下させ、形成される半導体集積回路の信頼性を低下させてしまう。   As shown in FIG. 1, a general MIM capacitor is formed by laminating a lower electrode 102, an insulator film 103 made of silicon nitride (SiN), and the like on a semiconductor substrate 101 made of a compound material. It is formed by doing. The lower electrode 102 and the upper electrode 104 are formed of a metal material such as Au or Al. Usually, SiN to be the insulator film 103 is usually formed by plasma CVD (Chemical Vapor Deposition). However, when a SiN film having excellent insulating properties is formed by plasma CVD, ions generated by the plasma impact the lower electrode 102 serving as a base. Due to this ion bombardment, the metal component 105 of the metal material forming the lower electrode 102 is included in the SiN film to be the insulator film 103, and the dielectric breakdown voltage in the insulator film 103 is lowered and formed. This reduces the reliability of the semiconductor integrated circuit.

また、絶縁体膜１０３をＳｉＮにより形成する場合、図２に示されるように、絶縁体膜１０３にピンホール１０６が形成されてしまう場合があり、このようなピンホール１０６により下部電極１０２と上部電極１０４との間の実効電極間距離が短くなってしまう。即ち、絶縁体膜１０３に形成されたピンホール内に上部電極１０４等の金属材料が入り込み、絶縁体膜１０３における実効電極間距離が短くなり、絶縁体膜１０３における絶縁破壊耐圧を低下させ、形成される半導体集積回路の信頼性を低下させてしまう。   In addition, when the insulator film 103 is formed of SiN, as shown in FIG. 2, a pinhole 106 may be formed in the insulator film 103, and the lower electrode 102 and the upper portion are formed by such a pinhole 106. The effective distance between the electrodes 104 is shortened. That is, a metal material such as the upper electrode 104 enters the pinhole formed in the insulator film 103, the effective inter-electrode distance in the insulator film 103 is shortened, and the dielectric breakdown voltage in the insulator film 103 is reduced, thereby forming This reduces the reliability of the semiconductor integrated circuit.

このようなＭＩＭキャパシタでは、例えば、絶縁体膜１０３の膜厚が、２００〜３００ｎｍのものであっても、約７０Ｖの印加電圧により絶縁破壊を起こしてしまう。   In such an MIM capacitor, for example, even if the insulator film 103 has a thickness of 200 to 300 nm, dielectric breakdown occurs due to an applied voltage of about 70V.

このため、高い絶縁破壊耐圧のＭＩＭキャパシタ、例えば、絶縁破壊耐圧が２００Ｖ以上のＭＩＭキャパシタが望まれており、更には、このような高い絶縁破壊耐圧のＭＩＭキャパシタを有する半導体装置が望まれている。   Therefore, an MIM capacitor having a high breakdown voltage, for example, an MIM capacitor having a breakdown voltage of 200 V or more is desired, and further, a semiconductor device having such an MIM capacitor having a high breakdown voltage is desired. .

本実施の形態の一観点によれば、半導体基板上に形成された下部電極と、前記下部電極上に形成された第１の絶縁体膜と、前記第１の絶縁体膜上に形成され、前記第１の絶縁体膜の密度より密度が低い第２の絶縁体膜と、前記第２の絶縁体膜上に形成され、前記第２の絶縁体膜の密度より密度が高い前記第３の絶縁体膜と、前記第３の絶縁体膜上に形成される上部電極と、を有し、前記第２の絶縁体膜の膜厚より前記第３の絶縁体膜の膜厚が厚いことを特徴とする。
According to one aspect of the present embodiment, a lower electrode formed on a semiconductor substrate, a first insulator film formed on the lower electrode, and formed on the first insulator film , A second insulator film having a density lower than the density of the first insulator film; and the third insulator film formed on the second insulator film and having a density higher than the density of the second insulator film . An insulating film and an upper electrode formed on the third insulating film, wherein the third insulating film is thicker than the second insulating film. Features.

また、本実施の形態の他の一観点によれば、半導体基板上に形成された下部電極と、前記下部電極上に形成された第１の絶縁体膜と、前記第１の絶縁体膜上に形成され、前記第１の絶縁体膜の水素終端基濃度より水素終端基濃度が高い第２の絶縁体膜と、前記第２の絶縁体膜上に形成され、前記第２の絶縁体膜の水素終端基濃度より水素終端基濃度が低い第３の絶縁体膜と、前記第３の絶縁体膜上に形成される上部電極と、を有し、前記第２の絶縁体膜の膜厚より前記第３の絶縁体膜の膜厚が厚いことを特徴とする。
According to another aspect of the present embodiment, the lower electrode formed on the semiconductor substrate, the first insulator film formed on the lower electrode, and the first insulator film A second insulator film having a hydrogen termination group concentration higher than a hydrogen termination group concentration of the first insulator film; and the second insulator film formed on the second insulator film. A third insulator film having a hydrogen termination group concentration lower than the hydrogen termination group concentration , and an upper electrode formed on the third insulator film, and the thickness of the second insulator film More preferably, the third insulator film is thick .

また、本実施の形態の他の一観点によれば、半導体基板上に形成された下部電極と、前記下部電極上に形成された第１の絶縁体膜と、前記第１の絶縁体膜上に形成され、前記第１の絶縁体膜の密度より密度が低い第２の絶縁体膜と、前記第２の絶縁体膜上に形成され、前記第２の絶縁体膜の密度より密度が高い第３の絶縁体膜と、前記第３の絶縁体膜上に形成される上部電極と、を有し、前記第２の絶縁体膜の膜厚より前記第３の絶縁体膜の膜厚が厚いキャパシタを含むことを特徴とする。 According to another aspect of the present embodiment, the lower electrode formed on the semiconductor substrate, the first insulator film formed on the lower electrode, and the first insulator film A second insulator film having a density lower than the density of the first insulator film, and formed on the second insulator film, and having a density higher than the density of the second insulator film. A third insulator film; and an upper electrode formed on the third insulator film, wherein the thickness of the third insulator film is greater than the thickness of the second insulator film. It includes a thick capacitor.

開示のキャパシタ及び半導体装置によれば、ＭＩＭキャパシタの絶縁破壊耐圧を高めることができ、高周波高出力が求められる化合物半導体からなる半導体集積回路において、高い信頼性を得ることができる。   According to the disclosed capacitor and semiconductor device, the breakdown voltage of the MIM capacitor can be increased, and high reliability can be obtained in a semiconductor integrated circuit made of a compound semiconductor that requires high frequency and high output.

ＭＩＭキャパシタにおける課題の説明図（１）Explanatory drawing of problems in MIM capacitor (1) ＭＩＭキャパシタにおける課題の説明図（２）Explanatory drawing of problems in MIM capacitor (2) プリカーサ運動エネルギーと耐電極密着性との相関図Correlation diagram between precursor kinetic energy and electrode adhesion resistance プリカーサ運動エネルギーと絶縁破壊耐圧との相関図Correlation diagram between precursor kinetic energy and breakdown voltage 第１の実施の形態におけるＭＩＭキャパシタの構造図Structure diagram of MIM capacitor in the first embodiment 第１の実施の形態における半導体装置の構造図Structure diagram of the semiconductor device in the first embodiment 第２の実施の形態におけるＭＩＭキャパシタの構造図Structure diagram of MIM capacitor in the second embodiment 実施例１におけるＭＩＭキャパシタの製造方法の工程図（１）Process drawing of manufacturing method of MIM capacitor in embodiment 1 (1) 実施例１におけるＭＩＭキャパシタの製造方法の工程図（２）Process drawing (2) of the manufacturing method of the MIM capacitor in Example 1 ＭＩＭキャパシタにおける印加電圧とリーク電流との相関図Correlation diagram between applied voltage and leakage current in MIM capacitor 実施例２におけるＭＩＭキャパシタの製造方法の工程図（１）Process drawing of the manufacturing method of the MIM capacitor in Example 2 (1) 実施例２におけるＭＩＭキャパシタの製造方法の工程図（２）Process drawing of the manufacturing method of the MIM capacitor in Example 2 (2)

発明を実施するための形態について、以下に説明する。   Modes for carrying out the invention will be described below.

〔第１の実施の形態〕
第１の実施の形態について説明する。本実施の形態は、高周波高出力が求められる半導体装置に用いられるＭＩＭキャパシタである。 [First Embodiment]
A first embodiment will be described. The present embodiment is an MIM capacitor used in a semiconductor device that requires high frequency and high output.

最初に、図１に示されるように、ＭＩＭキャパシタにおいて、下部電極１０２を形成している金属成分１０５が絶縁体膜１０３に混入してしまう原因について検討を行った内容について説明する。図１に示されるＭＩＭキャパシタを作製する場合、絶縁体膜１０３における絶縁破壊耐圧ができるだけ高くなる成膜条件で成膜することにより、絶縁破壊耐圧の高いＭＩＭキャパシタが得られるため、絶縁体膜１０３は絶縁破壊耐圧の高い成膜条件で成膜が行われる。ところで、絶縁体膜１０３であるＳｉＮ等の成膜は、通常、プラズマＣＶＤ等の成膜方法により行われる。プラズマＣＶＤ等において、絶縁破壊耐圧の高い成膜条件により絶縁体膜１０３を成膜する場合、いわゆる成膜時のプリカーサ運動エネルギーの高い成膜条件となる。これは、成膜時のプリカーサ運動エネルギーの高い成膜条件の方が、導入されたガスをより完全に分離することができ、緻密な膜となり、不純物材料が混入することのない、絶縁破壊耐圧の高い絶縁体膜１０３が得ることができるからである。   First, as shown in FIG. 1, a description will be given of the content of investigation on the cause of the metal component 105 forming the lower electrode 102 being mixed into the insulator film 103 in the MIM capacitor. When the MIM capacitor shown in FIG. 1 is manufactured, since the MIM capacitor having a high breakdown voltage can be obtained by forming the film under the film-forming conditions in which the dielectric breakdown voltage in the insulator film 103 is as high as possible, the insulator film 103 is obtained. The film is formed under film forming conditions with a high breakdown voltage. Incidentally, the film formation of the insulator film 103 such as SiN is usually performed by a film formation method such as plasma CVD. In plasma CVD or the like, in the case where the insulator film 103 is formed under film formation conditions with a high breakdown voltage, the film formation conditions have high precursor kinetic energy during film formation. This is because the deposition conditions with higher precursor kinetic energy during film deposition can more completely separate the introduced gas, become a dense film, and do not mix impurity materials. This is because a highly insulating film 103 can be obtained.

しかしながら、成膜時のプリカーサ運動エネルギーが高い成膜条件では、成膜の際に、下地となる下部電極１０２におけるイオン衝撃（絶縁体膜１０３を成膜するための元素のイオン衝撃）が強くなる。よって、このイオン衝撃により、下部電極１０２を形成している金属材料が飛散し、絶縁体膜１０３内に金属成分１０５として拡散等してしまう。このように、絶縁体膜１０３内に金属成分１０５が含まれてしまうと、絶縁破壊耐圧が高い成膜条件で絶縁体膜１０３を形成した場合においても、形成される絶縁体膜１０３の絶縁破壊耐圧は低下してしまう。   However, under film formation conditions with high precursor kinetic energy during film formation, ion bombardment (ion bombardment of elements for forming the insulator film 103) at the lower electrode 102 serving as a base becomes strong during film formation. . Therefore, due to this ion bombardment, the metal material forming the lower electrode 102 is scattered and diffused as the metal component 105 into the insulator film 103. As described above, if the metal component 105 is contained in the insulator film 103, the dielectric breakdown of the formed insulator film 103 is achieved even when the insulator film 103 is formed under the deposition conditions with a high breakdown voltage. The breakdown voltage will decrease.

一方、ＳｉＮ等の絶縁体膜１０３を成膜する際に、成膜時のプリカーサ運動エネルギーの低い成膜条件であれば、成膜時に下部電極１０２におけるイオン衝撃も低くなる。よって、このような条件であれば、成膜されるＳｉＮ等の絶縁体膜１０３内に下部電極１０２を形成している金属材料の金属成分１０５が混入することは殆どない。しかしながら、成膜時のプリカーサ運動エネルギーが低い成膜条件では、導入されたガスの分離が不完全であるため、緻密な膜とはならず、不純物材料が混入してしまい、絶縁破壊耐圧の低い絶縁体膜しか得ることができない。   On the other hand, when depositing the insulator film 103 such as SiN, if the deposition conditions have low precursor kinetic energy during deposition, the ion bombardment at the lower electrode 102 is also reduced during deposition. Therefore, under such conditions, the metal component 105 of the metal material forming the lower electrode 102 is hardly mixed in the insulator film 103 such as SiN formed. However, under the film forming conditions where the precursor kinetic energy during film formation is low, the introduced gas is incompletely separated, so that the film does not become a dense film and the impurity material is mixed in, resulting in a low breakdown voltage. Only an insulator film can be obtained.

次に、図２に示されるような絶縁体膜１０３におけるピンホール１０６の発生の原因について検討を行った内容について説明する。通常、絶縁体膜１０３の成膜は、成膜開始から成膜終了に至るまで同一条件で行われるため、いわゆる成膜モードは同じである。成膜モードが同じ場合では、成膜の際の下地の影響を継続的に受けて膜成長し絶縁体膜１０３が成膜される。よって、下地または成膜開始時において、ピンホール１０６の形成に起因する部分等が発生している場合には、その部分等の影響を反映して絶縁体膜１０３が成膜され、このためピンホールが形成されるものと考えられる。   Next, the content of the investigation on the cause of the generation of the pinhole 106 in the insulator film 103 as shown in FIG. 2 will be described. Normally, the insulator film 103 is formed under the same conditions from the start of film formation to the end of film formation, and so-called film formation modes are the same. In the case where the film formation mode is the same, the insulator film 103 is formed by continuously growing the film under the influence of the base during the film formation. Therefore, when a portion or the like resulting from the formation of the pinhole 106 is generated at the base or the start of film formation, the insulator film 103 is formed to reflect the influence of the portion or the like. It is thought that a hole is formed.

次に、プラズマＣＶＤにより絶縁体膜を成膜する場合におけるプリカーサ運動エネルギーと成膜される膜の特性の関係について説明する。具体的には、図３に基づき成膜時におけるプリカーサ運動エネルギーと対電極密着性との関係、図４に基づき成膜時におけるプリカーサ運動エネルギーと絶縁破壊耐圧との関係について説明する。   Next, the relationship between the precursor kinetic energy and the characteristics of the film to be formed when an insulator film is formed by plasma CVD will be described. Specifically, the relationship between precursor kinetic energy and counter electrode adhesion during film formation will be described with reference to FIG. 3, and the relationship between precursor kinetic energy and dielectric breakdown voltage during film formation will be described with reference to FIG.

図３に示されるように、成膜時におけるプリカーサ運動エネルギーが高いほど対電極密着性が強くなり、プリカーサ運動エネルギーが低いほど対電極密着性が弱くなる傾向にある。尚、プラズマＣＶＤにおいては、成膜の際にプラズマを生成するために印加する交流電界の周波数を低くすることにより、成膜時のプリカーサ運動エネルギーを高くすることができる。一方、印加する交流電界の周波数を高くすることにより、成膜時のプリカーサ運動エネルギーは低くすることができる。前述したように、成膜時におけるプリカーサ運動エネルギーが高い条件では、下地となる下部電極へのイオン衝撃により、絶縁体膜内に下部電極を形成する金属材料が拡散等し、下部電極と絶縁体膜との密着性を高めることができる。一方、成膜時におけるプリカーサ運動エネルギーが低い条件では、下地となる下部電極へのイオン衝撃が殆どないため、絶縁体膜に下部電極を形成する金属材料が拡散等することなく、下部電極と絶縁体膜との密着性は低いものとなる。尚、本実施の形態では、２種類の異なる周波数の交流電界を用いて成膜するものである。よって、２種類の周波数のうち、一方の印加される交流電界の周波数が低い条件を交流電界の周波数が低い条件といい、これに対し、他方の印加される交流電界の周波数が高い条件を交流電界の周波数が高い条件という。２種類以上の周波数であっても、高い周波数と低い周波数との２種類の群の周波数を用いて成膜する場合においても同様である。また、本実施の形態では、２種類の異なるプリカーサ運動エネルギーのうち、一方のプリカーサ運動エネルギーが低い条件をプリカーサ運動エネルギーが低い条件といい、他方のプリカーサ運動エネルギーが高い条件をプリカーサ運動エネルギーが高い条件という。   As shown in FIG. 3, the higher the precursor kinetic energy during film formation, the stronger the counter electrode adhesion, and the lower the precursor kinetic energy, the weaker the counter electrode adhesion. In plasma CVD, the precursor kinetic energy during film formation can be increased by lowering the frequency of the alternating electric field applied to generate plasma during film formation. On the other hand, by increasing the frequency of the applied AC electric field, the precursor kinetic energy during film formation can be reduced. As described above, under conditions where the precursor kinetic energy during film formation is high, the metal material that forms the lower electrode diffuses into the insulator film due to ion bombardment to the lower electrode serving as the base, and the lower electrode and the insulator Adhesion with the film can be improved. On the other hand, under conditions where the precursor kinetic energy during film formation is low, there is almost no ion bombardment to the underlying lower electrode, so that the metal material that forms the lower electrode does not diffuse into the insulator film and is insulated from the lower electrode. Adhesion with the body membrane is low. In this embodiment, the film is formed by using AC electric fields having two different frequencies. Therefore, of the two types of frequencies, the condition in which one of the applied AC electric fields is low is referred to as the condition in which the frequency of the AC electric field is low. It is said that the electric field frequency is high. Even when there are two or more types of frequencies, the same applies to the case where the film is formed using two types of frequencies, ie, a high frequency and a low frequency. In the present embodiment, of two different precursor kinetic energies, a condition in which one precursor kinetic energy is low is referred to as a condition in which the precursor kinetic energy is low, and a condition in which the other precursor kinetic energy is high is high in the precursor kinetic energy. It is called a condition.

また、図４に示されるように、成膜時におけるプリカーサ運動エネルギーが高いほど絶縁破壊耐圧が高くなり、プリカーサ運動エネルギーが低いほど絶縁破壊耐圧が低くなる傾向にある。尚、図４に示す絶縁破壊耐圧は下地の影響を受けない場合を想定したものである。このように、成膜時におけるプリカーサ運動エネルギーが高いほど、絶縁破壊耐圧が高くなるのは、プリカーサ運動エネルギーが高いほど、密度の高い緻密な膜が形成され、不純物の混入も少なく、水素終端基濃度が低くなることによるものと考えられる。逆に、成膜時におけるプリカーサ運動エネルギーが低いほど絶縁破壊耐圧が低くなるのは、プリカーサ運動エネルギーが低いほど、密度の低い膜が形成され、不純物の混入も多くなり、水素終端基濃度が高くなることによるものと考えられる。   In addition, as shown in FIG. 4, the higher the precursor kinetic energy during film formation, the higher the breakdown breakdown voltage, and the lower the precursor kinetic energy, the lower the breakdown breakdown voltage. It is assumed that the dielectric breakdown voltage shown in FIG. 4 is not affected by the base. Thus, the higher the precursor kinetic energy at the time of film formation, the higher the breakdown breakdown voltage. The higher the precursor kinetic energy, the denser the dense film is formed, the less the impurities are mixed, and the hydrogen termination group This is thought to be due to the lower concentration. Conversely, the lower the precursor kinetic energy during film formation, the lower the breakdown breakdown voltage. The lower the precursor kinetic energy, the lower the density of the film that is formed, the greater the concentration of impurities, and the higher the hydrogen termination group concentration. It is thought to be due to

次に、図５に基づき本実施の形態におけるＭＩＭキャパシタについて説明する。本実施の形態におけるＭＩＭキャパシタは、ＧａＮ等の窒化物半導体等からなる半導体基板１１の表面に不図示の窒化珪素（ＳｉＮ）膜を下地膜として形成したものの上に形成する。   Next, the MIM capacitor in the present embodiment will be described with reference to FIG. The MIM capacitor in the present embodiment is formed on a surface of a semiconductor substrate 11 made of a nitride semiconductor such as GaN or the like, and a silicon nitride (SiN) film (not shown) is formed as a base film.

最初に、下部電極１２を形成する。具体的には、半導体基板１１の表面に形成された不図示の下地膜上に、下部電極１２を形成するための不図示のレジストパターン等を形成する。このレジストパターンは、下部電極１２が形成される領域に開口部を有するものであり、フォトレジストの塗布、プリベーク、露光装置による露光、現像を行うことにより形成する。この後、真空蒸着によりＴｉ膜及びＡｕ膜を含む金属膜を成膜し、その後、リフトオフによりレジストパターン上に形成された金属膜をレジストパターンと共に除去する。これにより、Ｔｉ／Ａｕの積層構造からなる下部電極１２を形成する。   First, the lower electrode 12 is formed. Specifically, a resist pattern (not shown) for forming the lower electrode 12 is formed on a base film (not shown) formed on the surface of the semiconductor substrate 11. This resist pattern has an opening in a region where the lower electrode 12 is formed, and is formed by performing application of a photoresist, pre-baking, exposure by an exposure apparatus, and development. Thereafter, a metal film including a Ti film and an Au film is formed by vacuum deposition, and then the metal film formed on the resist pattern is removed together with the resist pattern by lift-off. Thus, the lower electrode 12 having a Ti / Au laminated structure is formed.

次に、下部電極１２上に、第１の絶縁体膜１３を形成する。第１の絶縁体膜１３は、下部電極１２との密着性を確保するために形成されるものである。よって、形成される第１の絶縁体膜１３は、プラズマＣＶＤによりプリカーサ運動エネルギーの高い条件により成膜される。具体的には、第１の絶縁体膜１３は、プラズマＣＶＤにおいて低い周波数の電界を印加して成膜する。形成される第１の絶縁体膜１３としては、ＳｉＮ等の窒化物絶縁材料等が挙げられる。この第１の絶縁体膜１３は、下部電極１２との密着性を確保するためのものであり、形成される膜厚は、密着性を確保するために最低限の膜厚であればよく、例えば、１０〜２０ｎｍが好ましい。このように形成された第１の絶縁体膜１３は、プリカーサ運動エネルギーの高い条件により成膜されるため、第１の絶縁体膜１３には、下部電極１２を形成する金属材料の元素（金属成分）が拡散等して、金属成分が含まれている膜となる。   Next, a first insulator film 13 is formed on the lower electrode 12. The first insulator film 13 is formed to ensure adhesion with the lower electrode 12. Therefore, the first insulator film 13 to be formed is formed by plasma CVD under conditions with high precursor kinetic energy. Specifically, the first insulator film 13 is formed by applying an electric field having a low frequency in plasma CVD. Examples of the first insulator film 13 to be formed include a nitride insulating material such as SiN. The first insulator film 13 is for ensuring adhesion with the lower electrode 12, and the film thickness to be formed may be a minimum film thickness for ensuring adhesion, For example, 10-20 nm is preferable. Since the first insulator film 13 formed in this manner is formed under conditions of high precursor kinetic energy, the first insulator film 13 includes an element (metal) of the metal material forming the lower electrode 12. The component) diffuses to form a film containing a metal component.

次に、第１の絶縁体膜１３上に、第２の絶縁体膜１４を形成する。第２の絶縁体膜１４は、下部電極１２を形成する金属材料の拡散等を防ぐために形成されるものである。よって、形成される第２の絶縁体膜１４は、プラズマＣＶＤによりプリカーサ運動エネルギーの低い条件により成膜される。具体的には、第２の絶縁体膜１４は、プラズマＣＶＤにおいて高い周波数の電界を印加して成膜する。このように形成された第２の絶縁体膜１４は、第２の絶縁体膜１４を成膜する際のイオン衝撃が低いため、下部電極１２を形成する金属材料は殆ど含まれることはない。ここで、形成される第２の絶縁体膜１４としては、ＳｉＮ等の窒化物絶縁材料等が挙げられる。第２の絶縁体膜１４は、下部電極１２を形成する金属材料の拡散等を防ぐためのものであり、この条件で成膜された絶縁体膜の耐圧も低いことから、第２の絶縁体膜１４の膜厚は、できるだけ薄い方が好ましく、例えば、１０〜２０ｎｍが好ましい。尚、第１の絶縁体膜１３と第２の絶縁体膜１４とは、同じ材料、即ち、ＳｉＮ等の窒化物絶縁材料により形成されている。一般的に、同じ材料同士における密着性は比較的強いことから、第１の絶縁体膜１３と第２の絶縁体膜１４との間において、付着力が問題になることはない。以上より、第１の絶縁体膜１３には、下部電極１２を形成する金属材料が拡散等し、金属材料を一部含んでいる膜となるが、第２の絶縁体膜１４は、下部電極１２を形成する金属材料が含まれていない膜を形成することができる。   Next, a second insulator film 14 is formed on the first insulator film 13. The second insulator film 14 is formed to prevent diffusion of the metal material forming the lower electrode 12. Therefore, the second insulator film 14 to be formed is formed by plasma CVD under conditions with low precursor kinetic energy. Specifically, the second insulator film 14 is formed by applying an electric field having a high frequency in plasma CVD. Since the second insulator film 14 thus formed has a low ion bombardment when the second insulator film 14 is formed, the metal material forming the lower electrode 12 is hardly contained. Here, examples of the second insulator film 14 to be formed include a nitride insulating material such as SiN. The second insulator film 14 is for preventing diffusion or the like of the metal material forming the lower electrode 12. Since the insulator film formed under these conditions has a low withstand voltage, the second insulator film 14 The film 14 is preferably as thin as possible, for example, 10 to 20 nm. The first insulator film 13 and the second insulator film 14 are formed of the same material, that is, a nitride insulating material such as SiN. In general, the adhesiveness between the same materials is relatively strong, so that the adhesion force does not become a problem between the first insulator film 13 and the second insulator film 14. As described above, the first insulator film 13 is a film in which the metal material forming the lower electrode 12 is diffused or the like and partially contains the metal material, but the second insulator film 14 is formed of the lower electrode. A film that does not include the metal material that forms 12 can be formed.

次に、第２の絶縁体膜１４上に、第３の絶縁体膜１５を形成する。第３の絶縁体膜１５は、絶縁性を確保するために形成するものである。よって、形成される第３の絶縁体膜１５は、プラズマＣＶＤによりプリカーサ運動エネルギーの高い条件により成膜される。具体的には、第３の絶縁体膜１５は、プラズマＣＶＤにおいて低い周波数の電界を印加して成膜する。このような条件で成膜された第３の絶縁体膜１５は、図４に示されるように、絶縁破壊耐圧が高い膜となる。ここで、形成される第２の絶縁体膜１５としては、ＳｉＮ等の窒化物絶縁材料等が挙げられる。尚、第２の絶縁体膜１４には、下部電極１２を形成する金属成分が含まれていない。よって、第３の絶縁体膜１５を成膜する際の条件が、プリカーサ運動エネルギーが高く、イオン衝撃が強い条件であっても、第３の絶縁体膜１５中に下部電極１２を形成する金属成分が含まれることはない。また、第２の絶縁体膜１４と第３の絶縁体膜１５とは、同じ材料、即ち、ＳｉＮ等の窒化物絶縁材料で形成されている。前述のとおり、一般的に、同じ材料同士における密着性は比較的強いことから、第２の絶縁体膜１４と第３の絶縁体膜１５との間において、付着力が問題になることはない。尚、形成される第３の絶縁体膜１５の膜厚は、所望の絶縁破壊耐圧を確保するのに必要な膜厚が形成される。   Next, a third insulator film 15 is formed on the second insulator film 14. The third insulator film 15 is formed to ensure insulation. Therefore, the formed third insulator film 15 is formed by plasma CVD under conditions with high precursor kinetic energy. Specifically, the third insulator film 15 is formed by applying an electric field having a low frequency in plasma CVD. As shown in FIG. 4, the third insulator film 15 formed under such conditions is a film having a high dielectric breakdown voltage. Here, examples of the second insulator film 15 to be formed include a nitride insulating material such as SiN. The second insulator film 14 does not contain a metal component that forms the lower electrode 12. Therefore, even when the condition for forming the third insulator film 15 is a condition in which the precursor kinetic energy is high and the ion bombardment is strong, the metal that forms the lower electrode 12 in the third insulator film 15 No ingredients are included. The second insulator film 14 and the third insulator film 15 are made of the same material, that is, a nitride insulating material such as SiN. As described above, since the adhesion between the same materials is generally relatively strong, the adhesion between the second insulator film 14 and the third insulator film 15 does not become a problem. . The third insulator film 15 to be formed has a film thickness necessary for ensuring a desired breakdown voltage.

次に、第３の絶縁体膜１５上に、上部電極１６を形成する。上部電極１６の形成方法は、下部電極１２を形成する場合と同様の方法により形成する。これにより、第１の絶縁体層１３、第２の絶縁体層１４及び第３の絶縁体層１５を絶縁体層とするＭＩＭキャパシタが形成される。   Next, the upper electrode 16 is formed on the third insulator film 15. The upper electrode 16 is formed by the same method as that for forming the lower electrode 12. Thereby, an MIM capacitor having the first insulator layer 13, the second insulator layer 14, and the third insulator layer 15 as insulator layers is formed.

このようにして形成された本実施の形態におけるＭＩＭキャパシタは、下部電極１２への高い密着性と高い絶縁破壊耐圧という特徴を有するものである。即ち、下部電極１２上にプリカーサ運動エネルギーの高い成膜条件により第１の絶縁体膜１３が成膜されているため、下部電極１２と第１の絶縁体膜１３との密着性は高い。また、第１の絶縁体膜１３、第２の絶縁体膜１４及び第３の絶縁体膜１５は、同一の材料により形成されているため、第１の絶縁体膜１３と第２の絶縁体膜１４との密着性、第２の絶縁体膜１４と第３の絶縁体膜１５との密着性は高い。よって、下部電極１２と第１の絶縁体層１３、第２の絶縁体層１４及び第３の絶縁体層１５との全体の密着性は高い。   The MIM capacitor according to the present embodiment formed as described above is characterized by high adhesion to the lower electrode 12 and high breakdown voltage. That is, since the first insulator film 13 is formed on the lower electrode 12 under a film forming condition with high precursor kinetic energy, the adhesion between the lower electrode 12 and the first insulator film 13 is high. In addition, since the first insulator film 13, the second insulator film 14, and the third insulator film 15 are formed of the same material, the first insulator film 13 and the second insulator film are formed. The adhesion between the film 14 and the adhesion between the second insulator film 14 and the third insulator film 15 are high. Therefore, the overall adhesion between the lower electrode 12, the first insulator layer 13, the second insulator layer 14, and the third insulator layer 15 is high.

また、第２の絶縁体膜１４は、プリカーサ運動エネルギーの低い成膜条件により成膜されているため、下部電極１２を形成する金属成分は殆ど含まれていない。よって、第３の絶縁体膜１５は、この第２の絶縁体膜１４上に成膜されるため、第３の絶縁体膜１５をプリカーサ運動エネルギーの高い成膜条件により成膜した場合においても、第３の絶縁体膜１５には下部電極１２を形成する金属成分が含まれることはない。また、第３の絶縁体膜１５をプリカーサ運動エネルギーの高い成膜条件により成膜することにより、絶縁破壊耐圧を高くすることができる。よって、第３の絶縁体膜１５を第１の絶縁体膜１３及び第２の絶縁体膜１４よりも厚く形成することにより、第１の絶縁体層１３、第２の絶縁体層１４及び第３の絶縁体層１５からなる絶縁体層の全体の絶縁破壊耐圧を高めることができる。これにより、絶縁破壊耐性の高い本実施の形態におけるＭＩＭキャパシタを得ることができる。   In addition, since the second insulator film 14 is formed under film forming conditions with low precursor kinetic energy, the metal component forming the lower electrode 12 is hardly included. Therefore, since the third insulator film 15 is formed on the second insulator film 14, even when the third insulator film 15 is formed under film formation conditions with high precursor kinetic energy. The third insulator film 15 does not contain a metal component that forms the lower electrode 12. Further, the breakdown voltage can be increased by forming the third insulator film 15 under the film forming conditions having high precursor kinetic energy. Therefore, by forming the third insulator film 15 thicker than the first insulator film 13 and the second insulator film 14, the first insulator layer 13, the second insulator layer 14, and the second insulator film 15 are formed. The insulation breakdown voltage of the entire insulator layer composed of the three insulator layers 15 can be increased. Thereby, the MIM capacitor in the present embodiment having high dielectric breakdown resistance can be obtained.

本実施の形態におけるＭＩＭキャパシタは、様々な半導体装置に用いることが可能であり、化合物半導体により形成される半導体装置、特に、動作電圧の高いＧａＮ等の窒化物半導体に用いることが好ましい。尚、本実施の形態における半導体装置は、本実施の形態におけるＭＩＭキャパシタを含んだ構造のものであり、半導体基板１１上に形成される不図示の半導体素子を含んだ構造のものである。例えば、図６に示すように、同一の半導体基板１１上に、化合物半導体材料により形成される半導体素子４０を有しているものである。この半導体素子４０には必要に応じて下部電極１２及び上部電極１６が接続されている。   The MIM capacitor in this embodiment can be used for various semiconductor devices, and is preferably used for a semiconductor device formed of a compound semiconductor, particularly a nitride semiconductor such as GaN having a high operating voltage. Note that the semiconductor device in the present embodiment has a structure including the MIM capacitor in the present embodiment, and has a structure including a semiconductor element (not shown) formed on the semiconductor substrate 11. For example, as shown in FIG. 6, a semiconductor element 40 formed of a compound semiconductor material is provided on the same semiconductor substrate 11. A lower electrode 12 and an upper electrode 16 are connected to the semiconductor element 40 as necessary.

また、本実施の形態における説明では、第１の絶縁体層１３、第２の絶縁体層１４及び第３の絶縁体層１５をプラズマＣＶＤにより形成する方法について説明したが、プラズマを発生させて成膜する方法、または、プラズマに限らず被着元素が運動エネルギーを有する方法であれば、スパッタリング等の方法であってもよい。また、本実施の形態では、ＧａＮ等の窒化物半導体材料を用いた半導体装置の場合について説明したが、動作電圧の高い半導体材料を用いた半導体装置であれば同様である。特に、動作電圧の高い化合物半導体を用いた半導体装置において用いることが好ましく、より好ましくは、動作電圧の高い窒化物半導体を用いた半導体装置であり、更には、ＧａＮを用いた半導体装置に用いることが好ましい。また、第１の絶縁体層１３、第２の絶縁体層１４及び第３の絶縁体層１５は、同一の材料により形成されることが好ましいが、ＳｉＮ以外の絶縁体材料、例えば、Ａｌ２Ｏ３、ＨｆＯ２等を用いることも可能である。 In the description of the present embodiment, the method of forming the first insulator layer 13, the second insulator layer 14, and the third insulator layer 15 by plasma CVD has been described. However, plasma is generated. As long as it is a method for forming a film or a method in which the deposition element is not limited to plasma and has a kinetic energy, a method such as sputtering may be used. In this embodiment, the case of a semiconductor device using a nitride semiconductor material such as GaN has been described. However, the same applies to a semiconductor device using a semiconductor material having a high operating voltage. In particular, it is preferably used in a semiconductor device using a compound semiconductor having a high operating voltage, more preferably a semiconductor device using a nitride semiconductor having a high operating voltage, and further used in a semiconductor device using GaN. Is preferred. The first insulator layer 13, the second insulator layer 14, and the third insulator layer 15 are preferably formed of the same material, but an insulator material other than SiN, for example, Al 2. It is also possible to use O 3 , HfO 2 or the like.

〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態とは異なる構造のＭＩＭキャパシタである。 [Second Embodiment]
Next, a second embodiment will be described. This embodiment is an MIM capacitor having a structure different from that of the first embodiment.

本実施の形態におけるＭＩＭキャパシタは、絶縁体膜の成膜をプラズマＣＶＤによりプリカーサ運動エネルギーの高い条件により成膜される絶縁体膜と、プリカーサ運動エネルギーの低い条件により成膜される絶縁体膜とを交互に形成した構造のものである。即ち、上述したように、絶縁体膜中のピンホールは、単一の成膜モードにより絶縁体膜を形成することにより生じるものと考えられる。よって、所定の膜厚毎に絶縁体膜を成膜する際の成膜モードを変化させることにより、たとえピンホールの発生に起因する部分が形成されたとしても別の成膜モードにより成膜することにより、ピンホールの発生に起因する部分にも成膜することができる。従って、ピンホールが形成されることを防ぐことができるものと考えられる。尚、第１の実施の形態においても、成膜モードの異なる条件により絶縁体膜を形成したものであるため、初期のピンホールの発生を防ぐことが可能ではあるが、本実施の形態は、より確実に絶縁体膜におけるピンホールの発生を防ぐことができるものである。   In the MIM capacitor in this embodiment, an insulator film is formed by plasma CVD under conditions of high precursor kinetic energy, and an insulator film is formed under conditions of low precursor kinetic energy. Are alternately formed. That is, as described above, the pinhole in the insulator film is considered to be generated by forming the insulator film in a single film formation mode. Therefore, by changing the film formation mode when forming the insulator film for each predetermined film thickness, even if a portion due to the occurrence of pinholes is formed, the film is formed in another film formation mode. As a result, it is possible to form a film on a portion resulting from the generation of pinholes. Therefore, it is considered that pinholes can be prevented from being formed. Even in the first embodiment, since the insulator film is formed under different conditions of the film formation mode, it is possible to prevent the occurrence of an initial pinhole, but this embodiment It is possible to more reliably prevent the occurrence of pinholes in the insulator film.

次に、図７に基づき本実施の形態におけるＭＩＭキャパシタについて説明する。本実施の形態におけるＭＩＭキャパシタは、ＧａＮ等の窒化物半導体等からなる半導体基板５１の表面に不図示の窒化珪素（ＳｉＮ）膜を下地膜として形成したものの上に形成する。   Next, the MIM capacitor in the present embodiment will be described based on FIG. The MIM capacitor in the present embodiment is formed on a surface of a semiconductor substrate 51 made of a nitride semiconductor such as GaN and the like, and a silicon nitride (SiN) film (not shown) is formed as a base film.

最初に、下部電極５２を形成する。具体的には、半導体基板５１の表面に形成された不図示の下地膜上に、下部電極５２を形成するための不図示のレジストパターン等を形成する。このレジストパターンは、下部電極５２が形成される領域に開口部を有するものであり、フォトレジストの塗布、プリベーク、露光装置による露光、現像を行うことにより形成する。この後、真空蒸着によりＴｉ膜及びＡｕ膜を含む金属膜を成膜し、その後、リフトオフによりレジストパターン上に形成された金属膜をレジストパターンと共に除去する。これにより、Ｔｉ／Ａｕの積層構造からなる下部電極５２を形成する。   First, the lower electrode 52 is formed. Specifically, a resist pattern (not shown) for forming the lower electrode 52 is formed on a base film (not shown) formed on the surface of the semiconductor substrate 51. This resist pattern has an opening in a region where the lower electrode 52 is formed, and is formed by performing application of a photoresist, pre-baking, exposure by an exposure apparatus, and development. Thereafter, a metal film including a Ti film and an Au film is formed by vacuum deposition, and then the metal film formed on the resist pattern is removed together with the resist pattern by lift-off. Thereby, the lower electrode 52 having a Ti / Au laminated structure is formed.

次に、下部電極５２上に、第１の絶縁体膜５３を形成する。第１の絶縁体膜５３は、下部電極５２との密着性を確保するために形成するものである。よって、形成される第１の絶縁体膜５３は、プラズマＣＶＤによりプリカーサ運動エネルギーの高い条件により成膜する。具体的には、第１の絶縁体膜５３は、プラズマＣＶＤにおいて低い周波数の電界を印加して成膜する。形成される第１の絶縁体膜５３としては、ＳｉＮ等の窒化物絶縁材料等が挙げられる。第１の絶縁体膜５３は、下部電極５２との密着性を確保するためのものであり、形成される膜厚は、密着性を確保するために最低限の膜厚であればよく、例えば、１０〜２０ｎｍが好ましい。このように形成された第１の絶縁体膜５３は、プリカーサ運動エネルギーの高い条件により成膜されるため、第１の絶縁体膜５３には、下部電極５２を形成する金属材料の元素（金属成分）が拡散等してしまい、金属成分が含まれている膜となる。   Next, a first insulator film 53 is formed on the lower electrode 52. The first insulator film 53 is formed in order to ensure adhesion with the lower electrode 52. Therefore, the first insulator film 53 to be formed is formed under conditions with high precursor kinetic energy by plasma CVD. Specifically, the first insulator film 53 is formed by applying an electric field having a low frequency in plasma CVD. Examples of the first insulator film 53 to be formed include a nitride insulating material such as SiN. The first insulator film 53 is for ensuring adhesion with the lower electrode 52, and the film thickness to be formed may be a minimum film thickness for ensuring adhesion, for example, 10 to 20 nm is preferable. Since the first insulator film 53 formed in this way is formed under a condition having high precursor kinetic energy, the first insulator film 53 includes an element (metal) of the metal material forming the lower electrode 52. Component) diffuses and the like, resulting in a film containing a metal component.

次に、第１の絶縁体膜５３上に、第２の絶縁体膜５４を形成する。第２の絶縁体膜５４は、下部電極５２を形成する金属材料の拡散等を防ぐために形成されるものである。よって、形成される第２の絶縁体膜５４は、プラズマＣＶＤによりプリカーサ運動エネルギーの低い条件により成膜する。具体的には、第２の絶縁体膜５４は、プラズマＣＶＤにおいて高い周波数の電界を印加して成膜する。このように形成された第２の絶縁体膜５４は、第２の絶縁体膜５４を成膜する際のイオン衝撃が低いため、下部電極５２を形成する金属材料が殆ど含まれることはない。ここで、形成される第２の絶縁体膜５４としては、ＳｉＮ等の窒化物絶縁材料等が挙げられる。第２の絶縁体膜５４は、下部電極５２を形成する金属材料の拡散等を防ぐためのものであり、この条件で成膜された絶縁体膜の耐圧も低いことから、第２の絶縁体膜５４の膜厚は、できるだけ薄く形成されていることが好ましく、例えば、１０〜２０ｎｍが好ましい。尚、第１の絶縁体膜５３と第２の絶縁体膜５４とは、同じ材料、即ち、ＳｉＮ等の窒化物絶縁材料で形成されている。上述のとおり、一般的に、同じ材料同士における密着性は強いため、第１の絶縁体膜５３と第２の絶縁体膜５４との間において、付着力が問題になることはない。以上より、第１の絶縁体膜５３には、下部電極５２を形成する金属材料が拡散等し、金属材料が一部含まれた膜となるが、第２の絶縁体膜５４は、下部電極５２を形成する金属材料が含まれていない膜が形成される。   Next, a second insulator film 54 is formed on the first insulator film 53. The second insulator film 54 is formed to prevent diffusion or the like of the metal material that forms the lower electrode 52. Therefore, the second insulator film 54 to be formed is formed by plasma CVD under conditions with low precursor kinetic energy. Specifically, the second insulator film 54 is formed by applying an electric field having a high frequency in plasma CVD. Since the second insulator film 54 formed in this way has a low ion bombardment when the second insulator film 54 is formed, the metal material forming the lower electrode 52 is hardly included. Here, examples of the second insulator film 54 to be formed include a nitride insulating material such as SiN. The second insulator film 54 is for preventing diffusion or the like of the metal material forming the lower electrode 52. Since the insulator film formed under these conditions has a low withstand voltage, the second insulator film 54 The film 54 is preferably formed as thin as possible, for example, 10 to 20 nm. The first insulator film 53 and the second insulator film 54 are formed of the same material, that is, a nitride insulating material such as SiN. As described above, since the adhesion between the same materials is generally strong, the adhesion does not become a problem between the first insulator film 53 and the second insulator film 54. As described above, the first insulator film 53 is a film in which the metal material forming the lower electrode 52 is diffused and the like, and the metal material is partially included. A film that does not contain the metal material forming 52 is formed.

次に、第２の絶縁体膜５４上に、第３の絶縁体膜５５を形成する。第３の絶縁体膜５５は、絶縁性を確保するために形成するものである。即ち、ピンホールの発生をできるだけ確実に防ぐことにより絶縁性を確保し、信頼性を高めるためである。具体的には、形成される第３の絶縁体膜５５は、プラズマＣＶＤによりプリカーサ運動エネルギーの高い条件により成膜した第１の絶縁層５５ａとプリカーサ運動エネルギーの低い条件により成膜した第２の絶縁層５５ｂとを交互に成膜することにより形成する。言い換えれば、第３の絶縁体膜５５の成膜方法は、プラズマＣＶＤにおいて低い周波数の電界を印加して第１の絶縁層５５ａを成膜する工程と、高い周波数の電界を印加して第２の絶縁層５５ｂを成膜する工程と、を交互に行うものである。   Next, a third insulator film 55 is formed on the second insulator film 54. The third insulator film 55 is formed to ensure insulation. That is, in order to ensure the insulation and to improve the reliability by preventing the occurrence of pinholes as reliably as possible. Specifically, the third insulator film 55 to be formed is formed by plasma CVD with the first insulating layer 55a formed under a condition having a high precursor kinetic energy and the second film formed under a condition having a low precursor kinetic energy. Insulating layers 55b are alternately formed. In other words, the third insulator film 55 is formed by applying a low-frequency electric field in plasma CVD to form the first insulating layer 55a, and applying a high-frequency electric field to the second insulating film 55a. And the step of forming the insulating layer 55b are alternately performed.

プラズマＣＶＤにおいては、成膜の際に印加される電界の周波数が高い場合と低い場合とでは成膜モードが異なる。即ち、成膜の際の電界の周波数が低い場合にはイオン性プラズマが生成されてＳｉＮ等の絶縁体膜が成膜され、成膜の際の電界の周波数が高い場合にはラジカル性プラズマが生成されてＳｉＮ等の絶縁体膜が成膜される。従って、成膜の際に印加される電界の周波数が高い場合と低い場合とでは成膜モードが異なるため、たとえピンホールの発生に起因する部分が形成されたとしても、別の異なる成膜モードで成膜することにより、ピンホールの発生を防ぐことができる。   In plasma CVD, the film formation mode differs depending on whether the frequency of the electric field applied during film formation is high or low. That is, when the frequency of the electric field at the time of film formation is low, ionic plasma is generated and an insulating film such as SiN is formed, and when the frequency of the electric field at the time of film formation is high, radical plasma is generated. Then, an insulating film such as SiN is formed. Therefore, since the film formation mode differs between the case where the frequency of the electric field applied during film formation is high and the case where the frequency is low, even if a portion due to the occurrence of pinholes is formed, another film formation mode is different. By forming a film with, pinholes can be prevented from being generated.

次に、第３の絶縁体膜５５上に、上部電極５６を形成する。上部電極５６の形成方法は、下部電極５２を形成する場合と同様の方法により形成する。これにより、第１の絶縁体層５３、第２の絶縁体層５４及び第３の絶縁体層５５を絶縁体層とするＭＩＭキャパシタが形成される。   Next, the upper electrode 56 is formed on the third insulator film 55. The upper electrode 56 is formed by the same method as that for forming the lower electrode 52. Thereby, an MIM capacitor having the first insulator layer 53, the second insulator layer 54, and the third insulator layer 55 as insulator layers is formed.

本実施の形態におけるＭＩＭキャパシタは、様々な半導体装置に用いることが可能であり、動作電圧の高い化合物半導体により形成される半導体装置、特に、動作電圧の高いＧａＮ等の窒化物半導体に用いることが好ましい。尚、本実施の形態における半導体装置は、本実施の形態におけるＭＩＭキャパシタを含んだ構造のものであり、半導体基板５１上に形成される不図示の半導体素子を含んだ構造のものである。   The MIM capacitor in this embodiment can be used for various semiconductor devices, and is used for a semiconductor device formed of a compound semiconductor having a high operating voltage, particularly a nitride semiconductor such as GaN having a high operating voltage. preferable. The semiconductor device in the present embodiment has a structure including the MIM capacitor in the present embodiment, and has a structure including a semiconductor element (not shown) formed on the semiconductor substrate 51.

本実施の形態におけるＭＩＭキャパシタは、ピンホールの発生を防ぐことのできる構造のものであるため、ピンホールのない信頼性の高いＭＩＭキャパシタを得ることがでる。これにより、本実施の形態における半導体装置の歩留まりの低下を防ぐことができる。   Since the MIM capacitor in this embodiment has a structure that can prevent the generation of pinholes, a highly reliable MIM capacitor without pinholes can be obtained. Thereby, it is possible to prevent the yield of the semiconductor device in this embodiment from decreasing.

尚、本実施の形態における説明では、第１の絶縁体層５３、第２の絶縁体層５４及び第３の絶縁体層５５をプラズマＣＶＤにより形成する方法について説明したが、プラズマを発生させて成膜する方法、または、プラズマに限らず被着元素が運動エネルギーを有する方法であれば、スパッタリング等の方法であってもよい。また、上記以外の内容については、第１の実施の形態と同様である。   In the description of this embodiment, the method of forming the first insulator layer 53, the second insulator layer 54, and the third insulator layer 55 by plasma CVD has been described. However, plasma is generated. As long as it is a method for forming a film or a method in which the deposition element is not limited to plasma and has a kinetic energy, a method such as sputtering may be used. The contents other than those described above are the same as those in the first embodiment.

（実施例１）
実施例１として、第１の実施の形態におけるＭＩＭキャパシタの製造方法について、図８及び図９に基づき説明する。 Example 1
As Example 1, the manufacturing method of the MIM capacitor in the first embodiment will be described with reference to FIGS.

最初に、図８（ａ）に示すように、ＧａＮ等の化合物半導体からなる半導体基板１１上に下地となる窒化珪素（ＳｉＮ）膜２０を形成する。具体的には、半導体基板１１上にプラズマＣＶＤによりＳｉＮ膜２０を形成する。   First, as shown in FIG. 8A, a silicon nitride (SiN) film 20 serving as a base is formed on a semiconductor substrate 11 made of a compound semiconductor such as GaN. Specifically, the SiN film 20 is formed on the semiconductor substrate 11 by plasma CVD.

次に、図８（ｂ）に示すように、下部電極を形成するための２層パターン２１を形成する。２層パターン２１は、アルカリ可溶性樹脂層２２とフォトレジスト２３により形成する。具体的には、アルカリ可溶性樹脂層２２は、ＳｉＮ膜２０上に、アルカリ可溶性樹脂としてＰＭＧＩ（米国マイクロケム社製アルカリ可溶性樹脂）をスピンコートにより約５００ｎｍ塗布した後、１８０℃で加熱することにより形成する。次に、アルカリ可溶性樹脂層２２上に、紫外線レジストＰＦＩ−３２Ａ（住友化学製）をスピンコートにより、約１０００ｎｍ塗布した後、１１０℃で加熱する。この後、紫外線露光装置により露光、現像を行う。これにより開口領域２４ａと開口領域２４ｂからなる開口領域２４が形成される。現像に用いた現像液はＭＮＤ−Ｗ（東京応化製）であり、フォトレジスト２３の所定の領域とアルカリ可溶性樹脂層２２を溶解させることが可能である。よって、現像を行うことにより、フォトレジスト２３の所定の領域に開口領域２４ａが形成され、この開口領域２４ａより侵入した現像液によりアルカリ可溶性樹脂層２２は徐々に等方的に溶解され開口領域２４ｂが形成される。このため開口領域２４ｂは開口領域２４ａよりも広い開口が形成される。   Next, as shown in FIG. 8B, a two-layer pattern 21 for forming the lower electrode is formed. The two-layer pattern 21 is formed by the alkali-soluble resin layer 22 and the photoresist 23. Specifically, the alkali-soluble resin layer 22 is formed by applying PMGI (alkali-soluble resin manufactured by US Microchem Corp.) as an alkali-soluble resin to a thickness of about 500 nm on the SiN film 20 by heating at 180 ° C. Form. Next, an ultraviolet resist PFI-32A (manufactured by Sumitomo Chemical Co., Ltd.) is applied on the alkali-soluble resin layer 22 by spin coating, and then heated at 110 ° C. Thereafter, exposure and development are performed by an ultraviolet exposure apparatus. As a result, an opening region 24 composed of the opening region 24a and the opening region 24b is formed. The developer used for development is MND-W (manufactured by Tokyo Ohka Kogyo Co., Ltd.), which can dissolve a predetermined region of the photoresist 23 and the alkali-soluble resin layer 22. Therefore, by performing development, an opening region 24a is formed in a predetermined region of the photoresist 23, and the alkali-soluble resin layer 22 is gradually and isotropically dissolved by the developer entering from the opening region 24a, so that the opening region 24b. Is formed. Therefore, an opening wider than the opening area 24a is formed in the opening area 24b.

次に、図８（ｃ）に示すように、下部電極となる金属膜２５を成膜する。この金属膜２５は、後述する下部電極１２を形成するためのものであり、真空蒸着法により、Ｔｉ（１０ｎｍ）／Ａｕ（３００ｎｍ）を成膜することにより形成する。このようにして形成された金属膜２５は、開口領域２４内のＳｉＮ膜２０上に形成されるは金属膜２５ａと、２層パターン２１上に形成される金属膜２５ｂからなるものである。   Next, as shown in FIG. 8C, a metal film 25 to be a lower electrode is formed. This metal film 25 is used to form the lower electrode 12 described later, and is formed by depositing Ti (10 nm) / Au (300 nm) by vacuum deposition. The metal film 25 thus formed is composed of a metal film 25 a formed on the SiN film 20 in the opening region 24 and a metal film 25 b formed on the two-layer pattern 21.

次に、図８（ｄ）に示すように、加熱した有機溶媒を用いたリフトオフを行うことにより下部電極１２を形成する。具体的には、加熱した有機溶媒により２層パターン２１であるアルカリ可溶性樹脂層２２とフォトレジスト２３が溶解され、２層パターン２１上に形成された金属膜２５ｂを除去する。これにより残存した金属膜２５ａにより下部電極１２が形成される。   Next, as shown in FIG. 8D, the lower electrode 12 is formed by performing lift-off using a heated organic solvent. Specifically, the alkali-soluble resin layer 22 and the photoresist 23 which are the two-layer pattern 21 are dissolved by the heated organic solvent, and the metal film 25b formed on the two-layer pattern 21 is removed. Thus, the lower electrode 12 is formed by the remaining metal film 25a.

次に、図８（ｅ）に示すように、プラズマＣＶＤにより第１の絶縁体膜１３を成膜する。第１の絶縁体膜１３は、ＳｉＨ４を流量７ｓｃｃｍ、Ｎ２を流量１５０ｓｃｃｍ流し、プラズマ励起周波数３８０ｋＨｚ、印加電力１００Ｗ、成膜温度２５０℃、成膜圧力５００ｍＢａｒの成膜条件により、第１の絶縁体膜１３となるＳｉＮ膜を１０ｎｍ成膜する。尚、第１の絶縁体膜１３を成膜する際のプラズマＣＶＤの成膜条件は、プリカーサ運動エネルギーが高いため、下部電極１２を形成する金属材料を第１の絶縁体膜１３中に含んだ状態で形成される。また、この条件で形成されるＳｉＮの密度は、約２．８〜３．０ｇ／ｃｍ３であり、水素終端基濃度は、約５×１０２１個／ｃｍ３である。 Next, as shown in FIG. 8E, a first insulator film 13 is formed by plasma CVD. The first insulator film 13 has a flow rate of 7 sccm for SiH 4 and a flow rate of 150 sccm for N 2, and the first insulator film 13 is formed according to the film formation conditions of a plasma excitation frequency of 380 kHz, an applied power of 100 W, a film formation temperature of 250 ° C., and a film formation pressure of 500 mBar. A SiN film to be the insulator film 13 is formed to a thickness of 10 nm. In addition, since the precursor kinetic energy is high as the film formation conditions of the plasma CVD when forming the first insulator film 13, the metal material forming the lower electrode 12 is included in the first insulator film 13. Formed in a state. In addition, the density of SiN formed under these conditions is about 2.8 to 3.0 g / cm 3 , and the concentration of hydrogen termination groups is about 5 × 10 21 atoms / cm 3 .

次に、図８（ｆ）に示すように、プラズマＣＶＤにより第２の絶縁体膜１４を成膜する。第２の絶縁体膜１４は、ＳｉＨ４を流量３ｓｃｃｍ、Ｎ２を流量１５０ｓｃｃｍ流し、プラズマ励起周波数１３．５６ＭＨｚ、印加電力５０Ｗ、成膜温度２５０℃、成膜圧力１０００ｍＢａｒの成膜条件により、第２の絶縁体膜１４となるＳｉＮ膜を成膜する。尚、第２の絶縁体膜１４をプラズマＣＶＤの成膜条件により成膜する際のプリカーサ運動エネルギーは、第１の絶縁体膜１３を形成する場合のプリカーサ運動エネルギーよりも低い条件である。よって、下部電極１２を形成する金属材料は第２の絶縁体膜１４中には殆ど含まれることはない。尚、この条件で形成されるＳｉＮの密度は、約２．４〜２．８ｇ／ｃｍ３であり、水素終端基濃度は、約１×１０２２個／ｃｍ３である。よって、第１の絶縁膜１３よりも、密度は低く、水素終端基濃度は高い。 Next, as shown in FIG. 8F, a second insulator film 14 is formed by plasma CVD. Second insulator film 14, the SiH 4 flow rate 3 sccm, the N 2 flow rate 150 sccm, the plasma excitation frequency 13.56 MHz, applied power 50 W, film formation temperature 250 ° C., the film formation conditions of the film formation pressure 1000 mbar, the A SiN film to be the second insulator film 14 is formed. Note that the precursor kinetic energy when forming the second insulator film 14 under the plasma CVD deposition conditions is lower than the precursor kinetic energy when forming the first insulator film 13. Therefore, the metal material forming the lower electrode 12 is hardly contained in the second insulator film 14. The density of SiN formed under these conditions is about 2.4 to 2.8 g / cm 3 , and the concentration of hydrogen termination groups is about 1 × 10 22 atoms / cm 3 . Therefore, the density is lower than that of the first insulating film 13 and the hydrogen termination group concentration is higher.

次に、図９（ｇ）に示すように、プラズマＣＶＤにより第３の絶縁体膜１５を成膜する。第３の絶縁体膜１５は、ＳｉＨ４を流量７ｓｃｃｍ、Ｎ２を流量１５０ｓｃｃｍ流し、プラズマ励起周波数３８０ｋＨｚ、印加電力１００Ｗ、成膜温度２５０℃、成膜圧力５００ｍＢａｒの成膜条件により、第３の絶縁体膜１５となるＳｉＮ膜を２００ｎｍ成膜する。尚、第３の絶縁体膜１５を成膜する際のプラズマＣＶＤの成膜条件におけるプリカーサ運動エネルギーは、第２の絶縁体膜１４を形成する場合のプリカーサ運動エネルギーよりも高い条件であるため、絶縁破壊耐圧の高い膜となる。また、この条件で形成されるＳｉＮの密度は、約２．８〜３．０ｇ／ｃｍ３であり、水素終端基濃度は、約５×１０２１個／ｃｍ３である。よって、第２の絶縁膜１４よりも、密度は高く、水素終端基濃度は低い。 Next, as shown in FIG. 9G, a third insulator film 15 is formed by plasma CVD. The third insulator film 15 has a flow rate of 7 sccm for SiH 4 and a flow rate of 150 sccm for N 2, and the third insulator film 15 is formed by the film formation conditions of a plasma excitation frequency of 380 kHz, an applied power of 100 W, a film formation temperature of 250 ° C., and a film formation pressure of 500 mBar. A 200 nm SiN film to be the insulator film 15 is formed. In addition, since the precursor kinetic energy in the film-forming conditions of plasma CVD at the time of forming the 3rd insulator film 15 is a condition higher than the precursor kinetic energy in the case of forming the 2nd insulator film 14, The film has a high breakdown voltage. In addition, the density of SiN formed under these conditions is about 2.8 to 3.0 g / cm 3 , and the concentration of hydrogen termination groups is about 5 × 10 21 atoms / cm 3 . Therefore, the density is higher than that of the second insulating film 14, and the hydrogen termination group concentration is lower.

次に、図９（ｈ）に示すように、上部電極を形成するための２層パターン２６を形成する。２層パターン２６は、アルカリ可溶性樹脂層２７とフォトレジスト２８により形成されるものであり、２層パターン２６は２層パターン２１と同様の材料により、同様の方法により形成する。この後、紫外線露光装置により露光、現像を行う。これにより開口領域２９ａと開口領域２９ｂからなる開口領域２９が形成される。このように形成された開口領域２９には、開口領域２４の場合と同様に、開口領域２９ｂは開口領域２９ａよりも開口が広く形成される。   Next, as shown in FIG. 9H, a two-layer pattern 26 for forming the upper electrode is formed. The two-layer pattern 26 is formed by the alkali-soluble resin layer 27 and the photoresist 28, and the two-layer pattern 26 is formed by the same method using the same material as the two-layer pattern 21. Thereafter, exposure and development are performed by an ultraviolet exposure apparatus. As a result, an opening region 29 including the opening region 29a and the opening region 29b is formed. In the opening region 29 formed in this way, as in the case of the opening region 24, the opening region 29b is formed wider than the opening region 29a.

次に、図９（ｉ）に示すように、上部電極となる金属膜３０を成膜する。この金属膜３０は、後述する上部電極１６を形成するためのものであり、真空蒸着法により、Ｔｉ（１０ｎｍ）／Ａｕ（３００ｎｍ）を成膜することにより形成する。このようにして形成された金属膜３０は、開口領域２９内の第３の絶縁体膜１５上に形成される金属膜３０ａと、２層パターン２６上に形成される金属膜３０ｂからなる。   Next, as shown in FIG. 9I, a metal film 30 to be an upper electrode is formed. This metal film 30 is used to form the upper electrode 16 described later, and is formed by depositing Ti (10 nm) / Au (300 nm) by vacuum deposition. The metal film 30 formed in this way is composed of a metal film 30 a formed on the third insulator film 15 in the opening region 29 and a metal film 30 b formed on the two-layer pattern 26.

次に、図９（ｊ）に示すように、加熱した有機溶媒を用いたリフトオフを行うことにより下部電極１６を形成する。加熱した有機溶媒により２層パターン２６であるアルカリ可溶性樹脂層２７とフォトレジスト２８が溶解されて、２層パターン２６上に形成された金属膜３０ｂを除去する。これにより残存した金属膜３０ａにより上部電極１６が形成される。   Next, as shown in FIG. 9J, the lower electrode 16 is formed by performing lift-off using a heated organic solvent. The alkali-soluble resin layer 27 and the photoresist 28 which are the two-layer pattern 26 are dissolved by the heated organic solvent, and the metal film 30b formed on the two-layer pattern 26 is removed. Thus, the upper electrode 16 is formed by the remaining metal film 30a.

これにより、本実施例におけるＭＩＭキャパシタを作製することができる。   Thereby, the MIM capacitor in the present embodiment can be manufactured.

図１０に、本実施例により形成されたＭＩＭキャパシタの印加電圧とリーク電流との関係を示す。図１０に示されるように、本実施の形態におけるＭＩＭキャパシタは、図１等に示される構造の従来のＭＩＭキャパシタと比べ、印加電圧を約２０Ｖ程度高くすることができる。   FIG. 10 shows the relationship between the applied voltage and leakage current of the MIM capacitor formed according to this example. As shown in FIG. 10, the MIM capacitor in the present embodiment can increase the applied voltage by about 20 V compared to the conventional MIM capacitor having the structure shown in FIG.

（実施例２）
実施例２として、第２の実施の形態におけるＭＩＭキャパシタの製造方法について、図１１及び図１２に基づき説明する。 (Example 2)
As Example 2, a method for manufacturing the MIM capacitor in the second embodiment will be described with reference to FIGS.

最初に、図１１（ａ）に示すように、ＧａＮ等の化合物半導体からなる半導体基板５１上に下地膜となる窒化珪素（ＳｉＮ）膜６０を形成する。具体的には、半導体基板５１上にプラズマＣＶＤによりＳｉＮ膜６０を形成する。   First, as shown in FIG. 11A, a silicon nitride (SiN) film 60 serving as a base film is formed on a semiconductor substrate 51 made of a compound semiconductor such as GaN. Specifically, the SiN film 60 is formed on the semiconductor substrate 51 by plasma CVD.

次に、図１１（ｂ）に示すように、下部電極を形成するための２層パターン６１を形成する。２層パターン６１は、アルカリ可溶性樹脂層６２とフォトレジスト６３により形成する。具体的には、アルカリ可溶性樹脂層６２は、ＳｉＮ膜６０上に、アルカリ可溶性樹脂としてＰＭＧＩをスピンコートにより約５００ｎｍ塗布した後、１８０℃で加熱することにより形成する。次に、アルカリ可溶性樹脂層６２上に、紫外線レジストＰＦＩ−３２Ａをスピンコートにより、約１０００ｎｍ塗布した後、１１０℃で加熱する。この後、紫外線露光装置により露光、現像を行う。これにより開口領域６４ａと開口領域６４ｂからなる開口領域６４が形成される。現像に用いた現像液はＭＮＤ−Ｗ（東京応化製）であり、フォトレジスト６３の所定の領域とアルカリ可溶性樹脂層６２を溶解させることが可能である。よって、現像を行うことにより、フォトレジスト６３の所定の領域に開口領域６４ａが形成され、この開口領域６４ａより侵入した現像液によりアルカリ可溶性樹脂層６２は徐々に等方的に溶解され、開口領域６４ｂが形成される。このため開口領域６４ｂは開口領域６４ａよりも広い開口が形成される。   Next, as shown in FIG. 11B, a two-layer pattern 61 for forming the lower electrode is formed. The two-layer pattern 61 is formed by the alkali-soluble resin layer 62 and the photoresist 63. Specifically, the alkali-soluble resin layer 62 is formed by applying PMGI as an alkali-soluble resin by spin coating to about 500 nm on the SiN film 60 and then heating at 180 ° C. Next, an ultraviolet resist PFI-32A is applied by spin coating on the alkali-soluble resin layer 62 by spin coating, and then heated at 110 ° C. Thereafter, exposure and development are performed by an ultraviolet exposure apparatus. As a result, an opening region 64 composed of the opening region 64a and the opening region 64b is formed. The developer used for the development is MND-W (manufactured by Tokyo Ohka Kogyo Co., Ltd.), which can dissolve a predetermined region of the photoresist 63 and the alkali-soluble resin layer 62. Therefore, by performing development, an opening region 64a is formed in a predetermined region of the photoresist 63, and the alkali-soluble resin layer 62 is gradually dissolved isotropically by the developer that has entered from the opening region 64a. 64b is formed. Therefore, an opening wider than the opening region 64a is formed in the opening region 64b.

次に、図１１（ｃ）に示すように、下部電極となる金属膜６５を成膜する。この金属膜６５は、後述する下部電極５２を形成するためのものであり、真空蒸着法により、Ｔｉ（１０ｎｍ）／Ａｕ（３００ｎｍ）を成膜することにより形成する。このようにして形成される金属膜６５は、開口領域６４内のＳｉＮ膜６０上に形成されるは金属膜６５ａと、２層パターン６１上に形成される金属膜６５ｂからなる。   Next, as shown in FIG. 11C, a metal film 65 to be a lower electrode is formed. The metal film 65 is used to form a lower electrode 52 described later, and is formed by depositing Ti (10 nm) / Au (300 nm) by vacuum deposition. The metal film 65 thus formed includes a metal film 65 a formed on the SiN film 60 in the opening region 64 and a metal film 65 b formed on the two-layer pattern 61.

次に、図１１（ｄ）に示すように、加熱した有機溶媒を用いたリフトオフを行うことにより下部電極５２を形成する。加熱した有機溶媒により２層パターン６１であるアルカリ可溶性樹脂層６２とフォトレジスト６３を溶解し、２層パターン６１上に形成された金属膜６５ｂを除去する。これにより残存した金属膜６５ａにより下部電極５２が形成される。   Next, as shown in FIG. 11D, the lower electrode 52 is formed by performing lift-off using a heated organic solvent. The alkali-soluble resin layer 62 and the photoresist 63 which are the two-layer pattern 61 are dissolved by the heated organic solvent, and the metal film 65b formed on the two-layer pattern 61 is removed. As a result, the lower electrode 52 is formed by the remaining metal film 65a.

次に、図１１（ｅ）に示すように、プラズマＣＶＤにより第１の絶縁体膜５３を成膜する。第１の絶縁体膜５３は、ＳｉＨ４を流量７ｓｃｃｍ、Ｎ２を流量１５０ｓｃｃｍ流し、プラズマ励起周波数３８０ｋＨｚ、印加電力１００Ｗ、成膜温度２５０℃、成膜圧力５００ｍＢａｒの成膜条件により、第１の絶縁体膜５３となるＳｉＮ膜を１０ｎｍ成膜する。尚、第１の絶縁体膜５３を成膜する際のプラズマＣＶＤの成膜条件は、プリカーサ運動エネルギーが高いため、下部電極５２を形成する金属材料を第１の絶縁体膜５３中に含んだ状態で形成される。 Next, as shown in FIG. 11E, a first insulator film 53 is formed by plasma CVD. The first insulator film 53 has a flow rate of 7 sccm for SiH 4 and a flow rate of 150 sccm for N 2, and the first insulator film 53 has a first excitation frequency of 380 kHz, an applied power of 100 W, a deposition temperature of 250 ° C., and a deposition pressure of 500 mBar. A SiN film to be the insulator film 53 is formed to a thickness of 10 nm. The film formation conditions of plasma CVD when forming the first insulator film 53 include high precursor kinetic energy, and therefore the metal material forming the lower electrode 52 is included in the first insulator film 53. Formed in a state.

次に、図１１（ｆ）に示すように、プラズマＣＶＤにより第２の絶縁体膜５４を成膜する。第２の絶縁体膜５４は、ＳｉＨ４を流量３ｓｃｃｍ、Ｎ２を流量１５０ｓｃｃｍ流し、プラズマ励起周波数１３．５６ＭＨｚ、印加電力５０Ｗ、成膜温度２５０℃、成膜圧力１０００ｍＢａｒの成膜条件により、第２の絶縁体膜５４となるＳｉＮ膜を成膜する。尚、第２の絶縁体膜５４を成膜する際のプラズマＣＶＤの成膜条件におけるプリカーサ運動エネルギーは、第１の絶縁体膜５３を形成する場合のプリカーサ運動エネルギーよりも低い条件である。よって、下部電極５２を形成する金属材料は第２の絶縁体膜５４中には殆ど含まれることはない。 Next, as shown in FIG. 11F, a second insulator film 54 is formed by plasma CVD. Second insulator film 54, the SiH 4 flow rate 3 sccm, the N 2 flow rate 150 sccm, the plasma excitation frequency 13.56 MHz, applied power 50 W, film formation temperature 250 ° C., the film formation conditions of the film formation pressure 1000 mbar, the A SiN film to be the second insulator film 54 is formed. Note that the precursor kinetic energy in the plasma CVD film forming condition when forming the second insulator film 54 is lower than the precursor kinetic energy in forming the first insulator film 53. Therefore, the metal material forming the lower electrode 52 is hardly contained in the second insulator film 54.

次に、図１２（ｇ）に示すように、プラズマＣＶＤにより第３の絶縁体膜５５を成膜する。第３の絶縁体膜５５は、プリカーサ運動エネルギーの高い成膜条件により形成される第１の絶縁層５５ａであるＳｉＮ膜と、プリカーサ運動エネルギーの低い成膜条件により形成される第２の絶縁層５５ｂであるＳｉＮ膜とを交互に積層形成したものである。具体的には、第２の絶縁体膜５４上に、第１の絶縁層５５ａ、第２の絶縁層５５ｂ、第１の絶縁層５５ａ、第２の絶縁層５５ｂの順に各々５０ｎｍずつ形成することにより第３の絶縁体膜５５が形成される。この際、第１の絶縁層５５ａは、ＳｉＨ４流量７ｓｃｃｍ、Ｎ２流量１５０ｓｃｃｍ流し、プラズマ励起周波数３８０ｋＨｚ、印加電力１００Ｗ、成膜温度２５０℃、成膜圧力５００ｍＢａｒのプリカーサ運動エネルギーの高い成膜条件により成膜したものである。一方、第２の絶縁層５５ｂは、ＳｉＨ４流量３ｓｃｃｍ、Ｎ２流量１５０ｓｃｃｍ流し、プラズマ励起周波数１３．５６ＭＨｚ、印加電力５０Ｗ、成膜温度２５０℃、成膜圧力１０００ｍＢａｒのプリカーサ運動エネルギーの低い成膜条件により成膜したものである。 Next, as shown in FIG. 12G, a third insulator film 55 is formed by plasma CVD. The third insulator film 55 includes a SiN film, which is the first insulating layer 55a formed under film formation conditions with high precursor kinetic energy, and a second insulation layer formed under film formation conditions with low precursor kinetic energy. The SiN films 55b are alternately stacked. Specifically, the first insulating layer 55a, the second insulating layer 55b, the first insulating layer 55a, and the second insulating layer 55b are formed in order of 50 nm on the second insulating film 54, respectively. Thus, the third insulator film 55 is formed. At this time, the first insulating layer 55a has a high precursor kinetic energy with a SiH 4 flow rate of 7 sccm, an N 2 flow rate of 150 sccm, a plasma excitation frequency of 380 kHz, an applied power of 100 W, a film formation temperature of 250 ° C., and a film formation pressure of 500 mBar. The film was formed by On the other hand, the second insulating layer 55b is, SiH 4 flow rate 3 sccm, N 2 flow rate 150 sccm, the plasma excitation frequency 13.56 MHz, applied power 50 W, film formation temperature 250 ° C., less precursor kinetic energy of formation pressure 1000mBar deposition The film is formed according to conditions.

次に、図１２（ｈ）に示すように、上部電極を形成するための２層パターン６６を形成する。２層パターン６６は、アルカリ可溶性樹脂層６７とフォトレジスト６８により形成されるものであり、２層パターン６６は２層パターン６１と同様の材料により、同様の方法により形成する。この後、紫外線露光装置により露光、現像を行う。これにより開口領域６９ａと開口領域６９ｂからなる開口領域６９が形成される。このように形成された開口領域６９には、開口領域６４と同様に、開口領域６９ｂは開口領域６９ａよりも開口が広く形成される。   Next, as shown in FIG. 12H, a two-layer pattern 66 for forming the upper electrode is formed. The two-layer pattern 66 is formed by the alkali-soluble resin layer 67 and the photoresist 68, and the two-layer pattern 66 is formed by the same method using the same material as the two-layer pattern 61. Thereafter, exposure and development are performed by an ultraviolet exposure apparatus. Thereby, an opening region 69 composed of the opening region 69a and the opening region 69b is formed. In the opening region 69 formed in this way, as in the opening region 64, the opening region 69b is formed wider than the opening region 69a.

次に、図１２（ｉ）に示すように、上部電極となる金属膜７０を成膜する。この金属膜７０は、後述する上部電極５６を形成するためのものであり、真空蒸着法により、Ｔｉ（１０ｎｍ）／Ａｕ（３００ｎｍ）を成膜することにより形成する。このようにして形成された金属膜７０は、開口領域６９内の第３の絶縁体膜５５上に形成される金属膜７０ａと、２層パターン６６上に形成される金属膜７０ｂからなる。   Next, as shown in FIG. 12I, a metal film 70 to be an upper electrode is formed. This metal film 70 is for forming an upper electrode 56 described later, and is formed by depositing Ti (10 nm) / Au (300 nm) by a vacuum deposition method. The metal film 70 thus formed includes a metal film 70 a formed on the third insulator film 55 in the opening region 69 and a metal film 70 b formed on the two-layer pattern 66.

次に、図１２（ｊ）に示すように、加熱した有機溶媒を用いたリフトオフを行うことにより下部電極５６を形成する。加熱した有機溶媒により２層パターン６６であるアルカリ可溶性樹脂層６７とフォトレジスト６８が溶解され、２層パターン６６上に形成された金属膜７０ｂを除去する。これにより残存した金属膜７０ａにより上部電極５６が形成される。   Next, as shown in FIG. 12J, the lower electrode 56 is formed by performing lift-off using a heated organic solvent. The alkali-soluble resin layer 67, which is the two-layer pattern 66, and the photoresist 68 are dissolved by the heated organic solvent, and the metal film 70b formed on the two-layer pattern 66 is removed. As a result, the upper electrode 56 is formed by the remaining metal film 70a.

これにより、本実施例におけるＭＩＭキャパシタを作製することができる。   Thereby, the MIM capacitor in the present embodiment can be manufactured.

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。   Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.

上記の説明に関し、更に以下の付記を開示する。
（付記１）
半導体基板上に形成された下部電極と、
前記下部電極上に形成された第１の絶縁体膜と、
前記第１の絶縁体膜上に形成される第２の絶縁体膜と、
前記第２の絶縁体膜上に形成される第３の絶縁体膜と、
前記第３の絶縁体膜上に形成される上部電極と、
を有し、前記第１の絶縁体膜における密度は、前記第２の絶縁体膜における密度よりも高く、前記第３の絶縁体膜における密度は、前記第２の絶縁体膜における密度よりも高いことを特徴とするキャパシタ。
（付記２）
半導体基板上に形成された下部電極と、
前記下部電極上に形成された第１の絶縁体膜と、
前記第１の絶縁体膜上に形成される第２の絶縁体膜と、
前記第２の絶縁体膜上に形成される第３の絶縁体膜と、
前記第３の絶縁体膜上に形成される上部電極と、
を有し、前記第１の絶縁体膜における水素終端基濃度は、前記第２の絶縁体膜における水素終端基濃度よりも低く、前記第３の絶縁体膜における水素終端基濃度は、前記第２の絶縁体膜における水素終端基濃度よりも低いことを特徴とするキャパシタ。
（付記３）
前記第１の絶縁体膜、前記第２の絶縁体膜及び前記第３の絶縁体膜は、プラズマＣＶＤまたはスパッタリングにより成膜されるものであって、
前記第１の絶縁体膜を成膜する際に印加される交流電界の周波数は、前記第２の絶縁体膜を成膜する際に印加される交流電界の周波数よりも低く、前記第３の絶縁体膜を成膜する際に印加される交流電界の周波数は、前記第２の絶縁体膜を成膜する際に印加される交流電界の周波数よりも低いことを特徴とする付記１または２に記載のキャパシタ。
（付記４）
前記第１の絶縁体膜に含まれる下部電極を形成する元素の濃度よりも、前記第２の絶縁体膜に含まれる下部電極を形成する元素の濃度が低いことを特徴とする付記１から３のいずれかに記載のキャパシタ。
（付記５）
前記第３の絶縁体膜は、第１の絶縁層と第２の絶縁層とを交互に積層形成したものであって、前記第１の絶縁層における密度は、前記第２の絶縁層における密度よりも高いことを特徴とする付記１から４のいずれかに記載のキャパシタ。
（付記６）
前記第３の絶縁体膜は、第１の絶縁層と第２の絶縁層とを交互に積層形成したものであって、前記第１の絶縁層における水素終端基濃度は、前記第２の絶縁層における水素終端基濃度よりも低いことを特徴とする付記１から４のいずれかに記載のキャパシタ。
（付記７）
第１の絶縁層及び第２の絶縁層は、プラズマＣＶＤまたはスパッタリングにより成膜されるものであって、
第１の絶縁層を成膜する際に印加される交流電界の周波数は、前記第２の絶縁層を成膜する際に印加される交流電界の周波数よりも低いことを特徴とする付記５または６に記載のキャパシタ。
（付記８）
前記第１の絶縁体膜、前記第２の絶縁体膜及び前記第３の絶縁体膜は、同一の絶縁体材料により形成されていることを特徴とする付記１から７のいずれかに記載のキャパシタ。
（付記９）
前記絶縁体材料は、ＳｉＮであることを特徴とする付記８に記載のキャパシタ。
（付記１０）
前記半導体基板は、化合物半導体により形成されていることを特徴とする付記１から９のいずれかに記載のキャパシタ。
（付記１１）
前記化合物半導体は、窒化物半導体であることを特徴とする付記１０に記載のキャパシタ。
（付記１２）
前記窒化物半導体は、ＧａＮおよびＧａＮを含む混晶であることを特徴とする付記１１に記載のキャパシタ。
（付記１３）
前記下部電極は、金属材料であることを特徴とする付記１から１２のいずれかに記載のキャパシタ。
（付記１４）
前記金属材料は、Ａｕを含む材料であることを特徴とする付記１３に記載のキャパシタ。
（付記１５）
半導体基板上に形成された下部電極と、
前記下部電極上に形成された第１の絶縁体膜と、
前記第１の絶縁体膜上に形成される第２の絶縁体膜と、
前記第２の絶縁体膜上に形成される第３の絶縁体膜と、
前記第３の絶縁体膜上に形成される上部電極と、
を有し、前記第１の絶縁体膜における密度は、前記第２の絶縁体膜における密度よりも高く、前記第３の絶縁体膜における密度は、前記第２の絶縁体膜における密度よりも高いキャパシタを含むことを特徴とする半導体装置。
（付記１６）
半導体基板上に形成された下部電極と、
前記下部電極上に形成された第１の絶縁体膜と、
前記第１の絶縁体膜上に形成される第２の絶縁体膜と、
前記第２の絶縁体膜上に形成される第３の絶縁体膜と、
前記第３の絶縁体膜上に形成される上部電極と、
を有し、前記第１の絶縁体膜における水素終端基濃度は、前記第２の絶縁体膜における水素終端基濃度よりも低く、前記第３の絶縁体膜における水素終端基濃度は、前記第２の絶縁体膜における水素終端基濃度よりも低いキャパシタを含むことを特徴とする半導体装置。 In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
A lower electrode formed on a semiconductor substrate;
A first insulator film formed on the lower electrode;
A second insulator film formed on the first insulator film;
A third insulator film formed on the second insulator film;
An upper electrode formed on the third insulator film;
And the density of the first insulator film is higher than the density of the second insulator film, and the density of the third insulator film is higher than the density of the second insulator film. Capacitor characterized by high.
(Appendix 2)
A lower electrode formed on a semiconductor substrate;
A first insulator film formed on the lower electrode;
A second insulator film formed on the first insulator film;
A third insulator film formed on the second insulator film;
An upper electrode formed on the third insulator film;
The hydrogen termination group concentration in the first insulator film is lower than the hydrogen termination group concentration in the second insulator film, and the hydrogen termination group concentration in the third insulator film is A capacitor characterized by being lower than the concentration of hydrogen termination groups in the insulator film.
(Appendix 3)
The first insulator film, the second insulator film, and the third insulator film are formed by plasma CVD or sputtering,
The frequency of the alternating electric field applied when forming the first insulator film is lower than the frequency of the alternating electric field applied when forming the second insulator film. The frequency of the alternating electric field applied when forming the insulator film is lower than the frequency of the alternating electric field applied when forming the second insulator film. Capacitor.
(Appendix 4)
Additional remarks 1 to 3 characterized in that the concentration of the element forming the lower electrode contained in the second insulator film is lower than the concentration of the element forming the lower electrode contained in the first insulator film. The capacitor according to any one of the above.
(Appendix 5)
The third insulating film is formed by alternately stacking first insulating layers and second insulating layers, and the density of the first insulating layer is the density of the second insulating layer. The capacitor according to any one of appendices 1 to 4, wherein the capacitor is higher.
(Appendix 6)
The third insulator film is formed by alternately laminating a first insulating layer and a second insulating layer, and a hydrogen termination group concentration in the first insulating layer is determined by the second insulating layer. The capacitor according to any one of appendices 1 to 4, wherein the concentration is lower than a hydrogen termination group concentration in the layer.
(Appendix 7)
The first insulating layer and the second insulating layer are formed by plasma CVD or sputtering,
The frequency of the alternating electric field applied when forming the first insulating layer is lower than the frequency of the alternating electric field applied when forming the second insulating layer, or 5 6. The capacitor according to 6.
(Appendix 8)
The first insulator film, the second insulator film, and the third insulator film are formed of the same insulator material, according to any one of appendices 1 to 7, Capacitor.
(Appendix 9)
The capacitor according to appendix 8, wherein the insulator material is SiN.
(Appendix 10)
The capacitor according to any one of appendices 1 to 9, wherein the semiconductor substrate is formed of a compound semiconductor.
(Appendix 11)
The capacitor according to appendix 10, wherein the compound semiconductor is a nitride semiconductor.
(Appendix 12)
The capacitor according to appendix 11, wherein the nitride semiconductor is a mixed crystal containing GaN and GaN.
(Appendix 13)
The capacitor according to any one of appendices 1 to 12, wherein the lower electrode is made of a metal material.
(Appendix 14)
14. The capacitor according to appendix 13, wherein the metal material is a material containing Au.
(Appendix 15)
A lower electrode formed on a semiconductor substrate;
A first insulator film formed on the lower electrode;
A second insulator film formed on the first insulator film;
A third insulator film formed on the second insulator film;
An upper electrode formed on the third insulator film;
And the density of the first insulator film is higher than the density of the second insulator film, and the density of the third insulator film is higher than the density of the second insulator film. A semiconductor device including a high capacitor.
(Appendix 16)
A lower electrode formed on a semiconductor substrate;
A first insulator film formed on the lower electrode;
A second insulator film formed on the first insulator film;
A third insulator film formed on the second insulator film;
An upper electrode formed on the third insulator film;
The hydrogen termination group concentration in the first insulator film is lower than the hydrogen termination group concentration in the second insulator film, and the hydrogen termination group concentration in the third insulator film is A semiconductor device comprising a capacitor having a lower concentration of hydrogen termination groups in the insulating film of 2.

１１ 半導体基板
１２ 下部電極
１３ 第１の絶縁体膜
１４ 第２の絶縁体膜
１５ 第３の絶縁体膜
１６ 上部電極
４０ 半導体素子 DESCRIPTION OF SYMBOLS 11 Semiconductor substrate 12 Lower electrode 13 1st insulator film 14 2nd insulator film 15 3rd insulator film 16 Upper electrode 40 Semiconductor element

Claims (7)

半導体基板上に形成された下部電極と、
前記下部電極上に形成された第１の絶縁体膜と、
前記第１の絶縁体膜上に形成され、前記第１の絶縁体膜の密度より密度が低い第２の絶縁体膜と、
前記第２の絶縁体膜上に形成され、前記第２の絶縁体膜の密度より密度が高い第３の絶縁体膜と、
前記第３の絶縁体膜上に形成される上部電極と、
を有し、前記第２の絶縁体膜の膜厚より前記第３の絶縁体膜の膜厚が厚いことを特徴とするキャパシタ。 A lower electrode formed on a semiconductor substrate;
A first insulator film formed on the lower electrode;
A second insulator film formed on the first insulator film and having a density lower than that of the first insulator film;
A third insulator film formed on the second insulator film and having a density higher than that of the second insulator film;
An upper electrode formed on the third insulator film;
And the third insulator film is thicker than the film thickness of the second insulator film . 半導体基板上に形成された下部電極と、
前記下部電極上に形成された第１の絶縁体膜と、
前記第１の絶縁体膜上に形成され、前記第１の絶縁体膜の水素終端基濃度より水素終端基濃度が高い第２の絶縁体膜と、
前記第２の絶縁体膜上に形成され、前記第２の絶縁体膜の水素終端基濃度より水素終端基濃度が低い第３の絶縁体膜と、
前記第３の絶縁体膜上に形成される上部電極と、
を有し、前記第２の絶縁体膜の膜厚より前記第３の絶縁体膜の膜厚が厚いことを特徴とするキャパシタ。 A lower electrode formed on a semiconductor substrate;
A first insulator film formed on the lower electrode;
A second insulator film formed on the first insulator film and having a hydrogen termination group concentration higher than a hydrogen termination group concentration of the first insulator film;
A third insulator film formed on the second insulator film and having a hydrogen termination group concentration lower than a hydrogen termination group concentration of the second insulator film;
An upper electrode formed on the third insulator film;
And the third insulator film is thicker than the film thickness of the second insulator film . 前記第１の絶縁体膜、前記第２の絶縁体膜及び前記第３の絶縁体膜は、プラズマＣＶＤまたはスパッタリングにより成膜されるものであって、前記第１の絶縁体膜を成膜する際に印加される交流電界の周波数は、前記第２の絶縁体膜を成膜する際に印加される交流電界の周波数よりも低く、前記第３の絶縁体膜を成膜する際に印加される交流電界の周波数は、前記第２の絶縁体膜を成膜する際に印加される交流電界の周波数よりも低いことを特徴とする請求項１または２に記載のキャパシタ。   The first insulator film, the second insulator film, and the third insulator film are formed by plasma CVD or sputtering, and the first insulator film is formed. The frequency of the alternating electric field applied at the time is lower than the frequency of the alternating electric field applied when forming the second insulator film, and is applied when forming the third insulator film. 3. The capacitor according to claim 1, wherein the frequency of the alternating electric field is lower than the frequency of the alternating electric field applied when forming the second insulator film. 前記第１の絶縁体膜に含まれる下部電極を形成する元素の濃度よりも、前記第２の絶縁体膜に含まれる下部電極を形成する元素の濃度が低いことを特徴とする請求項１から３のいずれかに記載のキャパシタ。   The concentration of the element forming the lower electrode contained in the second insulator film is lower than the concentration of the element forming the lower electrode contained in the first insulator film. 4. The capacitor according to any one of 3. 前記第１の絶縁体膜、前記第２の絶縁体膜及び前記第３の絶縁体膜は、同一の絶縁体材料により形成されていることを特徴とする請求項１から４のいずれかに記載のキャパシタ。 The said 1st insulator film, the said 2nd insulator film, and the said 3rd insulator film are formed of the same insulator material, The any one of Claim 1 to 4 characterized by the above-mentioned. Capacitor. 前記半導体基板は、化合物半導体により形成されていることを特徴とする請求項１から５のいずれかに記載のキャパシタ。 The semiconductor substrate, a capacitor according to any one of claims 1 to 5, characterized in that it is formed of a compound semiconductor. 半導体基板上に形成された下部電極と、
前記下部電極上に形成された第１の絶縁体膜と、
前記第１の絶縁体膜上に形成され、前記第１の絶縁体膜の密度より密度が低い第２の絶縁体膜と、
前記第２の絶縁体膜上に形成され、前記第２の絶縁体膜の密度より密度が高い第３の絶縁体膜と、
前記第３の絶縁体膜上に形成される上部電極と、
を有し、前記第２の絶縁体膜の膜厚より前記第３の絶縁体膜の膜厚が厚いキャパシタを含むことを特徴とする半導体装置。
A lower electrode formed on a semiconductor substrate;
A first insulator film formed on the lower electrode;
A second insulator film formed on the first insulator film and having a density lower than that of the first insulator film;
A third insulator film formed on the second insulator film and having a density higher than that of the second insulator film;
An upper electrode formed on the third insulator film;
And a capacitor having a thickness of the third insulator film larger than that of the second insulator film .
JP2010065040A 2010-03-19 2010-03-19 Capacitor and semiconductor device Active JP5499811B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010065040A JP5499811B2 (en) 2010-03-19 2010-03-19 Capacitor and semiconductor device
US13/021,104 US8227895B2 (en) 2010-03-19 2011-02-04 Capacitor and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010065040A JP5499811B2 (en) 2010-03-19 2010-03-19 Capacitor and semiconductor device

Publications (2)

Publication Number Publication Date
JP2011199062A JP2011199062A (en) 2011-10-06
JP5499811B2 true JP5499811B2 (en) 2014-05-21

Family

ID=44646565

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010065040A Active JP5499811B2 (en) 2010-03-19 2010-03-19 Capacitor and semiconductor device

Country Status (2)

Country Link
US (1) US8227895B2 (en)
JP (1) JP5499811B2 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013115371A (en) * 2011-11-30 2013-06-10 Sumitomo Electric Device Innovations Inc Capacitive element
CN104271797B (en) 2012-03-09 2017-08-25 弗萨姆材料美国有限责任公司 Barrier materials for display devices
JP6717520B2 (en) * 2016-07-05 2020-07-01 住友電工デバイス・イノベーション株式会社 Capacitor manufacturing method
WO2019142317A1 (en) 2018-01-19 2019-07-25 三菱電機株式会社 Thin-layer capacitor and method for manufacturing thin-layer capacitor
JP2020065032A (en) * 2018-10-19 2020-04-23 東京エレクトロン株式会社 Method of forming silicon nitride film and film forming apparatus
JP7174614B2 (en) * 2018-12-12 2022-11-17 株式会社日立製作所 Nanopore formation method and analysis method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521710A (en) * 1991-07-11 1993-01-29 Hitachi Ltd Semiconductor device
JPH0521362A (en) * 1991-07-17 1993-01-29 Mitsubishi Electric Corp Forming method for cvd film
JP2682403B2 (en) * 1993-10-29 1997-11-26 日本電気株式会社 Method for manufacturing semiconductor device
JP3603240B2 (en) * 1997-01-09 2004-12-22 富士通株式会社 Capacitor device and method of manufacturing the same
JP3103916B2 (en) * 1997-07-09 2000-10-30 ソニー株式会社 Ferroelectric capacitor, method of manufacturing the same, and memory cell using the same
JP4342621B2 (en) * 1998-12-09 2009-10-14 株式会社東芝 Nonvolatile semiconductor memory device
JP3637332B2 (en) * 2002-05-29 2005-04-13 株式会社東芝 Semiconductor device and manufacturing method thereof
JP2004221446A (en) 2003-01-17 2004-08-05 Toshiba Corp Semiconductor device and its manufacturing method
US20060113586A1 (en) * 2004-11-29 2006-06-01 Macronix International Co., Ltd. Charge trapping dielectric structure for non-volatile memory
JP2007035830A (en) 2005-07-26 2007-02-08 Seiko Epson Corp Element substrate manufacturing method, element substrate, electrooptical apparatus and electronic equipment
JP2007234726A (en) * 2006-02-28 2007-09-13 Sony Corp Semiconductor device and its fabrication process
JP2008016626A (en) * 2006-07-05 2008-01-24 Toshiba Corp Semiconductor device, and method of manufacturing the same
JP2008028249A (en) 2006-07-24 2008-02-07 Matsushita Electric Ind Co Ltd Semiconductor device, and method for manufacturing semiconductor device
JP2008047729A (en) * 2006-08-17 2008-02-28 Toshiba Corp Semiconductor memory device
KR20090007812A (en) * 2007-07-16 2009-01-21 삼성전자주식회사 Ferroelectric capacitor, method of manufacturing the ferroelectric capacitor and method of manufacturing a semiconductor device including the ferroelectric capacitor

Also Published As

Publication number Publication date
JP2011199062A (en) 2011-10-06
US20110227193A1 (en) 2011-09-22
US8227895B2 (en) 2012-07-24

Similar Documents

Publication Publication Date Title
JP5499811B2 (en) Capacitor and semiconductor device
US5440157A (en) Semiconductor integrated-circuit capacitor having a carbon film electrode
CN100428470C (en) Capacitor with metal-insulation-metal structure, semiconductor device and manufacturing method
TWI736104B (en) Metal-insulator-metal capacitor and forming mathod thereof
EP1761952A1 (en) Using different gate dielectrics with nmos and pmos transistors of a complementary metal oxide semiconductor integrated circuit
JP2005064522A (en) Capacitor of semiconductor device, and memory device equipped therewith
JPH04206569A (en) Manufacture of semiconductor device
US20080038895A1 (en) Capacitor of semiconductor device and method of manufacturing the same
KR100678640B1 (en) Semiconductor integrated circuit device having mim capacitor and fabrication method thereof
US20100164064A1 (en) Capacitor and Method for Manufacturing the Same
WO2006057775A2 (en) Method for fabricating a mim capacitor having increased capacitance density and related structure
JP2012531741A (en) Plasma processing method
KR100975756B1 (en) Insulator, capacitor with the same and fabricating method thereof
KR100872876B1 (en) Method for fabricating semiconductor device and semiconductor device fabricated thereby
US20090161291A1 (en) Capacitor for Semiconductor Device and Method of Manufacturing the Same
JP2006041060A (en) Semiconductor apparatus and manufacturing method therefor
US7846808B2 (en) Method for manufacturing a semiconductor capacitor
US20090160022A1 (en) Method of fabricating mim structure capacitor
JP2002134494A (en) Semiconductor device and manufacturing method therefor
KR100275330B1 (en) Method of fabricating capacitor of semiconductor device
KR100807513B1 (en) Metal-insulator-metal capacitor forming method for semiconductor device
Hoogeland et al. Plasma-Assisted ald of tin/al2o3 stacks for mimim trench capacitor applications
CN117202773A (en) Capacitor structure and preparation method thereof
CN116364704A (en) Capacitor structure and forming method thereof
TW202416444A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130108

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131023

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131029

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140225

R150 Certificate of patent or registration of utility model

Ref document number: 5499811

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150