JP5499744B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、ＪＦＥＴ（接合型電界効果トランジスタ）を備えた半導体装置およびその製造方法に関するもので、ワイドバンドギャップ半導体、特に炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用すると好ましい。   The present invention relates to a semiconductor device including a JFET (junction field effect transistor) and a method for manufacturing the same, and is preferably applied to a wide band gap semiconductor, particularly a SiC semiconductor device using silicon carbide (hereinafter referred to as SiC).

従来、特許文献１において、高周波かつ高耐圧に適したＳｉＣにて構成されるＪＦＥＴが提案されている。図１５は、このＪＦＥＴの断面図である。この図に示されるように、ＳｉＣで構成された基板Ｊ１上に、ｐ-型バッファ層Ｊ２とｎ-型チャネル層Ｊ３およびｎ+型層Ｊ４を順に積層したのち、ｎ+型層Ｊ４の表面からｎ-型チャネル層Ｊ３に達する凹部Ｊ５をエッチングにて形成している。そして、凹部Ｊ５内にｐ-型層Ｊ６を介してｐ+型ゲート領域Ｊ７を構成すると共に、ｐ+型ゲート領域Ｊ７から離間するように、金属層Ｊ８を介してソース電極Ｊ９およびドレイン電極Ｊ１０が形成されることにより、特許文献１に示されたＪＦＥＴが構成されている。 Conventionally, Patent Document 1 proposes a JFET composed of SiC suitable for high frequency and high breakdown voltage. FIG. 15 is a cross-sectional view of this JFET. As shown in this figure, a p − -type buffer layer J2, an n − -type channel layer J3 and an n + -type layer J4 are sequentially stacked on a substrate J1 made of SiC, and then the surface of the n + -type layer J4. To the n − -type channel layer J3 is formed by etching. Then, the p + type gate region J7 is formed in the recess J5 via the p − type layer J6, and the source electrode J9 and the drain electrode J10 are interposed via the metal layer J8 so as to be separated from the p + type gate region J7. As a result, the JFET disclosed in Patent Document 1 is configured.

米国特許第７５６０３２５号明細書US Pat. No. 7,560,325

特許文献１に示したノーマリーオンＪＦＥＴでは、ｐ+型ゲート領域Ｊ７が直接ｎ+型層Ｊ４に接触させられることで濃度変化が急峻となるＰＮ接合とならないように、ｐ+型ゲート領域Ｊ７をｐ-型層Ｊ６にて囲んだ構造としている。このため、ｐ+型ゲート領域Ｊ７とｎ+型層Ｊ４との間、つまりゲート−ソース間およびゲート−ドレイン間のキャパシタンスが大きくなり、高周波の実現に限界があるという問題がある。さらに、濃度の薄いｐ-型層Ｊ６から広がる空乏層によってｎ-型チャネル層Ｊ３をピンチオフさせる設計にしなければならず、ＪＦＥＴをオフさせる際にｐ+型ゲート領域Ｊ７に対して高電圧を印加しなければならないという問題もある。 In the normally-on JFET shown in Patent Document 1, as the concentration varies by p + -type gate region J7 is contacted directly n + -type layer J4 is not a PN junction becomes steep, p + -type gate region J7 Is surrounded by a p − type layer J6. This increases the capacitance between the p + -type gate region J7 and the n + -type layer J4, that is, between the gate and the source and between the gate and the drain. Further, the n − type channel layer J3 must be designed to be pinched off by a depletion layer extending from the lightly doped p − type layer J6, and a high voltage is applied to the p + type gate region J7 when the JFET is turned off. There is also a problem that must be done.

本発明は上記点に鑑みて、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減が図れると共に、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できるＪＦＥＴを備えた半導体装置およびその製造方法を提供することを目的とする。   In view of the above points, the present invention includes a JFET that can reduce the capacitance between the gate and the source and between the gate and the drain, and can suppress the gate applied voltage required to turn on the JFET from becoming a high voltage. An object of the present invention is to provide a semiconductor device and a manufacturing method thereof.

上記目的を達成するため、請求項１に記載の発明では、チャネル層（２）の表面のうちソース領域（３ａ）とドレイン領域（３ｂ）の間に位置する部位において、ソース領域（３ａ）とドレイン領域（３ｂ）から離間して配置され、チャネル層（２）と接する部分より該チャネル層（２）から離間する部分の方が幅広とされる第２導電型のゲート領域（４）を備えたＪＦＥＴとすることを特徴としている。   In order to achieve the above object, according to the first aspect of the present invention, the source region (3a) and the source region (3a) are located at a portion of the surface of the channel layer (2) located between the source region (3a) and the drain region (3b). A gate region (4) of the second conductivity type that is disposed apart from the drain region (3b) and that is wider at a portion that is separated from the channel layer (2) than a portion that is in contact with the channel layer (2). It is characterized by being a JFET.

このように、ゲート領域（４）のうち幅広とされている部分をチャネル層（２）の表面から離間させた構造としている。このためゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。   As described above, the widened portion of the gate region (4) is separated from the surface of the channel layer (2). For this reason, the capacitance between the gate and the source and between the gate and the drain can be reduced.

また、ゲート領域（４）を直接チャネル層（２）の表面に形成しているため、ソース領域（３ａ）やドレイン領域（３ｂ）とゲート領域（４）との間にさらにゲート領域（４）よりも低濃度の不純物層が必要とされない。このため、チャネル層（２）に直接接触している高濃度のゲート領域（４）によって、チャネル層（２）内に伸びる空乏層幅を制御できる。したがって、ゲート印加電圧が高電圧になることを抑制することができる。   Further, since the gate region (4) is formed directly on the surface of the channel layer (2), the gate region (4) is further provided between the source region (3a) or drain region (3b) and the gate region (4). A lower concentration impurity layer is not required. Therefore, the width of the depletion layer extending into the channel layer (2) can be controlled by the high concentration gate region (4) in direct contact with the channel layer (2). Therefore, it can suppress that a gate applied voltage becomes a high voltage.

このような構造の半導体装置は、ワイドバンドギャップ半導体が用いられる場合に適用されると好ましく、特に、ワイドバンドギャップ半導体としてＳｉＣを用いる場合に適用されると好適である。 The semiconductor device having such a structure, preferably when applied to the case where wide-bandgap semiconductor is used, in particular, it is preferable when applied to the case of using SiC as a wide-bandgap semiconductor.

例えば、基板としてＳｉＣ基板（１）が用いる場合、ゲート領域（４）は、請求項１、２に記載したようにＳｉＣ基板（１）と同じ結晶構造のＳｉＣにて構成されるか、もしくは、請求項３に記載したようにチャネル層（２）と接する部分がＳｉＣ基板（１）と同じ結晶構造のＳｉＣにて構成され、幅広となっている部分の少なくとも一部がＳｉＣ基板（１）と異なる結晶構造のＳｉＣにて構成されることになる。 For example, when a SiC substrate (1) is used as the substrate, the gate region (4) is composed of SiC having the same crystal structure as the SiC substrate (1) as described in claims 1 and 2 , or a portion in contact with the channel layer (2) as described in claim 3 is constituted by SiC having the same crystal structure as SiC substrate (1), at least a portion of the part which is wider is the SiC substrate (1) It is composed of SiC having a different crystal structure.

請求項１に記載したように、ＳｉＣ基板（１）として主表面がＳｉ面もしくはＣ面に対して１°以下のオフ角を有するオフ基板が用いられる場合には、ゲート領域（４）がＳｉＣ基板（１）と同じ結晶構造のＳｉＣにて構成されるようにできる。この場合、ゲート領域（４）のうち幅広とされた部分の表面に（０００１）ファセットが形成されることがある。 As described in claim 1, when the main surface as a SiC substrate (1) off-substrate is used having an off-angle of 1 ° or less with respect to Si plane or C plane, Gate region (4) Can be made of SiC having the same crystal structure as the SiC substrate (1). In this case, a (0001) facet may be formed on the surface of the widened portion of the gate region (4).

また、請求項２に記載したように、ＳｉＣ基板（１）として主表面がａ面のオン基板が用いられる場合にも、ゲート領域（４）がＳｉＣ基板（１）と同じ結晶構造のＳｉＣにて構成されるようにできる。この場合、ゲート領域（４）は表面がａ面の平坦面となる。 Further, as described in claim 2, the main surface as a SiC substrate (1) in each case the on board a surface used, Gate region (4) of the same crystal structure as SiC substrate (1) It can be made of SiC. In this case, the gate region (4) has a flat surface with a surface.

一方、請求項４に記載したように、ＳｉＣ基板（１）として主表面がＳｉ面もしくはＣ面に対して１°を超えるオフ角を有するオフ基板が用いられる場合には、ゲート領域（４）のうちＳｉＣ基板（１）と同じ結晶構造のＳｉＣで構成されている部分の表面には（０００１）ファセットが形成され、ＳｉＣ基板（１）と異なる結晶構造のＳｉＣにて構成されている部分は、（０００１）ファセットの表面に形成された３Ｃ−ＳｉＣとなるようにできる。 On the other hand, as described in claim 4, when the main surface as a SiC substrate (1) off-substrate is used having an off angle of greater than 1 ° from Si plane or C plane, a gate region (4) (0001) facets are formed on the surface of the portion made of SiC having the same crystal structure as the SiC substrate (1), and the portion made of SiC having a different crystal structure from the SiC substrate (1) is , 3C-SiC formed on the surface of the (0001) facet.

また、請求項５に記載したように、ＳｉＣ基板（１）として主表面がａ面のオン基板が用いられる場合には、ゲート領域（４）のうちチャネル層（２）に接する部分から垂直方向にＳｉＣ基板（１）の結晶構造が引き継がれ、該ゲート領域（４）のうち幅広となっている部分が３Ｃ−ＳｉＣとなるようにできる。 Further, as described in claim 5, when an on-substrate whose main surface is an a-plane is used as the SiC substrate (1), a vertical direction from a portion in contact with the channel layer (2) in the gate region (4) Then, the crystal structure of the SiC substrate (1) is taken over, and the widened portion of the gate region (4) can be 3C-SiC.

請求項６ないし１０に記載の発明は、請求項１ないし５に記載した半導体装置の製造方法に関する発明である。 The invention described in claims 6 to 10 is an invention relating to a method of manufacturing a semiconductor device described in claims 1 to 5 .

具体的には、請求項６に記載の発明では、チャネル層（２）の表面に、ゲート領域（４）の形成予定領域が開口するカーボンマスク（１１）を配置する工程と、カーボンマスク（１１）をマスクとしてチャネル層（２）上に、カーボンマスク（１１）の上まで横方向成長させるようにゲート領域（４）をエピタキシャル成長させる工程と、カーボンマスク（１１）を除去し、ゲート領域（４）のうち横方向成長させた部分をチャネル層（２）の表面から離間させる工程と、を含んでいることを特徴としている。 Specifically, in the invention described in claim 6 , a step of disposing a carbon mask (11) in which a region where a gate region (4) is to be formed is opened on the surface of the channel layer (2), and a carbon mask (11 ) As a mask on the channel layer (2), the step of epitaxially growing the gate region (4) so as to grow laterally up to the carbon mask (11), the carbon mask (11) is removed, and the gate region (4 And a step of separating the laterally grown portion from the surface of the channel layer (2).

このように、カーボンマスク（１１）を用いることにより、選択的エピタキシャル成長によってゲート領域（４）を形成することができる。そして、カーボンマスク（１１）を除去することにより、ゲート領域（４）のうち横方向成長させた部分をチャネル層（２）の表面から離間させることができる。   Thus, the gate region (4) can be formed by selective epitaxial growth by using the carbon mask (11). Then, by removing the carbon mask (11), the laterally grown portion of the gate region (4) can be separated from the surface of the channel layer (2).

また、請求項６に記載したように、基板として主表面がＳｉ面もしくはＣ面に対して１°以下のオフ角を有するオフ基板からなるＳｉＣ基板（１）を用いることにより、ゲート領域（４）を形成する工程で、横方向成長によってチャネル層（２）と接する部分よりも幅広とされた部分の表面に（０００１）ファセットが形成されたゲート領域（４）を形成することができる。これにより、請求項１に記載の半導体装置を製造することができる。 Further, as described in claim 6 , by using a SiC substrate (1) whose main surface is an off substrate having an off angle of 1 ° or less with respect to the Si surface or the C surface, the gate region (4 ), A gate region (4) in which a (0001) facet is formed on the surface of a portion wider than a portion in contact with the channel layer (2) by lateral growth can be formed. Thereby, the semiconductor device according to claim 1 can be manufactured.

また、請求項７に記載したように、基板として主表面がＳｉ面もしくはＣ面に対して１°を超えるオフ角を有するオフ基板からなるＳｉＣ基板（１）を用いることにより、ゲート領域（４）を形成する工程で、チャネル層（２）と接する部分よりも幅広とされた部分の表面に（０００１）ファセットが形成され、かつ、横方向成長によって（０００１）ファセットの表面に３Ｃ−ＳｉＣを成長させたゲート領域（４）を形成することができる。これにより、請求項４に記載の半導体装置を製造することができる。 Further, as described in claim 7 , by using a SiC substrate (1) made of an off substrate having a main surface having an off angle exceeding 1 ° with respect to the Si surface or the C surface, the gate region (4 ) Is formed on the surface of the portion wider than the portion in contact with the channel layer (2), and 3C-SiC is formed on the surface of the (0001) facet by lateral growth. A grown gate region (4) can be formed. Thereby, the semiconductor device according to claim 4 can be manufactured.

さらに、請求項８に記載したように、基板として主表面がａ面のオフ角を有しないオン基板からなるＳｉＣ基板（１）を用いることにより、ゲート領域（４）を形成する工程で、横方向成長によってチャネル層（２）と接する部分よりも幅広とされた部分が３Ｃ−ＳｉＣとなるゲート領域（４）を形成することができる。これにより、請求項５に記載の半導体装置を製造することができる。 Furthermore, as described in claim 8 , in the step of forming the gate region (4) by using the SiC substrate (1) whose main surface is an on-substrate whose main surface does not have an a-plane off angle, A gate region (4) in which the portion that is wider than the portion in contact with the channel layer (2) by the direction growth becomes 3C-SiC can be formed. Thereby, the semiconductor device according to claim 5 can be manufactured.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。It is sectional drawing for 1 cell of the SiC semiconductor device provided with JFET concerning 1st Embodiment of this invention. 図１に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the SiC semiconductor device provided with JFET shown in FIG. 図２に続くＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the SiC semiconductor device including the JFET following FIG. 2. 図３に続くＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。FIG. 4 is a cross-sectional view showing a manufacturing process of the SiC semiconductor device including the JFET following FIG. 3. 本発明の第２実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。It is sectional drawing for 1 cell of the SiC semiconductor device provided with JFET concerning 2nd Embodiment of this invention. 本発明の第３実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。It is sectional drawing for 1 cell of the SiC semiconductor device provided with JFET concerning 3rd Embodiment of this invention. 本発明の第４実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。It is sectional drawing for 1 cell of the SiC semiconductor device provided with JFET concerning 4th Embodiment of this invention. （０００１）ファセットの表面に３Ｃ−ＳｉＣを成長させる様子を示した断面図である。It is sectional drawing which showed a mode that 3C-SiC was grown on the surface of a (0001) facet. 本発明の第５実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。It is sectional drawing for 1 cell of the SiC semiconductor device provided with JFET concerning 5th Embodiment of this invention. 本発明の第６実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。It is sectional drawing for 1 cell of the SiC semiconductor device provided with JFET concerning 6th Embodiment of this invention. 図１０に示すＳｉＣ半導体装置に対してｐ-型バッファ層８を形成した場合の断面図である。FIG. 11 is a cross-sectional view of the SiC semiconductor device shown in FIG. 10 when a p − -type buffer layer 8 is formed. 図１０に示すＳｉＣ半導体装置に対してｐ+型ゲート領域４が異なる結晶構造のもので構成される場合の断面図である。FIG. 11 is a cross-sectional view of the SiC semiconductor device shown in FIG. 10 when the p + -type gate region 4 has a different crystal structure. ４Ｈ−ＳｉＣの横方向に３Ｃ−ＳｉＣを成長させる様子を示した断面図である。It is sectional drawing which showed a mode that 3C-SiC was grown in the horizontal direction of 4H-SiC. 本発明の第７実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。It is sectional drawing for 1 cell of the SiC semiconductor device provided with JFET concerning 7th Embodiment of this invention. 従来のＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。It is sectional drawing of the SiC semiconductor device provided with the conventional JFET.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の１セル分の断面図である。以下、この図を参照して、ＳｉＣ半導体装置に備えられたＪＦＥＴの構造について説明する。 (First embodiment)
A first embodiment of the present invention will be described. FIG. 1 is a cross-sectional view of one cell of a SiC semiconductor device including a JFET according to the present embodiment. Hereinafter, the structure of the JFET provided in the SiC semiconductor device will be described with reference to FIG.

図１に示されるＳｉＣ半導体装置は、半絶縁性（Semi-insulating）のＳｉＣ基板１を用いて形成されている。半絶縁性とは、ノンドープの半導体材料などにより構成され、半導体材料で構成されているものの絶縁材料に近い抵抗率（もしくは導電率）を有するものを意味する。例えば、本実施形態では、半絶縁性のＳｉＣ基板１として、主表面が（０００１）Ｓｉ面もしくは（０００−１）Ｃ面に対して１°以下のオフ角を有した４Ｈ−ＳｉＣからなるオフ基板であって、抵抗率が１×１０10〜１×１０11Ω・ｃｍ、厚さ５０〜４００μｍ（例えば３５０μｍ）のものを用いている。 The SiC semiconductor device shown in FIG. 1 is formed using a semi-insulating SiC substrate 1. Semi-insulating means a non-doped semiconductor material or the like that is composed of a semiconductor material and has a resistivity (or conductivity) close to that of the insulating material. For example, in this embodiment, the semi-insulating SiC substrate 1 is made of 4H—SiC whose main surface has an off angle of 1 ° or less with respect to the (0001) Si plane or the (000-1) C plane. A substrate having a resistivity of 1 × 10 10 to 1 × 10 11 Ω · cm and a thickness of 50 to 400 μm (for example, 350 μm) is used.

ＳｉＣ基板１の表面には、ｎ-型チャネル層２が形成されている。ｎ-型チャネル層２は、チャネル領域が形成される場所であり、例えばｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．２μｍ）とされている。 On the surface of SiC substrate 1, n − type channel layer 2 is formed. The n − type channel layer 2 is a place where a channel region is formed. For example, the n type impurity concentration is 1 × 10 16 to 1 × 10 18 cm −3 (for example, 1 × 10 17 cm −3 ), and the thickness is 0. .1 to 1.0 μm (for example, 0.2 μm).

ｎ-型チャネル層２の表層部には、ｎ+型層３が形成されている。ｎ+型層３は、１セル毎に紙面左右に分離されており、紙面左側のものがｎ+型ソース領域３ａ、紙面右側のものがｎ+型ドレイン領域３ｂを構成する。これらｎ+型ソース領域３ａおよびｎ+型ドレイン領域３ｂは、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．２μｍ）とされている。 An n + type layer 3 is formed on the surface layer portion of the n − type channel layer 2. The n + -type layer 3 is separated on the left and right sides of the page for each cell, and the left side of the page constitutes the n + -type source region 3a and the right side of the page constitutes the n + -type drain region 3b. These n + -type source region 3a and n + -type drain region 3b have an n-type impurity concentration of 5 × 10 18 to 1 × 10 20 cm −3 (for example, 2 × 10 19 cm −3 ) and a thickness of 0.1 It is 1.0 μm (for example, 0.2 μm).

ｎ-型チャネル層２の表面のうちｎ+型ソース領域３ａとｎ+型ドレイン領域３ｂとの間に位置する場所に、ｎ-型チャネル層２よりも浅い凹部２ａが形成されている。ｎ-型チャネル層２のうち凹部２ａよりも深い部分がチャネル領域として機能することから、凹部２ａの深さＤGによってチャネル深さが設定される。例えば、凹部２ａの深さＤGは０．１μｍとされる。 the n - where positioned between the n + -type source region 3a and the n + -type drain region 3b of the type channel layer 2 of the surface, n - shallow recess 2a is formed than type channel layer 2. Since a portion deeper than the recess 2a in the n − -type channel layer 2 functions as a channel region, the channel depth is set by the depth D G of the recess 2a. For example, the depth D G of the recess 2a is a 0.1 [mu] m.

また、凹部２ａ内において、ｎ-型チャネル層２の表面上には、ｐ+型ゲート領域４が形成されている。ｐ+型ゲート領域４は、ｎ-型チャネル層２の表面から所定距離、例えば０．５〜１．０μｍ離間した位置において、凹部２ａ内に形成された部分よりも幅が大きくされることで、基本的にはＴ字形状とされている。Ｔ字形状とされたｐ+型ゲート領域４のうち幅広となっている部分とｎ-型チャネル層２の表面との間には、ＳｉＣが配置されていない状態となっている。このｐ+型ゲート領域４は、ｐ型不純物濃度が５×１０18〜５×１０19ｃｍ-3（例えば１×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）とされている。なお、ｐ+型ゲート領域４の表面は、基本的には平坦面であるのが好ましいが、ＳｉＣ基板１の主表面が上記面方位とされる場合、ｐ+型ゲート領域４の表面の一端にファセットが形成されることがある。 A p + -type gate region 4 is formed on the surface of the n − -type channel layer 2 in the recess 2 a. The p + type gate region 4 is made wider than the portion formed in the recess 2a at a predetermined distance, for example, 0.5 to 1.0 μm away from the surface of the n − type channel layer 2. Basically, it is T-shaped. SiC is not disposed between the wide portion of the T + -shaped p + -type gate region 4 and the surface of the n − -type channel layer 2. The p + -type gate region 4 has a p-type impurity concentration of 5 × 10 18 to 5 × 10 19 cm −3 (for example, 1 × 10 19 cm −3 ) and a thickness of 0.1 to 1.0 μm (for example, 0. 4 μm). The surface of p + -type gate region 4 is preferably basically a flat surface. However, when the main surface of SiC substrate 1 has the above plane orientation, one end of the surface of p + -type gate region 4 is formed. Facets may be formed.

ｐ+型ゲート領域４の形成位置や寸法は、次の事項に基づいて設定されている。具体的には、ｐ+型ゲート領域４のうちｎ-型チャネル層２と接する部分の長さ、つまりチャネル長Ｌchは、ＪＦＥＴのカットオフ周波数を規定するものであり、短いほどカットオフ周波数を高くできる。このため、本実施形態では０．１〜０．５μｍ（例えば０．４μｍ）とされている。また、ゲート−ソース間の長さＬSGは、ＪＦＥＴの電流値に関係し、より大きな電流を流せるようにするには長さＬSGを短くすることが必要となる。このため、本実施形態では、例えば０．１〜０．５μｍとされている。さらに、ゲート−ドレイン間の長さＬGDは、ＪＦＥＴの耐圧に関係し、大きい方が高耐圧にできる。このため、本実施形態では、例えば０．５〜１．０μｍとされている。 The formation position and dimensions of the p + -type gate region 4 are set based on the following matters. Specifically, the length of the portion of the p + -type gate region 4 that is in contact with the n − -type channel layer 2, that is, the channel length L ch defines the cutoff frequency of the JFET. Can be high. For this reason, in this embodiment, it is 0.1-0.5 micrometer (for example, 0.4 micrometer). The length L SG between the gate and the source is related to the current value of the JFET, and it is necessary to shorten the length L SG in order to allow a larger current to flow. For this reason, in this embodiment, it is 0.1-0.5 micrometer, for example. Furthermore, the gate-drain length L GD is related to the breakdown voltage of the JFET, and a larger one can increase the breakdown voltage. For this reason, in this embodiment, it is 0.5-1.0 micrometer, for example.

また、ｐ+型ゲート領域４の表面には、ゲート電極５が形成されている。このゲート電極５は、複数の金属層の積層構造にて構成されており、例えばｐ+型ゲート領域４に対してオーミック接触させられるＮｉＳｉ2等のＮｉ系金属層で構成された第１層５ａ、Ｔｉ系金属層で構成された第２層５ｂ、さらには図示しないがＡｌ配線もしくは外部との電気的接続を行うためのワイヤとの接合性を考慮したＡｕ層が順に形成されることで構成される。第１層５ａは、０．１〜０．５μｍ（例えば０．２μｍ）、第２層５ｂは、０．１〜０．５μｍ（例えば０．１μｍ）、Ａｌ配線もしくはＡｕ層は、１．０〜５．０μｍ（例えば３．０μｍ）とされている。 A gate electrode 5 is formed on the surface of the p + -type gate region 4. The gate electrode 5 is configured by a laminated structure of a plurality of metal layers. For example, the first layer 5 a is configured by a Ni-based metal layer such as NiSi 2 that is brought into ohmic contact with the p + -type gate region 4. The second layer 5b composed of a Ti-based metal layer, and further, although not shown, are configured by sequentially forming an Au layer in consideration of bondability with an Al wiring or a wire for electrical connection with the outside. Is done. The first layer 5a is 0.1 to 0.5 μm (for example, 0.2 μm), the second layer 5b is 0.1 to 0.5 μm (for example, 0.1 μm), and the Al wiring or Au layer is 1.0 ˜5.0 μm (for example, 3.0 μm).

また、ｎ+型ソース領域３ａの上にはソース電極６が形成され、ｎ+型ドレイン領域３ｂの上にはドレイン電極７が形成されている。これらソース電極６およびドレイン電極７も、Ｎｉ系金属層６ａ、７ａやＴｉ系金属層６ｂ、７ｂなどのように、例えばゲート電極５と同材料で構成されている。 A source electrode 6 is formed on the n + type source region 3a, and a drain electrode 7 is formed on the n + type drain region 3b. The source electrode 6 and the drain electrode 7 are also made of the same material as the gate electrode 5, for example, like the Ni-based metal layers 6 a and 7 a and the Ti-based metal layers 6 b and 7 b.

このような構造によってＪＦＥＴが構成されている。そして、図示しないがシリコン酸化膜やシリコン窒化膜などで構成される層間絶縁膜や保護膜等によって、各電極間が電気的に分離されることで、本実施形態のＳｉＣ半導体装置が構成されている。   Such a structure constitutes a JFET. Although not shown, the electrodes are electrically separated by an interlayer insulating film, a protective film, etc. composed of a silicon oxide film, a silicon nitride film, etc., so that the SiC semiconductor device of this embodiment is configured. Yes.

このように構成されるＳｉＣ半導体装置に備えられたＪＦＥＴは、ゲート電極５に対してゲート電圧を印加していないときには、ｐ+型ゲート領域４からｎ-型チャネル層２側に伸びる空乏層（およびＳｉＣ基板１からｎ-型チャネル層２側に伸びる空乏層）によってｎ-型チャネル層２がピンチオフされている。そして、この状態からゲート電極５に対してゲート電圧を印加すると、ｐ+型ゲート領域４から伸びる空乏層が縮小される。これにより、ｎ-型チャネル層２内にチャネル領域が形成され、チャネル領域を介してソース電極６とドレイン電極７との間に電流が流れる。このように、本実施形態のＪＦＥＴは、ノーマリオフ型の素子として機能することができる。 When the gate voltage is not applied to the gate electrode 5, the JFET provided in the SiC semiconductor device configured as described above has a depletion layer extending from the p + type gate region 4 to the n − type channel layer 2 side ( The n − type channel layer 2 is pinched off by a depletion layer extending from the SiC substrate 1 to the n − type channel layer 2 side. When a gate voltage is applied to the gate electrode 5 from this state, the depletion layer extending from the p + type gate region 4 is reduced. Thereby, a channel region is formed in the n − -type channel layer 2, and a current flows between the source electrode 6 and the drain electrode 7 through the channel region. As described above, the JFET of this embodiment can function as a normally-off element.

このようなＪＦＥＴでは、ゲート電極５を配置し易いようにｐ+型ゲート領域４の表面を幅広としているが、ｎ-型チャネル層２と接する部分では幅狭となるようにしている。このため、以下の効果を得ることができる。 In such a JFET, the surface of the p + -type gate region 4 is made wide so that the gate electrode 5 can be easily arranged, but the portion in contact with the n − -type channel layer 2 is made narrow. For this reason, the following effects can be acquired.

（１）ｐ+型ゲート領域４のうち幅広とされている部分をｎ-型チャネル層２の表面から離間させた構造としている。このためゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。 (1) The widened portion of the p + -type gate region 4 is separated from the surface of the n − -type channel layer 2. For this reason, the capacitance between the gate and the source and between the gate and the drain can be reduced.

また、ｐ+型ゲート領域４を直接ｎ-型チャネル層２の表面に形成しているため、ｎ+型層３とｐ+型ゲート領域４との間にさらにｐ+型ゲート領域４よりも低濃度のｐ-型層が必要とされない。このため、ｎ-型チャネル層２に直接接触している高濃度のｐ+型ゲート領域４によって、ｎ-型チャネル層２内に伸びる空乏層幅を制御できる。したがって、ｎ+型層３とｐ+型ゲート領域４との間にさらにｐ-型層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制することができる。また、高速スイッチングが可能なＪＦＥＴにでき、より高周波に適したＳｉＣ半導体装置とすることが可能となる。 Further, the p + -type gate region 4 directly n - because it forms on the surface of the mold channel layer 2, than further p + -type gate region 4 between the n + -type layer 3 and the p + -type gate region 4 A low concentration p - type layer is not required. Thus, n - by type channel layer 2 high-concentration p + -type gate region 4 which is in direct contact with the, n - can be controlled depletion layer width extending type channel layer 2. Therefore, compared to the case where a p − type layer is further provided between the n + type layer 3 and the p + type gate region 4, it is possible to suppress the gate applied voltage from becoming a high voltage. In addition, a JFET capable of high-speed switching can be obtained, and a SiC semiconductor device suitable for higher frequencies can be obtained.

（２）上述したように、チャネル長Ｌchは、ＪＦＥＴのカットオフ周波数を規定するものであり、短いほどカットオフ周波数を高くできる。また、ゲート−ソース間の長さＬSGは、ＪＦＥＴの電流値に関係し、より大きな電流を流せるようにするには長さＬSGを短くすることが必要となる。さらに、ゲート−ドレイン間の長さＬGDは、ＪＦＥＴの耐圧に関係し、大きい方が高耐圧にできる。このため、ｐ+型ゲート領域４のうちｎ-型チャネル層２と接する部分をできる限り幅狭とすることが、高カットオフ周波数、大電流、高耐圧を実現する上で有利である。 (2) As described above, the channel length L ch defines the cutoff frequency of the JFET. The shorter the channel length L ch , the higher the cutoff frequency. The length L SG between the gate and the source is related to the current value of the JFET, and it is necessary to shorten the length L SG in order to allow a larger current to flow. Furthermore, the gate-drain length L GD is related to the breakdown voltage of the JFET, and a larger one can increase the breakdown voltage. Therefore, it is advantageous to make the portion of the p + -type gate region 4 in contact with the n − -type channel layer 2 as narrow as possible in order to realize a high cut-off frequency, a large current, and a high breakdown voltage.

しかしながら、ｐ+型ゲート領域４を単に幅狭にしたのでは、ゲート電極５をｐ+型ゲート領域４の表面に配置することが難しくなる。このため、ｐ+型ゲート領域４の表面を幅広としつつ、ｎ-型チャネル層２と接する部分では幅狭とすることにより、ゲート電極５の配置を容易にできると共に、高カットオフ周波数、大電流、高耐圧を実現することが可能となる。 However, if the p + type gate region 4 is simply narrowed, it becomes difficult to dispose the gate electrode 5 on the surface of the p + type gate region 4. Therefore, by making the surface of the p + -type gate region 4 wide and narrowing the portion in contact with the n − -type channel layer 2, the arrangement of the gate electrode 5 can be facilitated, and a high cut-off frequency, large It becomes possible to realize current and high breakdown voltage.

（３）ｎ-型チャネル層２に対して深さＤGの凹部２ａを形成し、この凹部２ａ内にｐ+型ゲート領域４を配置している。このため、凹部２ａの底面からだけでなく側面からも空乏層が広がり、凹部２ａを形成していない場合と比較して、空乏層の広がりをより広範囲にすることが可能となる。したがって、ＪＦＥＴをオフさせるときに、ｎ-型チャネル層２内をより広範囲でピンチオフさせることが可能となり、より耐圧向上などを図ることが可能となる。 (3) n - a recess 2a of the depth D G relative to the mold channel layer 2, are arranged p + -type gate region 4 within the recess 2a. For this reason, the depletion layer spreads not only from the bottom surface of the recess 2a but also from the side surface, and the depletion layer can be expanded more widely than in the case where the recess 2a is not formed. Therefore, when the JFET is turned off, the n − -type channel layer 2 can be pinched off in a wider range, and the breakdown voltage can be further improved.

（４）ＳｉＣ基板１を半絶縁性のもので構成することにより、ＪＦＥＴ作動時に発生する電波を吸収することが可能であるため、より高周波に適したＳｉＣ半導体装置とすることができる。   (4) By configuring the SiC substrate 1 with a semi-insulating material, it is possible to absorb radio waves generated during the operation of the JFET, so that a SiC semiconductor device suitable for higher frequencies can be obtained.

続いて、このような構成とされるＪＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図２〜図４は、図１に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。これらの図を参照して、図２に示すＪＦＥＴを備えた半導体装置の製造方法について説明する。   Next, a method for manufacturing an SiC semiconductor device including a JFET having such a configuration will be described. 2 to 4 are cross-sectional views showing manufacturing steps of the SiC semiconductor device including the JFET shown in FIG. With reference to these drawings, a method of manufacturing a semiconductor device including the JFET shown in FIG. 2 will be described.

まず、図２（ａ）に示すように、主表面が（０００１）Ｓｉ面もしくは（０００−１）Ｃ面に対して１°以下のオフ角を有するオフ基板からなる半絶縁性のＳｉＣ基板１を用意する。そして、図２（ｂ）に示すように、ＳｉＣ基板１の主表面の上に、例えばｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．２μｍ）のｎ-型チャネル層２をエピタキシャル成長させる。 First, as shown in FIG. 2 (a), the semi-insulating SiC substrate 1 is composed of an off substrate whose main surface has an off angle of 1 ° or less with respect to the (0001) Si surface or the (000-1) C surface. Prepare. 2B, on the main surface of the SiC substrate 1, for example, the n-type impurity concentration is 1 × 10 16 to 1 × 10 18 cm −3 (for example, 1 × 10 17 cm −3 ). The n − type channel layer 2 having a thickness of 0.1 to 1.0 μm (for example, 0.2 μm) is epitaxially grown.

図２（ｃ）に示す工程では、ｎ-型チャネル層２の表面上に図示しないＬＴＯ等で構成されるマスクを配置した後、マスクをパターニングしてｎ+型ソース領域３ａおよびｎ+型ドレイン領域３ｂの形成予定領域を開口させる。そして、ｎ型不純物をイオン注入し、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）となるｎ+型ソース領域３ａおよびｎ+型ドレイン領域３ｂを形成する。その後、マスクを除去する。 In the step shown in FIG. 2C, after a mask made of LTO or the like (not shown) is disposed on the surface of the n − type channel layer 2, the mask is patterned to form the n + type source region 3a and the n + type drain. A region where the region 3b is to be formed is opened. Then, an n-type impurity is ion-implanted, the n-type impurity concentration is 5 × 10 18 to 1 × 10 20 cm −3 (for example, 2 × 10 19 cm −3 ), and the thickness is 0.1 to 1.0 μm (for example, 0). N + -type source region 3a and n + -type drain region 3b to be 4 μm). Thereafter, the mask is removed.

図２（ｄ）に示す工程では、ｎ-型チャネル層２やｎ+型ソース領域３ａおよびｎ+型ドレイン領域３ｂの表面上にレジスト１０を成膜する。レジスト１０としては、有機物を蒸発させたときに残りの材料が炭化される有機系溶剤を用いることができ、ポジ系の有機系溶剤、例えば、ｉ線フォトリソグラフィ用レジスト、Ｄｅｅｐ−ＵＶリソグラフィ用レジスト、ＡｒＦリソグラフィ用レジストまたは電子線リソグラフィ用レジストを用いることができる。そして、図３（ａ）に示す工程において、例えばアルゴン（Ａｒ）雰囲気での７５０度の熱処理などにより、レジスト１０を炭化させてカーボンマスク１１を形成する。 In the step shown in FIG. 2D, a resist 10 is formed on the surfaces of the n − type channel layer 2, the n + type source region 3a, and the n + type drain region 3b. As the resist 10, an organic solvent in which the remaining material is carbonized when the organic substance is evaporated can be used. For example, a positive organic solvent such as a resist for i-line photolithography, a resist for deep-UV lithography. A resist for ArF lithography or a resist for electron beam lithography can be used. In the step shown in FIG. 3A, the carbon mask 11 is formed by carbonizing the resist 10 by, for example, heat treatment at 750 degrees in an argon (Ar) atmosphere.

図３（ｂ）に示す工程では、カーボンマスク１１の表面にシリコン酸化膜等で構成されるエッチング用マスク１２を配置する。また、図３（ｃ）に示す工程では、エッチング用マスク１２の表面にパターニング用のレジスト１３を形成する。そして、フォトリソグラフィによってレジスト１３をパターニングし、凹部２ａの形成予定領域においてレジスト１３を開口させる。その後、図３（ｄ）に示す工程では、レジスト１３を用いてＢＨＦ等でエッチング用マスク１２をパターニングしたのち、レジスト１３を除去してからエッチング用マスク１２をマスクとしてＯ2プラズマなどでカーボンマスク１１をパターニングする。 In the step shown in FIG. 3B, an etching mask 12 composed of a silicon oxide film or the like is disposed on the surface of the carbon mask 11. In the step shown in FIG. 3C, a patterning resist 13 is formed on the surface of the etching mask 12. Then, the resist 13 is patterned by photolithography, and the resist 13 is opened in a region where the recess 2a is to be formed. Thereafter, in the step shown in FIG. 3D, after patterning the etching mask 12 with BHF or the like using the resist 13, the resist 13 is removed and then the carbon mask is used with O 2 plasma or the like using the etching mask 12 as a mask. 11 is patterned.

図４（ａ）に示す工程では、エッチング用マスク１２およびカーボンマスク１１をマスクとして、ＣＦ4プラズマなどによりｎ-型チャネル層２の表面を部分的にエッチングすることで、凹部２ａを形成する。 In the step shown in FIG. 4A, the recess 2a is formed by partially etching the surface of the n − -type channel layer 2 with CF 4 plasma or the like using the etching mask 12 and the carbon mask 11 as a mask.

図４（ｂ）に示す工程では、エッチング用マスク１２を除去したのち、カーボンマスク１１でＳｉＣ表面を覆うことによる選択的エピタキシャル成長により、凹部２ａ内にｐ型不純物濃度が５×１０18〜５×１０19ｃｍ-3（例えば１×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）とされるｐ+型ゲート領域４を形成する。このとき、ｐ+型ゲート領域４は、凹部２ａ内に形成されることになるが、エピタキシャル成長を継続して行うことで、カーボンマスク１１の表面側にも形成される。 In the step shown in FIG. 4B, the p-type impurity concentration is 5 × 10 18 to 5 × in the recess 2 a by selective epitaxial growth by removing the etching mask 12 and then covering the SiC surface with the carbon mask 11. A p + -type gate region 4 having a thickness of 10 19 cm −3 (for example, 1 × 10 19 cm −3 ) and a thickness of 0.1 to 1.0 μm (for example, 0.4 μm) is formed. At this time, the p + -type gate region 4 is formed in the recess 2a, but is also formed on the surface side of the carbon mask 11 by continuously performing epitaxial growth.

なお、ｐ+型ゲート領域４は、（０００１）Ｓｉ面もしくは（０００−１）Ｃ面に対してオフ角を有するオフ基板で構成されたＳｉＣ基板１に対するエピタキシャル成長によって形成されることから、ｐ+型ゲート領域４の表面に部分的に（０００１）面のファセットが形成され、表面の一部が平坦面にならないことがある。ｐ+型ゲート領域４の表面は、その上にゲート電極５を配置し易くするために、基本的には平坦面であるのが好ましいが、ＳｉＣ基板１の主表面が上記面方位とされる場合、ｐ+型ゲート領域４の表面の一端にファセットが形成されることがある。この場合、ｐ+型ゲート領域４の表面全面が平坦面となる場合と比較すれば、若干ゲート電極５を配置し難くなる可能性はあるが、ｐ+型ゲート領域４の表面が幅広とされているため、特に問題なくゲート電極５を形成することができる。 Incidentally, p + -type gate region 4, since it is formed by epitaxial growth with respect to the SiC substrate 1 composed of a off-substrate having an off angle with respect to (0001) Si plane or (000-1) C plane, p + A facet of (0001) plane is partially formed on the surface of the mold gate region 4, and a part of the surface may not be a flat surface. The surface of the p + -type gate region 4 is basically preferably a flat surface in order to make it easier to dispose the gate electrode 5 thereon, but the main surface of the SiC substrate 1 has the above plane orientation. In some cases, facets may be formed at one end of the surface of the p + -type gate region 4. In this case, compared to the case where the entire surface of the p + -type gate region 4 is a flat surface, there is a possibility that the gate electrode 5 may be slightly disposed, but the surface of the p + -type gate region 4 is widened. Therefore, the gate electrode 5 can be formed without any particular problem.

図４（ｃ）に示す工程では、カーボンマスク１１を除去する。これにより、ｐ+型ゲート領域４のうち幅広となっている部分の下方においてもカーボンマスク１１が除去されることになり、ｐ+型ゲート領域４がＴ字形状とされる。この後、図４（ｄ）に示す工程にて、ゲート電極５やソース電極６およびドレイン電極７の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ゲート電極５やソース電極６およびドレイン電極７のうちの第１層５ａ、６ａ、７ａを構成するＮｉ系金属層および第２層５ｂ、６ｂ、７ｂを構成するＴｉ系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ゲート電極５やソース電極６およびドレイン電極７の形成予定領域にのみ第１層５ａ、６ａ、７ａおよび第２層５ａ、６ｂ、７ｂを残す。さらに、必要に応じて熱処理を行うことにより、ゲート電極５やソース電極６およびドレイン電極７の第１層５ａ、６ａ、７ａをシリサイド化し、ＮｉＳｉ2等することで低抵抗化することもできる。その後、図示しない層間絶縁膜や保護膜などを形成することで、図１に示すＪＦＥＴを備えたＳｉＣ半導体装置を製造することができる。 In the step shown in FIG. 4C, the carbon mask 11 is removed. Thus, also becomes the carbon mask 11 is removed in the lower portion which is wider among the p + -type gate region 4, p + -type gate region 4 is a T-shape. Thereafter, in the step shown in FIG. 4D, a metal mask or a silicon oxide film is not shown so as to cover a region other than the regions where the gate electrode 5, the source electrode 6 and the drain electrode 7 are to be formed. After disposing the mask, the Ni-based metal layer constituting the first layers 5a, 6a and 7a and the Ti-based metal constituting the second layers 5b, 6b and 7b of the gate electrode 5, the source electrode 6 and the drain electrode 7 Deposit layers. Then, by removing the mask, the first layers 5a, 6a, 7a and the second layers 5a, 6b, 7b are left only in regions where the gate electrode 5, the source electrode 6, and the drain electrode 7 are to be formed by lift-off. Further, by performing heat treatment as necessary, the first layers 5a, 6a and 7a of the gate electrode 5, the source electrode 6 and the drain electrode 7 can be silicided and NiSi 2 or the like can be used to reduce the resistance. Thereafter, by forming an interlayer insulating film, a protective film, etc. (not shown), the SiC semiconductor device including the JFET shown in FIG. 1 can be manufactured.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ-型バッファ層を形成したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. The SiC semiconductor device according to the present embodiment is obtained by forming a p − -type buffer layer with respect to the first embodiment, and is otherwise the same as the first embodiment. Therefore, only the portions different from the first embodiment are described. explain.

図５は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ＳｉＣ基板１の表面上に、ｐ+型ゲート領域４よりも低不純物濃度となるｐ-型バッファ層８を形成している。このｐ-型バッファ層８の表面にｎ型チャネル層２が形成されている。ｐ-型バッファ層８は、より高耐圧を得るために設けられたものであり、ｐ型不純物濃度が１×１０16〜１×１０17ｃｍ-3（例えば１×１０16ｃｍ-3）、厚さ０．２〜２．０μｍ（例えば０．４μｍ）とされている。また、ｐ-型バッファ層８には高不純物濃度とされたｐ+型コンタクト領域８ａが備えられている。そして、ソース電極６の下部においてｎ+型ソース領域３ａを貫通してｐ+型コンタクト領域８ａを露出させる凹部９が形成されており、この凹部９内にソース電極６が埋め込まれることで、ｐ+型コンタクト領域８ａを介してｐ-型バッファ層８がソース電極６に接続され、グランド電位に固定されている。 FIG. 5 is a cross-sectional view of the SiC semiconductor device including the JFET according to the present embodiment. As shown in this figure, in this embodiment, a p − type buffer layer 8 having a lower impurity concentration than the p + type gate region 4 is formed on the surface of the SiC substrate 1. An n-type channel layer 2 is formed on the surface of the p − -type buffer layer 8. The p − type buffer layer 8 is provided in order to obtain a higher breakdown voltage, and the p type impurity concentration is 1 × 10 16 to 1 × 10 17 cm −3 (for example, 1 × 10 16 cm −3 ), The thickness is 0.2 to 2.0 μm (for example, 0.4 μm). The p − type buffer layer 8 is provided with a p + type contact region 8a having a high impurity concentration. A recess 9 is formed in the lower portion of the source electrode 6 so as to penetrate the n + type source region 3a and expose the p + type contact region 8a, and the source electrode 6 is buried in the recess 9 so that p The p − -type buffer layer 8 is connected to the source electrode 6 through the + -type contact region 8a and is fixed to the ground potential.

このような構造とされていても、基本的には第１実施形態と同様の効果を得ることができる。また、第１実施形態に対してｐ-型バッファ層８が形成してあるため、第１実施形態と比較すると耐圧が高くなるという効果を得ることができる。さらに、ｐ-型バッファ層８を備えてあるため、このｐ-型バッファ層８でもＪＦＥＴ作動時に発生する電波を吸収させられ、より高周波に適したＳｉＣ半導体装置とすることが可能となる。また、ｐ-型バッファ層８を備える場合、ＳｉＣ基板１をｎ型もしくはｐ型とすることができるため、より容易にＳｉＣ基板１を用意することが可能となる。 Even if it is set as such a structure, the effect similar to 1st Embodiment can be acquired fundamentally. In addition, since the p − -type buffer layer 8 is formed with respect to the first embodiment, it is possible to obtain an effect that the breakdown voltage is higher than that of the first embodiment. Furthermore, since the p − -type buffer layer 8 is provided, the p − -type buffer layer 8 can also absorb radio waves generated when the JFET is operated, and a SiC semiconductor device suitable for higher frequencies can be obtained. Further, when the p − -type buffer layer 8 is provided, the SiC substrate 1 can be n-type or p-type, so that the SiC substrate 1 can be prepared more easily.

なお、このような構造のＳｉＣ半導体装置も、基本的には第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できる。ただし、第１実施形態と異なり、ｐ-型バッファ層８を備えた構造となることから、ＳｉＣ基板１の表面に対してｐ-型バッファ層８を形成する工程と、ｐ+型コンタクト領域８ａをイオン注入によって形成する工程と、レジスト１０の形成前にｎ-型チャネル層２に対して凹部９を形成するためのエッチング工程を行うことになる。 In addition, the SiC semiconductor device having such a structure can be basically manufactured by the same manufacturing method as the SiC semiconductor device of the first embodiment. However, unlike the first embodiment, the structure is provided with the p − -type buffer layer 8. Therefore, the step of forming the p − -type buffer layer 8 on the surface of the SiC substrate 1 and the p + -type contact region 8 a Are formed by ion implantation, and an etching process for forming the recess 9 in the n − -type channel layer 2 is performed before the resist 10 is formed.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対して凹部２ａを形成せずにｐ+型ゲート領域４を形成したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. The SiC semiconductor device of this embodiment is obtained by forming the p + -type gate region 4 without forming the recess 2a as compared with the first embodiment, and is otherwise the same as the first embodiment. Only parts different from the first embodiment will be described.

図６は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ｎ-型チャネル層２の最表面に直接ｐ+型ゲート領域４を形成している。このような構造としても、第１実施形態と同様の効果を得ることができる。ただし、凹部２ａを形成していないため、第１実施形態と比較すると、ｐ+型ゲート領域４から広がる空乏層のうち凹部２ａの側面から広がる部分がなくなる。このため、凹部２ａを形成している第１実施形態よりも空乏層の広がりが多少狭くなり、耐圧向上を考慮すると、第１実施形態の構造の方が有利であると言える。 FIG. 6 is a cross-sectional view of the SiC semiconductor device including the JFET according to the present embodiment. As shown in this figure, in this embodiment, the p + type gate region 4 is formed directly on the outermost surface of the n − type channel layer 2. Even with such a structure, the same effect as in the first embodiment can be obtained. However, since the recess 2a is not formed, a portion extending from the side surface of the recess 2a in the depletion layer extending from the p + -type gate region 4 is eliminated as compared with the first embodiment. For this reason, the spread of the depletion layer is somewhat narrower than that of the first embodiment in which the concave portion 2a is formed, and it can be said that the structure of the first embodiment is more advantageous in consideration of the improvement of breakdown voltage.

なお、このようなＳｉＣ半導体装置も、基本的には第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できる。ただし、第１実施形態と異なり、凹部２ａを形成する必要が無くなることから、カーボンマスク１１の上にエッチング用マスク１２を配置しなくても良くなるし、エッチング用マスク１２を用いた凹部２ａの形成のためのエッチング工程を行なわなくても良くなる。   Such a SiC semiconductor device can also be basically manufactured by the same manufacturing method as the SiC semiconductor device of the first embodiment. However, unlike the first embodiment, it is not necessary to form the recess 2a, so that it is not necessary to arrange the etching mask 12 on the carbon mask 11, and the recess 2a using the etching mask 12 is not required. It is not necessary to perform an etching process for formation.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳｉＣ基板１のオフ角を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. The SiC semiconductor device according to the present embodiment is obtained by changing the off-angle of the SiC substrate 1 with respect to the first embodiment, and is otherwise the same as the first embodiment. Only explained.

図７は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。本実施形態では、ＳｉＣ基板１のオフ角を１°より大きくしており、例えば４°または８°としている。そして、このようなＳｉＣ基板１を用いてＪＦＥＴを構成することにより、図７に示されるように、ｐ+型ゲート領域４を４Ｈ−ＳｉＣと３Ｃ−ＳｉＣとによって構成されるようにしている。 FIG. 7 is a cross-sectional view of the SiC semiconductor device including the JFET according to the present embodiment. In the present embodiment, the off-angle of the SiC substrate 1 is larger than 1 °, for example, 4 ° or 8 °. Then, by constructing a JFET using such a SiC substrate 1, the p + -type gate region 4 is composed of 4H—SiC and 3C—SiC, as shown in FIG.

ＳｉＣ基板１のオフ角を大きくすると、ｐ+型ゲート領域４を形成する際のエピタキシャル成長条件によっては、（０００１）ファセットの表面に３Ｃ−ＳｉＣを成長させることができる。図８は、この様子を示した拡大断面図である。この図に示されるように、４Ｈ−ＳｉＣのオフ基板からなるＳｉＣ基板１の表面に、ＳｉＣ基板１の結晶性が引き継がれたｎ-型チャネル層２が形成され、そのｎ-型チャネル層２の表面にｐ+型ゲート領域４が形成される。このとき、横方向成長の異方性やステップフロー成長の影響により、ｐ+型ゲート領域４は円形パターンではなくオフ方向に偏る六角形状のパターンで形成され、（０００１）ファセットが形成されるが、オフ角が大きいため、（０００１）ファセットの上に３Ｃ−ＳｉＣが形成されるようにできる。 When the off-angle of the SiC substrate 1 is increased, 3C—SiC can be grown on the surface of the (0001) facet depending on the epitaxial growth conditions when the p + -type gate region 4 is formed. FIG. 8 is an enlarged cross-sectional view showing this state. As shown in this figure, an n − type channel layer 2 in which the crystallinity of the SiC substrate 1 is inherited is formed on the surface of the SiC substrate 1 made of 4H—SiC off-substrate, and the n − type channel layer 2 A p + -type gate region 4 is formed on the surface. At this time, due to the anisotropy of the lateral growth and the influence of step flow growth, the p + -type gate region 4 is formed not by a circular pattern but by a hexagonal pattern biased in the off direction, and a (0001) facet is formed. Since the off angle is large, 3C-SiC can be formed on the (0001) facet.

このような構造としても、第１実施形態と同様の効果を得ることができる。また、本実施形態のように（０００１）ファセットの上に３Ｃ−ＳｉＣが形成されるようにすることで、ｐ+型ゲート領域４の表面全面をより平坦面に近づけることが可能となる。このため、ｐ+型ゲート領域４の表面に形成されるゲート電極５をより形成し易くすることが可能となる。このようなＳｉＣ半導体装置も、オフ角が１°以上のＳｉＣ基板１を用いること以外は、第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できる。 Even with such a structure, the same effect as in the first embodiment can be obtained. Further, by forming 3C—SiC on the (0001) facet as in this embodiment, the entire surface of the p + -type gate region 4 can be made closer to a flat surface. For this reason, the gate electrode 5 formed on the surface of the p + -type gate region 4 can be more easily formed. Such a SiC semiconductor device can also be manufactured by the same manufacturing method as that of the SiC semiconductor device of the first embodiment, except that the SiC substrate 1 having an off angle of 1 ° or more is used.

なお、ＰＮジャンクションが結晶構造の異なる４Ｈ−ＳｉＣと３Ｃ−ＳｉＣで構成される場合、リーク電流発生の原因となるが、同じｐ+型ゲート領域４内において結晶構造が変化してもリーク電流の原因とはなり難く、あまり問題とはならない。逆に、３Ｃ−ＳｉＣの場合、４Ｈ−ＳｉＣなどと比べてエピタキシャル成長時の不純物のドーピングレベルを高くすることができることから、ｐ+型ゲート領域４の内部抵抗を低減することが可能となる。 If the PN junction is composed of 4H—SiC and 3C—SiC having different crystal structures, it may cause leakage current. However, even if the crystal structure changes in the same p + -type gate region 4, It's hard to be a cause and it doesn't matter much. Conversely, in the case of 3C—SiC, the impurity doping level during epitaxial growth can be increased compared to 4H—SiC or the like, so that the internal resistance of the p + -type gate region 4 can be reduced.

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態と第３実施形態で示したＪＦＥＴ構造により、ＤモードとＥモードで動作する素子を組み合わせた構造としたものであり、その他に関しては第１、第３実施形態と同様であるため、第１、第３実施形態と異なる部分についてのみ説明する。 (Fifth embodiment)
A fifth embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment has a structure in which elements operating in the D mode and the E mode are combined by the JFET structure shown in the first embodiment and the third embodiment. Since it is the same as that of 3rd Embodiment, only a different part from 1st, 3rd Embodiment is demonstrated.

図９は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態のＳｉＣ半導体装置では、同一基板中に異なるＪＦＥＴ構造を形成しており、その一方（紙面右側）を第１実施形態のＪＦＥＴ構造、他方（紙面左側）を第３実施形態のＪＦＥＴ構造としている。   FIG. 9 is a cross-sectional view of a SiC semiconductor device including a JFET according to the present embodiment. As shown in this figure, in the SiC semiconductor device of the present embodiment, different JFET structures are formed in the same substrate, one of which (right side of the drawing) is the JFET structure of the first embodiment, and the other (left side of the drawing). Is the JFET structure of the third embodiment.

このように構成されるＳｉＣ半導体装置では、紙面左側のＪＦＥＴは、Ｄモード（ノーマリオン型）の素子として動作し、紙面右側のＪＦＥＴは、Ｅモード（ノーマリオフ型）の素子として動作する。   In the SiC semiconductor device configured as described above, the JFET on the left side of the paper operates as a D-mode (normally on type) element, and the JFET on the right side of the paper operates as an E-mode (normally off type) element.

具体的には、Ｄモードとして動作するＪＦＥＴでは、ゲート電極５に対してゲート電圧を印加していないときにも、ｐ+型ゲート領域４からｎ-型チャネル層２側に伸びる空乏層（およびＳｉＣ基板１からｎ-型チャネル層２側に伸びる空乏層）によってｎ-型チャネル層２が完全にピンチオフされることはなく、チャネル領域が形成された状態となる。このため、ゲート電極５に対してゲート電圧を印加していないときにチャネル領域を介してソース電極６とドレイン電極７との間に電流が流れる。そして、ゲート電極５に対して負のゲート電圧を印加すると、空乏層の伸びが大きくなる。これにより、ｎ-型チャネル層２内のチャネル領域が無くなり、ソース電極６とドレイン電極７との間に電流が流れなくなる。このように、ＤモードのＪＦＥＴではノーマリオン型の素子として機能する。 Specifically, in the JFET operating as the D mode, even when no gate voltage is applied to the gate electrode 5, the depletion layer (and the n − type channel layer 2 side) extends from the p + type gate region 4 to the n − type channel layer 2 side. The n − type channel layer 2 is not completely pinched off by the depletion layer extending from the SiC substrate 1 to the n − type channel layer 2 side, and a channel region is formed. Therefore, current flows between the source electrode 6 and the drain electrode 7 through the channel region when no gate voltage is applied to the gate electrode 5. When a negative gate voltage is applied to the gate electrode 5, the depletion layer is increased in elongation. As a result, the channel region in the n − -type channel layer 2 is eliminated, and no current flows between the source electrode 6 and the drain electrode 7. Thus, the D-mode JFET functions as a normally-on element.

一方、Ｅモードとして動作するＪＦＥＴでは、ゲート電極５に対してゲート電圧を印加していないときには、ｐ+型ゲート領域４からｎ-型チャネル層２側に伸びる空乏層（およびＳｉＣ基板１からｎ-型チャネル層２側に伸びる空乏層）によってｎ-型チャネル層２が完全にピンチオフされる。そして、この状態からゲート電極５に対して正のゲート電圧を印加すると、ｐ+型ゲート領域４から伸びる空乏層が縮小される。これにより、ｎ-型チャネル層２内にチャネル領域が形成され、チャネル領域を介してソース電極６とドレイン電極７との間に電流が流れる。このように、ＥモードのＪＦＥＴは、ノーマリオフ型の素子として機能する。 On the other hand, in the JFET operating as the E mode, when no gate voltage is applied to the gate electrode 5, a depletion layer (and n from the SiC substrate 1 to the n − type channel layer 2 side) extends from the p + type gate region 4 to the n − type channel layer 2 side. The n − type channel layer 2 is completely pinched off by the depletion layer extending to the − type channel layer 2 side. When a positive gate voltage is applied to the gate electrode 5 from this state, the depletion layer extending from the p + type gate region 4 is reduced. Thereby, a channel region is formed in the n − -type channel layer 2, and a current flows between the source electrode 6 and the drain electrode 7 through the channel region. As described above, the E-mode JFET functions as a normally-off type element.

このように、ＤモードとＥモードが同一基板上に形成されたＳｉＣ半導体装置とすることもできる。このような構造のＳｉＣ半導体装置では、ＣＭＯＳのようにｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを組み合わせるものではないため、ＤモードとＥモードの素子のチャネル移動度が等しい。このため、ＣＭＯＳのようにチャネル移動度が異なるために面積を調整する必要がなく、ＤモードとＥモードの素子とを同一面積とすることができる。   In this manner, a SiC semiconductor device in which the D mode and the E mode are formed on the same substrate can be obtained. Since the SiC semiconductor device having such a structure does not combine an n-channel MOSFET and a p-channel MOSFET as in a CMOS, the channel mobility of the D-mode and E-mode elements is equal. For this reason, since the channel mobility is different as in CMOS, it is not necessary to adjust the area, and the elements of the D mode and the E mode can be made the same area.

なお、このような構造のＳｉＣ半導体装置も、基本的には、第１実施形態と同様の製造方法によって製造される。ただし、ＤモードのＪＦＥＴに関しては凹部２ａが形成されないため、カーボンマスク１１をパターニングした後、ＤモードのＪＦＥＴを覆うマスクを配置し、その後、凹部２ａを形成するためのエッチング工程を行うようにすることになる。   The SiC semiconductor device having such a structure is basically manufactured by the same manufacturing method as in the first embodiment. However, since the recess 2a is not formed for the D-mode JFET, after the carbon mask 11 is patterned, a mask that covers the D-mode JFET is disposed, and then an etching process for forming the recess 2a is performed. It will be.

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳｉＣ基板１をオフ基板ではなくオフ角を有しないオン基板に変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Sixth embodiment)
A sixth embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by changing the SiC substrate 1 to an on-substrate having no off-angle instead of an off-substrate with respect to the first embodiment, and is otherwise the same as the first embodiment. Only the parts different from the first embodiment will be described.

図１０は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。本実施形態では、ＳｉＣ基板１としてオフ角を有しないオン基板、例えばａ面基板を用いている。これにより、図１０に示されるように、ｐ+型ゲート領域４の表面もａ面でファセットが形成されていない平坦面とされるようにしている。 FIG. 10 is a cross-sectional view of the SiC semiconductor device including the JFET according to the present embodiment. In the present embodiment, an on-substrate having no off-angle, such as an a-plane substrate, is used as the SiC substrate 1. As a result, as shown in FIG. 10, the surface of the p + -type gate region 4 is also a flat surface with no facet formed on the a-plane.

このように、ＳｉＣ基板１としてオフ基板ではなくオン基板を用いることもできる。このようにすれば、ｐ+型ゲート領域４の表面をファセットが形成されていない平坦面とすることもできる。このようなＳｉＣ半導体装置も、ＳｉＣ基板１としてａ面のオン基板を用いること以外は、第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できる。 Thus, an on-substrate can be used as the SiC substrate 1 instead of an off-substrate. In this way, the surface of the p + type gate region 4 can be a flat surface on which no facet is formed. Such a SiC semiconductor device can also be manufactured by the same manufacturing method as that of the SiC semiconductor device of the first embodiment except that an a-plane on-substrate is used as the SiC substrate 1.

なお、本実施形態のように、オン基板を用いる場合にも、ｐ-型バッファ層８を形成することができる。図１１は、ｐ-型バッファ層８を形成した場合のＳｉＣ半導体装置の断面図である。この図に示されるように、ＳｉＣ基板１の表面上に、ｐ+型ゲート領域４よりも低不純物濃度となるｐ-型バッファ層８を形成しており、このｐ-型バッファ層８の表面にｎ型チャネル層２を形成してある。また、ｐ-型バッファ層８には高不純物濃度とされたｐ+型コンタクト領域８ａが備えられており、ソース電極６の下部においてｎ+型ソース領域３ａを貫通させた凹部９を通じてｐ+型コンタクト領域８ａがソース電極６に接続され、グランド電位に固定されている。このように、本実施形態の構造に関しても、第２実施形態と同様、ｐ-型バッファ層８を形成することにより、より耐圧を高くでき、かつ、ＪＦＥＴ作動時に発生する電波を吸収することで、より高周波に適したＳｉＣ半導体装置とすることが可能となる。 Note that the p − -type buffer layer 8 can be formed even when an on-substrate is used as in this embodiment. FIG. 11 is a cross-sectional view of the SiC semiconductor device when the p − -type buffer layer 8 is formed. As shown in this figure, on the surface of the SiC substrate 1, than the p + -type gate region 4 p at a low impurity concentration - it forms a type buffer layer 8, the p - surface of the type buffer layer 8 An n-type channel layer 2 is formed on the substrate. Further, p - type buffer layer 8 is provided with a p + -type contact region 8a which is a high impurity concentration, p + -type through recess 9 passed through the n + -type source region 3a at the lower portion of the source electrode 6 The contact region 8a is connected to the source electrode 6 and fixed to the ground potential. Thus, also in the structure of this embodiment, as in the second embodiment, by forming the p − -type buffer layer 8, the breakdown voltage can be further increased, and the radio waves generated when the JFET is operated can be absorbed. Thus, it is possible to obtain a SiC semiconductor device suitable for higher frequencies.

また、ＳｉＣ基板１としてａ面のオン基板を用いる場合に、ｐ+型ゲート領域４が異なる結晶構造のもので構成されていても良い。図１２は、ｐ+型ゲート領域４が異なる結晶構造のもので構成される場合のＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、ｐ+型ゲート領域４のうち凹部２ａの真上に形成される部分は４Ｃ−ＳｉＣで構成され、ｐ+型ゲート領域４のうち幅広となる部分（フランジ部分）は３Ｃ−ＳｉＣで構成されている。 Further, when an a-plane on-substrate is used as SiC substrate 1, p + -type gate region 4 may have a different crystal structure. FIG. 12 is a cross-sectional view of an SiC semiconductor device including a JFET in the case where the p + -type gate region 4 has a different crystal structure. As shown in this figure, a portion of the p + type gate region 4 formed immediately above the recess 2a is composed of 4C—SiC, and a portion of the p + type gate region 4 that is wide (flange portion). Is made of 3C-SiC.

ＳｉＣ基板１をａ面のオン基板とする場合、ｐ+型ゲート領域４を形成する際のエピタキシャル成長条件によっては、４Ｈ−ＳｉＣの横方向に３Ｃ−ＳｉＣを成長させることができる。図１３は、この様子を示した拡大断面図である。この図に示されるように、ｎ-型チャネル層２に接する部分から垂直方向には下地の結晶構造が引き継がれ、結晶構造が４Ｈ−ＳｉＣとなるが、４Ｈ−ＳｉＣに対する横方向成長に関しては、＜０００１＞方向に沿って横方向成長の異方性により３Ｃ−ＳｉＣが成長させられる。このように、ｐ+型ゲート領域４を異なる結晶構造のもので構成することもできる。なお、上述したように、３Ｃ−ＳｉＣの場合、４Ｈ−ＳｉＣなどと比べてエピタキシャル成長時の不純物のドーピングレベルを高くすることができることから、ｐ+型ゲート領域４の内部抵抗を低減することが可能となる。 When the SiC substrate 1 is an a-plane on-substrate, 3C—SiC can be grown in the lateral direction of 4H—SiC depending on the epitaxial growth conditions when the p + -type gate region 4 is formed. FIG. 13 is an enlarged cross-sectional view showing this state. As shown in this figure, the underlying crystal structure is inherited in the vertical direction from the portion in contact with the n − -type channel layer 2 and the crystal structure becomes 4H—SiC. Regarding the lateral growth for 4H—SiC, 3C—SiC is grown along the <0001> direction due to the anisotropy of lateral growth. In this way, the p + -type gate region 4 can be configured with a different crystal structure. As described above, in the case of 3C—SiC, since the impurity doping level during epitaxial growth can be increased compared to 4H—SiC or the like, the internal resistance of the p + -type gate region 4 can be reduced. It becomes.

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第６実施形態に対して第３実施形態と同様に凹部２ａを形成せずにｐ+型ゲート領域４を形成したものであり、その他に関しては第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。 (Seventh embodiment)
A seventh embodiment of the present invention will be described. The SiC semiconductor device of the present embodiment is obtained by forming the p + -type gate region 4 without forming the recess 2a as in the third embodiment with respect to the sixth embodiment. Therefore, only the differences from the sixth embodiment will be described.

図１４は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、ｎ-型チャネル層２の最表面に直接ｐ+型ゲート領域４を形成している。このように、ＳｉＣ基板１としてオフ基板ではなくオン基板を用いる場合にも、凹部２ａを形成せずにｐ+型ゲート領域４を形成しても良い。このような構造としても、第６実施形態と同様の効果を得ることができる。 FIG. 14 is a cross-sectional view of an SiC semiconductor device including a JFET according to the present embodiment. As shown in this figure, in this embodiment, the p + type gate region 4 is formed directly on the outermost surface of the n − type channel layer 2. In this way, even when an on-substrate is used as the SiC substrate 1, the p + -type gate region 4 may be formed without forming the recess 2a. Even with such a structure, the same effect as in the sixth embodiment can be obtained.

（他の実施形態）
上記第２、第６実施形態において、ｐ-型バッファ層８を形成する構造について説明したが、これらに限らず、第３〜第５、第７実施形態についても、ｐ-型バッファ層８を形成する構造とすることができる。この場合も、ｐ+型コンタクト領域８ａおよび凹部９を通じてｐ-型バッファ層８がソース電極６と電気的に接続されるようにすることで、ｐ-型バッファ層８をグランド接続することができる。 (Other embodiments)
The second, in the sixth embodiment, p - has been described structure -type buffer layer 8 is not limited to, third to fifth, also the seventh embodiment, p - -type buffer layer 8 It can be set as the structure to form. Also in this case, the p − -type buffer layer 8 can be grounded by making the p − -type buffer layer 8 electrically connected to the source electrode 6 through the p + -type contact region 8 a and the recess 9. .

また、上記各実施形態では、ｎ-型チャネル層２をチャネルとするｎチャネルタイプのＪＦＥＴを例に挙げて説明したが、上記各実施形態で示したｎ型とｐ型を反転させたｐチャネルタイプのＪＦＥＴに対して本発明を適用しても良い。 In each of the above embodiments, the n channel type JFET having the n − type channel layer 2 as a channel has been described as an example. However, the p channel in which the n type and the p type shown in the above embodiments are inverted The present invention may be applied to a type of JFET.

また、上記各実施形態では、ＳｉＣ基板１を４Ｈ−ＳｉＣで構成している場合について説明したが、６Ｈ−ＳｉＣなど、他の結晶構造のもので構成しても良い。また、ｐ+型ゲート領域４が下地となるＳｉＣ基板１（ｎ-型チャネル層２）の結晶構造を引き継いで同じ結晶構造となっている場合について説明したが、異なる結晶構造となるようにエピタキシャル成長条件を設定することもできる。例えば、６Ｈ−ＳｉＣで構成されたＳｉＣ基板１（ｎ-型チャネル層２）の上に３Ｃ−ＳｉＣで構成されるｐ+型ゲート領域４を形成することもできる。この場合、ｐ+型ゲート領域４の不純物のドーピングレベルを高くできるため、ｐ+型ゲート領域４の低抵抗化を図ることが可能となる。 Moreover, although each said embodiment demonstrated the case where the SiC substrate 1 was comprised by 4H-SiC, you may comprise by the thing of other crystal structures, such as 6H-SiC. Further, the case where the p + -type gate region 4 takes over the crystal structure of the underlying SiC substrate 1 (n − -type channel layer 2) and has the same crystal structure has been described, but the epitaxial growth is performed so as to have different crystal structures. Conditions can also be set. For example, the p + type gate region 4 made of 3C—SiC can be formed on the SiC substrate 1 (n − type channel layer 2) made of 6H—SiC. In this case, since the doping level of impurities in the p + type gate region 4 can be increased, the resistance of the p + type gate region 4 can be reduced.

また、ゲート電極５、ソース電極６およびドレイン電極７の構造を三層構造とし、Ｎｉ系金属層、Ｔｉ系金属層、ＡｌまたはＡｕからなる金属層を例に挙げた。しかしながら、これらは単なる一例を示したものであり、例えば下層から順にＮｉ／Ｔｉ／Ｍｏ／Ａｕ、Ｔｉ／Ｍｏ／Ｎｉ／Ａｕ、Ｎｉ／Ｍｏ／Ｔｉ、Ｔｉ／Ｍｏ／Ｎｉ、Ｔｉ／Ｍｏ、Ｎｉ／Ｍｏとされる積層構造であっても良いし、ＴｉまたはＮｉのみの単層構造としても構わない。第１層５ａ、６ａ、７ａをシリサイド化して金属シリサイドとする場合について説明したが、第１層５ａ、６ａ、７ａをカーバイド化して金属カーバイドとすることで低抵抗化を図っても良い。いずれの場合でも、ｐ+型ゲート領域４と接する部分が金属シリサイドもしくは金属カーバイドとなることから、第１層５ａとｐ+型ゲート領域４とのコンタクト部を自己整合的にシリサイド化もしくはカーバイド化することができる。 Further, the gate electrode 5, the source electrode 6 and the drain electrode 7 have a three-layer structure, and a Ni-based metal layer, a Ti-based metal layer, and a metal layer made of Al or Au are taken as an example. However, these are merely examples, for example, Ni / Ti / Mo / Au, Ti / Mo / Ni / Au, Ni / Mo / Ti, Ti / Mo / Ni, Ti / Mo, Ni in order from the lower layer. A laminated structure of / Mo may be used, or a single layer structure of only Ti or Ni may be used. Although the case where the first layers 5a, 6a, and 7a are silicided to form metal silicide has been described, the resistance may be reduced by forming the first layers 5a, 6a, and 7a into metal carbide to form metal silicide. In either case, since the portion in contact with the p + type gate region 4 becomes metal silicide or metal carbide, the contact portion between the first layer 5a and the p + type gate region 4 is silicided or carbided in a self-aligned manner. can do.

また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対しても本発明を適用することもできる。   In the above embodiment, the SiC semiconductor device is described as an example of the semiconductor device. However, the present invention can be applied to a semiconductor device using Si, and other wide band gap semiconductor devices such as GaN and diamond. The present invention can also be applied to a semiconductor device using AlN or the like.

なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。   In addition, when indicating the orientation of a crystal, a bar (-) should be added to a desired number, but there is a limitation in expression based on a personal computer application. A bar shall be placed in front of the number.

１ ＳｉＣ基板
２ ｎ-型チャネル層
２ａ 凹部
３ ｎ+型層
３ａ ｎ+型ソース領域
３ｂ ｎ+型ドレイン領域
４ ｐ+型ゲート領域
５ ゲート電極
６ ソース電極
７ ドレイン電極
８ ｐ-型バッファ層
８ａ ｐ+型コンタクト領域
９ 凹部
１０ レジスト
１１ カーボンマスク
１２ エッチング用マスク
１３ レジスト DESCRIPTION OF SYMBOLS 1 SiC substrate 2 n - type channel layer 2a Recess 3 n + type layer 3a n + type source region 3b n + type drain region 4 p + type gate region 5 Gate electrode 6 Source electrode 7 Drain electrode 8 p - type buffer layer 8a p + type contact region 9 recess 10 resist 11 carbon mask 12 mask for etching 13 resist

Claims (10)

主表面を有する半導体材料で構成された基板（１）と、
前記基板（１）の前記主表面の上にエピタキシャル成長にて第１導電型の半導体により形成された第１導電型のチャネル層（２）と、
前記チャネル層（２）内における該チャネル層（２）の表層部に形成され、前記チャネル層（２）よりも高不純物濃度とされ、互いに離間して配置された第１導電型のソース領域（３ａ）およびドレイン領域（３ｂ）と、
前記チャネル層（２）の表面のうち前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）の間に位置する部位において、前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）から離間して配置され、前記チャネル層（２）と接する部分より該チャネル層（２）から離間する部分の方が幅広とされた第２導電型のゲート領域（４）と、
前記ゲート領域（４）の上に形成され、該ゲート領域（４）に電気的に接続されたゲート電極（５）と、
前記ソース領域（３ａ）に対して電気的に接続されたソース電極（６）と、
前記ドレイン領域（３ｂ）に対して電気的に接続されたドレイン電極（７）と、を有したＪＦＥＴが備えられ、
前記半導体材料として、ワイドバンドギャップ半導体である炭化珪素が用いられ、前記基板として炭化珪素基板（１）が用いられており、
前記ゲート領域（４）は、前記炭化珪素基板（１）と同じ結晶構造の炭化珪素にて構成され、
さらに、前記炭化珪素基板（１）として主表面がＳｉ面もしくはＣ面に対して１°以下のオフ角を有するオフ基板が用いられており、
前記ゲート領域（４）のうち幅広とされた部分の表面には、（０００１）ファセットが形成されていることを特徴とする半導体装置。 A substrate (1) composed of a semiconductor material having a main surface;
A first conductivity type channel layer (2) formed of a first conductivity type semiconductor by epitaxial growth on the main surface of the substrate (1);
A source region of a first conductivity type formed in a surface layer portion of the channel layer (2) in the channel layer (2), having a higher impurity concentration than the channel layer (2), and spaced apart from each other. 3a) and the drain region (3b);
A portion of the surface of the channel layer (2) located between the source region (3a) and the drain region (3b) is disposed apart from the source region (3a) and the drain region (3b). A second conductivity type gate region (4) in which a portion separated from the channel layer (2) is wider than a portion in contact with the channel layer (2);
A gate electrode (5) formed on the gate region (4) and electrically connected to the gate region (4);
A source electrode (6) electrically connected to the source region (3a);
A JFET having a drain electrode (7) electrically connected to the drain region (3b) ;
As the semiconductor material, silicon carbide which is a wide band gap semiconductor is used, and as the substrate, a silicon carbide substrate (1) is used,
The gate region (4) is made of silicon carbide having the same crystal structure as the silicon carbide substrate (1),
Further, an off substrate having a main surface having an off angle of 1 ° or less with respect to the Si surface or C surface is used as the silicon carbide substrate (1),
A semiconductor device characterized in that a (0001) facet is formed on the surface of the widened portion of the gate region (4) . 主表面を有する半導体材料で構成された基板（１）と、
前記基板（１）の前記主表面の上にエピタキシャル成長にて第１導電型の半導体により形成された第１導電型のチャネル層（２）と、
前記チャネル層（２）内における該チャネル層（２）の表層部に形成され、前記チャネル層（２）よりも高不純物濃度とされ、互いに離間して配置された第１導電型のソース領域（３ａ）およびドレイン領域（３ｂ）と、
前記チャネル層（２）の表面のうち前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）の間に位置する部位において、前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）から離間して配置され、前記チャネル層（２）と接する部分より該チャネル層（２）から離間する部分の方が幅広とされた第２導電型のゲート領域（４）と、
前記ゲート領域（４）の上に形成され、該ゲート領域（４）に電気的に接続されたゲート電極（５）と、
前記ソース領域（３ａ）に対して電気的に接続されたソース電極（６）と、
前記ドレイン領域（３ｂ）に対して電気的に接続されたドレイン電極（７）と、を有したＪＦＥＴが備えられ、
前記半導体材料として、ワイドバンドギャップ半導体である炭化珪素が用いられ、前記基板として炭化珪素基板（１）が用いられており、
前記ゲート領域（４）は、前記炭化珪素基板（１）と同じ結晶構造の炭化珪素にて構成され、
さらに、前記炭化珪素基板（１）として主表面がａ面のオン基板が用いられており、
前記ゲート領域（４）は表面がａ面の平坦面とされていることを特徴とする半導体装置。 A substrate (1) composed of a semiconductor material having a main surface;
A first conductivity type channel layer (2) formed of a first conductivity type semiconductor by epitaxial growth on the main surface of the substrate (1);
A source region of a first conductivity type formed in a surface layer portion of the channel layer (2) in the channel layer (2), having a higher impurity concentration than the channel layer (2), and spaced apart from each other. 3a) and the drain region (3b);
A portion of the surface of the channel layer (2) located between the source region (3a) and the drain region (3b) is disposed apart from the source region (3a) and the drain region (3b). A second conductivity type gate region (4) in which a portion separated from the channel layer (2) is wider than a portion in contact with the channel layer (2);
A gate electrode (5) formed on the gate region (4) and electrically connected to the gate region (4);
A source electrode (6) electrically connected to the source region (3a);
A JFET having a drain electrode (7) electrically connected to the drain region (3b) ;
As the semiconductor material, silicon carbide which is a wide band gap semiconductor is used, and as the substrate, a silicon carbide substrate (1) is used,
The gate region (4) is made of silicon carbide having the same crystal structure as the silicon carbide substrate (1),
Furthermore, an on-substrate whose main surface is a-plane is used as the silicon carbide substrate (1),
The semiconductor device according to claim 1 , wherein the gate region (4) has a flat surface with an a surface . 主表面を有する半導体材料で構成された基板（１）と、
前記基板（１）の前記主表面の上にエピタキシャル成長にて第１導電型の半導体により形成された第１導電型のチャネル層（２）と、
前記チャネル層（２）内における該チャネル層（２）の表層部に形成され、前記チャネル層（２）よりも高不純物濃度とされ、互いに離間して配置された第１導電型のソース領域（３ａ）およびドレイン領域（３ｂ）と、
前記チャネル層（２）の表面のうち前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）の間に位置する部位において、前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）から離間して配置され、前記チャネル層（２）と接する部分より該チャネル層（２）から離間する部分の方が幅広とされた第２導電型のゲート領域（４）と、
前記ゲート領域（４）の上に形成され、該ゲート領域（４）に電気的に接続されたゲート電極（５）と、
前記ソース領域（３ａ）に対して電気的に接続されたソース電極（６）と、
前記ドレイン領域（３ｂ）に対して電気的に接続されたドレイン電極（７）と、を有したＪＦＥＴが備えられ、
前記半導体材料として、ワイドバンドギャップ半導体である炭化珪素が用いられ、前記基板として炭化珪素基板（１）が用いられており、
前記ゲート領域（４）は、前記チャネル層（２）と接する部分が前記炭化珪素基板（１）と同じ結晶構造の炭化珪素にて構成されていると共に、前記幅広となっている部分の少なくとも一部が前記炭化珪素基板（１）と異なる結晶構造の炭化珪素にて構成されていることを特徴とする半導体装置。 A substrate (1) composed of a semiconductor material having a main surface;
A first conductivity type channel layer (2) formed of a first conductivity type semiconductor by epitaxial growth on the main surface of the substrate (1);
A source region of a first conductivity type formed in a surface layer portion of the channel layer (2) in the channel layer (2), having a higher impurity concentration than the channel layer (2), and spaced apart from each other. 3a) and the drain region (3b);
A portion of the surface of the channel layer (2) located between the source region (3a) and the drain region (3b) is disposed apart from the source region (3a) and the drain region (3b). A second conductivity type gate region (4) in which a portion separated from the channel layer (2) is wider than a portion in contact with the channel layer (2);
A gate electrode (5) formed on the gate region (4) and electrically connected to the gate region (4);
A source electrode (6) electrically connected to the source region (3a);
A JFET having a drain electrode (7) electrically connected to the drain region (3b) ;
As the semiconductor material, silicon carbide which is a wide band gap semiconductor is used, and as the substrate, a silicon carbide substrate (1) is used,
In the gate region (4), a portion in contact with the channel layer (2) is made of silicon carbide having the same crystal structure as the silicon carbide substrate (1), and at least one of the wide portions. The semiconductor device is characterized in that the portion is made of silicon carbide having a crystal structure different from that of the silicon carbide substrate (1) . 前記炭化珪素基板（１）として主表面がＳｉ面もしくはＣ面に対して１°を超えるオフ角を有するオフ基板が用いられており、
前記ゲート領域（４）のうち前記炭化珪素基板（１）と同じ結晶構造の炭化珪素で構成されている部分の表面には（０００１）ファセットが形成され、前記炭化珪素基板（１）と異なる結晶構造の炭化珪素にて構成されている部分は、前記（０００１）ファセットの表面に形成された３Ｃ−ＳｉＣであることを特徴とする請求項３に記載の半導体装置。 As the silicon carbide substrate (1), an off-substrate having a main surface having an off-angle exceeding 1 ° with respect to the Si or C-plane is used.
A (0001) facet is formed on the surface of the portion of the gate region (4) that is made of silicon carbide having the same crystal structure as the silicon carbide substrate (1), and is a crystal different from the silicon carbide substrate (1). 4. The semiconductor device according to claim 3 , wherein a portion of the structure made of silicon carbide is 3C—SiC formed on a surface of the (0001) facet. 前記炭化珪素基板（１）として主表面がａ面のオン基板が用いられており、
前記ゲート領域（４）のうち前記チャネル層（２）に接する部分から垂直方向に前記炭化珪素基板（１）の結晶構造が引き継がれており、該ゲート領域（４）のうち前記幅広となっている部分が３Ｃ−ＳｉＣであることを特徴とする請求項３に記載の半導体装置。 An on-substrate whose main surface is a-plane is used as the silicon carbide substrate (1),
The crystal structure of the silicon carbide substrate (1) is inherited in the vertical direction from the portion of the gate region (4) that is in contact with the channel layer (2), and the width of the gate region (4) is increased. The semiconductor device according to claim 3 , wherein the portion is 3C—SiC. 主表面を有する半導体材料で構成された基板（１）を用意し、前記主表面の上にエピタキシャル成長にて第１導電型の半導体により第１導電型のチャネル層（２）を形成する工程と、
前記チャネル層（２）内における該チャネル層（２）の表層部に、前記チャネル層（２）よりも高不純物濃度とされ、互いに離間して配置されるように第１導電型のソース領域（３ａ）およびドレイン領域（３ｂ）を形成する工程と、
前記チャネル層（２）の表面のうち前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）の間に位置する部位において、前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）から離間して配置され、前記チャネル層（２）と接する部分より該チャネル層（２）から離間する部分の方が幅広とされる第２導電型のゲート領域（４）を形成する工程と、
前記ゲート領域（４）の上に、該ゲート領域（４）に電気的に接続されるゲート電極（５）、前記ソース領域（３ａ）に対して電気的に接続されるソース電極（６）、および、前記ドレイン領域（３ｂ）に対して電気的に接続されるドレイン電極（７）を形成する工程と、を含むＪＦＥＴが備えられる半導体装置の製造方法であって、
前記チャネル層（２）の表面に、前記ゲート領域（４）の形成予定領域が開口するカーボンマスク（１１）を配置する工程と、
前記カーボンマスク（１１）をマスクとして前記チャネル層（２）上に、前記カーボンマスク（１１）の上まで横方向成長させるように前記ゲート領域（４）をエピタキシャル成長させる工程と、
前記カーボンマスク（１１）を除去し、前記ゲート領域（４）のうち前記横方向成長させた部分を前記チャネル層（２）の表面から離間させる工程と、を含み、
前記基板として主表面がＳｉ面もしくはＣ面に対して１°以下のオフ角を有するオフ基板からなる炭化珪素基板（１）を用い、
前記ゲート領域（４）を形成する工程では、前記横方向成長によって前記チャネル層（２）と接する部分よりも幅広とされた部分の表面に（０００１）ファセットが形成された前記ゲート領域（４）を形成することを特徴とする半導体装置の製造方法。 Providing a substrate (1) made of a semiconductor material having a main surface, and forming a first conductivity type channel layer (2) on the main surface by epitaxial growth of a first conductivity type semiconductor;
A source region (first conductivity type) having a higher impurity concentration than the channel layer (2) in the surface layer portion of the channel layer (2) in the channel layer (2) and being spaced apart from each other. 3a) and forming a drain region (3b);
A portion of the surface of the channel layer (2) located between the source region (3a) and the drain region (3b) is disposed apart from the source region (3a) and the drain region (3b). Forming a second conductivity type gate region (4) in which a portion spaced from the channel layer (2) is wider than a portion in contact with the channel layer (2);
On the gate region (4), a gate electrode (5) electrically connected to the gate region (4), a source electrode (6) electrically connected to the source region (3a), And forming a drain electrode (7) electrically connected to the drain region (3b), and a method of manufacturing a semiconductor device including a JFET,
Disposing a carbon mask (11) in which a region where the gate region (4) is to be formed is opened on the surface of the channel layer (2);
Epitaxially growing the gate region (4) on the channel layer (2) using the carbon mask (11) as a mask so as to laterally grow on the carbon mask (11);
The carbon removing the mask (11), seen including and a step of separating the lateral grown portion from a surface of said channel layer (2) of the gate region (4),
A silicon carbide substrate (1) made of an off-substrate having a main surface having an off angle of 1 ° or less with respect to the Si surface or the C-plane as the substrate,
In the step of forming the gate region (4), the gate region (4) in which a (0001) facet is formed on a surface of a portion wider than a portion in contact with the channel layer (2) by the lateral growth. Forming a semiconductor device. 主表面を有する半導体材料で構成された基板（１）を用意し、前記主表面の上にエピタキシャル成長にて第１導電型の半導体により第１導電型のチャネル層（２）を形成する工程と、
前記チャネル層（２）内における該チャネル層（２）の表層部に、前記チャネル層（２）よりも高不純物濃度とされ、互いに離間して配置されるように第１導電型のソース領域（３ａ）およびドレイン領域（３ｂ）を形成する工程と、
前記チャネル層（２）の表面のうち前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）の間に位置する部位において、前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）から離間して配置され、前記チャネル層（２）と接する部分より該チャネル層（２）から離間する部分の方が幅広とされる第２導電型のゲート領域（４）を形成する工程と、
前記ゲート領域（４）の上に、該ゲート領域（４）に電気的に接続されるゲート電極（５）、前記ソース領域（３ａ）に対して電気的に接続されるソース電極（６）、および、前記ドレイン領域（３ｂ）に対して電気的に接続されるドレイン電極（７）を形成する工程と、を含むＪＦＥＴが備えられる半導体装置の製造方法であって、
前記チャネル層（２）の表面に、前記ゲート領域（４）の形成予定領域が開口するカーボンマスク（１１）を配置する工程と、
前記カーボンマスク（１１）をマスクとして前記チャネル層（２）上に、前記カーボンマスク（１１）の上まで横方向成長させるように前記ゲート領域（４）をエピタキシャル成長させる工程と、
前記カーボンマスク（１１）を除去し、前記ゲート領域（４）のうち前記横方向成長させた部分を前記チャネル層（２）の表面から離間させる工程と、を含み、
前記基板として主表面がＳｉ面もしくはＣ面に対して１°を超えるオフ角を有するオフ基板からなる炭化珪素基板（１）を用い、
前記ゲート領域（４）を形成する工程では、前記チャネル層（２）と接する部分よりも幅広とされた部分の表面に（０００１）ファセットが形成され、かつ、前記横方向成長によって前記（０００１）ファセットの表面に３Ｃ−ＳｉＣを成長させた前記ゲート領域（４）を形成することを特徴とする半導体装置の製造方法。 Providing a substrate (1) made of a semiconductor material having a main surface, and forming a first conductivity type channel layer (2) on the main surface by epitaxial growth of a first conductivity type semiconductor;
A source region (first conductivity type) having a higher impurity concentration than the channel layer (2) in the surface layer portion of the channel layer (2) in the channel layer (2) and being spaced apart from each other. 3a) and forming a drain region (3b);
A portion of the surface of the channel layer (2) located between the source region (3a) and the drain region (3b) is disposed apart from the source region (3a) and the drain region (3b). Forming a second conductivity type gate region (4) in which a portion spaced from the channel layer (2) is wider than a portion in contact with the channel layer (2);
On the gate region (4), a gate electrode (5) electrically connected to the gate region (4), a source electrode (6) electrically connected to the source region (3a), And forming a drain electrode (7) electrically connected to the drain region (3b), and a method of manufacturing a semiconductor device including a JFET,
Disposing a carbon mask (11) in which a region where the gate region (4) is to be formed is opened on the surface of the channel layer (2);
Epitaxially growing the gate region (4) on the channel layer (2) using the carbon mask (11) as a mask so as to laterally grow on the carbon mask (11);
The carbon removing the mask (11), seen including and a step of separating the lateral grown portion from a surface of said channel layer (2) of the gate region (4),
A silicon carbide substrate (1) comprising an off-substrate having a main surface having an off-angle exceeding 1 ° with respect to the Si or C-plane as the substrate,
In the step of forming the gate region (4), a (0001) facet is formed on the surface of a portion wider than a portion in contact with the channel layer (2), and the (0001) is formed by the lateral growth. A method of manufacturing a semiconductor device, comprising forming the gate region (4) in which 3C-SiC is grown on a surface of a facet . 主表面を有する半導体材料で構成された基板（１）を用意し、前記主表面の上にエピタキシャル成長にて第１導電型の半導体により第１導電型のチャネル層（２）を形成する工程と、
前記チャネル層（２）内における該チャネル層（２）の表層部に、前記チャネル層（２）よりも高不純物濃度とされ、互いに離間して配置されるように第１導電型のソース領域（３ａ）およびドレイン領域（３ｂ）を形成する工程と、
前記チャネル層（２）の表面のうち前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）の間に位置する部位において、前記ソース領域（３ａ）と前記ドレイン領域（３ｂ）から離間して配置され、前記チャネル層（２）と接する部分より該チャネル層（２）から離間する部分の方が幅広とされる第２導電型のゲート領域（４）を形成する工程と、
前記ゲート領域（４）の上に、該ゲート領域（４）に電気的に接続されるゲート電極（５）、前記ソース領域（３ａ）に対して電気的に接続されるソース電極（６）、および、前記ドレイン領域（３ｂ）に対して電気的に接続されるドレイン電極（７）を形成する工程と、を含むＪＦＥＴが備えられる半導体装置の製造方法であって、
前記チャネル層（２）の表面に、前記ゲート領域（４）の形成予定領域が開口するカーボンマスク（１１）を配置する工程と、
前記カーボンマスク（１１）をマスクとして前記チャネル層（２）上に、前記カーボンマスク（１１）の上まで横方向成長させるように前記ゲート領域（４）をエピタキシャル成長させる工程と、
前記カーボンマスク（１１）を除去し、前記ゲート領域（４）のうち前記横方向成長させた部分を前記チャネル層（２）の表面から離間させる工程と、を含み、
前記基板として主表面がａ面のオフ角を有しないオン基板からなる炭化珪素基板（１）を用い、
前記ゲート領域（４）を形成する工程では、前記横方向成長によって前記チャネル層（２）と接する部分よりも幅広とされた部分が３Ｃ−ＳｉＣとなる前記ゲート領域（４）を形成することを特徴とする半導体装置の製造方法。 Providing a substrate (1) made of a semiconductor material having a main surface, and forming a first conductivity type channel layer (2) on the main surface by epitaxial growth of a first conductivity type semiconductor;
A source region (first conductivity type) having a higher impurity concentration than the channel layer (2) in the surface layer portion of the channel layer (2) in the channel layer (2) and being spaced apart from each other. 3a) and forming a drain region (3b);
A portion of the surface of the channel layer (2) located between the source region (3a) and the drain region (3b) is disposed apart from the source region (3a) and the drain region (3b). Forming a second conductivity type gate region (4) in which a portion spaced from the channel layer (2) is wider than a portion in contact with the channel layer (2);
On the gate region (4), a gate electrode (5) electrically connected to the gate region (4), a source electrode (6) electrically connected to the source region (3a), And forming a drain electrode (7) electrically connected to the drain region (3b), and a method of manufacturing a semiconductor device including a JFET,
Disposing a carbon mask (11) in which a region where the gate region (4) is to be formed is opened on the surface of the channel layer (2);
Epitaxially growing the gate region (4) on the channel layer (2) using the carbon mask (11) as a mask so as to laterally grow on the carbon mask (11);
The carbon removing the mask (11), seen including and a step of separating the lateral grown portion from a surface of said channel layer (2) of the gate region (4),
A silicon carbide substrate (1) comprising an on-substrate whose main surface does not have an a-plane off angle as the substrate,
In the step of forming the gate region (4), the gate region (4) in which a portion that is wider than a portion in contact with the channel layer (2) by the lateral growth becomes 3C-SiC is formed. A method of manufacturing a semiconductor device. 前記チャネル層（２）の表面のうち前記ゲート領域（４）の形成予定領域に凹部（２ａ）を形成する工程を含み、
前記ゲート領域（４）をエピタキシャル成長させる工程では、前記チャネル層（２）に形成された前記凹部（２ａ）に前記ゲート領域（４）を形成することを特徴とする請求項６ないし８のいずれか１つに記載の半導体装置の製造方法。 Forming a recess (2a) in a region where the gate region (4) is to be formed in the surface of the channel layer (2),
9. The gate region (4) is formed in the recess (2 a) formed in the channel layer (2) in the step of epitaxially growing the gate region (4) . A method of manufacturing a semiconductor device according to one of the above. 前記チャネル層（２）の表面にレジスト（１０）を配置する工程と、
前記レジスト（１０）を炭化して前記カーボンマスク（１１）を形成する工程と、
前記カーボンマスク（１１）の表面にエッチング用マスク（１２）を配置した後、該エッチング用マスク（１２）をパターニングして前記ゲート領域（４）の形成予定領域を開口させる工程と、
前記エッチング用マスク（１２）を用いて、前記カーボンマスク（１１）における前記ゲート領域（４）の形成予定領域を開口させる工程と、
前記エッチング用マスク（１２）および前記カーボンマスク（１１）をマスクとして用いて、これらマスクのうち開口させられた前記ゲート領域（４）の形成予定領域において前記チャネル層（２）の表面をエッチングすることで凹部（２ａ）を形成する工程と、
前記エッチング用マスク（１２）を除去したのち、前記カーボンマスク（１１）を用いて前記チャネル層（２）に形成された前記凹部（２ａ）に前記ゲート領域（４）を形成する工程と、を含んでいることを特徴とする請求項９に記載の半導体装置の製造方法。 Disposing a Les resist (10) on a surface of said channel layer (2),
Carbonizing the resist (10) to form the carbon mask (11);
After disposing an etching mask (12) on the surface of the carbon mask (11), patterning the etching mask (12) to open a region where the gate region (4) is to be formed;
Using the etching mask (12), opening the formation region of the gate region (4) in the carbon mask (11);
Using the etching mask (12) and the carbon mask (11) as a mask, the surface of the channel layer (2) is etched in a region where the gate region (4) opened in the mask is to be formed. A step of forming the recess (2a),
Forming the gate region (4) in the recess (2a) formed in the channel layer (2) using the carbon mask (11) after removing the etching mask (12); The method for manufacturing a semiconductor device according to claim 9 , further comprising:
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JPS6127684A (en) * 1984-07-18 1986-02-07 Sony Corp Junction gate field effect transistor
JPS61101082A (en) * 1984-10-24 1986-05-19 Hitachi Ltd Manufacture of semiconductor device
JPH01150366A (en) * 1987-12-07 1989-06-13 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JPH0855861A (en) * 1994-08-12 1996-02-27 Mitsubishi Electric Corp Field-effect transistor and its manufacture
JP2000195871A (en) * 1998-12-28 2000-07-14 Sony Corp Semiconductor device and manufacture thereof
JP2002280394A (en) * 2001-03-21 2002-09-27 Nippon Steel Corp Field effect transistor
JP2007027594A (en) * 2005-07-21 2007-02-01 Nec Electronics Corp Field-effect transistor (fet)
JP2007220895A (en) * 2006-02-16 2007-08-30 Matsushita Electric Ind Co Ltd Nitride semiconductor device and its manufacturing method
US7560325B1 (en) * 2008-04-14 2009-07-14 Semisouth Laboratories, Inc. Methods of making lateral junction field effect transistors using selective epitaxial growth

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