JP5487547B2 - 光変調装置および光変調方法 - Google Patents

Description

この発明は、複数の変調器によって変調を行う光変調装置および光変調方法に関する。

近年、伝送トラフィックの増加に伴い、次世代の４０Ｇｂｐｓ光伝送システム導入の要求が高まっている。しかも、４０Ｇｂｐｓ光伝送システムにおいて、従来の１０Ｇｂｐｓ光伝送システムと同等の伝送距離や周波数利用効率が求められている。その実現手段として、光信号対雑音比（ＯＳＮＲ：Ｏｐｔｉｃａｌ Ｓｉｇｎａｌ Ｎｏｉｓｅ Ｒａｔｉｏ）耐力、非線形性耐力に優れたＲＺ−ＤＰＳＫ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ：差動二値位相変調）やＣＳＲＺ−ＤＰＳＫ変調方式が研究されている。

図１２は、従来の光変調装置の構成を示すブロック図である。図１２に示す光変調装置１２００は、４０ＧｂｐｓのＲＺ−ＤＱＰＳＫ（ＲＺ−Ｄｉｆｆｅｒｅｎｔｉａｌ Ｑｕａｄｒａｔｕｒｅ ＰＳＫ：差動四値位相変調）方式を用いた光変調装置である。ＲＺ−ＤＱＰＳＫ方式は、狭スペクトル（高周波数利用効率）の特徴を持つため、次世代光伝送システムの変調方式として期待されている（たとえば、下記特許文献１，２参照。）。

位相変調器１２１０は、ＩアームおよびＱアームを構成する２つのマッハツェンダ型干渉計を有し、４値の位相変調を行うＤＱＰＳＫ変調器である。ＩアームおよびＱアームは、それぞれに入力されるデータ信号に基づいてそれぞれ２０Ｇｂｐｓの位相変調を行う。位相変調器１２１０は、ＩアームおよびＱアームによって位相変調した各信号のうちの一方をπ／２だけ位相シフト（遅延）させて他方と合波する。

位相変調器１２１０は、合波した光をＤＱＰＳＫ信号としてＲＺ変調器１２２０へ出力する。ＲＺ変調器１２２０は、位相変調器１２１０から出力された位相変調信号に対して、入力される第２クロック信号に基づいてＲＺ変調（パルス化）を行う。ＲＺ変調器１２２０は、ＲＺ変調を行った信号をＲＺ−ＤＱＰＳＫ信号として外部へ出力する。

識別回路１２３１，１２３２は、外部から入力されたデータ信号を波形整形する回路である。識別回路１２３１，１２３２は、入力されたデータ信号を、入力された第１クロック信号のタイミングによって識別することで、識別回路１２３１，１２３２の前段の回路で劣化したデータ信号を波形整形する。識別回路１２３１，１２３２は、識別したデータ信号を位相変調器１２１０へ出力する。

特表２００４−５１６７４３号公報 特開２００７−１５８４１５号公報

しかしながら、上述した光変調装置１２００では、温度変動や経時変動（回路の経年劣化など）によって回路中の位相遅延量が変化し、位相変調器１２１０へ入力されるデータ信号と、ＲＺ変調器１２２０へ入力される第２クロック信号と、相対的な位相が最適値からずれるという問題がある。このような位相ずれが生じると、変調対象の光に対する、位相変調器１２１０による変調周期と、ＲＺ変調器１２２０による変調周期と、がずれる。

具体的には、位相変調器１２１０からＲＺ変調器１２２０へ出力されるＤＱＰＳＫ信号（図１２の符号１２２１）と、ＲＺ変調器１２２０へ入力される第２クロック信号（図１２の符号１２２２）と、の位相差が生じる。このため、ＲＺ変調によるパルス化の周期が、ＤＱＰＳＫ信号の変調周期とずれて光信号が劣化する。

図１３は、位相差とＱ値ペナルティとの関係を示すグラフである。図１３において、横軸は、位相変調器１２１０からＲＺ変調器１２２０へ出力されるＤＱＰＳＫ信号と、ＲＺ変調器１２２０へ入力される第２クロック信号と、の位相差［ｐｓ］を示している。縦軸は、ＲＺ変調器１２２０から出力される光信号のＱ値ペナルティ［ｄＢ］を示している。特性１３０２は、横軸の位相差に対する光信号のＱ値ペナルティの変化を示している。

特性１３０２に示すように、ＤＱＰＳＫ信号と第２クロック信号の位相差が大きくなるほど、光信号のＱ値ペナルティが大きくなる。しきい値１３０３は、縦軸のＱ値ペナルティが０．１ｄＢとなるしきい値を示している。Ｑ値ペナルティを０．１ｄＢまで許容するとした場合は、許容される位相差の範囲はおよそ−６ｐｓ〜＋６ｐｓとなる。

これに対して、温度モニタ情報を用いて、ＤＱＰＳＫ信号と第２クロック信号の位相差を補償することが考えられる（たとえば、上記特許文献２参照。）。しかしながら、この場合は、フィードフォワード制御のため、あらかじめ温度依存性、経時変動特性、個体ばらつきなどの情報が必要となり、高精度な位相差制御は困難であるという問題がある。

また、これに対して、位相変調器１２１０へ入力されるデータ信号と、ＲＺ変調器１２２０へ入力される第２クロック信号と、の相対的な位相を制御することで、ＲＺ変調器１２２０へ入力されるＤＱＰＳＫ信号と、ＲＺ変調器１２２０へ入力される第２クロック信号と、の位相差を補償することが考えられる。

しかしながら、位相変調器１２１０へ入力されるデータ信号の位相を変化させるために第１クロック信号の位相を大きく変化させると、識別回路１２３１，１２３２におけるデータ信号と第１クロック信号の位相差が大きくなり、識別回路１２３１，１２３２によるデータ信号の識別が困難になる。また、データ信号と第１クロック信号の位相差は、温度変動や経時変動によっても変動するため、データ信号の識別が可能な位相余裕は狭い。

このため、位相変調器１２１０へ入力されるデータ信号の位相を変化させることは困難であった。これに対して、データ信号と第２クロック信号の位相ずれを制御するために、第２クロック信号の位相を変化させることが考えられる。

図１４は、第２クロック信号の位相を変化させる場合の動作を示す図である。図１４において、横軸は時間を示している。波形１４１１は、位相変調器１２１０へ入力されるデータ信号（ＤＱＰＳＫ信号）を示している。点線１４２１は、データ信号の１周期の中心部を示している。波形１４１２は、ＲＺ変調器１２２０へ入力される第２クロック信号を示している。点線１４２２は、第２クロック信号の１周期の中心部を示している。

データ信号と第２クロック信号の位相差を補償することは、点線１４２１と点線１４２２を近づけることに相当する。第２クロック信号のみの位相を変化させる場合は、第２クロック信号の遅延量（図の左向き矢印）を大きくする必要があり、第２クロック信号を遅延させる位相シフタにおいて大きな遅延量可変幅が必要になる。

特に２０ＧＨｚ以上の高周波において、位相シフタの遅延量可変幅を大きくすることは技術的に困難であり、大きな遅延量可変幅を実現するためには位相シフタを複数段設ける必要がある。しかしながら、この場合は、第２クロック信号の挿入損失が増大するという問題がある。また、新たな位相シフタやドライバアンプなどの回路のコストが増大するという問題がある。

開示の光変調装置および光変調方法は、上述した問題点を解消するものであり、新たな位相シフタを設けなくても光信号の変調特性を向上させることができる光変調装置および光変調方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この光変調装置は、入力されたデータ信号を第１クロック信号のタイミングによって識別する識別回路と、前記識別回路によって識別されたデータ信号に基づいて光を変調する第１変調器と、第２クロック信号のタイミングによって前記光を変調する第２変調器と、あらかじめ設定された前記識別回路の位相余裕の範囲内で前記第１クロック信号を遅延させるとともに、前記第２クロック信号を遅延させることで前記データ信号と前記第２クロック信号の位相ずれの状態を制御する遅延制御手段と、を備えることを要件とする。

上記構成によれば、第２クロック信号の遅延量とともに第１クロック信号の遅延量を制御することで、データ信号と第２クロック信号の位相ずれに対する補償量の可変幅を拡大することができる。また、識別回路の位相余裕をあらかじめ設定しておき、設定した位相余裕の範囲で第１クロック信号の遅延量を制御することで、識別回路におけるデータ信号の識別品質を劣化させることなく、データ信号と第２クロック信号の位相ずれを制御することができる。また、第１クロック信号を遅延させる位相シフタには、識別回路へ入力されるデータ信号と第１クロック信号の相対的な位相を制御するための従来の位相シフタを用いることができるため、新たな位相シフタを設ける必要がない。

開示の光変調装置および光変調方法によれば、新たな位相シフタを設けなくても光信号の変調特性を向上させることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる光変調装置および光変調方法の好適な実施の形態を詳細に説明する。

（実施の形態の概要）
図１は、実施の形態の構成の概要を示すブロック図である。図１に示すように、実施の形態１にかかる光変調装置１００は、第１変調器１１０と、第２変調器１２０と、識別回路１３０と、遅延制御部１４０と、監視部１５０と、を備えている。第１変調器１１０および第２変調器１２０は、直列に接続されている。第１変調器１１０および第２変調器１２０は、同一の光に対してそれぞれ異なる変調を行う変調器である。

第１変調器１１０には、外部から光が入力される。第１変調器１１０へ入力される光は、たとえば連続光（ＣＷ：Ｃｏｎｔｉｎｕｏｕｓ Ｗａｖｅ）である。また、第１変調器１１０には、識別回路１３０から出力されたデータ信号が入力される。第１変調器１１０は、識別回路１３０から出力されたデータ信号に基づいて、外部から入力された光を変調する。第１変調器１１０は、変調した光を第２変調器１２０へ出力する。

第２変調器１２０には、第１変調器１１０から出力された光が入力される。また、第２変調器１２０には、外部から遅延制御部１４０を介して第２クロック信号が入力される。第２変調器１２０は、第１変調器１１０から出力された光を第２クロック信号のタイミングによって変調する。第２変調器１２０は、変調した光を光信号として外部へ出力する。

識別回路１３０には、外部からデータ信号が入力される。また、識別回路１３０には、外部から遅延制御部１４０を介して第１クロック信号が入力される。識別回路１３０は、入力されたデータ信号を第１クロック信号のタイミングによって識別する。識別回路１３０は、識別したデータ信号を第１変調器１１０へ出力する。したがって、第１変調器１１０へ入力されるデータ信号の位相は、第１クロック信号のタイミングによって決まる。

遅延制御部１４０は、第１遅延部１４１と、第２遅延部１４２と、制御部１４３と、を備えている。第１遅延部１４１は、外部から識別回路１３０へ入力される第１クロック信号を可変の遅延量によって遅延させる。第２遅延部１４２は、外部から第２変調器１２０へ入力される第２クロック信号を可変の遅延量によって遅延させる。

制御部１４３は、第１遅延部１４１および第２遅延部１４２における各遅延量を制御することで、データ信号および第２クロック信号の位相ずれの状態を制御する。具体的には、制御部１４３は、監視部１５０から出力される情報が示す位相ずれが小さくなるように、第１クロック信号および第２クロック信号の遅延量をそれぞれ制御する。

データ信号と第２クロック信号の位相ずれとは、第１変調器１１０と第２変調器１２０の相対的な変調タイミングが最適となるときの、第１変調器１１０へ入力されるデータ信号と第２変調器１２０へ入力される第２クロック信号の相対的な位相からのずれである。相対的な変調タイミングが最適となる状態とは、変調対象の光に対する、第１変調器１１０および第２変調器１２０の各変調周期が一致する状態である。

したがって、厳密には、第１変調器１１０から第２変調器１２０までの光路長の分だけ、第１変調器１１０へ入力されるデータ信号に対して、第２変調器１２０へ入力される第２クロック信号が遅延する状態が、データ信号と第２クロック信号の位相ずれがない状態である。一方、データ信号と第２クロック信号の位相ずれがある状態においては、変調対象の光に対する第１変調器１１０および第２変調器１２０の各変調周期にずれが生じる。

また、制御部１４３は、第１遅延部１４１における第１クロック信号の遅延量を、識別回路１３０の位相余裕の範囲内で制御する。識別回路１３０の位相余裕の範囲とは、識別回路１３０においてデータ信号を十分に識別可能な、識別回路１３０へ入力されるデータ信号と第１クロック信号の位相差の範囲である。識別回路１３０の位相余裕の範囲は、あらかじめ試験などによって決定する。

また、識別回路１３０の位相余裕の範囲は、初期状態（たとえば、データ信号と第１クロック信号の位相差が０である状態）においてデータ信号を十分に識別可能な範囲から、温度変化や経時変動によるデータ信号と第１クロック信号の位相差の変動分を差し引いた範囲にするとよい。これにより、温度変化や経時変動があっても、データ信号を十分に識別可能な範囲で第１クロック信号の遅延量を制御することができる。

監視部１５０は、データ信号と第２クロック信号の位相ずれを監視する。監視部１５０は、監視した位相ずれを示す情報を遅延制御部１４０へ出力する。ここでは、監視部１５０は、第２変調器１２０から外部へ出力される光信号の一部を分岐して取得し、取得した光信号に基づいて、データ信号と第２クロック信号の位相ずれを監視する。

なお、ここでは、第１変調器１１０の後段に第２変調器１２０を設ける構成としたが、第１変調器１１０の前段に第２変調器１２０を設ける構成としてもよい。また、第１変調器１１０および第２変調器１２０の各変調方式には、位相変調、強度変調などの各種方式を用いることができる。たとえば、第１変調器１１０に多値位相変調方式によるデータ変調を適用し、第２変調器１２０に強度変調方式によるＲＺ変調を適用することができる。

図２は、実施の形態の動作の概要を示す図である。図２において、横軸は時間を示している。波形２１１は、第１変調器１１０へ入力されるデータ信号を示している。ここでは、第１変調器１１０はＤＱＰＳＫ方式の変調器であり、波形２１１に示すデータ信号はＤＱＰＳＫ方式のデータ信号であるとする。点線２２１は、データ信号の１周期の中心部を示している。波形２１２は、第２変調器１２０へ入力される第２クロック信号を示している。点線２２２は、第２クロック信号の１周期の中心部を示している。

遅延制御部１４０は、点線２２１と点線２２２がほぼ一致するように、データ信号と第２クロック信号の各遅延量を変化させる。光変調装置１００においては、第２クロック信号の遅延量を変化させる（左向き矢印）とともに、データ信号の遅延量（右向き矢印）も変化させる。これにより、データ信号と第２クロック信号の位相ずれを制御する場合に、データ信号と第２クロック信号の遅延量を変化させる量（各矢印の長さ）を小さくすることができる。

（実施の形態１）
図３は、実施の形態１にかかる光変調装置の構成を示すブロック図である。図３に示す光変調装置１００は、差動四値位相変調を行い、さらにＲＺ変調を行うＲＺ−ＤＱＰＳＫ変調装置である。また、光変調装置１００は、４０Ｇｂｐｓのビットレート（２０ＧＨｚのボーレート）で変調を行う。光の流れは太線、電気の流れは通常線で示している。

差動四値位相変調を行うために、光変調装置１００の位相変調器３２０には、第１データ信号と第２データ信号（２系統のデータ信号）が入力される。図３の第１データ信号および第２データ信号は、それぞれ正転信号と反転信号からなるデータ信号であるが、差動信号でなくてもよい。以下の説明においては、単にそれぞれ「第１データ信号」および「第２データ信号」と称する。第１データ信号および第２データ信号は、それぞれ２値の値をとるデータ信号である。

図３に示すように、実施の形態１にかかる光変調装置１００は、光源３１０と、位相変調器３２０と、ＲＺ変調器３３０と、識別回路３４１ａ，３４１ｂと、ドライバアンプ３４２ａ，３４２ｂと、第１位相シフタ３５１と、パワーディバイダ３５２と、第１制御回路３５３と、位相比較器３５４ａ，３５４ｂと、ループフィルタ３５５ａ，３５５ｂと、比較器３５６ａ，３５６ｂと、第２位相シフタ３６１と、ドライバアンプ３６２と、第２制御回路３６３と、光カプラ３７１と、監視回路３７２と、を備えている。

光源３１０は、連続光を生成して位相変調器３２０へ出力する。光源３１０は、ここではＬＤ（Ｌａｓｅｒ Ｄｉｏｄｅ）によって構成されている。位相変調器３２０は、図１に示した第１変調器１１０に対応する構成である。位相変調器３２０は、ＩアームとＱアームとを構成する２つのマッハツェンダ型干渉計を備えるＤＱＰＳＫ変調器である。

位相変調器３２０は、分岐部３２１と、位相変調部３２２ａと、位相変調部３２２ｂと、位相シフト部３２３と、合波部３２４と、を備えている。分岐部３２１は、光源３１０から出力された連続光を分岐する。分岐部３２１は、分岐した各連続光を位相変調部３２２ａおよび位相変調部３２２ｂへそれぞれ出力する。

位相変調部３２２ａは、ＤＰＱＳＫ変調器におけるＩアームを構成するマッハツェンダ型干渉計である。位相変調部３２２ａは、分岐部３２１から出力された連続光に対して、ドライバアンプ３４２ａから出力された第１データ信号に基づく２値の位相変調を行う。位相変調部３２２ａは、位相変調を行った光信号を合波部３２４へ出力する。

位相変調部３２２ｂは、ＤＰＱＳＫ変調器におけるＱアームを構成するマッハツェンダ型干渉計である。位相変調部３２２ｂは、分岐部３２１から出力された連続光に対して、ドライバアンプ３４２ｂから出力された第２データ信号に基づく２値の位相変調を行う。位相変調部３２２ｂは、位相変調を行った光信号を位相シフト部３２３へ出力する。

位相シフト部３２３は、位相変調部３２２ｂから出力された光信号に対して、位相をπ／２だけ遅延させる。位相シフト部３２３は、遅延させた光信号を合波部３２４へ出力する。合波部３２４は、位相変調部３２２ｂから出力された光信号と、位相シフト部３２３から出力された光信号と、を合波する。合波部３２４は、合波した光信号をＲＺ変調器３３０へ出力する。

ＲＺ変調器３３０は、図１に示した第２変調器１２０に対応する構成である。ＲＺ変調器３３０は、ドライバアンプ３６２から出力された第２クロック信号に基づいて、位相変調器３２０から出力された光信号に対してＲＺ変調（パルス化）を行う。ＲＺ変調器３３０は、ＲＺ変調を行った光信号を監視回路３７２へ出力する。

識別回路３４１ａおよび識別回路３４１ｂは、図１に示した識別回路１３０に対応する構成である。識別回路３４１ａ（ＤＥＣ：Ｄｅｃｉｓｉｏｎ Ｃｉｒｃｕｉｔ）には、第１データ信号（ここでは２０Ｇｂｐｓ）が入力される。識別回路３４１ａは、第１位相シフタ３５１から出力された第１クロック信号のタイミングによって、入力された第１データ信号を識別してドライバアンプ３４２ａへ出力する。ドライバアンプ３４２ａは、識別回路３４１ａから出力された第１データ信号を増幅して位相変調器３２０へ出力する。

識別回路３４１ｂ（ＤＥＣ）には、第２データ信号（ここでは２０Ｇｂｐｓ）が入力される。識別回路３４１ｂは、第１位相シフタ３５１から出力された第１クロック信号のタイミングによって、入力された第２データ信号を識別してドライバアンプ３４２ｂへ出力する。ドライバアンプ３４２ｂは、識別回路３４１ｂから出力された第２データ信号を増幅して位相変調器３２０へ出力する。識別回路３４１ａおよび識別回路３４１ｂのそれぞれは、たとえばＤＦＦ（Ｄｅｌａｙ Ｆｌｉｐ−Ｆｌｏｐ）回路である。

第１位相シフタ３５１、パワーディバイダ３５２、第１制御回路３５３、位相比較器３５４ａ，３５４ｂ、ループフィルタ３５５ａ，３５５ｂ、比較器３５６ａ，３５６ｂおよび第２制御回路３６３は、図１に示した遅延制御部１４０に対応する構成である。第１位相シフタ３５１は、図１に示した第１遅延部１４１に対応する構成である。

第１位相シフタ３５１（ＰＳ：Ｐｈａｓｅ Ｓｈｉｆｔｅｒ）には、外部から第１クロック信号（ここでは２０ＧＨｚ）が入力される。第１位相シフタ３５１は、入力された第１クロック信号を可変の遅延量によって遅延させてパワーディバイダ３５２（ＤＩＶ）へ出力する遅延回路である。また、第１位相シフタ３５１は、第１制御回路３５３から供給される駆動電圧に応じて第１クロック信号の遅延量を変化させる。

パワーディバイダ３５２は、第１位相シフタ３５１から出力された第１クロック信号を均等に２分岐して、分岐した同位相かつ同品質の各第１クロック信号をそれぞれ識別回路３４１ａおよび識別回路３４１ｂへ出力する。第１制御回路３５３、位相比較器３５４ａ，３５４ｂ、ループフィルタ３５５ａ，３５５ｂ、比較器３５６ａ，３５６ｂおよび第２制御回路３６３は、図１に示した制御部１４３に対応する構成である。

位相比較器３５４ａは、パワーディバイダ３５２から識別回路３４１ａへ入力される第１クロック信号と、外部から識別回路３４１ａへ入力される第１データ信号と、を比較する。位相比較器３５４ａは、比較した第１クロック信号と第１データ信号の位相差を示す電圧を、ループフィルタ３５５ａを介して比較器３５６ａへ出力する。

位相比較器３５４ｂは、パワーディバイダ３５２から識別回路３４１ｂへ入力される第１クロック信号と、外部から識別回路３４１ｂへ入力される第２データ信号と、を比較する。位相比較器３５４ｂは、比較した第１クロック信号と第２データ信号の位相差を示す電圧を、ループフィルタ３５５ｂを介して比較器３５６ｂへ出力する。

ループフィルタ３５５ａは、位相比較器３５４ａから比較器３５６ａへ出力される電圧のうちの低周波成分のみを通過させる。これにより、比較器３５６ａへ出力される電圧を、第１クロック信号と第１データ信号の位相差の平均を示す電圧にすることができる。ループフィルタ３５５ａは、たとえばローパスフィルタによって構成される。

ループフィルタ３５５ｂは、位相比較器３５４ｂから比較器３５６ｂへ出力される電圧のうちの低周波成分のみを通過させる。これにより、比較器３５６ｂへ出力される電圧を、第１クロック信号と第２データ信号の位相差の平均を示す電圧にすることができる。ループフィルタ３５５ｂは、たとえばローパスフィルタによって構成される。

比較器３５６ａは、第１制御回路３５３から出力された参照電圧と、位相比較器３５４ａから出力された位相差を示す電圧と、を比較する。比較器３５６ａは、位相差を示す電圧が参照電圧より小さい場合は第１制御回路３５３へ「Ｌｏｗ」を出力し、位相差を示す電圧が参照電圧より大きい場合は第１制御回路３５３へ「Ｈｉｇｈ」を出力する。

比較器３５６ｂは、第１制御回路３５３から出力された参照電圧と、位相比較器３５４ｂから出力された位相差を示す電圧と、を比較する。比較器３５６ｂは、位相差を示す電圧が参照電圧より小さい場合は第１制御回路３５３へ「Ｌｏｗ」を出力し、位相差を示す電圧が参照電圧より大きい場合は第１制御回路３５３へ「Ｈｉｇｈ」を出力する。

第１制御回路３５３は、第１位相シフタ３５１へ駆動電圧を供給する。第１制御回路３５３は、供給する駆動電圧を単位変化量ずつ変化させることによって、第１位相シフタ３５１による第１クロック信号の遅延量を制御する。また、第１制御回路３５３は、供給する駆動電圧を変化させる方向を、第２制御回路３６３から出力された情報が示す、遅延補償方向に応じて切り換える。

ここでは、第１位相シフタ３５１は、駆動電圧が増加すると遅延量が増加するとする。たとえば、第２制御回路３６３から出力された情報が示す遅延補償方向が、第２クロック信号に対して第１クロック信号を相対的に遅延させる方向である場合は、第１制御回路３５３は、第１位相シフタ３５１へ供給する駆動電圧を増加させる。これにより、第１位相シフタ３５１による第１クロック信号の遅延量が増加し、第２クロック信号に対して第１クロック信号を相対的に遅延させることができる。

一方、第２制御回路３６３から出力された情報が示す遅延補償方向が、第１クロック信号に対して第２クロック信号を相対的に遅延させる方向である場合は、第１制御回路３５３は、第１位相シフタ３５１へ供給する駆動電圧を低下させる。これにより、第１位相シフタ３５１による第１クロック信号の遅延量が低下し、第１クロック信号に対して第２クロック信号を相対的に遅延させることができる。

また、第１制御回路３５３は、位相比較器３５４ａから出力された電圧が示す位相差が識別回路３４１ａの位相余裕の範囲内になり、かつ、位相比較器３５４ｂから出力された電圧が示す位相差が識別回路３４１ｂの位相余裕の範囲内になるように、第１位相シフタ３５１へ供給する駆動電圧を制御する。具体的には、第１制御回路３５３には、識別回路３４１ａおよび識別回路３４１ｂの位相余裕の情報があらかじめ設定されている。

また、第１制御回路３５３は、第２制御回路３６３から出力された、遅延補償量を示す情報を取得する。第１制御回路３５３は、第２制御回路３６３から出力された情報が示す遅延補償量に応じた参照電圧を算出する。参照電圧とは、第１クロック信号の遅延量を遅延補償量だけ変化させた場合に、識別回路３４１ａおよび識別回路３４１ｂへ入力される各第１クロック信号と各データ信号との位相差の変化量に相当する電圧である。

第１制御回路３５３は、算出した参照電圧が、識別回路３４１ａの位相余裕の範囲内であり、かつ、識別回路３４１ｂの位相余裕の範囲内である場合は、上述した駆動電圧の制御を行うとともに、算出した参照電圧を比較器３５６ａおよび比較器３５６ｂへそれぞれ出力する。そして、第１制御回路３５３は、比較器３５６ａおよび比較器３５６ｂから出力される各情報のうちの少なくとも一方が「Ｌｏｗ」から「Ｈｉｇｈ」、または「Ｈｉｇｈ」から「Ｌｏｗ」に切り替わると、そのときに供給していた駆動電圧を維持する。

一方、第１制御回路３５３は、算出した参照電圧が、識別回路３４１ａおよび識別回路３４１ｂの少なくとも一方の位相余裕の範囲を超える場合は、上述した駆動電圧の制御を行わずに第２制御回路３６３へ制御指示を出力する。第２制御回路３６３へ制御指示を出力すると、第２制御回路３６３によって第２クロック信号の遅延量が制御される。

第２位相シフタ３６１には、外部から第２クロック信号（ここでは２０ＧＨｚ）が入力される。第２位相シフタ３６１は、入力された第２クロック信号を可変の遅延量によって遅延させてドライバアンプ３６２へ出力する。また、第２位相シフタ３６１は、第２制御回路３６３から供給される駆動電圧に応じて第２クロック信号の遅延量を変化させる。

ドライバアンプ３６２は、第２位相シフタ３６１から出力された第２クロック信号を増幅してＲＺ変調器３３０へ出力する。光カプラ３７１は、ＲＺ変調器３３０から出力される光信号の一部を分岐して監視回路３７２へ出力する。監視回路３７２は、図１に示した監視部１５０に対応する構成である。第１データ信号と第２データ信号の位相は同じであるとする。以下、第１データ信号および第２データ信号を「各データ信号」と称する。

監視回路３７２は、各データ信号と第２クロック信号との位相ずれの状態を監視する。監視回路３７２は、監視した位相ずれの状態を示す情報を第２制御回路３６３へ出力する。位相ずれの状態を示す情報には、各データ信号と第２クロック信号との位相ずれ量の情報と、各データ信号と第２クロック信号との位相ずれ方向の情報と、が含まれている。

位相ずれ方向とは、各データ信号が第２クロック信号に対して遅延している位相ずれの方向と、第２クロック信号が各データ信号に対して遅延している位相ずれの方向と、のいずれかを示す情報である。第２制御回路３６３は、監視回路３７２から出力された位相ずれの状態を示す情報に基づいて、遅延補償量と遅延補償方向を算出する。遅延補償量は、監視回路３７２から出力された情報が示す位相ずれ量に相当する位相の遅延量である。

監視回路３７２から出力された情報が示す位相ずれ方向が、各データ信号に対して第２クロック信号が遅延している方向である場合は、遅延補償方向は、第２クロック信号に対して各データ信号を遅延させる方向である。監視回路３７２から出力された情報が示す位相ずれ方向が、第２クロック信号に対して各データ信号が遅延している方向である場合は、遅延補償方向は、各データ信号に対して第２クロック信号を遅延させる方向である。

第２制御回路３６３は、遅延補償量と遅延補償方向を示す情報を第１制御回路３５３へ出力する（遅延補償量情報，遅延補償方向情報）。また、第２制御回路３６３は、遅延補償量と遅延補償方向を示す情報を出力した後、第１制御回路３５３から制御指示が出力されると、第２位相シフタ３６１へ供給する駆動電圧を制御する。

ここでは、第２位相シフタ３６１は、駆動電圧が増加すると遅延量が増加するとする。具体的には、算出した遅延補償方向が、各データ信号が第２クロック信号に対して遅れている方向である場合は、第２制御回路３６３は、第２位相シフタ３６１へ供給する駆動電圧を増加させる。第２制御回路３６３が駆動電圧を増加させる量は、第２位相シフタ３６１における第２クロック信号の遅延量が、算出した遅延補償量となる量である。

また、算出した遅延補償方向が、第２クロック信号が各データ信号に対して遅れている方向である場合は、第２制御回路３６３は、第２位相シフタ３６１へ供給する駆動電圧を低下させる。第２制御回路３６３が駆動電圧を低下させる量は、第２位相シフタ３６１における第２クロック信号の遅延量が、算出した遅延補償量と一致する量である。

図４は、図３に示した位相比較器の動作を示すグラフである。ここでは、位相比較器３５４ａについて説明する。図４において、横軸は、外部から識別回路３４１ａへ入力されるデータ信号と、パワーディバイダ３５２から識別回路３４１ａへ入力される第１クロック信号と、の位相差（データ−クロック間位相差［ｒａｄｉａｎ］）を示している。縦軸は、位相比較器３５４ａの出力電圧を示している。

特性４１０は、横軸に示す位相差に対する、位相比較器３５４ａから出力される電圧の特性を示している。特性４１０に示すように、位相比較器３５４ａは、位相差がない状態（位相差が０，２π，４π，…）から位相差が一周期変化した状態にかけて単調増加する値の電圧を出力する。ここでは、位相比較器３５４ａは、位相差がない状態から位相差が一周期変化した状態にかけて線形に増加する値の電圧を出力する。

このような特性４１０を有する位相比較器３５４ａには、たとえば、Ｈｏｇｇｅ位相比較器（Ｃ．Ｒ．Ｈｏｇｇｅ，Ｊｒ．，Ｊｏｕｒｎａｌ ｏｆ Ｌｉｇｈｔｗａｖｅ Ｔｅｃｈｎｏｌｏｇｙ，１９８５を参照）を用いることができる。ここでは、位相比較器３５４ａについて説明したが、位相比較器３５４ｂについても同様である。

なお、図４では、位相差がない状態から位相差が一周期変化した状態にかけて単調増加する値の電圧を出力する例を示したが、位相比較器３５４ａは、位相差がない状態から位相差が一周期変化した状態にかけて単調減少する値の電圧を出力する回路でもよい。

図５は、図３に示した第１制御回路の動作を示すグラフである。ここでは、位相比較器３５４ａに関する動作を説明する。図５において、横軸は、外部から識別回路３４１ａへ入力される第１データ信号と、パワーディバイダ３５２から識別回路３４１ａへ入力される第１クロック信号と、の位相差（データ−クロック間位相差［ｒａｄｉａｎ］）の１周期（０〜２π）を示している。縦軸は、位相比較器３５４ａの出力電圧を示している。

縦軸の範囲５１０は、識別回路３４１ａの位相余裕の範囲である。参照電圧５２０は、第１制御回路３５３により算出された参照電圧である。ここでは、参照電圧５２０が範囲５１０内であるので、第１制御回路３５３は第１位相シフタ３５１へ供給する駆動電圧の制御を行う。第２制御回路３６３から遅延補償量と遅延補償方向の情報が出力されたときに、第１クロック信号と第１データ信号の位相差は符号５３１に示す状態だったとする。

この場合は、位相比較器３５４ａからの出力電圧が参照電圧５２０より低いため、比較器３５６ａから第１制御回路３５３へ「Ｌｏｗ」が出力される。第１制御回路３５３は、駆動電圧を単位変化量ずつ変化させて、第１クロック信号と第１データ信号の位相差を大きくする。そして、第１クロック信号と第１データ信号の位相差が符号５３２に示す状態になったときに、位相比較器３５４ａからの出力電圧が参照電圧５２０を超えたとする。

この場合は、位相比較器３５４ａからの出力電圧が参照電圧５２０より高くなるため、比較器３５６ａから第１制御回路３５３への出力が「Ｌｏｗ」から「Ｈｉｇｈ」に切り替わる。第１制御回路３５３は、第１位相シフタ３５１へ供給する駆動電圧の制御を停止し、このとき第１位相シフタ３５１へ供給していた駆動電圧を維持する。これにより、第１データ信号と第２クロック信号の位相ずれを補償することができる。

ここでは位相比較器３５４ａに関する動作を説明したが、位相比較器３５４ｂに関する動作も同様である。また、たとえば、第１制御回路３５３は、比較器３５６ａからの出力と、比較器３５６ｂからの出力と、の両方を監視し、どちらかの出力が「Ｌｏｗ」から「Ｈｉｇｈ」、または「Ｈｉｇｈ」から「Ｌｏｗ」に切り替わったときに、駆動電圧の制御を停止し、このとき第１位相シフタ３５１へ供給していた駆動電圧を維持する。

図６は、図３に示した光変調装置の動作の一例を示すフローチャートである。図６に示すように、まず、監視回路３７２が、各データ信号と第２クロック信号の位相ずれの状態を監視する（ステップＳ６０１）。つぎに、第２制御回路３６３が、ステップＳ６０１の監視結果に基づいて、位相ずれがあるか否かを判断する（ステップＳ６０２）。

ステップＳ６０２において、位相ずれがある場合（ステップＳ６０２：Ｙｅｓ）は、第２制御回路３６３が、ステップＳ６０１の監視結果に基づいて遅延補償量および遅延補償方向を算出する（ステップＳ６０３）。つぎに、第１制御回路３５３が、ステップＳ６０３によって算出された遅延補償量に基づいて参照電圧を算出する（ステップＳ６０４）。

つぎに、第１制御回路３５３が、ステップＳ６０４によって算出された参照電圧が位相余裕（図５の範囲５１０参照）の範囲内か否かを判断する（ステップＳ６０５）。参照電圧が位相余裕の範囲内である場合（ステップＳ６０５：Ｙｅｓ）は、第１制御回路３５３が、第１クロック信号の遅延量を単位変化量だけ変化させる（ステップＳ６０６）。

つぎに、第１制御回路３５３が、比較器３５６ａおよび比較器３５６ｂからの各出力（「Ｌｏｗ」または「Ｈｉｇｈ」）のうちの少なくとも一方が切り替わったか否かを判断する（ステップＳ６０７）。各比較器からの各出力がいずれも切り替わっていない場合（ステップＳ６０７：Ｎｏ）は、ステップＳ６０６へ戻って処理を続行する。

各比較器からの各出力の少なくとも一方が切り替わった場合（ステップＳ６０７：Ｙｅｓ）は、ステップＳ６０１へ戻って処理を続行する。ステップＳ６０５において、参照電圧が位相余裕の範囲内でない場合（ステップＳ６０５：Ｎｏ）は、第１制御回路３５３が、第２制御回路３６３へ制御指示を出力する（ステップＳ６０８）。

つぎに、第２制御回路３６３が、ステップＳ６０３によって算出された遅延補償量および遅延補償方向に応じて第２クロック信号の遅延量を変化させ（ステップＳ６０９）、ステップＳ６０１に戻って処理を続行する。ステップＳ６０２において、位相ずれがない場合（ステップＳ６０２：Ｎｏ）は、一連の処理を終了する。以上の処理を繰り返し行うことによって、温度変動や経時変動によって各データ信号と第１クロック信号の位相ずれが発生しても、変動した位相ずれをリアルタイムに補償することができる。

図７は、図３に示した光変調装置の動作の他の例を示すフローチャートである。図６においては、遅延補償量が位相余裕の範囲を超えるか否かによって第１クロック信号と第２クロック信号のどちらの遅延量を制御するかを決定する動作について説明したが、遅延補償量が第２位相シフタ３６１の動作範囲を超えるか否かによって第１クロック信号と第２クロック信号のどちらの遅延量を制御するかを決定してもよい。

まず、監視回路３７２が、各データ信号と第２クロック信号の位相ずれの状態を監視する（ステップＳ７０１）。つぎに、第２制御回路３６３が、ステップＳ７０１の監視結果に基づいて、位相ずれがあるか否かを判断する（ステップＳ７０２）。位相ずれがある場合（ステップＳ７０２：Ｙｅｓ）は、第２制御回路３６３が、ステップＳ７０１の監視結果に基づいて遅延補償量および遅延補償方向を算出する（ステップＳ７０３）。

つぎに、第２制御回路３６３が、ステップＳ７０３によって算出された遅延補償量に基づいて第２位相シフタ３６１の駆動電圧を算出する（ステップＳ７０４）。つぎに、第２制御回路３６３が、ステップＳ７０４によって算出された駆動電圧が第２位相シフタ３６１の動作範囲内か否かを判断する（ステップＳ７０５）。

ステップＳ７０５において、駆動電圧が第２位相シフタ３６１の動作範囲内である場合（ステップＳ７０５：Ｙｅｓ）は、第２制御回路３６３が、ステップＳ７０３によって算出された遅延補償量および遅延補償方向に応じて第２クロック信号の遅延量を変化させ（ステップＳ７０６）、ステップＳ７０１に戻って処理を続行する。

ステップＳ７０５において、駆動電圧が第２位相シフタ３６１の動作範囲内でない場合（ステップＳ７０５：Ｎｏ）は、第２制御回路３６３が、第１制御回路３５３へ制御指示を出力する（ステップＳ７０７）。つぎに、第１制御回路３５３が、第１クロック信号の遅延量を単位変化量だけ変化させる（ステップＳ７０８）。

つぎに、第１制御回路３５３が、比較器３５６ａおよび比較器３５６ｂからの各出力（「Ｌｏｗ」または「Ｈｉｇｈ」）のうちの少なくとも一方が切り替わったか否かを判断する（ステップＳ７０９）。各比較器からの各出力がいずれも切り替わっていない場合（ステップＳ７０９：Ｎｏ）は、ステップＳ７０８へ戻って処理を続行する。

各比較器からの各出力の少なくとも一方が切り替わった場合（ステップＳ７０９：Ｙｅｓ）は、ステップＳ７０１へ戻って処理を続行する。ステップＳ７０２において、位相ずれがない場合（ステップＳ７０２：Ｎｏ）は、一連の処理を終了する。以上の処理を繰り返し行うことによって、温度変動や経時変動によって各データ信号と第１クロック信号の位相ずれが発生しても、変動した位相ずれをリアルタイムに補償することができる。

このように、実施の形態１にかかる光変調装置１００によれば、第２クロック信号の遅延量とともに第１クロック信号の遅延量を制御することで、データ信号と第２クロック信号の位相ずれに対する補償量の可変幅を拡大することができる。これにより、データ信号と第２クロック信号の位相ずれが大きくても、位相変調器３２０による変調と、ＲＺ変調器３３０による変調と、の相対的なタイミングを合わせることができる。このため、光信号の変調特性を向上させることができる。

また、識別回路３４１ａ，３４１ｂの位相余裕をあらかじめ設定しておき、設定した位相余裕の範囲で第１クロック信号の遅延量を制御することで、識別回路３４１ａ，３４１ｂにおけるデータ信号の識別品質を劣化させることなく、データ信号と第２クロック信号の位相ずれを制御することができる。

また、第１クロック信号を遅延させる第１位相シフタ３５１には、識別回路３４１ａ，３４１ｂへ入力されるデータ信号と第１クロック信号の相対的な位相を制御するための従来の位相シフタを用いることができる。このため、新たな位相シフタを設けなくても、光信号の変調特性を向上させることができる。

（実施の形態２）
図８は、実施の形態２にかかる光変調装置の構成を示すブロック図である。図８において、図３に示した構成と同様の構成については同一の符号を付して説明を省略する。実施の形態２にかかる光変調装置１００は、実施の形態１にかかる光変調装置１００の監視回路３７２を具体的な構成に置き換えたものである。

図８に示すように、監視回路３７２は、発振回路８１０と、乗算回路８２０と、ＴＩＡ８４０と、バンドパスフィルタ８５０と、同期検波部８６０と、を備えている。発振回路８１０は、所定周波数の信号を発振する。所定周波数の信号とは、各クロック信号やデータ信号に対して十分に低い周波数ｆ０（たとえば１ｋＨｚ）の低周波信号である。発振回路８１０は、発振した低周波信号を乗算回路８２０および同期検波部８６０へ出力する。

乗算回路８２０は、発振回路８１０から出力された低周波信号と、第２制御回路３６３から出力された駆動電圧と、を乗算する。乗算回路８２０は、乗算した駆動電圧を第２位相シフタ３６１へ出力する。これにより、第２位相シフタ３６１へ供給される駆動電圧が周波数ｆ０で変動し、第２クロック信号の遅延量が周波数ｆ０で変動する。

光電変換部８３０は、光カプラ３７１から出力された光信号を受光して電気信号に変換する。光電変換部８３０は、変換した電気信号をＴＩＡ８４０へ出力する。光電変換部８３０は、たとえばＰＤ（Ｐｈｏｔｏ Ｄｉｏｄｅ）である。ＴＩＡ８４０（Ｔｒａｎｓ Ｉｍｐｅｄａｎｃｅ Ａｍｐｌｉｆｉｅｒ）は、光電変換部８３０から出力された電気信号を増幅してバンドパスフィルタ８５０へ出力する。

バンドパスフィルタ８５０（ＢＰＦ：Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）は、ＴＩＡ８４０から出力された電気信号のうちの、周波数がｆ０付近の成分を抽出する。これにより、ＴＩＡ８４０から出力された電気信号のノイズを低減することができる。バンドパスフィルタ８５０は、抽出した電気信号を同期検波部８６０へ出力する。なお、バンドパスフィルタ８５０はここでは省略可能である。

同期検波部８６０は、発振回路８１０から出力された低周波信号と、バンドパスフィルタ８５０から出力された電気信号と、に基づいて同期検波を行う。同期検波部８６０は、同期検波を行うことにより、バンドパスフィルタ８５０から出力された電気信号から、低周波信号と同じ周波数ｆ０の成分を抽出する。同期検波部８６０は、抽出した電気信号のｆ０成分を第２制御回路３６３へ出力する。

グラフ８６１は、第１クロック信号および第２クロック信号の位相ずれ（横軸）と、同期検波部８６０が出力する電気信号（縦軸）と、の関係を示している。グラフ８６１に示すように、同期検波部８６０が出力する電気信号は、第１クロック信号および第２クロック信号の位相ずれに比例して大きくなる。第１クロック信号および第２クロック信号の位相ずれが０の場合は、同期検波部８６０が出力する電気信号は０になる。また、第１クロック信号および第２クロック信号の位相ずれ方向によって、同期検波部８６０が出力する電気信号はプラスまたはマイナスになる。

第２制御回路３６３は、第２位相シフタ３６１に対する駆動電圧を乗算回路８２０へ出力する。また、第２制御回路３６３は、同期検波部８６０から出力された電気信号のｆ０成分に基づいて、第２位相シフタ３６１における第２クロック信号の遅延量を制御する。具体的には、バンドパスフィルタ８５０から出力されるモニタ信号のｆ０成分が最小となる、あるいは、同期検波部８６０から出力された同期検波特性が０（ゼロ）近傍の値となるように、第２位相シフタ３６１へ供給する駆動電圧を制御する。

なお、ここでは、位相変調器３２０およびＲＺ変調器３３０とは別に監視回路３７２を設けて光信号を監視するとして説明したが、ＲＺ変調器３３０の一例として出力部にＭＭＩカプラを有するマッハツェンダ型干渉計を用いた場合は、ＭＭＩの一方の出力を光電変換部８３０に接続し、光電変換部８３０によって検出した正相または逆相の信号をモニタ信号としてＴＩＡ８４０へ出力する構成としてもよい。

このように、実施の形態２にかかる光変調装置１００によれば、実施の形態１にかかる光変調装置１００の効果を奏するとともに、第２クロック信号の位相を低周波数で変動させ、位相変調器３２０およびＲＺ変調器３３０によって変調された光信号の低周波数の成分を抽出することで、第１クロック信号および第２クロック信号の位相ずれの状態を監視することができる。

（実施の形態３）
図９は、実施の形態３にかかる光変調装置の構成を示すブロック図である。図９において、図３に示した構成と同様の構成については同一の符号を付して説明を省略する。図３においては、位相変調器３２０の後段にＲＺ変調器３３０を設ける構成について説明したが、位相変調器３２０の前段にＲＺ変調器３３０を設ける構成としてもよい。光源３１０は、連続光を生成してＲＺ変調器３３０へ出力する。

ＲＺ変調器３３０は、光源３１０から出力された光信号に対してＲＺ変調を行う。ＲＺ変調器３３０は、ＲＺ変調を行った光信号を位相変調器３２０へ出力する。位相変調器３２０の分岐部３２１は、ＲＺ変調器３３０から出力された光信号を分岐する。位相変調器３２０の合波部３２４は、合波した光信号を外部へ出力する。光カプラ３７１は、位相変調器３２０から外部へ出力される光信号の一部を分岐して監視回路３７２へ出力する。

このように、実施の形態３にかかる光変調装置１００によれば、実施の形態１にかかる光変調装置１００と同様に、データ信号と第２クロック信号の位相ずれに対する補償量の可変幅を拡大することができる。このため、光信号の変調特性を向上させることができる。また、識別回路３４１ａ，３４１ｂにおけるデータ信号の識別品質を劣化させることなく、データ信号と第２クロック信号の位相ずれを制御することができる。また、新たな位相シフタを設ける必要がない。

（実施の形態４）
図１０は、実施の形態４にかかる光変調装置の構成を示すブロック図である。図１０において、図３に示した構成と同様の構成については同一の符号を付して説明を省略する。図３においては、第１変調器１１０（図１参照）としてＤＱＰＳＫ方式の位相変調器３２０を設ける構成について説明したが、第１変調器１１０としてＤＰＳＫ方式の位相変調器１０１０を設ける構成にしてもよい。

この場合は、光変調装置１００は、差動二値位相変調を行い、さらにＲＺ変調を行うＲＺ−ＤＰＳＫ変調装置である。差動二値位相変調を行うために、位相変調器１０１０には、２値の値をとる１系統のデータ信号が入力される。データ信号は、正転信号と反転信号からなるデータ信号であるが、以下の説明においては、単に「データ信号」と称する。

また、この場合は、光変調装置１００は、図３に示した構成において、識別回路３４１ａと、ドライバアンプ３４２ａと、パワーディバイダ３５２と、位相比較器３５４ａと、ループフィルタ３５５ａと、比較器３５６ａと、を省いた構成である。光源３１０は、連続光を生成して位相変調器１０１０へ出力する。

位相変調器１０１０は、１つのマッハツェンダ型干渉計を備えるＤＰＳＫ変調器である。位相変調器１０１０は、光源３１０から出力された連続光に対して、ドライバアンプ３４２ｂから出力されたデータ信号に基づく２値の位相変調を行う。位相変調器１０１０は、位相変調を行った光信号をＲＺ変調器３３０へ出力する。

ＲＺ変調器３３０は、位相変調器３２０から出力された光信号に対してＲＺ変調を行う。識別回路３４１ｂには、データ信号が入力される。ドライバアンプ３４２ｂは、識別回路３４１ｂから出力されたデータ信号を増幅して位相変調器１０１０へ出力する。第１位相シフタ３５１は、入力された第１クロック信号を可変の遅延量によって遅延させて識別回路３４１ｂへ出力する遅延回路である。

位相比較器３５４ｂは、第１位相シフタ３５１から識別回路３４１ｂへ入力される第１クロック信号と、外部から識別回路３４１ｂへ入力されるデータ信号と、を比較する。第１制御回路３５３は、位相比較器３５４ｂから出力された電圧が示す位相差が識別回路３４１ｂの位相余裕の範囲内になるように、第１位相シフタ３５１へ供給する駆動電圧を制御する。具体的には、第１制御回路３５３には識別回路３４１ｂの位相余裕の情報があらかじめ設定されている。

第１制御回路３５３は、算出した参照電圧が識別回路３４１ｂの位相余裕の範囲内である場合は、上述した駆動電圧の制御を行うとともに、算出した参照電圧を比較器３５６ｂへ出力する。そして、第１制御回路３５３は、比較器３５６ｂから出力される各情報が「Ｌｏｗ」から「Ｈｉｇｈ」、または「Ｈｉｇｈ」から「Ｌｏｗ」に切り替わると、そのときに供給していた駆動電圧を維持する。一方、第１制御回路３５３は、算出した参照電圧が、識別回路３４１ｂの位相余裕の範囲を超える場合は、上述した駆動電圧の制御を行わずに第２制御回路３６３へ制御指示を出力する。

このように、実施の形態４にかかる光変調装置１００によれば、実施の形態１にかかる光変調装置１００と同様に、データ信号と第２クロック信号の位相ずれに対する補償量の可変幅を拡大することができる。このため、光信号の変調特性を向上させることができる。また、識別回路３４１ｂにおけるデータ信号の識別品質を劣化させることなく、データ信号と第２クロック信号の位相ずれを制御することができる。また、新たな位相シフタを設けなくても、光信号の変調特性を向上させることができる。

（実施の形態５）
図１１は、実施の形態５にかかる光変調装置の構成を示すブロック図である。図１１において、図１０に示した構成と同様の構成については同一の符号を付して説明を省略する。図１０においては、位相変調器１０１０の後段にＲＺ変調器３３０を設ける構成について説明したが、位相変調器１０１０の前段にＲＺ変調器３３０を設ける構成としてもよい。光源３１０は、連続光を生成してＲＺ変調器３３０へ出力する。

ＲＺ変調器３３０は、光源３１０から出力された光信号に対してＲＺ変調を行う。ＲＺ変調器３３０は、ＲＺ変調を行った光信号を位相変調器１０１０へ出力する。位相変調器１０１０はＲＺ変調器３３０から出力された光信号に対して、ドライバアンプ３４２ｂから出力されたデータ信号に基づく２値の位相変調を行う。位相変調器１０１０は、位相変調を行った光信号を外部へ出力する。光カプラ３７１は、位相変調器１０１０から外部へ出力される光信号の一部を分岐して監視回路３７２へ出力する。

このように、実施の形態５にかかる光変調装置１００によれば、実施の形態１にかかる光変調装置１００と同様に、データ信号と第２クロック信号の位相ずれに対する補償量の可変幅を拡大することができる。このため、光信号の変調特性を向上させることができる。また、識別回路３４１ｂにおけるデータ信号の識別品質を劣化させることなく、データ信号と第２クロック信号の位相ずれを制御することができる。また、新たな位相シフタを設けなくても、光信号の変調特性を向上させることができる。

以上説明したように、開示の光変調装置および光変調方法によれば、新たな位相シフタを設けなくても光信号の変調特性を向上させることができる。なお、上述した各実施の形態において、第１変調器１１０に差動位相変調方式を適用する構成について説明したが、入力するデータ信号の方式の変更により、ＱＰＳＫやＰＳＫなどの位相変調方式（差動ではない）を適用してもよい。上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）入力されたデータ信号を第１クロック信号のタイミングによって識別する識別回路と、
前記識別回路によって識別されたデータ信号に基づいて光を変調する第１変調器と、
第２クロック信号のタイミングによって前記光を変調する第２変調器と、
あらかじめ設定された前記識別回路の位相余裕の範囲内で前記第１クロック信号を遅延させるとともに、前記第２クロック信号を遅延させることで前記データ信号と前記第２クロック信号の位相ずれの状態を制御する遅延制御手段と、
を備えることを特徴とする光変調装置。

（付記２）前記位相ずれの状態を監視する監視手段を備え、
前記遅延制御手段は、前記監視手段の監視結果に基づいて、前記位相ずれが小さくなるように前記第１クロック信号および前記第２クロック信号の遅延量をそれぞれ制御することを特徴とする付記１に記載の光変調装置。

（付記３）前記監視手段は、
前記第２クロック信号の位相を所定周波数で変動させる変動手段と、
前記第１変調器および前記第２変調器によって変調された光の前記所定周波数の成分を、前記位相ずれの状態を示す情報として抽出する抽出手段と、を備え、
前記遅延制御手段は、前記抽出手段によって抽出された成分に基づいて前記遅延量をそれぞれ制御することを特徴とする付記２に記載の光変調装置。

（付記４）前記遅延制御手段は、
前記第１クロック信号を遅延させる第１位相シフタと、
前記第１位相シフタによって遅延して前記識別回路へ入力される前記第１クロック信号と、前記識別回路へ入力される前記データ信号と、の位相差を取得する位相比較器と、
前記位相比較器によって取得される位相差が前記位相余裕の範囲内で変化するように前記第１位相シフタによる前記第１クロック信号の遅延量を制御する第１制御手段と、
前記第２クロック信号を遅延させる第２位相シフタと、
前記第２位相シフタによる前記第２クロック信号の遅延量を制御する第２制御手段と、
を備えることを特徴とする付記２に記載の光変調装置。

（付記５）前記位相比較器は、前記位相差がない状態から前記位相差が一周期変化した状態にかけて単調増加、または単調減少する値を前記位相差として取得することを特徴とする付記４に記載の光変調装置。

（付記６）前記遅延制御手段は、前記監視手段によって監視された位相ずれが前記位相余裕の範囲内か否かを判断し、前記位相ずれが前記位相余裕の範囲内である場合は前記第１クロック信号の遅延量を変化させ、前記位相ずれが前記位相余裕の範囲を超える場合は前記第２クロック信号の遅延量を変化させることを特徴とする付記２に記載の光変調装置。

（付記７）前記遅延制御手段は、前記監視手段によって監視された位相ずれが前記第２位相シフタの動作範囲内か否かを判断し、前記位相ずれが前記動作範囲内である場合は前記第２クロック信号の遅延量を変化させ、前記位相ずれが前記動作範囲を超える場合は前記第１クロック信号の遅延量を変化させることを特徴とする付記４に記載の光変調装置。

（付記８）前記第２変調器は、前記第２クロック信号に基づいて前記光をＲＺ変調するＲＺ変調器であることを特徴とする付記１に記載の光変調装置。

（付記９）前記識別回路は、前記データ信号として２系統のデータ信号を識別し、
前記第１変調器は、２つのマッハツェンダ型干渉計を有し、前記２系統のデータ信号に基づいて前記光を差動四値位相変調するＤＱＰＳＫ変調器であることを特徴とする付記１に記載の光変調装置。

（付記１０）前記第１変調器は、マッハツェンダ型干渉計を有し、前記データ信号に基づいて前記光を位相変調する位相変調器であることを特徴とする付記１に記載の光変調装置。

（付記１１）入力されたデータ信号を第１クロック信号のタイミングによって識別する識別回路と、前記識別回路によって識別されたデータ信号に基づいて光を変調する第１変調器と、第２クロック信号のタイミングによって前記光を変調する第２変調器と、を備える光変調装置による光変調方法において、
前記データ信号と前記第２クロック信号の位相ずれの状態を監視する監視工程と、
前記監視工程の監視結果に基づいて、あらかじめ設定された前記識別回路の位相余裕の範囲内で前記第１クロック信号を遅延させるとともに、前記第２クロック信号を遅延させることで前記位相ずれの状態を制御する遅延制御工程と、
を含むことを特徴とする光変調方法。

実施の形態の構成の概要を示すブロック図である。 実施の形態の動作の概要を示す図である。 実施の形態１にかかる光変調装置の構成を示すブロック図である。 図３に示した位相比較器の動作を示すグラフである。 図３に示した第１制御回路の動作を示すグラフである。 図３に示した光変調装置の動作の一例を示すフローチャートである。 図３に示した光変調装置の動作の他の例を示すフローチャートである。 実施の形態２にかかる光変調装置の構成を示すブロック図である。 実施の形態３にかかる光変調装置の構成を示すブロック図である。 実施の形態４にかかる光変調装置の構成を示すブロック図である。 実施の形態５にかかる光変調装置の構成を示すブロック図である。 従来の光変調装置の構成を示すブロック図である。 位相差とＱ値ペナルティとの関係を示すグラフである。 第２クロック信号の位相を変化させる場合の動作を示す図である。

符号の説明

１００ 光変調装置
１３０，３４１ａ，３４１ｂ 識別回路
１４０ 遅延制御部
３１０ 光源
３２０，１０１０ 位相変調器
３２１ 分岐部
３２２ａ，３２２ｂ 位相変調部
３２３ 位相シフト部
３２４ 合波部
３３０ ＲＺ変調器
３４２ａ，３４２ｂ，３６２ ドライバアンプ
３５１ 第１位相シフタ
３５２ パワーディバイダ
３５４ａ，３５４ｂ 位相比較器
３５５ａ，３５５ｂ ループフィルタ
３５６ａ，３５６ｂ 比較器
３６１ 第２位相シフタ
３７１ 光カプラ
３７２ 監視回路
５２０ 参照電圧
８１０ 発振回路
８２０ 乗算回路
８３０ 光電変換部
８４０ ＴＩＡ
８５０ バンドパスフィルタ

Claims (6)

1. 入力されたデータ信号を第１クロック信号のタイミングによって識別する識別回路と、
   前記識別回路によって識別されたデータ信号に基づいて光を変調する第１変調器と、
   第２クロック信号のタイミングによって前記光を変調する第２変調器と、
   前記データ信号と前記第２クロック信号の位相ずれの状態を監視する監視手段と、
   あらかじめ設定された前記識別回路の位相余裕の範囲内で前記第１クロック信号を遅延させるとともに、前記監視手段の監視結果に基づいて、前記位相ずれが小さくなるように前記第１クロック信号および前記第２クロック信号の遅延量をそれぞれ制御する遅延制御手段であって、前記位相ずれが前記位相余裕の範囲内か否かを判断し、前記位相ずれが前記位相余裕の範囲内である場合は前記第１クロック信号の遅延量を変化させ、前記位相ずれが前記位相余裕の範囲を超える場合は前記第２クロック信号の遅延量を変化させる遅延制御手段と、
   を備えることを特徴とする光変調装置。
2. 前記第２変調器は、前記第２クロック信号に基づいて前記光をＲＺ変調するＲＺ変調器であることを特徴とする請求項１に記載の光変調装置。
3. 前記識別回路は、前記データ信号として２系統のデータ信号を識別し、
   前記第１変調器は、２つのマッハツェンダ型干渉計を有し、前記２系統のデータ信号に基づいて前記光を差動四値位相変調するＤＱＰＳＫ変調器であることを特徴とする請求項１に記載の光変調装置。
4. 入力されたデータ信号を第１クロック信号のタイミングによって識別する識別回路と、
   前記識別回路によって識別されたデータ信号に基づいて光を変調する第１変調器と、
   第２クロック信号のタイミングによって前記光を変調する第２変調器と、
   前記データ信号と前記第２クロック信号の位相ずれの状態を監視する監視手段と、
   あらかじめ設定された前記識別回路の位相余裕の範囲内で前記第１クロック信号を遅延させるとともに、前記監視手段の監視結果に基づいて、前記位相ずれが小さくなるように前記第１クロック信号および前記第２クロック信号の遅延量をそれぞれ制御する遅延制御手段と、
   を備え、
   前記遅延制御手段は、
   前記第１クロック信号を遅延させる第１位相シフタと、
   前記第１位相シフタによって遅延して前記識別回路へ入力される前記第１クロック信号と、前記識別回路へ入力される前記データ信号と、の位相差を取得する位相比較器と、
   前記位相比較器によって取得される位相差が前記位相余裕の範囲内で変化するように前記第１位相シフタによる前記第１クロック信号の遅延量を制御する第１制御手段と、
   前記第２クロック信号を遅延させる第２位相シフタと、
   前記第２位相シフタによる前記第２クロック信号の遅延量を制御する第２制御手段と、
   を備え、前記監視手段によって監視された位相ずれが前記第２位相シフタの動作範囲内か否かを判断し、前記位相ずれが前記動作範囲内である場合は前記第２クロック信号の遅延量を変化させ、前記位相ずれが前記動作範囲を超える場合は前記第１クロック信号の遅延量を変化させることを特徴とする光変調装置。
5. 前記位相比較器は、前記位相差がない状態から前記位相差が一周期変化した状態にかけて単調増加、または単調減少する値を前記位相差として取得することを特徴とする請求項４に記載の光変調装置。
6. 入力されたデータ信号を第１クロック信号のタイミングによって識別する識別回路と、前記識別回路によって識別されたデータ信号に基づいて光を変調する第１変調器と、第２クロック信号のタイミングによって前記光を変調する第２変調器と、を備える光変調装置による光変調方法において、
   前記データ信号と前記第２クロック信号の位相ずれの状態を監視する監視工程と、
   あらかじめ設定された前記識別回路の位相余裕の範囲内で前記第１クロック信号を遅延させるとともに、前記監視工程の監視結果に基づいて、前記位相ずれが小さくなるように前記第１クロック信号および前記第２クロック信号の遅延量をそれぞれ制御する遅延制御工程であって、前記位相ずれが前記位相余裕の範囲内か否かを判断し、前記位相ずれが前記位相余裕の範囲内である場合は前記第１クロック信号の遅延量を変化させ、前記位相ずれが前記位相余裕の範囲を超える場合は前記第２クロック信号の遅延量を変化させる遅延制御工程と、
   を含むことを特徴とする光変調方法。

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