JP5486812B2 - Memory control circuit - Google Patents

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Description

本発明は、ＤＤＲ(Double Data Rate)メモリ等のメモリの動作を制御するメモリ制御回路に関する。   The present invention relates to a memory control circuit that controls the operation of a memory such as a DDR (Double Data Rate) memory.

例えば、一般的なＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory）等のＤＤＲメモリを用いた装置では、信号の反射を防ぎ、信号品質を確保するために、ＤＤＲメモリの各々の信号線に終端抵抗を付けることが推奨されている。この終端抵抗は、プリント基板上に実装され、電源電圧ＶＤＤの１／２の電圧レベルＶＤＤ／２に終端されるため、メモリ制御回路の出力バッファから出力される信号がＬｏｗ（ローレベル）であってもＨｉｇｈ（ハイレベル）であっても常に終端抵抗を介して電流が流れている状態となる。 For example, in a device using a DDR memory such as a general DDR-SDRAM (Double Data Rate-Synchronous Dynamic Random Access Memory), each signal line of the DDR memory is used to prevent signal reflection and ensure signal quality. It is recommended to attach a terminating resistor to Since this termination resistor is mounted on a printed circuit board and terminated at a voltage level V DD / 1/2 of the power supply voltage V DD , the signal output from the output buffer of the memory control circuit is low (low level). Even if it is High (high level), a current always flows through the terminating resistor.

これに対し、特許文献１には、ＤＤＲメモリが節電モードにあるときは、ＣＫＥ（クロックイネーブル）信号以外の信号をハイインピーダンス状態にすることで終端抵抗を介して電流が流れることを防止することが提案されている。
また、ＤＤＲ２−ＳＤＲＡＭでは、データ系信号（ＤＱ，ＤＭ，ＤＱＳの各信号）の終端抵抗を半導体チップ上に実装することが規格化され、データのアクセス（読み出し、書き込み）が発生している必要な期間のみ終端抵抗をオンさせることにより、終端抵抗を介して流れる不必要な電流をカットすることができるようになった。 On the other hand, in Patent Document 1, when the DDR memory is in the power saving mode, a signal other than the CKE (clock enable) signal is set to a high impedance state to prevent current from flowing through the termination resistor. Has been proposed.
In addition, in DDR2-SDRAM, it is standardized that a termination resistor for data system signals (DQ, DM, and DQS signals) is mounted on a semiconductor chip, and data access (reading and writing) needs to occur. By turning on the termination resistor only for a short period of time, unnecessary current flowing through the termination resistor can be cut.

特開２００４−２８７９４８号公報JP 2004-287948 A

しかし、アドレスおよびコマンド系の信号については、ＤＤＲ−ＳＤＲＡＭと同じくプリント基板上に終端抵抗を取り付ける必要があり、節電モード以外の期間は常に終端抵抗を介して電流が流れている状態になる。   However, for address and command signals, it is necessary to attach a termination resistor on the printed circuit board as in DDR-SDRAM, and a current always flows through the termination resistor during a period other than the power saving mode.

以下、従来のメモリ制御回路についてＤＤＲメモリを例に説明する。
図５に示す従来のメモリ制御回路１００は、出力最終段のＦＦ（フリップフロップ）の出力信号を、スリーステートバッファ１０２，１０４でバッファ出力する。メモリ制御回路の各信号ＣＫＥ，ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの出力端子とＤＤＲメモリ１０８の対応する端子とが信号線を介して接続され、各々の信号線は終端抵抗１０６を介してＶＤＤ／２に終端されている。なお、同図には、ＤＱＳ，ＤＱ等のデータ系信号は省略してある。 Hereinafter, a conventional memory control circuit will be described using a DDR memory as an example.
The conventional memory control circuit 100 shown in FIG. 5 outputs the output signal of the FF (flip-flop) at the final output stage as buffer output by the three-state buffers 102 and 104. The output terminals of the signals CKE, ADD, BA, RASN, CASN, and WEN of the memory control circuit are connected to corresponding terminals of the DDR memory 108 through signal lines, and each signal line is connected to the V terminal through the termination resistor 106. Terminated at DD / 2. In the figure, data system signals such as DQS and DQ are omitted.

スリーステートバッファ１０２，１０４の出力イネーブル信号として、節電モード信号が入力されている。図５の例では、節電モード信号がＨｉｇｈの時、スリーステートバッファ１０２，１０４の出力はハイインピーダンス状態となり、Ｌｏｗの時、スリーステートバッファ１０２，１０４からは、各々対応する出力最終段のＦＦの出力信号に相当する信号が出力される。   A power saving mode signal is input as an output enable signal of the three-state buffers 102 and 104. In the example of FIG. 5, when the power saving mode signal is High, the outputs of the three-state buffers 102 and 104 are in a high impedance state, and when Low, the three-state buffers 102 and 104 respectively output the corresponding FFs of the final output stage. A signal corresponding to the output signal is output.

メモリ制御回路１００の動作時のタイミングチャートを図６に示す。図６では、まず、メモリ制御回路１００からリードコマンド（ＲＤ）が発行され、リードレイテンシの経過後に、データ系信号（ＤＱＳ，ＤＱ）がＤＤＲメモリ１０８から出力され、メモリ制御回路１００に入力される。続いて、ライトコマンド（ＷＲ）が発行され、ライトレイテンシの経過後に、データ系信号がメモリ制御回路１００からＤＤＲメモリ１０８に対して出力され、ＤＤＲメモリ１０８の所定のメモリアドレスに格納される。   A timing chart during the operation of the memory control circuit 100 is shown in FIG. In FIG. 6, first, a read command (RD) is issued from the memory control circuit 100, and data system signals (DQS, DQ) are output from the DDR memory 108 and input to the memory control circuit 100 after the read latency has elapsed. . Subsequently, a write command (WR) is issued, and after the write latency has elapsed, a data system signal is output from the memory control circuit 100 to the DDR memory 108 and stored in a predetermined memory address of the DDR memory 108.

図６において、‘Ａ’で示す期間、ＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＢＡ，ＡＤＤの各信号の値はドントケア（Ｈｉｇｈ，Ｌｏｗのどちらでもよい）である。しかし、従来のメモリ制御回路１００では、これらの信号としてＨｉｇｈもしくはＬｏｗのどちらかが常に出力されている。そのため、ＤＤＲメモリ１０８の動作時（節電モード信号＝Ｌｏｗ）は、全ての期間で終端抵抗１０６を介して無駄な電流が流れてしまっていた。   In FIG. 6, the value of each signal of RASN, CASN, WEN, BA, and ADD is “don't care” (high or low) during the period indicated by “A”. However, the conventional memory control circuit 100 always outputs either High or Low as these signals. For this reason, during the operation of the DDR memory 108 (power saving mode signal = Low), a wasteful current flows through the termination resistor 106 in all periods.

本発明の目的は、上記従来技術の問題点を解消し、ＤＤＲメモリ等のメモリが動作時の消費電力を低減することができるメモリ制御回路を提供することにある。   An object of the present invention is to provide a memory control circuit that solves the above-described problems of the prior art and can reduce power consumption during operation of a memory such as a DDR memory.

また、上記課題を解決するために、本発明は、ＤＤＲメモリの動作を制御するメモリ制御回路であって、前記ＤＤＲメモリを活性化するＣＳＮ信号を出力する第１のスリーステート出力バッファと、前記ＤＤＲメモリに入力するＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＡＤＤおよびＢＡそれぞれの信号を出力する第２のスリーステート出力バッファと、前記ＤＤＲメモリが動作時に、前記ＣＳＮ信号または該ＣＳＮ信号に対応する当該メモリ制御回路の内部信号に基づいて、前記第２のスリーステート出力バッファに入力される出力イネーブル信号を生成する生成回路とを有し、前記第２のスリーステート出力バッファは、前記出力イネーブル信号がアクティブ状態の期間、動作状態となり、前記出力イネーブル信号が非アクティブ状態の期間、出力がハイインピーダンス状態となり、前記生成回路は、前記ＣＳＮ信号がアクティブ状態となる期間と略同一の期間、アクティブ状態となる第１の期間と、該第１の期間の前および後のうち少なくとも一方に連続して前記ＣＳＮ信号が非アクティブ状態となる第２の期間とを合わせた期間、アクティブ状態となる出力イネーブル信号を生成し、前記第２の期間が１クロックサイクル未満であることを特徴とするメモリ制御回路を提供する。 In order to solve the above-described problem, the present invention provides a memory control circuit that controls the operation of a DDR memory, the first three-state output buffer that outputs a CSN signal that activates the DDR memory, A second three-state output buffer for outputting respective signals of RASN, CASN, WEN, ADD and BA input to the DDR memory; and the memory control circuit corresponding to the CSN signal or the CSN signal when the DDR memory is in operation And a generation circuit for generating an output enable signal to be input to the second three-state output buffer, the second three-state output buffer having the output enable signal in an active state. The output is enabled during the period when the output enable signal is inactive. The generation circuit is in a high impedance state, and the generation circuit continues to at least one of a first period in which the CSN signal is in an active state, a first period in which the CSN signal is in an active state, and before and after the first period. Then, an output enable signal that is in an active state is generated for a period that is combined with a second period in which the CSN signal is in an inactive state, and the second period is less than one clock cycle. A control circuit is provided.

本発明によれば、メモリの動作時に、少なくともＡＤＤ，ＣＳＮ以外のＷＥＮ等の各コマンド信号をハイインピーダンス状態とすることにより、従来はメモリの動作中に終端抵抗を介して流れていた電流をカットすることができ、ＣＳＮ信号またはＣＳＮ信号に対応する（ＣＳＮ信号を生成する）内部信号がＨｉｇｈの期間における消費電力を大幅に低減することができる。   According to the present invention, at the time of the operation of the memory, at least each command signal such as WEN other than ADD and CSN is set to a high impedance state, thereby cutting the current that has conventionally flowed through the termination resistor during the operation of the memory. The power consumption in the period when the CSN signal or the internal signal corresponding to the CSN signal (generating the CSN signal) is High can be greatly reduced.

本発明に係るメモリ制御回路を、添付の図面に示す好適実施形態に基づいて以下に詳細に説明する。   A memory control circuit according to the present invention will be described in detail below based on a preferred embodiment shown in the accompanying drawings.

まず、本発明の第１の実施形態について説明する。図１は、本発明の第１実施形態のメモリ制御回路の構成を表す回路図である。
図１に示すメモリ制御回路１０は、ＳＳＴＬバッファ１２と、スリーステートＳＳＴＬバッファ１４と、スリーステートＳＳＴＬバッファ１６と、ＦＦ（フリップフロップ）１８，２０，２２，２４とによって構成されている。同図には、メモリ制御回路１０に接続されるメモリ、本実施形態ではＤＤＲメモリ３０、両者を接続する各信号線を、電源電圧ＶＤＤの１／２の電圧レベルＶＤＤ／２にプルアップする終端抵抗２６が示されている。
メモリ制御回路１０は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）等により構成することができる。
なお、データ線、データストローブ線等の記載は省略している。 First, a first embodiment of the present invention will be described. FIG. 1 is a circuit diagram showing the configuration of the memory control circuit according to the first embodiment of the present invention.
The memory control circuit 10 shown in FIG. 1 includes an SSTL buffer 12, a three-state SSTL buffer 14, a three-state SSTL buffer 16, and FFs (flip-flops) 18, 20, 22, and 24. In the figure, the memory connected to the memory control circuit 10, the DDR memory 30 in this embodiment, and the signal lines connecting both are pulled up to a voltage level V DD / 1/2 of the power supply voltage V DD. A terminating resistor 26 is shown.
The memory control circuit 10 can be configured by, for example, an application specific integrated circuit (ASIC) or a field programmable gate array (FPGA).
Note that description of data lines, data strobe lines, and the like is omitted.

ＳＳＴＬバッファ（以下、単にバッファともいう）１２は、ＣＫＥ（Clock Enable）信号用の出力バッファであり、ＦＦ１８の出力信号（ＣＫＥ信号の内部信号）をバッファ出力する。ＣＫＥ信号はＤＤＲメモリ３０の動作・非動作を制御する信号であって、ＤＤＲメモリ３０の動作時にはＣＫＥ信号はＨｉｇｈ（ハイレベル）が出力される。一方、ＤＤＲメモリ３０が非動作時には、言い換えると、ＤＤＲメモリ３０を使用しない節電モード時（低消費電力モード時）には、ＣＫＥ信号はＬｏｗ（ローレベル）となる。   An SSTL buffer (hereinafter also simply referred to as a buffer) 12 is an output buffer for a CKE (Clock Enable) signal, and outputs the output signal of the FF 18 (an internal signal of the CKE signal) as a buffer. The CKE signal is a signal for controlling the operation / non-operation of the DDR memory 30, and when the DDR memory 30 is operating, the CKE signal is output High (high level). On the other hand, when the DDR memory 30 is not operating, in other words, in the power saving mode in which the DDR memory 30 is not used (in the low power consumption mode), the CKE signal becomes Low (low level).

スリーステートＳＳＴＬバッファ（スリーステート出力バッファ、以下、スリーステートバッファともいう）１４は、代表的に１つのみを示しているが、ＣＳＮ（Chip Select：負論理）信号以外の、ＲＡＳＮ（Row Address Strobe：負論理），ＣＡＳＮ（Column Adress Strobe：負論理），ＷＥＮ（Write Enable：負論理），ＡＤＤ（Address），ＢＡ（Bank Address）の各信号用の出力バッファであり、各信号に対応するＦＦ２０の出力信号（ＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＡＤＤ，ＢＡの各信号の内部信号）をバッファし、それぞれ、ＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＡＤＤ，ＢＡの各信号として出力する。ここで、ＣＳＮはアクティブ状態で、動作状態であるＤＤＲメモリ３０を活性化（イネーブル）し、非アクティブ状態で非活性化（スタンバイ）する制御信号である。また、ＣＳＮ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮは、ＤＤＲメモリ３０を制御するコマンド信号と呼ぶ。   Although only one three-state SSTL buffer (three-state output buffer, hereinafter also referred to as a three-state buffer) 14 is shown as a representative, a RASN (Row Address Strobe) other than a CSN (Chip Select: negative logic) signal is shown. : Negative logic), CASN (Column Address Strobe: negative logic), WEN (Write Enable: negative logic), ADD (Address), BA (Bank Address) signal output buffer for each signal, FF 20 corresponding to each signal Output signals (internal signals of RASN, CASN, WEN, ADD, BA) are buffered and output as RASN, CASN, WEN, ADD, BA signals, respectively. Here, CSN is a control signal for activating (enabling) the DDR memory 30 in an active state and deactivating (standby) in an inactive state. CSN, RASN, CASN, and WEN are called command signals for controlling the DDR memory 30.

スリーステートバッファ１４の出力イネーブル端子には、出力イネーブル信号としてＦＦ２２の出力信号が入力されている。
スリーステートバッファ１４の出力イネーブル端子（負論理）に出力イネーブル信号としてＬｏｗ（アクティブ状態）が入力されると、スリーステートバッファ１４は動作状態（出力状態）となり、その出力は、ＦＦ２０の出力信号に相当する信号となる。一方、スリーステートバッファ１４の出力は、出力イネーブル信号としてＨｉｇｈ（非アクティブ状態）が入力されると、ハイインピーダンス状態（Ｈｉｇｈ−Ｚ）となる。 The output enable terminal of the three-state buffer 14 receives the output signal of the FF 22 as an output enable signal.
When Low (active state) is input as an output enable signal to the output enable terminal (negative logic) of the three-state buffer 14, the three-state buffer 14 enters an operation state (output state), and the output is output to the output signal of the FF 20. The corresponding signal. On the other hand, the output of the three-state buffer 14 enters a high impedance state (High-Z) when High (inactive state) is input as an output enable signal.

スリーステートバッファ１６は、ＣＳＮ信号（チップ活性化信号）用の出力バッファであり、ＦＦ２２の出力信号をバッファしＣＳＮ信号として出力する。
スリーステートバッファ１６の出力イネーブル端子には、出力イネーブル信号として節電モード信号が入力されている。節電モード信号は、節電モード時にＨｉｇｈとなる、メモリ制御回路１０の内部信号である。
スリーステートバッファ１６の出力イネーブル端子（負論理）に出力イネーブル信号（節電モード信号）としてＬｏｗ（アクティブ状態）が入力されると、スリーステートバッファ１６は動作状態（出力状態）となり、その出力は、ＦＦ２２の出力信号に相当する信号となる。一方、スリーステートバッファ１６の出力は、出力イネーブル信号としてＨｉｇｈ（非アクティブ状態）が入力されると、ハイインピーダンス状態（Ｈｉｇｈ−Ｚ）となる。 The three-state buffer 16 is an output buffer for a CSN signal (chip activation signal), and buffers the output signal of the FF 22 and outputs it as a CSN signal.
A power saving mode signal is input to the output enable terminal of the three-state buffer 16 as an output enable signal. The power saving mode signal is an internal signal of the memory control circuit 10 that becomes High in the power saving mode.
When Low (active state) is input as an output enable signal (power saving mode signal) to the output enable terminal (negative logic) of the three-state buffer 16, the three-state buffer 16 enters an operating state (output state), and its output is This signal corresponds to the output signal of FF22. On the other hand, the output of the three-state buffer 16 becomes a high impedance state (High-Z) when High (inactive state) is input as an output enable signal.

ＦＦ１８の出力信号（ＣＫＥ信号の内部信号）はバッファ１２に入力される。ＦＦ２０は、代表的に１つのみ示しているが、ＦＦ２０の各出力信号（ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号の内部信号）は、それぞれ対応するスリーステートバッファ１４に入力される。ＦＦ２４の出力信号（ＣＳＮ信号の内部信号）はＦＦ２２のデータ入力端子Ｄに入力され、ＦＦ２２の出力信号（ＣＳＮ信号の内部信号）はスリーステートバッファ１６に入力される。
ここで、内部信号とは、メモリ制御回路１０から出力される信号に対応するメモリ制御回路１０内部の信号であり、図１の例では、メモリ制御回路１０の内部回路の出力信号である、ＦＦ１８，２０，２２，２４等の出力信号である。 The output signal of the FF 18 (internal signal of the CKE signal) is input to the buffer 12. Although only one FF 20 is shown as a representative, each output signal of FF 20 (an internal signal of each signal of ADD, BA, RASN, CASN, and WEN) is input to the corresponding three-state buffer 14. An output signal of the FF 24 (internal signal of the CSN signal) is input to the data input terminal D of the FF 22, and an output signal of the FF 22 (internal signal of the CSN signal) is input to the three-state buffer 16.
Here, the internal signal is a signal inside the memory control circuit 10 corresponding to a signal output from the memory control circuit 10, and in the example of FIG. 1, the output signal of the internal circuit of the memory control circuit 10 is FF18. , 20, 22, 24, etc.

ＦＦ１８，２０，２２の反転クロック入力端子とＦＦ２４のクロック入力端子には、メモリ制御回路１０の内部クロック信号（図示省略）が入力される。ＦＦ１８，２０は、内部クロック信号の立下りエッジに同期して動作し、それぞれ、内部回路の対応する出力信号を保持するとともに出力する。また、ＦＦ２４は内部クロック信号の立上りエッジに同期して動作し、内部回路の対応する出力信号を保持するとともに出力する。ＦＦ２２は内部クロック信号の立下りエッジに同期して動作し、ＦＦ２４の出力信号を保持するとともに出力する。   An internal clock signal (not shown) of the memory control circuit 10 is input to the inverted clock input terminals of the FFs 18, 20, and 22 and the clock input terminal of the FF 24. The FFs 18 and 20 operate in synchronization with the falling edge of the internal clock signal, and hold and output a corresponding output signal of the internal circuit, respectively. The FF 24 operates in synchronization with the rising edge of the internal clock signal, and holds and outputs a corresponding output signal of the internal circuit. The FF 22 operates in synchronization with the falling edge of the internal clock signal, holds and outputs the output signal of the FF 24.

バッファ１２，１４，１６の各出力端子は、それぞれ、対応する信号線を介してＤＤＲメモリ３０の各入力端子に接続されている。終端抵抗２６は、ＰＣＢ（Printed Circuit Board）上に設けられ、例えば、それぞれ、対応する信号線と電源電圧ＶＤＤの１／２の電圧レベル（電源線）ＶＤＤ／２との間に接続されている。終端抵抗２６は、各信号線をＶＤＤ／２で終端し信号の反射を抑える役割を果たす。 Each output terminal of the buffers 12, 14, and 16 is connected to each input terminal of the DDR memory 30 via a corresponding signal line. The termination resistor 26 is provided on a PCB (Printed Circuit Board) and is connected, for example, between a corresponding signal line and a voltage level (power supply line) V DD / 1/2 of the power supply voltage V DD. ing. The termination resistor 26 plays a role of terminating signal reflection by terminating each signal line with V DD / 2.

ＤＤＲメモリ３０は、例えばＤＤＲ，ＤＤＲ２，ＤＤＲ３−ＳＤＲＡＭ等のＤＤＲメモリであり、ＤＤＲメモリ３０の内部で使用されるクロック信号ＣＫ（図２参照）の立上りエッジと立下りエッジに同期して動作する。ＤＤＲメモリ３０は、各々の端子をＶＤＤ／２の電圧レベルに終端して使用することが推奨されている。 The DDR memory 30 is, for example, a DDR memory such as DDR, DDR2, DDR3-SDRAM, and operates in synchronization with a rising edge and a falling edge of a clock signal CK (see FIG. 2) used inside the DDR memory 30. . It is recommended that the DDR memory 30 be used with its terminals terminated at a voltage level of V DD / 2.

次に、図２に示すタイミングチャートを参照して、メモリ制御回路１０の動作を説明する。以下の説明では、ＣＫＥ信号はＨｉｇｈであるとする。すなわち、ＤＤＲメモリ３０は動作状態、節電モード信号はＬｏｗであり、スリーステートバッファ１６から出力されるＣＳＮ信号は、ＦＦ２２の出力信号に相当する信号となる。   Next, the operation of the memory control circuit 10 will be described with reference to the timing chart shown in FIG. In the following description, it is assumed that the CKE signal is High. That is, the DDR memory 30 is in the operating state, the power saving mode signal is Low, and the CSN signal output from the three-state buffer 16 is a signal corresponding to the output signal of the FF 22.

まず、ＤＤＲメモリ３０からデータを読み出す場合の動作を説明する。
ＤＤＲメモリ３０からデータを読み出す場合、メモリ制御回路１０がＷＥＮ信号としてリードコマンド（図中ＲＤ，ＷＥＮ信号＝Ｈｉｇｈ）を発行する。
図２のタイミングチャートは、ＤＤＲメモリ３０内部の基本動作クロックであるクロック信号ＣＫの立下りエッジから次の立下りエッジまでの１周期の間、リードコマンドが発行され、その間のクロック信号ＣＫの立上りエッジに同期してＤＤＲメモリ３０が動作する場合の例である。リードコマンドが発行される時同時に、メモリ制御回路１０から、ＣＳＮ信号としてＬｏｗが出力され、ＡＤＤ信号およびＢＡ信号（図中ＡＤＤ１）、ＲＡＳＮ信号およびＣＡＳＮ信号が出力される。これらの信号は、それぞれ、対応する信号線を介してＤＤＲメモリ３０に入力される。 First, the operation when reading data from the DDR memory 30 will be described.
When reading data from the DDR memory 30, the memory control circuit 10 issues a read command (RD, WEN signal = High in the figure) as the WEN signal.
In the timing chart of FIG. 2, a read command is issued during one cycle from the falling edge of the clock signal CK, which is the basic operation clock in the DDR memory 30, to the next falling edge, and the rising edge of the clock signal CK during that period. In this example, the DDR memory 30 operates in synchronization with the edge. Simultaneously when the read command is issued, Low is output as the CSN signal from the memory control circuit 10, and the ADD signal, the BA signal (ADD1 in the figure), the RASN signal, and the CASN signal are output. These signals are respectively input to the DDR memory 30 via corresponding signal lines.

ＤＤＲメモリ３０は、メモリ制御回路１０から入力される信号を、クロック信号ＣＫの立上りエッジでフェッチする。メモリ制御回路１０からリードコマンドが入力されたことを認識すると、リードレイテンシ（Read Latency）経過後に、ＤＤＲメモリ３０からＤＱＳ（Data Strobe）信号と同期してＡＤＤ信号およびＢＡ信号に対応するメモリアドレスのＤＱ（Data）信号が出力される。メモリ制御回路１０が、ＤＤＲメモリ３０から出力されるＤＱＳ信号およびＤＱ信号を受け取ることにより、ＤＤＲメモリ３０からのデータ読み出しが完了する。   The DDR memory 30 fetches the signal input from the memory control circuit 10 at the rising edge of the clock signal CK. When it is recognized that a read command has been input from the memory control circuit 10, the memory address corresponding to the ADD signal and BA signal is synchronized with the DQS (Data Strobe) signal from the DDR memory 30 after the read latency has elapsed. A DQ (Data) signal is output. When the memory control circuit 10 receives the DQS signal and the DQ signal output from the DDR memory 30, the data reading from the DDR memory 30 is completed.

ここで、ＤＤＲメモリ３０からデータの読み出しを行う時に、メモリ制御回路１０から、ＣＳＮ信号としてＬｏｗが出力された後、Ｈｉｇｈが出力される。
ＣＳＮ信号がＨｉｇｈ、すなわちＦＦ２２の出力信号が”１”となると、スリーステートバッファ１４は、出力がハイインピーダンス状態（図中Ｈｉｇｈ−Ｚ）となる。これにより、ＣＳＮ信号とＣＫＥ信号以外の出力信号、すなわち、ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号は、それぞれ、対応する信号線に接続された終端抵抗２６によりＶＤＤ／２の電圧レベルに終端される。なお、このとき、ＣＳＮ信号はＨｉｇｈであるので、ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号の値がどのような状態であっても、ＤＤＲメモリ３０は影響を受けない。
また、ＤＤＲメモリ３０の動作時に、これらの信号をハイインピーダンス状態とすることにより、従来はＤＤＲメモリ３０の動作中に終端抵抗２６を介して流れていた電流をカットすることができ、ＣＳＮ信号の内部信号（ＦＦ２２の出力信号）がＨｉｇｈの期間における消費電力を大幅に低減することができる。図２の例では、終端抵抗２６を介して電流が流れるのは、ＣＳＮ信号がＬｏｗの期間（Ｂ１）だけである。 Here, when reading data from the DDR memory 30, Low is output from the memory control circuit 10 as a CSN signal, and then High is output.
When the CSN signal is High, that is, when the output signal of the FF 22 is “1”, the output of the three-state buffer 14 is in a high impedance state (High-Z in the figure). As a result, output signals other than the CSN signal and the CKE signal, that is, each signal of ADD, BA, RASN, CASN, and WEN are respectively set to a voltage level of V DD / 2 by the terminating resistor 26 connected to the corresponding signal line. Terminated by At this time, since the CSN signal is High, the DDR memory 30 is not affected regardless of the values of the ADD, BA, RASN, CASN, and WEN signals.
Further, by setting these signals to a high impedance state during the operation of the DDR memory 30, it is possible to cut the current that has conventionally flowed through the termination resistor 26 during the operation of the DDR memory 30, and the CSN signal Power consumption during the period when the internal signal (the output signal of the FF 22) is High can be greatly reduced. In the example of FIG. 2, the current flows through the termination resistor 26 only during the period (B1) when the CSN signal is low.

続いて、ＤＤＲメモリ３０にデータを書き込む場合の動作を説明する。
ＤＤＲメモリ３０にデータを書き込む場合、メモリ制御回路１０がＷＥＮ信号としてライトコマンド（図中ＷＲ，ＷＥＮ信号＝Ｌｏｗ）を発行する。
図２のタイミングチャートは、クロック信号ＣＫの立下りエッジから次の立下りエッジまでの１周期の間、ライトコマンドが発行され、その間のクロック信号ＣＫの立上りエッジに同期してＤＤＲメモリ３０が動作する場合の例である。ライトコマンドが発行される時同時に、メモリ制御回路１０から、ＣＳＮ信号としてＬｏｗが出力され、ＡＤＤ信号およびＢＡ信号（図中ＡＤＤ１）、ＲＡＳＮ信号およびＣＡＳＮ信号が出力される。これらの信号は、それぞれ、対応する信号線を介してＤＤＲメモリ３０に入力される。 Next, an operation when data is written to the DDR memory 30 will be described.
When writing data to the DDR memory 30, the memory control circuit 10 issues a write command (WR, WEN signal = Low in the figure) as a WEN signal.
In the timing chart of FIG. 2, a write command is issued for one cycle from the falling edge of the clock signal CK to the next falling edge, and the DDR memory 30 operates in synchronization with the rising edge of the clock signal CK during that period. This is an example of the case. At the same time when the write command is issued, the memory control circuit 10 outputs Low as the CSN signal, and outputs the ADD signal, BA signal (ADD1 in the figure), RASN signal, and CASN signal. These signals are respectively input to the DDR memory 30 via corresponding signal lines.

続いて、ＤＤＲメモリ３０は、メモリ制御回路１０から入力される信号を、クロック信号ＣＫの立上りエッジでフェッチし、ライトコマンドが入力されたことを認識する。ライトレイテンシ（Write Latency）経過後に、メモリ制御回路１０からＤＱＳ信号と同期してＤＱ信号が出力される。ＤＤＲメモリ３０は、メモリ制御回路１０から出力されるＤＱＳ信号およびＤＱ信号を受け取ってＤＱ信号をＡＤＤ信号およびＢＡ信号に対応するメモリアドレスに格納することにより、データの書き込みが完了する。   Subsequently, the DDR memory 30 fetches the signal input from the memory control circuit 10 at the rising edge of the clock signal CK, and recognizes that the write command has been input. After the write latency has elapsed, the memory control circuit 10 outputs a DQ signal in synchronization with the DQS signal. The DDR memory 30 receives the DQS signal and DQ signal output from the memory control circuit 10 and stores the DQ signal at a memory address corresponding to the ADD signal and BA signal, thereby completing the data writing.

ここで、ＤＤＲメモリ３０へデータの書き込みを行う時に、メモリ制御回路１０から、ＣＳＮ信号としてＬｏｗが出力された後、Ｈｉｇｈが出力される。ＣＳＮ信号がＨｉｇｈ、すなわちＦＦ２２の出力信号が”１”となると、読み込み時と同様に、スリーステートバッファ１４は、出力がハイインピーダンス状態（図中Ｈｉｇｈ−Ｚ）となる。これにより、ＣＳＮ信号とＣＫＥ信号以外の出力信号、すなわち、ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号は、それぞれ、対応する信号線に接続された終端抵抗２６によりＶＤＤ／２の電圧レベルに終端される。なお、このとき、ＣＳＮ信号はＨｉｇｈであるので、ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号の値がどのような状態であっても、ＤＤＲメモリ３０は影響を受けない。
また、ＤＤＲメモリ３０の動作時に、これらの信号をハイインピーダンス状態とすることにより、従来はＤＤＲメモリ３０の動作中に終端抵抗２６を介して流れていた電流をカットすることができ、ＣＳＮ信号の内部信号（ＦＦ２２の出力信号）がＨｉｇｈの期間における消費電力を大幅に低減することができる。図２の例では、終端抵抗２６を介して電流が流れるのは、ＣＳＮ信号がＬｏｗの期間（Ｂ２）だけである。 Here, when writing data to the DDR memory 30, Low is output from the memory control circuit 10 as the CSN signal, and then High is output. When the CSN signal is High, that is, when the output signal of the FF 22 is “1”, the output of the three-state buffer 14 is in a high impedance state (High-Z in the drawing), as in reading. As a result, output signals other than the CSN signal and the CKE signal, that is, each signal of ADD, BA, RASN, CASN, and WEN are respectively set to a voltage level of V DD / 2 by the terminating resistor 26 connected to the corresponding signal line. Terminated by At this time, since the CSN signal is High, the DDR memory 30 is not affected regardless of the values of the ADD, BA, RASN, CASN, and WEN signals.
Further, by setting these signals to a high impedance state during the operation of the DDR memory 30, it is possible to cut the current that has conventionally flowed through the termination resistor 26 during the operation of the DDR memory 30, and the CSN signal Power consumption during the period when the internal signal (the output signal of the FF 22) is High can be greatly reduced. In the example of FIG. 2, the current flows through the termination resistor 26 only during the period (B2) when the CSN signal is low.

例えば、ＤＤＲメモリ３０がＤＤＲ−ＳＤＲＡＭの場合、電源電圧ＶＤＤは２．５Ｖであり、終端抵抗２６を５０ΩとしてＶＤＤ／２、すなわち１．２５Ｖで終端すると信号線1本につき下記の式（１）の電流が流れる。 For example, when the DDR memory 30 is a DDR-SDRAM, the power supply voltage V DD is 2.5 V, and when the termination resistor 26 is 50 Ω and terminated with V DD / 2, that is, 1.25 V, the following equation ( The current 1) flows.

（２．５Ｖ − １．２５Ｖ） ÷ ５０Ω ＝ ０．０２５Ａ ＝ ２５ｍＡ （１）     (2.5V-1.25V) ÷ 50Ω = 0.025A = 25mA (1)

ここで、仮にＡＤＤ信号が１３ビット（１３本）、ＢＡ信号が２ビット（２本）とすると、ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号（各１本）と合わせて信号線は１８本となる。
また、ＣＳＮ信号がＨｉｇｈとなる期間を、ＤＤＲ−ＳＤＲＡＭの動作時の７０％と仮定すると、ＤＤＲ−ＳＤＲＡＭの動作時における消費電流の削減分は下記の式（２）となる。 Here, assuming that the ADD signal is 13 bits (13 lines) and the BA signal is 2 bits (2 lines), there are 18 signal lines including the RASN, CASN, and WEN signals (one each).
Assuming that the period during which the CSN signal is High is 70% of the time when the DDR-SDRAM is operating, the reduction in current consumption during the operation of the DDR-SDRAM is expressed by the following equation (2).

２５ｍＡ× １８本 × ７０％ ＝ ３１５ｍＡ （２）     25 mA x 18 pcs x 70% = 315 mA (2)

上記例の場合、式（２）より、ＤＤＲ−ＳＤＲＡＭの動作時において、315mAの消費電流を低減することができる。   In the case of the above example, the current consumption of 315 mA can be reduced during the operation of the DDR-SDRAM from the equation (2).

次に、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態のメモリ制御回路の構成を表す回路図である。
図３に示すメモリ制御回路５０は、図１に示すメモリ制御回路１０に負論理入力ＮＯＲゲート２８を追加したものであり、その他の構成については、同様の構成を有するものであるので、同様の構成要素には同一の符号を付し、その詳細な説明は省略する。以下、主に、本実施形態のメモリ制御回路５０が、図１に示すメモリ制御回路１０と異なる点について説明する。 Next, a second embodiment of the present invention will be described. FIG. 3 is a circuit diagram showing the configuration of the memory control circuit according to the second embodiment of the present invention.
The memory control circuit 50 shown in FIG. 3 is obtained by adding a negative logic input NOR gate 28 to the memory control circuit 10 shown in FIG. 1, and the other configurations have the same configuration. Components are denoted by the same reference numerals, and detailed description thereof is omitted. Hereinafter, the difference between the memory control circuit 50 of the present embodiment and the memory control circuit 10 shown in FIG. 1 will be mainly described.

図３に示すメモリ制御回路５０では、図１に示すメモリ制御回路１０のＦＦ２４の出力信号とＦＦ２２の出力信号を負論理入力ＮＯＲゲート２８に入力し、その出力信号をスリーステートバッファ１４の出力イネーブル信号（図中アウトプットイネーブル（output_enable））としている。   In the memory control circuit 50 shown in FIG. 3, the output signal of the FF 24 and the output signal of the FF 22 of the memory control circuit 10 shown in FIG. 1 are input to the negative logic input NOR gate 28, and the output signals are output enable of the three-state buffer 14. This is a signal (output enable (output_enable) in the figure).

負論理入力ＮＯＲゲート２８は、ＦＦ２４の出力信号とＦＦ２２の出力信号との負論理の論理和の反転信号、すなわち、正論理の論理積の信号を出力するものである。つまり、ＦＦ２４，２２の出力信号の少なくとも一方がＬｏｗの時、スリーステートバッファ１４の出力イネーブル信号はＬｏｗとなる。ＦＦ２４とＦＦ２２は直列に接続されており、ＦＦ２４のクロック入力端子およびＦＦ２２の反転クロック入力端子には、メモリ制御回路５０の内部クロック信号が入力される。すなわちＦＦ２４の出力信号はメモリ制御回路５０の内部クロック信号の１／２クロック後に、ＦＦ２２の出力信号となる。   The negative logic input NOR gate 28 outputs an inverted signal of a negative logical OR of the output signal of the FF 24 and the output signal of the FF 22, that is, a positive logical AND signal. That is, when at least one of the output signals of the FFs 24 and 22 is Low, the output enable signal of the three-state buffer 14 is Low. The FF 24 and the FF 22 are connected in series, and the internal clock signal of the memory control circuit 50 is input to the clock input terminal of the FF 24 and the inverted clock input terminal of the FF 22. That is, the output signal of the FF 24 becomes the output signal of the FF 22 after 1/2 clock of the internal clock signal of the memory control circuit 50.

従って、スリーステートバッファ１４に入力される出力イネーブル信号は、そのＬｏｗのパルスの立下りエッジのタイミングが、ＦＦ２２の出力信号のＬｏｗのパルスの立下りエッジのタイミングに対して１／２クロック分だけ前に移動されている（１／２クロック分だけ早いタイミングでＬｏｗになる）。これにより、スリーステートバッファ１４に入力される出力イネーブル信号のＬｏｗパルスのパルス幅は１．５クロックに延長されている。   Therefore, the output enable signal input to the three-state buffer 14 has a falling edge timing of the Low pulse corresponding to ½ clock with respect to the falling edge timing of the Low pulse of the output signal of the FF 22. It has been moved forward (becomes Low at a timing earlier by 1/2 clock). Thereby, the pulse width of the Low pulse of the output enable signal input to the three-state buffer 14 is extended to 1.5 clocks.

メモリ制御回路５０の動作は、基本的にメモリ制御回路１０と同じである。両者の違いは、スリーステートバッファ１４に入力される出力イネーブル信号のＬｏｗパルスのパルス幅だけである。つまり、図４に示すメモリ制御回路５０のタイミングチャートの例では、終端抵抗２６を介して電流が流れるのは、ＣＳＮ信号がＬｏｗの期間（Ｃ１，Ｃ２）だけである。   The operation of the memory control circuit 50 is basically the same as that of the memory control circuit 10. The difference between the two is only the pulse width of the Low pulse of the output enable signal input to the three-state buffer 14. In other words, in the example of the timing chart of the memory control circuit 50 shown in FIG. 4, the current flows through the termination resistor 26 only during the period (C1, C2) when the CSN signal is low.

例えば、ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号の有効（Valid）期間が、動作周波数の高速化によって１クロック時間では動作タイミングが厳しい（不足する）場合であっても、有効（Valid）期間を１．５クロック時間に延長することで、セットアップ時間を確保することができる。このように、動作周波数が高速になりセットアップ時間やホールド時間のタイミングが厳しい時には、ＣＳＮ信号の内部信号に基づき、ＣＳＮ信号がアクティブ状態となる期間と略同一の期間アクティブ状態となる第１の期間と、該第１の期間の前および後のうち少なくとも一方に連続して、ＣＳＮ信号が非アクティブ状態となる第２の期間とを合わせた期間アクティブ状態となる、スリーステートバッファ１４の出力イネーブル信号を生成することにより、任意の出力有効（Valid）期間を確保することができる。 For example, the valid period of each signal of ADD, BA, RASN, CASN, and WEN is valid even when the operation timing is severe (insufficient) in one clock time due to the increase in the operating frequency. The setup time can be secured by extending the period to 1.5 clock hours. Thus, when the operating frequency is high and the timing of the setup time and hold time is severe, the first period in which the CSN signal is in the active state is approximately the same as the period in which the CSN signal is in the active state based on the internal signal of the CSN signal. If, in succession in at least one of before and after the first period, the period active state of combining the second period CSN signal becomes inactive, the output enable signal tri-state buffers 14 By generating, it is possible to secure an arbitrary output valid (Valid) period.

例えば、セットアップ時間のタイミングが不足する場合には、第２の実施形態のようにＣＳＮ信号のＬｏｗパルスの立下りエッジのタイミングを前に移動し、ホールド時間が不足する場合には、ＣＳＮ信号のＬｏｗパルスの立上りエッジのタイミングを後ろに移動する（遅いタイミングでＨｉｇｈに戻す）。また、セットアップ時間およびホールド時間の両方のタイミングが不足する場合には、ＣＳＮ信号のＬｏｗパルスの立下りエッジのタイミングを前に移動し、かつ、立上りエッジのタイミングを後ろに移動すればよい。   For example, when the setup time timing is insufficient, the timing of the falling edge of the low pulse of the CSN signal is moved forward as in the second embodiment, and when the hold time is insufficient, the CSN signal The timing of the rising edge of the Low pulse is moved backward (returned to High at a late timing). If both the setup time and the hold time are insufficient, the falling edge timing of the Low pulse of the CSN signal may be moved forward and the rising edge timing may be moved backward.

なお、図１の例では、スリーステートバッファ１４に入力される出力イネーブル信号を生成する回路としてＦＦ２０の出力信号（つまり、配線）を用い、図３の例では、スリーステートバッファ１４に入力される出力イネーブル信号の生成回路として負論理入力ＮＯＲゲート２８を用いているが、スリーステートバッファ１４に入力される出力イネーブル信号の生成回路はこれに限定されず、上記の機能を果たすことができれば、どのような構成の回路を用いてもよい。   In the example of FIG. 1, the output signal (that is, the wiring) of the FF 20 is used as a circuit that generates the output enable signal input to the three-state buffer 14. In the example of FIG. 3, the output enable signal is input to the three-state buffer 14. Although the negative logic input NOR gate 28 is used as the output enable signal generation circuit, the output enable signal generation circuit input to the three-state buffer 14 is not limited to this, and any circuit can be used as long as it can perform the above function. A circuit having such a configuration may be used.

また、メモリ制御回路１０の内部信号としてＦＦ２４，２２の出力信号を用いているが、これも限定されず、メモリ制御回路１０から出力されるＣＳＮ信号そのもの、またはＣＳＮ信号に対応するメモリ制御回路１０内部の信号であればどのような信号でも利用できる。
さらに、スリーステートバッファ１４，１６として、出力イネーブル端子が負論理ものを用いているが、必要に応じて正論理のものを利用することもできる。
なお、本実施形態では、ＤＤＲメモリを例にとり本発明のメモリ制御回路を説明したが、これに限られず、ＳＲＡＭ等のＣＳＮ信号によりそのチップが活性化（イネーブル）される各種メモリにも適用可能である。これらメモリは、ＣＳＮ信号を入力するＣＳＮ端子のほかに、ＡＤＤ端子、ＷＥＮ等のコマンド信号端子を有し、これらに接続されるスリーステート出力バッファの動作状態、ハイインピーダンス状態が、上述のとおり制御される。
本発明のメモリ制御回路は、ＤＤＲ，ＤＤＲ２，ＤＤＲ３−ＳＤＲＡＭを含む各種のＤＤＲメモリや、ＳＲＡＭ等の各種メモリに適用可能である。 Further, although the output signals of the FFs 24 and 22 are used as internal signals of the memory control circuit 10, this is not limited, and the CSN signal itself output from the memory control circuit 10 or the memory control circuit 10 corresponding to the CSN signal. Any internal signal can be used.
Further, as the three-state buffers 14 and 16, the output enable terminals having negative logic are used, but those having positive logic can be used if necessary.
In the present embodiment, the memory control circuit of the present invention has been described by taking a DDR memory as an example. However, the present invention is not limited to this, and can be applied to various memories in which the chip is activated (enabled) by a CSN signal such as SRAM. It is. These memories have command signal terminals such as an ADD terminal and WEN in addition to the CSN terminal for inputting the CSN signal, and the operation state and high impedance state of the three-state output buffer connected to these are controlled as described above. Is done.
The memory control circuit of the present invention is applicable to various DDR memories including DDR, DDR2, DDR3-SDRAM, and various memories such as SRAM.

以上、本発明のメモリ制御回路について詳細に説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよい。   The memory control circuit of the present invention has been described in detail above. However, the present invention is not limited to the above embodiment, and various improvements and modifications may be made without departing from the spirit of the present invention. .

本発明に係るメモリ制御回路の一実施形態の概略構成を示す回路図である。1 is a circuit diagram showing a schematic configuration of an embodiment of a memory control circuit according to the present invention. 図１に示すメモリ制御回路のタイミングチャートである。3 is a timing chart of the memory control circuit shown in FIG. 本発明に係るメモリ制御回路の他の実施形態の概略構成を示す回路図である。It is a circuit diagram which shows schematic structure of other embodiment of the memory control circuit based on this invention. 図３に示すメモリ制御回路のタイミングチャートである。4 is a timing chart of the memory control circuit shown in FIG. 3. 従来技術によるメモリ制御回路の例の概略構成を示す回路図である。It is a circuit diagram which shows schematic structure of the example of the memory control circuit by a prior art. 図５に示すメモリ制御回路のタイミングチャートである。6 is a timing chart of the memory control circuit shown in FIG.

１０、５０ メモリ制御回路
１２ ＳＳＴＬバッファ
１４、１６ スリーステートＳＳＴＬバッファ
１８、２０、２２、２４ ＦＦ
２６ 終端抵抗
２８ 負論理入力ＮＯＲゲート
３０ ＤＤＲメモリ 10, 50 Memory control circuit 12 SSTL buffer 14, 16 Three-state SSTL buffer 18, 20, 22, 24 FF
26 Terminating resistor 28 Negative logic input NOR gate 30 DDR memory

Claims (1)

ＤＤＲメモリの動作を制御するメモリ制御回路であって、
前記ＤＤＲメモリを活性化するＣＳＮ信号を出力する第１のスリーステート出力バッファと、
前記ＤＤＲメモリに入力するＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＡＤＤおよびＢＡそれぞれの信号を出力する第２のスリーステート出力バッファと、
前記ＤＤＲメモリが動作時に、前記ＣＳＮ信号または該ＣＳＮ信号に対応する当該メモリ制御回路の内部信号に基づいて、前記第２のスリーステート出力バッファに入力される出力イネーブル信号を生成する生成回路とを有し、
前記第２のスリーステート出力バッファは、前記出力イネーブル信号がアクティブ状態の期間、動作状態となり、前記出力イネーブル信号が非アクティブ状態の期間、出力がハイインピーダンス状態となり、
前記生成回路は、前記ＣＳＮ信号がアクティブ状態となる期間と略同一の期間、アクティブ状態となる第１の期間と、該第１の期間の前および後のうち少なくとも一方に連続して前記ＣＳＮ信号が非アクティブ状態となる第２の期間とを合わせた期間、アクティブ状態となる出力イネーブル信号を生成し、
前記第２の期間が１クロックサイクル未満であることを特徴とするメモリ制御回路。 A memory control circuit for controlling the operation of a DDR memory,
A first three-state output buffer for outputting a CSN signal for activating the DDR memory;
A second three-state output buffer for outputting respective signals of RASN, CASN, WEN, ADD and BA input to the DDR memory;
A generation circuit for generating an output enable signal to be input to the second three-state output buffer based on the CSN signal or an internal signal of the memory control circuit corresponding to the CSN signal when the DDR memory is operating; Have
The second three-state output buffer is in an operating state while the output enable signal is in an active state, and an output is in a high impedance state while the output enable signal is in an inactive state.
The generation circuit includes the CSN signal continuously in at least one of a first period in which the CSN signal is in an active state, a first period in which the CSN signal is in an active state, and before and after the first period. Generating an output enable signal that is in an active state for a period that is combined with a second period in which is inactive.
The memory control circuit, wherein the second period is less than one clock cycle.
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