JP5486673B2

JP5486673B2 - 半導体装置

Info

Publication number: JP5486673B2
Application number: JP2012283352A
Authority: JP
Inventors: 智光理崎
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2012-12-26
Filing date: 2012-12-26
Publication date: 2014-05-07
Anticipated expiration: 2027-08-28
Also published as: JP2013080955A

Description

本発明は、トレンチ構造を有する半導体装置に関する。

時代とともに半導体装置は微細加工技術を駆使することにより、能力を下げずにより小さく作成できるようになった。高駆動能力を有する半導体素子においてもその流れは例外ではなく、微細加工技術を駆使することにより単位面積当たりのオン抵抗の低減が図られてきた。しかしながら、素子を微細化することによって生じる耐圧の低下は、微細加工による更なる駆動能力の向上に歯止めをかけていることも事実である。この微細化と耐圧のトレードオフを打破するために、これまでさまざまな構造の素子が提案されており、現在主流な構造としては、高耐圧かつ高駆動能力を有するＰｏｗｅｒＭＯＳＦＥＴを例にとると、トレンチゲートＭＯＳがあげられる。トレンチゲートＭＯＳは高耐圧かつ高駆動能力を有するＤＭＯＳの中でも最も集積度の高いものでる。しかしながら、トレンチゲートＭＯＳは基板の深さ方向に電流を流す縦型ＭＯＳ構造であり、素子単体としては非常に優れた性能を有しているが、ＩＣとのオンチップ化には不利である。ＩＣとのオンチップ化を考慮すると、やはり従来の横型ＭＯＳ構造を選ばざるを得ない。耐圧を低下させずに更に単位面積当たりのオン抵抗を低減する方法として、ゲート部を凸部と凹部を有するトレンチ構造にすることによってゲート幅を稼ぐ横型トレンチゲート型トランジスタが考案されている（例えば、特許文献１参照）。

図３および４に従来の横型トレンチゲート型トランジスタの概念図を示す。ここで、図３（ａ）は鳥瞰図、図３（ｂ）は平面図、図４（ａ）、（ｂ）、（ｃ）はそれぞれ図３（ｂ）の線分４Ａ−４Ａ’、４Ｂ−４Ｂ’、４Ｃ−４Ｃ’に沿った断面図である。ここで図３（ｂ）において図を見易くするためトレンチ外部のゲート電極００３とゲート絶縁膜００４は透明にしてありゲート電極００３のエッジを太線で示している。この発明はゲート部をトレンチ構造にすることにより横型ＭＯＳの単位平面積当たりのゲート幅を拡げオン抵抗を低減する発明である。

特開２００６−２９４６４５号公報

しかし、上記の発明には１つの問題点がある。上記の発明において、トレンチが深くなればなるほど、また図３および図４に示すゲート電極の上部の長さＬ_Pが短くなるほど、全体のトレンチ上部付近に比べトレンチ底部付近のチャネル長が長くなり、図３および図４に示すようにトレンチ底部付近の電流経路０１９に沿った電流が十分に流れず、駆動能力が十分に得られないという問題が生じる。

（１）半導体基板表面から一定の深さに設けられた高抵抗第一導電型半導体のウェル領域と、前記ウェル領域の表面から途中の深さまで達する複数本のトレンチと、前記トレンチが形成する凹部および凸部の表面に設けられたゲート絶縁膜と、前記トレンチの内部に、前記トレンチ両端付近を除いて埋め込まれた第１のゲート電極と、前記トレンチの両端付近を除く前記凹部および凸部の領域において前記第１のゲート電極と接触して前記半導体基板表面に設けられた第２のゲート電極と、前記トレンチ両端付近の半導体面から前記トレンチの前記凹部の側面においては前記トレンチの前記凸部の表面におけるよりも深くまで設けられ、しかも前記ウェル領域の深さよりは浅く設けられた低抵抗第二導電型半導体層であるソース領域およびドレイン領域を有し、前記ソース領域およびドレイン領域の上面は前記凸部の前記ゲート絶縁膜下面よりも低い位置にある半導体装置とした。
（２）前記ソース領域およびドレイン領域はＬＤＤ構造を有する上記（１）の半導体装置とした。
（３）前記ソース領域およびドレイン領域はＤＤＤ構造を有する上記（１）の半導体装置とした。
（４）前記ソース領域およびドレイン領域はＬＤＭＯＳ構造を有する上記（１）から（３）の半導体装置とした。
（５）前記トレンチ部の凸部幅が概ね１０００Åの上記（１）から（４）の半導体装置とした。
（６）さらにツインウェル技術を併合した上記（１）から（５）の半導体装置とした。
（７）前記半導体装置において、すべての導電型を反転した上記（１）から（６）の半導体装置とした。

ソース及びドレイン領域の深さを深くすることにより、底部付近のチャネルにも十分電流が流れるようにすることで駆動能力が向上する。

本発明の基本構造を示す図。（ａ）鳥瞰図。（ｂ）平面図。図１（ｂ）の断面図（ａ）線分２Ａ−２Ａ’の断面図。（ｂ）線分２Ｂ−２Ｂ’の断面図。（ｃ）線分２Ｃ−２Ｃ’の断面図。従来技術の実施例を示す図。（ａ）鳥瞰図。（ｂ）平面図。図３（ｂ）の断面図（ａ）線分４Ａ−４Ａ’の断面図。（ｂ）線分４Ｂ−４Ｂ’の断面図。（ｃ）線分４Ｃ−４Ｃ’の断面図。本発明の製造工程を示した鳥瞰図。本発明の基本構造とその製造工程を示した図。（ａ）鳥瞰図。（ｂ）線分６Ａ−６Ｂ’の断面図。本発明の基本構造とその製造工程を示した図。（ａ）鳥瞰図。（ｂ）線分７Ａ−７Ａ’の断面図。

本発明の第１の実施例を図１および図２を用いて説明する。

ここで、図１（ａ）は鳥瞰図、図１（ｂ）は平面図、図２（ａ）、（ｂ）、（ｃ）はそれぞれ図１（ｂ）の線分２Ａ−２Ａ’、２Ｂ−２Ｂ’、２Ｃ−２Ｃ’に沿った断面図である。ここで図１（ｂ）において図を見易くするためトレンチ外部のゲート電極００３とゲート絶縁膜００４は透明にしてありゲート電極００３のエッジを太線で示している。従来技術との違いは、ソース領域００１およびドレイン領域００２をトレンチ凹部のできるだけ下方まで形成できるように、半導体基板の表面からトレンチ内部に埋め込まれたゲート電極の表面までの距離ｄ_Pを大きくしたことである。図２（ｂ）、（ｃ）に示すように、ｄ_Pが大きい構造においてソース・ドレイン領域を多方向斜めイオン注入法により作成すれば、ｄ_Pのトレンチ側壁部にイオンが入り込み従来技術よりも深い箇所までソース・ドレイン領域を作成することが可能となり、ソース・ドレイン深さはｄ_Pとほぼ同じ深さのｄ_SDまで深くすることが可能となる。これにより、図１（ａ）に示すように従来技術よりもトレンチ底部領域の電流経路０１９に沿って電流を流すことが可能となり駆動能力が向上する。

このような構造を有する横型トレンチゲート型トランジスタの製造方法を図５に示す。まず（ａ）に示すようにｎ型もしくはｐ型の半導体基板００６にｐ型ウェル００５を作成し、その後凸部００７と凹部００８を有するトレンチを通常は複数作成する。（ｂ）に示すように次に熱酸化によって任意の膜厚の酸化膜を成長させゲート絶縁膜００４とする。次いで例えばＰｏｌｙ−Ｓｉなどをゲート電極００３の形成のために堆積させた後、レジストによって任意の箇所のＰｏｌｙ−Ｓｉをマスクし、その他のＰｏｌｙ−Ｓｉをエッチングする。このエッチングの際、ソース・ドレイン領域上の酸化膜がエッチング目減りによって無くならない程度までＰｏｌｙ−Ｓｉをエッチングし、可能な限りトレンチ内部に埋め込まれたＰｏｌｙ−Ｓｉを取り除き、ｄ_Pを大きくする。より具体的には、ゲート電極は半導体基板表面上に配置された第２のゲート電極とこの第２のゲート電極の下でトレンチ内部に埋め込まれた第１のゲート電極とトレンチ内部で第１のゲート電極の両側に配置され、表面はエッチングされる第３のゲート電極から成っている。その後、（ｃ）に示すように、ｎ型イオン種をイオン注入しセルフアラインによってソース・ドレイン領域（００１および００２）を作成する。このとき多方向斜めイオン注入法を用いてイオン注入することによって、ゲート電極が無いトレンチ側壁にイオンが注入されることにより、従来技術よりも深くソース・ドレイン領域を作成することが可能となる。

ここでソース・ドレイン領域の深さをトレンチ底部の高さと同等にすることで駆動能力が最も向上するが、これは図６に示すように上記のゲート電極エッチングにおいてマスクされていない箇所のトレンチ内部のゲート電極を全て取り除くことで実現できる。しかしながら、トレンチ深さ、ゲート酸化膜の厚さ、そしてエッチングのゲート電極／酸化膜の選択比によっては、トレンチ内部のゲート電極を全て取り除くまでにソース・ドレイン領域上の酸化膜がエッチング目減りによって無くなりソース・ドレイン領域のシリコンまでエッチングが進み図７に示すような形状になる場合も考えられる。しかし、この形状においても上記と同様にｎ型イオン種を多方向斜めイオン注入法により注入することによって更に深いソース・ドレイン領域を作成することが可能となり、高駆動能力ＭＯＳとして機能する。

上記例において、導電型を反転することによってｐチャネル型ＭＯＳ構造も同様に作成することができることは言うまでも無く、ツインウェル手法を用いれば、１チップで高駆動能力を有するＣＭＯＳ構造を作成することも、ＩＣ混載も容易に可能となる。以上が、本発明の基本構造及び基本製造法である。

ここからは、上記の基本構造の応用について述べる。

通常のプレーナ型ＭＯＳにおいて、耐圧向上のため、基本構造をベースとし、さまざまな構造が存在する。本発明に関しても同様に、基本構造（図５〜７）をベースとしＬＤＤ（ＬｉｇｈｔＤｏｐｅｄＤｒａｉｎ）構造、ＤＤＤ（ＤｏｕｂｌｅＤｉｆｆｕｓｅｄＤｒａｉｎ）構造、ＬＤＭＯＳ（ＬａｔｅｒａｌＤｏｕｂｌｅｄｉｆｆｕｓｅｄＭＯＳ）構造などの従来技術との併合が可能であるため、容易に耐圧向上が図れる。

また、図１に示す凸部００７の幅を１０００Å程度にすることによって、ＭＯＳがオン状態になる際に凸部内部が全て空乏化し、サブスレッショルド特性が向上する。したがってソース・ドレイン間のリークが減少し、閾値を下げることが可能となり、結果的に更に駆動能力を向上させることが可能となる。

また、本発明と従来のツインウェル技術を併合することにより、両極性チャネルの本発明の半導体装置と通常のＩＣを同一チップ上に混載することが可能となり、簡単にＣＭＯＳドライバ混載のＩＣを作成することが可能となる。

以上、本発明の実施形態を説明したが、本発明は上記の実施形態に限定されるものではなく、本発明はその要旨を逸脱しない範囲で変形して実施できる。

００１ソース領域
００２ドレイン領域
００３ゲート電極
００４ゲート絶縁膜
００５ウェル領域
００６半導体基板
００７凸部
００８凹部
０１９電流経路

Claims

半導体基板と、
前記半導体基板の表面から一定の深さに設けられた第一導電型のウェル領域と、
前記ウェル領域の表面からその途中の深さまで達する複数本のトレンチと、
前記複数本のトレンチが形成する凹部および凸部の表面に設けられたゲート絶縁膜と、
前記複数本のトレンチの内部に、前記複数本のトレンチの両端付近を除いて埋め込まれた第１のゲート電極と、
前記複数本のトレンチの両端付近を除く前記凹部および凸部の領域において前記第１のゲート電極と接触して前記半導体基板の表面に設けられた第２のゲート電極と、
前記複数本のトレンチの両端付近において、前記凸部の表面から前記凹部の側面および底部にわたり連続して配置され、しかも前記ウェル領域の深さよりは浅く設けられた第二導電型半導体層であるソース領域およびドレイン領域を有し、前記凸部において、前記ソース領域およびドレイン領域の上面は、前記第２のゲート電極の両端の下方では相対的に高くなっていて前記ゲート絶縁膜下面に達し、前記第２のゲート電極によって覆われていない部分では相対的に低くなっており、前記第２のゲート電極の両端において段差を有している半導体装置。
前記ソース領域およびドレイン領域はＬＤＤ構造を有する請求項１に記載の半導体装置。
前記ソース領域およびドレイン領域はＤＤＤ構造を有する請求項１に記載の半導体装置。
前記ソース領域およびドレイン領域はＬＤＭＯＳ構造を有する請求項１に記載の半導体装置。
前記複数本のトレンチの前記凸部の幅が完全に空乏化する長さとなっている請求項１乃至４のいずれか１項に記載の半導体装置。
前記半導体装置において、すべての導電型を反転した請求項１乃至５のいずれか１項に記載の半導体装置。