JP5484691B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法および半導体装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device.
近年の半導体装置においては、配線での信号伝搬の遅延が素子動作速度を律速している。配線での遅延定数は配線抵抗と配線間容量の積で表される。そのため、配線抵抗を下げて素子動作を高速化するために、比抵抗値の小さい銅を配線材料とする銅配線が用いられるようになっている。 In recent semiconductor devices, the delay of signal propagation in the wiring determines the element operating speed. The delay constant in wiring is represented by the product of wiring resistance and wiring capacitance. Therefore, in order to reduce the wiring resistance and speed up the element operation, copper wiring using copper having a small specific resistance value as a wiring material is used.
銅配線は、ダマシン(damascene)法で形成される。ダマシン法は、以下の手順で行われる。まず、層間絶縁膜等に凹部を形成しておき、凹部内にバリアメタル膜、シード膜を形成する。次いで、シード膜を電解めっきのカソード電極としてめっき処理を行い凹部をめっき膜で埋設する。その後、凹部外に堆積されたバリアメタル膜、シード膜、およびめっき膜を化学機械研磨法(Chemical Mechanical Polishing:CMP)で除去する。 The copper wiring is formed by a damascene method. The damascene method is performed according to the following procedure. First, a recess is formed in an interlayer insulating film or the like, and a barrier metal film and a seed film are formed in the recess. Next, a plating process is performed using the seed film as a cathode electrode for electrolytic plating, and the recess is filled with the plating film. Thereafter, the barrier metal film, seed film, and plating film deposited outside the recess are removed by chemical mechanical polishing (CMP).
ところで、このようなめっき処理を行う際には、凹部がめっき膜で埋設されるように、めっき液に、凹部底部からめっき膜を成長させるボトムアップ成長を促進する添加剤を導入することが行われている。しかし、このような添加剤を加えた場合、先にめっき膜が埋設される微細な凹部上でのめっき膜の膜厚が厚くなり、膜厚差が生じるという問題があった。このような膜厚差が生じるのを防ぐために、微細な凹部がめっき膜で埋設された後に、めっき膜表面の添加剤を除去する技術が開発されている。 By the way, when performing such a plating process, an additive that promotes bottom-up growth for growing a plating film from the bottom of the recess is introduced into the plating solution so that the recess is filled with the plating film. It has been broken. However, when such an additive is added, there is a problem in that the thickness of the plating film on the fine recess in which the plating film is first embedded becomes thick, resulting in a difference in film thickness. In order to prevent such a difference in film thickness, a technique for removing an additive on the surface of the plating film has been developed after a fine recess is embedded in the plating film.
特許文献1(特開2003−268590号公報)には、凹部が設けられた被処理体の被成膜面上に金属膜を形成せしめるめっき方法であって、被処理体を金属イオンおよび所定の添加剤が含有されてなるめっき液中に浸漬し、電解めっき法により凹部の内部を金属で埋設するボトムアップフィル工程と、凹部の埋め込みが終了した後に、凹部の近傍に存在する所定の添加剤の少なくとも一部を被成膜面上から除去する添加剤除去工程と、所定の添加剤の少なくとも一部が除去された被成膜面上に、電解めっき法により金属を堆積せしめるフィールド成膜工程と、を含むめっき方法が記載されている。これにより、オーバープレーティングの発生を防止できるとされている。 Patent Document 1 (Japanese Patent Laid-Open No. 2003-268590) discloses a plating method for forming a metal film on a film formation surface of an object to be processed provided with a recess, in which the object to be processed is a metal ion and a predetermined amount. A bottom-up fill process in which the inside of the recess is filled with metal by electrolytic plating and immersed in a plating solution containing the additive, and a predetermined additive that exists in the vicinity of the recess after the recess is filled Additive removal process for removing at least a part of the film from the film formation surface, and a field film formation process for depositing metal by electrolytic plating on the film formation surface from which at least a part of the predetermined additive has been removed And a plating method including: As a result, the occurrence of overplating can be prevented.
特許文献2(特開2004−270028号公報)には、銅めっきの電流ステップを、めっきを成長させる方向とは逆の方向にのみ電流を流すステップを1ステップのみ有するように銅めっきを実施する技術が記載されている。これにより、配線の密な所にめっきの盛り上がりが生じて、CMP研磨時間の増大によるコストアップ、ディシング、エロージョン等が起こるのを防止することができるとされている。 In Patent Document 2 (Japanese Patent Laid-Open No. 2004-270028), copper plating is performed so that the current step of copper plating has only one step of flowing current only in the direction opposite to the direction in which plating is grown. The technology is described. As a result, it is possible to prevent plating from rising in dense wiring areas and increasing costs, dishing, erosion, and the like due to an increase in CMP polishing time.
特許文献3(特開2004−158897号公報)には、収容箇所(凹部)内に銅組成を付着してから銅の導電体内に耐エレクトロマイグレーション特性を改善する、たとえばC、O、Cl、S、N等の不純物を添加する技術が記載されている。
特許文献4(特開平11−45887号公報)には、シード層をCVDまたはPVDで付着し、電気めっきする技術が記載されている。
Patent Document 4 (Japanese Patent Laid-Open No. 11-45887) describes a technique in which a seed layer is deposited by CVD or PVD and electroplated.
しかし、本発明者らは、特許文献1や特許文献2に記載されたように、添加剤を除去する処理を行った場合に、幅の広い低アスペクトパターンにおいて、CMP後にめっき膜中に欠陥が発生しやすいということを見出した。 However, as described in Patent Document 1 and Patent Document 2, the present inventors, when performing a process for removing the additive, have a defect in the plating film after CMP in a wide low aspect pattern. We found that it is easy to occur.
本発明によれば、
少なくとも第1の凹部と、前記第1の凹部よりもアスペクト比の低い第2の凹部とが形成された絶縁膜上にシード膜を形成し、ボトムアップ成長を促進する添加剤を含むめっき液を用いた電解めっき法により、前記第1の凹部および前記第2の凹部をめっき膜で埋設する工程を含む半導体装置の製造方法であって、
前記めっき膜で埋設する工程は、
めっき膜を成長させる方向に電流を流して、少なくとも前記第1の凹部および前記第2の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させて前記第1の凹部を前記めっき膜で埋設する第1のめっき膜成長ステップと、
前記第1のめっき膜成長ステップと同じ方向に電流を流して、少なくとも前記第1の凹部および前記第2の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させて前記第2の凹部を前記めっき膜で埋設する第2のめっき膜成長ステップと、
前記第1のめっき膜成長ステップと前記第2のめっき膜成長ステップとの間に、前記めっき膜を成長させる方向とは逆の方向に電流を流す逆バイアスステップと、
前記逆バイアスステップの後、前記第2のめっき膜成長ステップの前に、前記第1のめっき膜成長ステップと同じ方向に、前記第2のめっき膜成長ステップよりも低い電流量で電流を流して、少なくとも前記第1の凹部および前記第2の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させるスローステップと、
を含むことを特徴とする半導体装置の製造方法が提供される。
According to the present invention,
A plating solution containing an additive that forms a seed film on an insulating film in which at least a first recess and a second recess having an aspect ratio lower than that of the first recess is formed, and promotes bottom-up growth. A method of manufacturing a semiconductor device including a step of embedding the first recess and the second recess with a plating film by an electrolytic plating method used,
The step of embedding with the plating film includes:
A current is passed in the direction in which the plating film is grown, and a plating film is grown on the seed film including at least the region where the first recess and the second recess are formed, and the first recess is plated. A first plating film growth step embedded in the film;
A current is passed in the same direction as the first plating film growth step to grow a plating film on the seed film including at least the region where the first recess and the second recess are formed. A second plating film growth step of burying the recess of the plating film with the plating film,
A reverse bias step of passing a current in a direction opposite to a direction in which the plating film is grown between the first plating film growth step and the second plating film growth step;
After the reverse bias step and before the second plating film growth step, a current is passed in the same direction as the first plating film growth step with a current amount lower than that of the second plating film growth step. A slow step of growing a plating film on the seed film including at least the region where the first recess and the second recess are formed;
A method for manufacturing a semiconductor device is provided.
本発明によれば、
半導体基板上に形成された絶縁膜と、
前記絶縁膜中に埋め込まれた第1のめっき配線と、
前記絶縁膜中に埋め込まれるとともに、断面形状において前記第1のめっき配線よりもアスペクト比が小さい第2のめっき配線と、
を少なくとも含む半導体装置であって、
前記第1のめっき配線および前記第2のめっき配線は、ボトムアップ成長を促進する添加剤を含有し、
前記第2のめっき配線において、前記添加剤は、前記絶縁膜側から前記第2のめっき配線の表面に向かう積層方向において、他の領域よりも濃度が高い少なくとも一つのピークを含む山形の濃度分布を有し、当該山形の濃度分布は、前記表面に向かう傾きの方が前記絶縁膜側に向かう傾きよりも小さい非対称形状を有することを特徴とする半導体装置が提供される。
According to the present invention,
An insulating film formed on the semiconductor substrate;
A first plated wiring embedded in the insulating film;
A second plating wiring embedded in the insulating film and having a smaller aspect ratio than the first plating wiring in a cross-sectional shape;
A semiconductor device including at least
The first plated wiring and the second plated wiring contain an additive that promotes bottom-up growth,
In the second plated wiring, the additive has a mountain-shaped concentration distribution including at least one peak having a higher concentration than other regions in the stacking direction from the insulating film side toward the surface of the second plated wiring. And the concentration distribution of the mountain shape has an asymmetric shape in which the inclination toward the surface is smaller than the inclination toward the insulating film.
本発明者らは、上記のような、添加剤を除去する処理を行った場合に、幅の広い低アスペクトパターン、すなわち第2の凹部において、CMP後にめっき膜中に欠陥が発生しやすいという課題が生じるのは、以下のようなメカニズムによるものではないかと考えた。 The present inventors have a problem that, when the treatment for removing the additive as described above is performed, defects are likely to occur in the plating film after CMP in the wide low aspect pattern, that is, the second recess. We thought that the occurrence of this was due to the following mechanism.
めっき膜成膜速度が速いと、めっき液中の添加剤は、被めっき面へあまり吸着しない。めっき膜成膜速度は電流量に比例するため、電流量が高いほど添加剤が被めっき面に吸着しなくなる。特許文献1や特許文献2に記載されたように、逆バイアスを印加する等して添加剤を除去した後に、すぐに高い電流量でのめっき処理を行うと、めっき膜表面にほとんど添加剤が吸着しないままめっき膜が形成される。そのため、最初のめっき膜成長ステップで埋め込まれなかった低アスペクトパターンにおいて、ボトムアップ成長が阻害されてめっき膜が埋め込まれず、めっき膜中に欠陥が発生すると考えられる。 When the plating film forming speed is high, the additive in the plating solution is not so adsorbed on the surface to be plated. Since the plating film deposition rate is proportional to the amount of current, the higher the amount of current, the more the additive is not adsorbed on the surface to be plated. As described in Patent Document 1 and Patent Document 2, after removing the additive by applying a reverse bias or the like, and immediately after plating with a high current amount, almost the additive is present on the surface of the plating film. A plating film is formed without adsorbing. For this reason, in the low aspect pattern that was not embedded in the initial plating film growth step, bottom-up growth is hindered and the plating film is not embedded, and it is considered that defects occur in the plating film.
本発明の半導体装置の製造方法によれば、逆バイアスステップの後、電流量の高い第2のめっき膜成長ステップの前に、電流量の低いスローステップを行うため、被めっき面に添加剤が均等に多量に吸着する。これにより、逆バイアスステップを行うことによりめっき膜の平坦性を良好にすることができるとともに、第2の凹部内でめっき膜がボトムアップ成長するようにできるので、第2の凹部内のめっき膜の欠陥の配線を防ぐこともできる。 According to the semiconductor device manufacturing method of the present invention, after the reverse bias step and before the second plating film growth step having a high current amount, a slow step having a low current amount is performed. Adsorbs a large amount evenly. Thus, the flatness of the plating film can be improved by performing the reverse bias step, and the plating film can be grown from the bottom up in the second recess, so that the plating film in the second recess can be obtained. It is also possible to prevent defective wiring.
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。 It should be noted that any combination of the above-described constituent elements and a conversion of the expression of the present invention between a method, an apparatus, and the like are also effective as an aspect of the present invention.
本発明によれば、めっき膜の平坦性を保ちつつ、太幅配線におけるめっき膜の膜質を良好に保つことができる。 ADVANTAGE OF THE INVENTION According to this invention, the film quality of the plating film in a wide wiring can be kept favorable, maintaining the flatness of a plating film.
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
図1は、本実施の形態における半導体装置の製造手順を示すフローチャートである。
本実施の形態における半導体装置の製造方法は、少なくとも第1の凹部と、第1の凹部よりもアスペクト比の低い第2の凹部とが形成された絶縁膜上にシード膜を形成し、ボトムアップ成長を促進する添加剤を含むめっき液を用いた電解めっき法により、第1の凹部および第2の凹部をめっき膜で埋設する工程を含む。ここで、絶縁膜は、基板上に形成される。
FIG. 1 is a flowchart showing a manufacturing procedure of a semiconductor device according to the present embodiment.
In the method of manufacturing a semiconductor device according to the present embodiment, a seed film is formed on an insulating film in which at least a first recess and a second recess having an aspect ratio lower than that of the first recess are formed. A step of embedding the first recess and the second recess with a plating film by an electroplating method using a plating solution containing an additive that promotes growth; Here, the insulating film is formed on the substrate.
めっき膜で埋設する工程は、シード膜形成ステップ(S100)と、めっき膜を成長させる方向(以下、正方向という。)に電流を流して、層間絶縁膜上全面にめっき膜を成長させて細幅凹部(第1の凹部)をめっき膜で埋設する第1のめっき膜成長ステップ(S102)と、正方向に電流を流して、層間絶縁膜上全面にめっき膜を成長させて太幅凹部(第2の凹部)をめっき膜で埋設する第2のめっき膜成長ステップ(S108)と、第1のめっき膜成長ステップと第2のめっき膜成長ステップとの間に、めっき膜を成長させる方向とは逆の方向(以下、逆方向という。)に電流を流す逆バイアスステップ(S104)と、逆バイアスステップの後、第2のめっき膜成長ステップの前に、正方向に、第2のめっき膜成長ステップよりも低い電流量で電流を流して、層間絶縁膜上全面にめっき膜を成長させるスローステップ(S106)とを含む。 The process of embedding with a plating film includes a seed film formation step (S100) and a current flowing in the direction in which the plating film is grown (hereinafter referred to as the positive direction) to grow a plating film on the entire surface of the interlayer insulating film. A first plating film growth step (S102) in which the width recess (first recess) is embedded with a plating film, and a current is allowed to flow in the positive direction to grow the plating film on the entire surface of the interlayer insulating film. A second plating film growth step (S108) in which the second recess) is embedded with the plating film, and a direction in which the plating film is grown between the first plating film growth step and the second plating film growth step; Is a reverse bias step (S104) in which current flows in the reverse direction (hereinafter referred to as reverse direction), and after the reverse bias step and before the second plating film growth step, the second plating film in the forward direction. Lower than growth step By applying a current at a flow rate, including the slow step (S106) and growing a plated film on the interlayer insulating film on the entire surface.
ここで、第2のめっき膜成長ステップは、フィールド成膜工程とも言われ、第2のめっき膜成長ステップにおいて、太幅凹部内がめっき膜で埋め込まれた後、層間絶縁膜上全面にめっき膜が略平坦に堆積される。逆バイアスステップは、めっき膜表面に吸着した添加剤を除去するために行われる。これにより、めっき膜を平坦にすることができる。一方、逆バイアスステップを行った後、すぐに第2のめっき膜成長ステップを行うと、太幅凹部におけるめっき膜の膜質が悪化する。スローステップは、めっき膜表面に均等に添加剤を吸着させるために行う。本実施の形態において、逆バイアスステップとスローステップとを併用することにより、めっき膜の平坦性を保ちつつ、太幅配線におけるめっき膜の膜質を良好に保つことができる。 Here, the second plating film growth step is also referred to as a field film formation process. In the second plating film growth step, after the inside of the wide-width recess is filled with the plating film, the plating film is entirely formed on the interlayer insulating film. Is deposited substantially flat. The reverse bias step is performed to remove the additive adsorbed on the plating film surface. Thereby, a plating film can be made flat. On the other hand, if the second plating film growth step is performed immediately after performing the reverse bias step, the film quality of the plating film in the wide-width concave portion deteriorates. The slow step is performed in order to adsorb the additive evenly on the plating film surface. In the present embodiment, by using the reverse bias step and the slow step together, the film quality of the plating film in the wide wiring can be kept good while maintaining the flatness of the plating film.
図2および図3は、本実施の形態における半導体装置100の製造手順を示す工程断面図である。本実施の形態において、層間絶縁膜102に配線を形成する工程を説明する。
2 and 3 are process cross-sectional views illustrating the manufacturing procedure of the
図示していないが、半導体装置100は、半導体基板等の基板を含む。半導体基板は、たとえばシリコン基板とすることができる。シリコン基板上には、トランジスタ等の素子(不図示)が形成された構成とすることができる。半導体装置100は、基板上に形成された層間絶縁膜102を含む。ここで、層間絶縁膜102には、細幅配線溝104a(第1の凹部)や太幅配線溝104b(第2の凹部)等の凹部が形成されている(図2(a))。ここで、凹部の中で、アスペクト比が高い凹部を細幅配線溝104aとし、それ以外の凹部を太幅配線溝104bとする。ここでは凹部として配線溝を例として示すが、凹部はこれに限られず、コンタクトホール、ビアホール等とすることもできる。
Although not shown, the
次に、このような細幅配線溝104aおよび太幅配線溝104bを導電性材料で埋設する手順を説明する。本実施の形態において、導電性材料は、主として電解めっき法で形成されるめっき膜により構成することができる。
Next, a procedure for embedding the
まず、層間絶縁膜102上に、バリアメタル膜105を形成する。バリアメタル膜は、たとえば、TaN膜上にTa膜が形成された積層膜等とすることができる。つづいて、バリアメタル膜105上に、めっき処理時のシードとなるシード膜106を形成する(図2(b))。
First, the
シード膜106は、たとえば化学気相成長法(Chemical Vapor Deposition:CVD)等により形成された銅(Cu)膜等とすることができる。また、シード膜106は、銅を主成分とするとともに、Ru、Pt、Pd、Rh、Ir、Ag、Te、またはTc等の銅以外の材料を含む構成とすることができる。また、本記実施の形態では、バリアメタル膜105を形成し、つづいてバリアメタル膜105上にシード膜106を形成する例を示しているが、バリアメタル膜105をめっきのシードとなるように構成することもできる。この場合、バリアメタル膜105は、Ru、Pt、Pd、Rh、Ir、Ag、Te、またはTc等の材料を主成分として構成することができる。
The
次いで、シード膜106をカソードとして、当該カソードとめっき液中に設けられたアノードとの間にバイアス電圧を印加することにより、凹部をめっき膜で埋設する工程を行う。本実施の形態において、めっき液は、通常の銅配線形成時のめっき膜を形成するのに用いるものと同様とすることができる。めっき液は、たとえば硫酸銅めっき液とすることができる。また、めっき液は、添加剤として、めっき膜のボトムアップ成長を促進する促進剤を含むことができる。促進剤は、C、O、Cl、S、N等の不純物を含むことができる。本実施の形態で用いられる促進剤としては、とくに限定されないが、たとえば、有機スルフォン酸ナトリウム等の有機スルフォン酸塩等が挙げられる。これ以外にも、めっき液の添加剤として、他の促進剤(アクセラレータ)、レベラ、およびサプレッサ(抑制剤)が導入されてもよい。
Next, using the
本実施の形態において、凹部をめっき膜で埋設する工程は、図1のステップS102からステップS108に示したように、正方向に電流を流す第1のめっき膜成長ステップ(ステップS102)と、逆方向に電流を流す逆バイアスステップ(ステップS104)と、正方向に電流を流すスローステップ(ステップS106)と、正方向に、スローステップよりも高い電流量で電流を流す第2のめっき膜成長ステップ(ステップS108)と、を含む。ここで、電流量の具体例は、たとえば、アノードからカソードへ流れる電流値(A)を被めっき面の表面積で除して規格化した電流密度(A/cm2)とすることができる。以下、電流量として、電流密度を用いて説明する。 In the present embodiment, the step of embedding the concave portion with the plating film is the reverse of the first plating film growth step (step S102) in which a current flows in the forward direction, as shown in steps S102 to S108 in FIG. A reverse bias step (step S104) in which current flows in the direction, a slow step (step S106) in which current flows in the positive direction, and a second plating film growth step in which current flows in a positive direction with a higher current amount than the slow step (Step S108). Here, a specific example of the current amount can be, for example, a current density (A / cm 2 ) normalized by dividing the current value (A) flowing from the anode to the cathode by the surface area of the surface to be plated. Hereinafter, the current amount will be described using the current density.
まず、第1の電流密度で、細幅配線溝104aを埋設する第1のめっき膜成長ステップを行う(図2(c)、図2(d))。第1のめっき膜成長ステップは、細幅配線溝104aがめっき膜108で埋設されるまで行うことができる。なお、第1のめっき膜成長ステップにおいて、電流密度を連続的または段階的に変化させることができる。たとえば、低い電流密度である程度の膜厚のめっき膜を成長させた後、高い電流密度でめっき膜を成長させることができる。
First, a first plating film growth step for burying the
次に、第2の電流密度で、逆方向に電流を流す逆バイアスステップを行う。第1のめっき膜成長ステップで細幅配線溝104aをめっき膜108で埋設した後には、図2(d)に示すように、細幅配線溝104a上表面に添加剤110が集中的に凝集している。そのため、このままめっき処理を続けると、細幅配線溝104a上にめっき膜108が厚く形成されてしまい、膜厚が不均等になる。本実施の形態において、逆バイアスをかけて、めっき膜108表面に吸着した添加剤110を除去する。この処理により、めっき膜108表面に吸着した添加剤110が除去される(図2(e))。これにより、めっき膜108の平坦化効果を得ることができる。
Next, a reverse bias step for flowing a current in the reverse direction at the second current density is performed. After the
その後、第3の電流密度で、正方向に電流を流すスローステップを行う。スローステップでは、この後に行う第2のめっき膜成長ステップよりも低い電流密度で電流を流す。このようなスローステップを設けることにより、添加剤110を再びめっき膜108表面に吸着させることができる(図3(a))。このとき、添加剤110をめっき膜108表面に均等に吸着させることができる。なお、このスローステップにより、スローステップを行わない場合と比較し、より多くの添加剤110がめっき膜108に取り込まれることになる。
Thereafter, a slow step of flowing a current in the positive direction at the third current density is performed. In the slow step, a current is passed at a lower current density than in the second plating film growth step performed thereafter. By providing such a slow step, the additive 110 can be adsorbed again on the surface of the plating film 108 (FIG. 3A). At this time, the additive 110 can be evenly adsorbed on the surface of the
つづいて、第4の電流密度で、正方向に電流を流す第2のめっき膜成長ステップを行う。第2のめっき膜成長ステップでは、スローステップよりも高い電流密度で電流を流す。また、一般的に、第2のめっき膜成長ステップでは、第1のめっき膜成長ステップよりも高い電流密度で電流を流すことができる。第2のめっき膜成長ステップにおいて、電流密度を高くすることにより、めっき時間の短縮を図ることができる。このとき、スローステップにおいて、めっき膜108表面に添加剤110が均等に吸着されているので、めっき膜108はボトムアップ成長し、太幅配線溝104bも完全に埋め込まれる(図3(b)、図3(c))。図3(b)および図3(c)に示すように、スローステップおよびそれに引き続いて行われる第2のめっき膜成長ステップの初期において、めっき膜108表面に多量に吸着している添加剤110の一部が、めっき膜108中に取り込まれる。その結果、太幅配線溝104b中のめっき膜108中には、添加剤110(以下、スローステップに起因してめっき膜108中に取り込まれた添加剤110を添加剤116と言う。)が多く取り込まれる。
Subsequently, a second plating film growth step is performed in which a current is passed in the positive direction at a fourth current density. In the second plating film growth step, a current is passed at a higher current density than in the slow step. In general, in the second plating film growth step, a current can be passed at a higher current density than in the first plating film growth step. In the second plating film growth step, the plating time can be shortened by increasing the current density. At this time, since the additive 110 is evenly adsorbed on the surface of the
本実施の形態において、スローステップを行う前までは、逆バイアスステップは、複数回行ってもよい。一方、本実施の形態において、スローステップと第2のめっき膜成長ステップとの間で、逆バイアスをかける処理は行わない。 In the present embodiment, the reverse bias step may be performed a plurality of times until the slow step is performed. On the other hand, in the present embodiment, a process for applying a reverse bias is not performed between the slow step and the second plating film growth step.
図8は、スローステップを行わなかった場合に、第2のめっき膜成長ステップでめっき膜が成長する様子を示す工程断面図である。
ここで、半導体装置200の層間絶縁膜202、バリアメタル膜205、シード膜206、めっき膜208、および添加剤210は、図2および図3に示した半導体装置100の層間絶縁膜102、バリアメタル膜105、シード膜106、めっき膜108、および添加剤110と同様の材料により構成することができる。また、太幅配線溝204bは、太幅配線溝104bと同様の構成を有する。
FIG. 8 is a process cross-sectional view showing how the plating film grows in the second plating film growth step when the slow step is not performed.
Here, the
スローステップを行わなかった場合、図8(a)に示すように、太幅配線溝204b内のめっき膜208表面に添加剤210が充分吸着しないまま、第2のめっき膜成長ステップにおける太幅配線溝204bの埋め込みが行われる。そのため、太幅配線溝204b内で、めっき膜208のボトムアップ成長が充分に起こらないという問題が生じる。めっき膜208のボトムアップ成長が起こらないと、図8(b)に示したように、太幅配線溝204b内がめっき膜208で埋め込まれず、凹部212が形成されてしまう。
When the slow step is not performed, as shown in FIG. 8A, the thick wiring in the second plating film growth step is performed without sufficiently adsorbing the additive 210 on the surface of the
一方、本実施の形態において、スローステップを行うことによって、図3(a)に示したように、太幅配線溝104b内のめっき膜108表面にも添加剤110が均等に吸着するので、太幅配線溝104b内でのめっき膜108の成長をボトムアップ成長とすることができ、太幅配線溝104b内をめっき膜108で埋設することができる。
On the other hand, in the present embodiment, by performing the slow step, as shown in FIG. 3A, the additive 110 is evenly adsorbed on the surface of the
電解めっき工程の終了後、アニール処理し、CMPにより、配線溝外部に露出しためっき膜108、シード膜106、およびバリアメタル膜105を除去して平坦化する。これにより、細幅配線溝104a中に細幅配線112(第1のめっき配線)、太幅配線溝104b中に太幅配線114(第2のめっき配線)をそれぞれ形成することができる(図3(d))。太幅配線114は、断面形状において細幅配線112よりもアスペクト比が小さい。なお、ここでは、シード膜106とめっき膜108とを区別して記載しているが、実際は、シード膜106とめっき膜108とはめっき処理の過程で一体に形成される。図3(d)に示すように、太幅配線114のめっき膜中には、スローステップに起因してめっき膜108に取り込まれた添加剤116が多く存在する領域が形成される。一方、細幅配線112は、スローステップの前に既にめっき膜108で埋め込まれているので、細幅配線112中のめっき膜108中にはスローステップに起因する添加剤116は取り込まれない。本実施の形態において、細幅配線112および太幅配線114は、ボトムアップ成長を促進する添加剤110を含有し、太幅配線114においては、スローステップに起因して取り込まれる添加剤116を含むため、細幅配線112よりも添加剤110(添加剤116)の含有量が多い。このような構成とすることにより、太幅配線114のエレクトロマイグレーション耐性を高めることができるとともに、太幅配線114の表面ではなく、内部に添加剤116を導入することにより、太幅配線114とその上層の膜等との密着性の低下も防ぐことができる。
After the electrolytic plating process is completed, annealing is performed, and the
本実施の形態において、太幅配線114において、第1のめっき膜成膜ステップおよび逆バイアスステップに起因する添加剤取り込みピークとスローステップに起因する添加剤取り込みピークが存在するようになる。そのため、添加剤は、層間絶縁膜102側から太幅配線114の表面に向かう積層方向において、他の領域よりも濃度が高い少なくとも一つのピークを含む山形の濃度分布を有し、当該山形の濃度分布は、表面に向かう傾きの方が絶縁膜側に向かう傾きよりも小さい非対称形状を有することができる。一方、細幅配線112においては、逆バイアスステップの前に細幅配線溝104aが埋め込まれてしまうため、このような添加剤のピークは存在しない。つまり、細幅配線112において、添加剤の濃度分布は、層間絶縁膜102側から細幅配線112の表面に向かう積層方向において、ピークを有しない。
In the present embodiment, an additive uptake peak due to the first plating film forming step and the reverse bias step and an additive uptake peak due to the slow step are present in the
この後、さらに層間絶縁膜形成、凹部形成、および導電性材料による凹部の埋設を繰り返すことにより、多層配線構造が得られる。 Thereafter, by further repeating the formation of the interlayer insulating film, the formation of the recesses, and the embedding of the recesses with a conductive material, a multilayer wiring structure is obtained.
図4は、本実施の形態における、各ステップを行うタイミングおよび電流密度を模式的に示す図である。 FIG. 4 is a diagram schematically showing the timing of performing each step and the current density in the present embodiment.
ここで、まず、時間t1まで第1のめっき膜成長ステップを行う。第1のめっき膜成長ステップにおける電流密度I1は、たとえば、0.15mA/cm2以上15mA/cm2以下とすることができる。また、電流密度I1は、0.15mA/cm2以上15mA/cm2以下の1段階目と10〜30mA/cm2の2段階目との2段階とすることもできる。時間t1は、細幅配線溝104aがめっき膜108で埋設されるまでの時間とすることができる。
Here, first, the first plating film growth step until the time t 1. Current density I 1 is the first plating film growth step, for example, a 0.15 mA / cm 2 or more 15 mA / cm 2 or less. Also, the current density I 1 may also be a two-stage and second-stage 0.15 mA / cm 2 or more 15 mA / cm 2 or less in the first stage and 10~30mA / cm 2. The time t 1 can be a time until the
つづいて、時間t2まで逆バイアスステップを行う。逆バイアスステップにおける電流密度I2は、たとえば、−30mA/cm2以上−7mA/cm2以下とすることができる。つづいて、時間t3までスローステップを行う。スローステップにおける電流密度I3は、たとえば、0.15mA/cm2以上15mA/cm2以下とすることができる。 Subsequently, an inverse bias step until the time t 2. The current density I 2 in the reverse bias step can be set to, for example, -30 mA / cm 2 or more and -7 mA / cm 2 or less. Then, perform a slow step up to the time t 3. Current density I 3 in the slow step, for example, be a 0.15 mA / cm 2 or more 15 mA / cm 2 or less.
本実施の形態において、とくに制限されないが、逆バイアスステップにおける電流密度(絶対値)は、スローステップにおける電流密度(絶対値)よりも高くすることができる。逆バイアスステップでは、めっき膜108表面に吸着した添加剤110を除去する必要があるので、ある程度高い電流密度とする必要がある。また、とくに制限されないが、逆バイアスステップを行う時間(時間t1から時間t2まで)は、スローステップを行う時間(時間t2から時間t3まで)と略等しくすることができる。これにより、逆ステップにおいて、添加剤110を除去することができるとともに、スローステップにおいて、添加剤110をめっき膜108表面に均等に吸着させることができる。
In the present embodiment, although not particularly limited, the current density (absolute value) in the reverse bias step can be made higher than the current density (absolute value) in the slow step. In the reverse bias step, since it is necessary to remove the additive 110 adsorbed on the surface of the
つづいて、さらに所定の時間まで第2のめっき膜成長ステップを行う。第2のめっき膜成長ステップにおける電流密度I4は、たとえば、20mA/cm2以上80mA/cm2以下とすることができる。スローステップにおける電流密度I3は、第2のめっき膜成長ステップにおける電流密度I4の1/10倍以上1倍未満とすることができる。 Subsequently, the second plating film growth step is performed until a predetermined time. The current density I 4 in the second plating film growth step can be set to 20 mA / cm 2 or more and 80 mA / cm 2 or less, for example. The current density I 3 in the slow step can be set to 1/10 times or more and less than 1 time the current density I 4 in the second plating film growth step.
(実施例1)
以下の条件で、めっき膜108を形成した。
第1のめっき膜成長ステップ:電流密度0.15〜15mA/cm2、時間20〜100秒
逆バイアスステップ:電流密度−7〜−30mA/cm2、時間0.5〜5秒
スローステップ:電流密度0.15〜15mA/cm2、時間0.5〜5秒
第2のめっき膜成長ステップ:電流密度20〜80mA/cm2、時間5〜100秒
Example 1
The
First plating film growth step: current density 0.15 to 15 mA / cm 2 , time 20 to 100 seconds Reverse bias step: current density −7 to −30 mA / cm 2 , time 0.5 to 5 seconds Slow step: current Density 0.15 to 15 mA / cm 2 , time 0.5 to 5 seconds Second plating film growth step: current density 20 to 80 mA / cm 2 , time 5 to 100 seconds
(比較例)
逆バイアスステップの後、スローステップを行わず、逆バイアスステップにつづいて第2のめっき膜成長ステップを行った点を除いて、実施例1と同様にした。
(Comparative example)
After the reverse bias step, the same procedure as in Example 1 was performed except that the slow step was not performed and the second plating film growth step was performed following the reverse bias step.
表1に、実施例1で形成しためっき膜108と、比較例で形成しためっき膜における欠陥数の評価を行った結果を示す。欠陥数の評価は、光学顕微鏡により観察した外観データを電子的に解析してパターン欠陥を認識するパターン欠陥評価装置を用いて行った。
Table 1 shows the results of evaluation of the number of defects in the
また、図5から図7に、実施例1で形成しためっき膜108と、比較例で形成しためっき膜中の不純物の濃度分布の測定結果を示す。ここで、横軸は、めっき膜表面からの深さを示し、図中左側が表面で右に行くほど深さが深くなっている。また、バリアメタル膜とめっき膜(シード膜)との界面を「界面」として示す。
5 to 7 show measurement results of impurity concentration distributions in the
図5は、実施例1で形成しためっき膜108中の不純物の濃度分布、図6は、比較例で形成しためっき膜中の不純物の濃度分布をそれぞれ示す。ここでは、C(炭素)、N(窒素)、O(酸素)、Si(ケイ素)、S(硫黄)、Cl(塩素)、Cu(銅)、Ta(タンタル)の濃度分布を示す。これらの中で、C、O、Cl、S、N等が添加剤に含まれる不純物である。C、Cl、S等のピークの形状から明らかなように、実施例1で形成しためっき膜108においては、比較列で形成した膜に比べて表面側でのC、Cl、S等の濃度が高くなっている。
5 shows the impurity concentration distribution in the
違いを分かりやすくするために、図7に、実施例1と比較列のC、Cl、Sのピークを抽出して重ね合わせた図を示す。実施例1(「スローステップあり」と記載)の場合、C、Cl、Sのピークが、比較例に比べて表面側にふくらんでいる。すなわち、比較例では、C、Cl、Sのピークが、表面側とバリアメタル膜との界面側で略対称となっているが、実施例1では、C、Cl、Sのピークの裾部分が、表面側においてバリアメタル膜との界面側よりも上に凸のカーブとなっている。具体的には、実施例1において、めっき膜中の不純物C、S、Clのいずれか少なくとも一つの深さ方向分布が、バリアメタル膜との界面から約200nmの箇所(表面から約500nmの箇所)にピークを持ち、そのピーク位置から表面側の裾部分がバリアメタル膜との界面側よりも表面側で上に凸となっている。たとえば、Clの場合、ピークを含む山形の濃度分布の形状が、ピークの位置を中心線とすると、表面側では、界面側よりも約30%程度幅が広くなっている。 In order to make the difference easy to understand, FIG. 7 shows a diagram in which the peaks of C, Cl, and S in Example 1 and the comparison column are extracted and superimposed. In the case of Example 1 (described as “with slow step”), the peaks of C, Cl, and S are larger on the surface side than in the comparative example. That is, in the comparative example, the C, Cl, and S peaks are substantially symmetrical on the interface side between the surface side and the barrier metal film, but in Example 1, the skirt portions of the C, Cl, and S peaks are On the surface side, the curve is convex above the interface side with the barrier metal film. Specifically, in Example 1, the depth direction distribution of at least one of the impurities C, S, and Cl in the plating film is about 200 nm from the interface with the barrier metal film (about 500 nm from the surface). ), And the skirt portion on the surface side from the peak position is convex upward on the surface side than the interface side with the barrier metal film. For example, in the case of Cl, the shape of the concentration distribution having a peak shape including a peak is about 30% wider on the surface side than on the interface side when the peak position is the center line.
これは、比較例においては、第1のめっき膜成膜ステップおよび逆バイアスステップに起因する不純物取り込みピークのみが存在するが、実施例1においては、第1のめっき膜成膜ステップおよび逆バイアスステップに起因する不純物取り込みピークとスローステップに起因する不純物取り込みピークとが重畳した形になっているためと考えられる。従って、スローステップにより、めっき膜への添加剤の取り込み量が増加することが示されている。これは、スローステップにより、成長中のめっき膜表面に添加剤が多量に吸着され、それが取り込まれたことを示唆している。 In the comparative example, only the impurity uptake peak due to the first plating film forming step and the reverse bias step exists, but in Example 1, the first plating film forming step and the reverse bias step are present. This is probably because the impurity uptake peak due to the process and the impurity uptake peak due to the slow step are superimposed. Therefore, it is shown that the amount of additive taken into the plating film is increased by the slow step. This suggests that a large amount of the additive is adsorbed on the surface of the growing plating film and is taken in by the slow step.
このように、スローステップで取り込まれた不純物により、太幅配線溝104bを埋設する際にもボトムアップ成長が生じ、膜質を改善することができ、表1に示したように欠陥数を低減することができたと考えられる。
As described above, the impurities taken in at the slow step cause bottom-up growth even when embedding the
(実施例2)
以下の条件で、めっき膜108を形成した。ここでは、第1のめっき膜成長ステップを2段階で行った。
第1のめっき膜成長ステップ(1段階目):電流密度0.15〜15mA/cm2、時間5〜30秒
第1のめっき膜成長ステップ(2段階目):電流密度10〜30mA/cm2、時間50〜200秒
逆バイアスステップ:電流密度−7〜−30mA/cm2、時間0.5〜5秒
スローステップ:電流密度0.15〜15mA/cm2、時間0.5〜5秒
第2のめっき膜成長ステップ:電流密度20〜80mA/cm2、時間5〜100秒
(Example 2)
The
First plating film growth step (first stage): current density 0.15 to 15 mA / cm 2 , time 5 to 30 seconds First plating film growth step (second stage): current density 10 to 30 mA / cm 2 , Time 50 to 200 seconds, reverse bias step: current density −7 to −30 mA / cm 2 , time 0.5 to 5 seconds, slow step: current density 0.15 to 15 mA / cm 2 , time 0.5 to 5 seconds 2 plating film growth step: current density 20 to 80 mA / cm 2 , time 5 to 100 seconds
実施例2においても、実施例1と同様の結果となった。 In Example 2, the same result as in Example 1 was obtained.
本実施の形態における半導体装置100の製造手順によれば、逆バイアスステップを行った後、太幅配線溝104bを埋め込むための第2のめっき膜成膜ステップの前にスローステップを挿入する。これにより、逆バイアスステップ後の被めっき面に添加剤を充分に均等に吸着させることができる。そのため、太幅配線溝104bを埋め込む際に、ボトムアップ成長を生じさせることができ、太幅配線溝104b内の膜質を良好にすることができる。電解めっきで形成するめっき膜の形状や膜質はめっき処理時の電流プロファイルに依存する。本実施の形態において、電流プロファイルを上記のように制御することにより、めっき膜の平坦性を保ちつつ、太幅配線におけるめっき膜の膜質を良好に保つことができる。
According to the manufacturing procedure of the
さらに、スローステップだけで太幅配線溝104bを埋め込むのではなく、スローステップで被めっき面に添加剤を均等に吸着させた後は、第2のめっき膜成長ステップで太幅配線溝104bを埋め込むので、成膜速度を速くすることができる。これにより、生産性を落とさずにめっき膜中の不純物濃度を制御させることができる。
Further, the
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.
以上の実施の形態においては、半導体装置100上に、細幅配線溝104aと太幅配線溝104bのそれぞれアスペクト比が異なる2種類の凹部が形成された例示したが、それぞれアスペクト比が異なる3種類以上の凹部が形成された場合にも、本発明を適用することができる。このような場合、まず、最もアスペクト比の高い凹部と、それ以外の凹部とに分けて、最もアスペクト比の高い凹部を、以上の実施の形態で説明した細幅配線溝104aと同様の取り扱いとして、その他の凹部を太幅配線溝104bと同様の取り扱いとする。すなわち、最もアスペクト比の高い凹部がめっき膜で埋設されると、逆バイアスステップおよびスローステップを行う。つづいて、第2のめっき膜成長ステップにおいて、2番目にアスペクト比の高い凹部がめっき膜で埋設さると、逆バイアスステップおよびスローステップを行う。次に、第2のめっき膜成長ステップにおいて、3番目にアスペクト比の高い凹部がめっき膜で埋設されると、また、逆バイアスステップおよびスローステップを行う。このような処理を繰り返すことにより、それぞれアスペクト比が異なる3種類以上の凹部が形成された場合でも、めっき膜の膜質を良好にすることができる。
In the above embodiment, two types of recesses having different aspect ratios of the
図2および図3においては、シングルダマシン法を例にとって銅配線を形成する手順を説明したが、デュアルダマシン法においても同様に適用することができる。 In FIG. 2 and FIG. 3, the procedure for forming the copper wiring has been described by taking the single damascene method as an example, but the same can be applied to the dual damascene method.
100 半導体装置
102 層間絶縁膜
104a 細幅配線溝
104b 太幅配線溝
105 バリアメタル膜
106 シード膜
108 めっき膜
110 添加剤
112 細幅配線
114 太幅配線
116 スローステップに起因してめっき膜中に取り込まれた添加剤
100
Claims (11)
前記めっき膜で埋設する工程は、
めっき膜を成長させる方向に電流を流して、少なくとも前記第1の凹部および前記第2の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させて前記第1の凹部を前記めっき膜で埋設する第1のめっき膜成長ステップと、
前記第1のめっき膜成長ステップと同じ方向に電流を流して、少なくとも前記第1の凹部および前記第2の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させて前記第2の凹部を前記めっき膜で埋設する第2のめっき膜成長ステップと、
前記第1のめっき膜成長ステップと前記第2のめっき膜成長ステップとの間に、前記めっき膜を成長させる方向とは逆の方向に電流を流す逆バイアスステップと、
前記逆バイアスステップの後、前記第2のめっき膜成長ステップの前に、前記第1のめっき膜成長ステップと同じ方向に、前記第2のめっき膜成長ステップよりも低い電流量で電流を流して、少なくとも前記第1の凹部および前記第2の凹部が形成された領域を含む前記シード膜上にめっき膜を成長させるスローステップと、
を含み、
前記第1の凹部および前記第2の凹部はそれぞれ配線溝である半導体装置の製造方法。 A plating solution containing an additive that forms a seed film on an insulating film in which at least a first recess and a second recess having an aspect ratio lower than that of the first recess is formed, and promotes bottom-up growth. A method of manufacturing a semiconductor device including a step of embedding the first recess and the second recess with a plating film by an electrolytic plating method used,
The step of embedding with the plating film includes:
A current is passed in the direction in which the plating film is grown, and a plating film is grown on the seed film including at least the region where the first recess and the second recess are formed, and the first recess is plated. A first plating film growth step embedded in the film;
A current is passed in the same direction as the first plating film growth step to grow a plating film on the seed film including at least the region where the first recess and the second recess are formed. A second plating film growth step of burying the recess of the plating film with the plating film,
A reverse bias step of passing a current in a direction opposite to a direction in which the plating film is grown between the first plating film growth step and the second plating film growth step;
After the reverse bias step and before the second plating film growth step, a current is passed in the same direction as the first plating film growth step with a current amount lower than that of the second plating film growth step. A slow step of growing a plating film on the seed film including at least the region where the first recess and the second recess are formed;
Only including,
The method of manufacturing a semiconductor device, wherein each of the first recess and the second recess is a wiring groove .
前記添加剤は、C、O、Cl、S、およびNから選択される少なくとも一の元素を含むことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the additive contains at least one element selected from C, O, Cl, S, and N.
前記スローステップにおける電流密度は、15mA/cm2以下であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
The method of manufacturing a semiconductor device, wherein a current density in the slow step is 15 mA / cm 2 or less.
前記スローステップにおける電流密度は、0.15mA/cm2以上であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claim 1 to 3,
The method for manufacturing a semiconductor device, wherein a current density in the slow step is 0.15 mA / cm 2 or more.
前記第2のめっき膜成長ステップにおける電流密度は、20mA/cm2以上であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claim 1 to 4,
A method of manufacturing a semiconductor device, wherein a current density in the second plating film growth step is 20 mA / cm 2 or more.
前記第2のめっき膜成長ステップにおいて、前記第1のめっき膜成長ステップよりも高い電流量で前記電流を流すことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device in any one of Claim 1 to 5,
In the second plating film growth step, the current is passed at a higher current amount than in the first plating film growth step.
前記スローステップの電流量が前記第1のめっき膜成長ステップの電流量よりも低い半導体装置の製造方法。 A method of manufacturing a semiconductor device, wherein a current amount of the slow step is lower than a current amount of the first plating film growth step.
前記絶縁膜中に埋め込まれた第1のめっき配線と、
前記絶縁膜中に埋め込まれるとともに、断面形状において前記第1のめっき配線よりもアスペクト比が小さい第2のめっき配線と、
を少なくとも含む半導体装置であって、
前記第1のめっき配線および前記第2のめっき配線は、ボトムアップ成長を促進する添加剤を含有し、
前記第2のめっき配線において、前記添加剤は、前記絶縁膜側から前記第2のめっき配線の表面に向かう積層方向において、他の領域よりも濃度が高い少なくとも一つのピークを含む山形の濃度分布を有し、当該山形の濃度分布は、前記表面に向かう傾きの方が前記絶縁膜側に向かう傾きよりも小さい非対称形状を有することを特徴とする半導体装置。 An insulating film formed on the semiconductor substrate;
A first plated wiring embedded in the insulating film;
A second plating wiring embedded in the insulating film and having a smaller aspect ratio than the first plating wiring in a cross-sectional shape;
A semiconductor device including at least
The first plated wiring and the second plated wiring contain an additive that promotes bottom-up growth,
In the second plated wiring, the additive has a mountain-shaped concentration distribution including at least one peak having a higher concentration than other regions in the stacking direction from the insulating film side toward the surface of the second plated wiring. The concentration distribution of the mountain shape has an asymmetric shape in which the inclination toward the surface is smaller than the inclination toward the insulating film side.
前記第1のめっき配線において、前記添加剤の濃度分布は、前記絶縁膜側から前記第1のめっき配線の表面に向かう積層方向において、ピークを有しない半導体装置。 The semiconductor device according to claim 8 ,
In the first plated wiring, the concentration distribution of the additive does not have a peak in the stacking direction from the insulating film side to the surface of the first plated wiring.
前記添加剤は、C、O、Cl、S、およびNから選択される少なくとも一の元素を含むことを特徴とする半導体装置。 The semiconductor device according to claim 8 or 9 ,
The semiconductor device, wherein the additive contains at least one element selected from C, O, Cl, S, and N.
前記第1のめっき配線および前記第2のめっき配線は、電解めっき法により形成されていることを特徴とする半導体装置。 The semiconductor device according to claims 8 to 10 or,
The semiconductor device, wherein the first plating wiring and the second plating wiring are formed by an electrolytic plating method.
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