JP2006080234A - Semiconductor device and its fabrication process - Google Patents
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Abstract
Description
この発明は、半導体装置およびその製造方法に関し、特に銅を用いた配線層を有する半導体装置とその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a wiring layer using copper and a manufacturing method thereof.
近年、半導体装置では、要求される動作速度を満たすために、従来のアルミニウム(Al)系合金を主体とする配線構造に替わり、より低抵抗である銅(Cu)を配線材料として用いた配線構造が主流となっている。この配線材料にCuを用いた半導体装置では、絶縁層に配線溝、またはこの配線溝に加えて下層配線との接続を行うための接続孔を形成し、ここにCu膜を埋め込んで形成するCuダマシン配線構造が用いられるようになってきている。しかし、Cu配線においても微細化が進むにつれてストレスマイグレーションやエレクトロマイグレーションなどに対する信頼性の確保が重要な課題の一つになってきている。従来におけるこのCuダマシン配線構造における信頼性改善の一つの手法として、Cu配線を合金化することが提案されている(たとえば、非特許文献1参照)。 In recent years, in order to satisfy the required operating speed, in a semiconductor device, a wiring structure using copper (Cu) having a lower resistance as a wiring material instead of a wiring structure mainly composed of an aluminum (Al) alloy. Has become the mainstream. In the semiconductor device using Cu as the wiring material, a wiring groove or a connection hole for connecting to the lower layer wiring in addition to the wiring groove is formed in the insulating layer, and the Cu film is formed by embedding the Cu film therein. Damascene wiring structures have been used. However, as Cu wiring is miniaturized, securing reliability against stress migration, electromigration, and the like has become one of the important issues. As one method for improving the reliability of this Cu damascene wiring structure in the past, it has been proposed to alloy Cu wiring (for example, see Non-Patent Document 1).
しかしながら、従来の半導体装置においては、Cuと他の材料との合金によって配線材料を構成しているので、金属中で最も比抵抗の低い元素の一つであるCuを基準にして見ると、Cuの合金化によって形成される配線材料の比抵抗は、ほとんどの場合Cu金属単体のものに比べて上昇してしまうという問題点があった。特に、信頼性のさほど厳しくない配線の幅の太い(断面積の大きい)部分(以下、太幅部という)でも、信頼性の厳しい配線の幅の細い(断面積の小さい)部分(以下、細幅部という)と同じ配線材料が使用されるために、Cu金属単体と比較して比抵抗が上昇してしまっていた。上述したように、半導体装置で使用される配線へのCuの導入の目的が配線抵抗の低減であることを考えると、従来の半導体装置のように配線材料として太幅部や細幅部に関係なく比抵抗を上昇させたCu合金を使用することは決して望ましいものではない。 However, in the conventional semiconductor device, since the wiring material is composed of an alloy of Cu and another material, when viewed on the basis of Cu, which is one of the elements having the lowest specific resistance in the metal, Cu In most cases, the specific resistance of the wiring material formed by the alloying of the copper alloy is higher than that of the Cu metal alone. In particular, even a portion having a large width (large cross-sectional area) (hereinafter referred to as a thick portion) that is not so strict as a reliability is a portion having a narrow width (small cross-sectional area) (hereinafter referred to as a thin portion). Since the same wiring material as that of the width portion is used, the specific resistance has increased as compared with the Cu metal alone. As described above, considering that the purpose of introducing Cu into the wiring used in the semiconductor device is to reduce the wiring resistance, it is related to the wide width portion and the narrow width portion as the wiring material as in the conventional semiconductor device. It is never desirable to use a Cu alloy having an increased specific resistance.
この発明は、上記に鑑みてなされたもので、半導体装置における配線の幅などに応じてCu合金を形成する際の添加元素の濃度を変化させた配線構造を有する半導体装置とその製造方法を得ることを目的とする。 The present invention has been made in view of the above, and obtains a semiconductor device having a wiring structure in which the concentration of an additive element in forming a Cu alloy is changed in accordance with the width of the wiring in the semiconductor device, and a method for manufacturing the same. For the purpose.
上記目的を達成するため、この発明にかかる半導体装置は、配線層がCuを含む合金材料によって形成される半導体装置において、同一配線層内における配線で、配線の幅に応じてCuと合金を形成する添加材料の割合が変化したCu合金材料によって前記配線が形成されることを特徴とする。 To achieve the above object, according to the semiconductor device of the present invention, in a semiconductor device in which a wiring layer is formed of an alloy material containing Cu, an alloy is formed with Cu according to the width of the wiring in the wiring in the same wiring layer. The wiring is formed of a Cu alloy material in which the ratio of the additive material to be changed is changed.
この発明によれば、ダマシンプロセスで絶縁膜の配線溝に形成された配線は、その配線溝の配線幅が太くなるほど添加元素の割合が少なくなり、配線幅の太い配線では比抵抗が低くなり、大電流、高速配線の使用に向いたものとすることができ、配線幅の細い配線では比抵抗が高くなり、配線の信頼性が向上するという効果を有する。 According to the present invention, the wiring formed in the wiring groove of the insulating film by the damascene process has a smaller ratio of the additive element as the wiring width of the wiring groove becomes larger, and the wiring having a larger wiring width has a lower specific resistance, The wiring can be suitable for use with a large current and high-speed wiring, and a wiring with a narrow wiring width has an effect of increasing the specific resistance and improving the reliability of the wiring.
以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。ただし、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。 Exemplary embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be explained below in detail with reference to the accompanying drawings. However, the cross-sectional views of the semiconductor devices used in the following embodiments are schematic, and the relationship between the thickness and width of the layers, the ratio of the thickness of each layer, and the like are different from the actual ones.
実施の形態1.
図1−1〜図1−2は、この発明にかかる半導体装置の構造の一例を示す図であり、図1−1は、半導体装置の構造の一例を模式的に示す一部断面図であり、図1−2は、半導体装置の配線層の部分の構造を模式的に示す断面図である。シリコンなどの基板1の上面内には、シリコン酸化膜からなる素子分離絶縁膜2が形成されている。素子分離絶縁膜2によって規定される素子形成領域内には、MOS(Metal-Oxide Semiconductor)トランジスタが形成されている。MOSトランジスタは、ゲート酸化膜3、ゲート電極4、およびサイドウォール5からなるゲート構造と、ゲート構造の下方のチャネル領域を挟んで対を成すソース/ドレイン領域6とを有している。
FIGS. 1-1 to 1-2 are views showing an example of the structure of the semiconductor device according to the present invention, and FIG. 1-1 is a partial cross-sectional view schematically showing an example of the structure of the semiconductor device. FIG. 1-2 is a cross-sectional view schematically showing the structure of the wiring layer portion of the semiconductor device. An element
基板1上には、MOSトランジスタを覆って、シリコン酸化膜からなる第1の層間絶縁膜10が形成されている。第1の層間絶縁膜10内には、MOSトランジスタのソース/ドレイン領域6に接続された複数のプラグ11が形成されている。第1の層間絶縁膜10上には、複数の配線層が絶縁膜を介して積層されている。この図1では、第1の層間絶縁膜10上に、第1〜第2の配線層L1〜L2が形成されている場合が示されている。第1の配線層L1は、絶縁膜I1と、この絶縁膜I1内に所定の形状にパターン形成された第1層配線W1とを有している。第1層配線W1は、第1の層間絶縁膜10に形成されたプラグ11に接続され、下層のソース/ドレイン領域6と電気的に接続されている。また、第1の配線層L1上には、第2の層間絶縁膜20、第2の配線層L2が順に形成されている。第2の配線層L2は、第2の層間絶縁膜20上に形成された絶縁膜I2と、この絶縁膜I2内に所定の形状にパターン形成された第2層配線W2とを有している。第2層配線W2は、第2の層間絶縁膜20に形成されたプラグ21に接続され、下層の第1層配線W1と電気的に接続されている。
A first interlayer
この図1において、第1層配線W1として表れる部分をCu配線部30a,30bと表記し、第2層配線W2として表れる部分をCu配線部30c,30dと表記している。つまり、Cu配線部30によって第1層配線W1と第2層配線W2とが形成されている。第1層配線W1において、Cu配線部30aは、Cu配線部30bに比して配線幅の太い配線となっている。また、第2層配線W2において、Cu配線部30cは、Cu配線部30dに比して配線幅の太い配線となっている。ここで、配線幅とは、電流が流れる方向に垂直な方向で切断した場合の配線の幅のことをいう。
In FIG. 1, portions appearing as the first layer wiring W1 are denoted as
これらの第1層配線W1と第2層配線W2は、シングルダマシン構造を有し、それぞれ絶縁膜I1,I2に形成された配線溝31にCu配線部30が埋め込まれた構造となっている。Cu配線部30は、Cu合金の配線材料と絶縁膜I1との両方に接着性がよくCuの絶縁膜I1,I2や層間絶縁膜10,20への拡散を防ぐバリアメタル層32と、Cuと他の添加元素との合金である配線材料からなる配線材料層35とを含んで構成される。このとき、同一配線層内において、配線幅が太くなるにしたがいCu配線部30に含まれるCuと合金を形成する添加元素の濃度が少なくなるように配線材料層35が形成されることを特徴とする。つまり、信頼性のさほど厳しくない太い配線幅を有するCu配線部30a,30cでは、Cuと合金を形成する添加元素の濃度が低く低抵抗となるように配線材料層35が形成され、信頼性の厳しい細い配線幅を有するCu配線部30b,30dでは、Cuと合金を形成する添加元素の濃度が高く高抵抗となるように配線材料層35が形成される。この結果、同一配線層内において配線幅に応じて添加元素の濃度が異なるCu配線部30が存在することになる。
These first layer wiring W1 and second layer wiring W2 have a single damascene structure, and have a structure in which a
つぎに、この発明にかかる半導体装置の製造方法について説明する。図2−1〜図2−5は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。ただし、この実施の形態1の特徴となる配線層を形成する手順を主に示している。まず、公知の手法によって、シリコン基板などの基板1上に、MOSトランジスタのソース/ドレイン領域6、ゲート酸化膜3、ゲート電極4、サイドウォール5や、素子分離絶縁膜2を形成し、その上にシリコン酸化膜からなる第1の層間絶縁膜10を堆積する。その後、ソース/ドレイン領域6などの基板1上の所定の位置と電気的接続を得るためのコンタクトホールを第1の層間絶縁膜10に形成し、このコンタクトホールにタングステン(W)などの導電性材料を堆積させてプラグ11を形成する。そして、第1の層間絶縁膜10の上面に堆積したWをCMP(Chemical Mechanical Polishing、化学機械研磨)などで除去し、表面を平坦化させる(図2−1)。なお、コンタクトホール内にWを選択成長させてプラグ11を形成する場合には、CMPで表面を平坦化させる工程を省略することができる。
Next, a method for manufacturing a semiconductor device according to the present invention will be described. FIGS. 2-1 to 2-5 are cross-sectional views schematically showing the procedure of the method of manufacturing a semiconductor device according to the present invention. However, the procedure for forming the wiring layer, which is a feature of the first embodiment, is mainly shown. First, a source /
ついで、第1の層間絶縁膜10上に所定の厚さの酸化シリコンなどの絶縁膜I1を、CVD(Chemical Vapor Deposition)法などを用いて堆積し、一般的なリソグラフィ技術とエッチング技術を用いて配線溝31a,31bを形成する(図2−2)。その後、この配線溝31a,31bにその側壁部と底部とを覆うようにタンタル(Ta)などのバリアメタル層32を、スパッタ法などを用いて成膜し、さらに、メッキの際の電極となるCuAlなどのCu合金膜からなるシード層33を、スパッタ法などを用いて成膜する(図2−3)。シード層33としてのCuAl膜をスパッタ法で成膜する場合には、CuAlターゲットを用い、スパッタ装置のカソードパワーや基板バイアスなどの成膜パラメータを調節することで、絶縁膜I1上に堆積される膜のカバレッジ形状を制御する。たとえば、図2−3に示されるように、配線幅によらず側壁部膜厚がt1で、底部膜厚がt2となるように成膜パラメータを調節する。つまり、比較的広い配線幅W1を有する配線溝31aでも、比較的狭い配線幅W2を有する配線溝31bでも、同じ側壁部膜厚t1と底部膜厚t2となるような条件で、シード層33の成膜を行う。
Next, an insulating film I1 such as silicon oxide having a predetermined thickness is deposited on the first
ついで、電解メッキ法を用いてシード層33上にCu金属膜34を形成する(図2−4)。その後、CMPなどで絶縁膜I1上に堆積したバリアメタル層32やシード層33などを除去し、所定の温度で所定の時間の間アニール処理を行う。このアニール処理によって、シード層33のCuAl合金中のAlがCu金属膜34に拡散し、配線材料層35a,35bを生成する(図2−5)。このように作製された配線材料層35a,35bにおいて、Cuと合金を形成する添加元素のAlはアニール処理によってCu金属膜34へと拡散するが、各Cu配線部30a,30bの内部のAlの平均濃度は、Cu配線部30a,30bの断面積に占めるCuAlのシード層33の割合に比例したものとなる。つまり、CuAlのシード層33が形成される配線溝31a,31bの配線幅が太くなるにしたがって、Cu配線部30a,30bの配線材料層35a,35bにおけるAlの平均濃度が減少する。その後、第1の配線層L1上に、図2−2〜図2−5に示される手順と同様にして第2の層間絶縁膜20と第2の配線層L2とを形成して、図1−1に示される半導体装置が製造される。
Next, a
図3は、この実施の形態1の配線の太さに応じて添加元素の濃度を変化させる原理を説明するための図であり、絶縁膜の配線溝に形成されたCuAl合金からなるシード層と配線材料層の断面積の関係示す図である。ここには、2種類の配線幅W1,W2(W1>W2)を有する配線溝31a,31bの断面が示されている。以下では、配線幅の太い方の配線溝31aの断面を太幅断面部といい、配線幅の細い方の配線溝31bを細幅断面部という。また、各配線溝31a,31bは同じ深さdを有するものとする。ここで、太幅断面部と細幅断面部に形成されるシード層33の断面積SW,SNは、それぞれ次式に示されるようになる。
FIG. 3 is a diagram for explaining the principle of changing the concentration of the additive element in accordance with the thickness of the wiring according to the first embodiment. A seed layer made of a CuAl alloy formed in the wiring groove of the insulating film and FIG. It is a figure which shows the relationship of the cross-sectional area of a wiring material layer. Here, cross sections of
SW=2t1(d−t2)+t2・W1 ・・・(1)
SN=2t1(d−t2)+t2・W2 ・・・(2)
S W = 2t 1 (d−t 2 ) + t 2 · W 1 (1)
S N = 2t 1 (d−t 2 ) + t 2 · W 2 (2)
また、太幅断面部と細幅断面部の配線溝31a,31bの断面積SW0,SN0は、それぞれ次式に示されるようになる。
Further, the cross-sectional areas S W0 and S N0 of the
SW0=W1・d ・・・(3)
SN0=W2・d ・・・(4)
S W0 = W 1 · d (3)
S N0 = W 2 · d (4)
これらの(1)式〜(4)式より、CuAl合金からなるシード層33の断面積の配線溝31a,31bの断面積に対する比率(以下、Cu合金層断面積比という)RW,RNは、それぞれ次式に示されるようになる。
From these formulas (1) to (4), the ratio of the cross-sectional area of the
RW=SW/SW0=2t1(d−t2)/(W1・d)+t2/d ・・・(5)
RN=SN/SN0=2t1(d−t2)/(W2・d)+t2/d ・・・(6)
R W = S W / S W0 = 2t 1 (d−t 2 ) / (W 1 · d) + t 2 / d (5)
R N = S N / S N0 = 2t 1 (d−t 2 ) / (W 2 · d) + t 2 / d (6)
この実施の形態1におけるシード層33の成膜条件より、側壁部膜厚t1と底部膜厚t2はともにどの配線溝31a,31bにおいても同じ値であり、また同一の配線層であれば配線溝31a,31bの深さdも同じ値であるので、(5)〜(6)式からW1>W2であれば、RW<RNとなる。このとき、シード層33に含まれる添加元素(上記の例の場合にはAl)は、太幅断面部でも細幅断面部でもともに同じ濃度を有するので、上記のCu合金層断面積比RW,RNがそれぞれの配線溝31a,31bにおける添加元素Alの存在比率も示している。したがって、その後のCu配線工程(メッキによるCu金属膜34の成膜処理、CMP処理およびアニール処理)を経ることによって、添加元素であるAlはCu金属膜34へと拡散するので、配線材料層35a,35bにおけるAlの平均濃度は、太幅断面部の方が細幅断面部に比して低くなる。通常、金属のCuにAlを添加して合金化するとその比抵抗はCu単体の場合に比して高くなり、添加するAlの量が増えるほど比抵抗は高くなる傾向にある。そのため、太幅断面部の配線材料層35aの比抵抗は、細幅断面部の配線材料層35bの比抵抗に比して低くなる。一方、Cuの合金化による配線の信頼性の改善では、添加元素の量を多くするほど信頼性の向上が期待できる。そのため、細幅断面部は、太幅断面部に比して信頼性が向上する。以上より、同一配線層内において、より信頼性の厳しい微細な配線部、すなわち配線幅の微細な配線部では配線材料層35のAl濃度を高くすることで信頼性の向上を図ることができ、信頼性の要求が厳しくない太い幅の配線部では配線材料層35のAl濃度を低くすることで比抵抗の上昇を抑えてCu金属に近い比抵抗を実現し、大電流、高速配線の使用に向いたものとすることができる。
From the film formation conditions of the
この実施の形態1では、バリアメタル層32としてTaを用いたが、この他にチタン(Ti)、Wなどの高融点金属、これらの窒化物や窒化珪化物、またはこれらの積層膜を用いてもよい。また、シード層33に用いる合金としてCuAlを用いたが、この他にマグネシウム(Mg)、Ti、マンガン(Mn)、鉄(Fe)、亜鉛(Zn)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、ルテニウム(Ru)、パラジウム(Pd)、銀(Ag)、インジウム(In)、ランタノイド系金属、アクチノイド系金属などCuと合金化し、配線信頼性の構造を図れるものであればよく、添加元素も1種類に限られず2種類以上でもよい。さらに、上述した説明では、バリアメタル層32とシード層33の成膜法として、スパッタ法を例に挙げて説明したが、これに限られる趣旨ではなく、CVD法などの他の方法を用いてもよい。
In the first embodiment, Ta is used as the
また、この例では、図1の半導体装置におけるCu配線を使用する第1の配線層L1を取り出して説明したが、第2の配線層L2や3層以上の多層配線構造を有する半導体装置の場合には他の配線層においても同様に配線幅に応じてその配線材料層35におけるCuと合金を形成する添加元素の比率を変化させることができる。また、各配線層L1〜L2間においてシード層33に用いるCu合金の添加元素の比率は同一である必要はなく、各配線層L1〜L2間で異なる添加元素濃度のCu合金のシード層33を用いて、添加元素濃度の異なる配線を作ることもできる。
Further, in this example, the first wiring layer L1 using the Cu wiring in the semiconductor device of FIG. 1 is taken out and described. However, in the case of the semiconductor device having the second wiring layer L2 or a multilayer wiring structure of three or more layers. Similarly, in other wiring layers, the ratio of additive elements forming an alloy with Cu in the
この実施の形態1によれば、ダマシンプロセスで絶縁膜I1,I2に配線W1,W2を形成する際に、絶縁膜I1,I2中の配線溝31上に形成される側壁部膜厚と底部膜厚とを、同一配線層におけるどの配線溝31においてもそれぞれ同じ厚さとなるようにCu合金からなるシード層33を堆積するようにしたので、その後に行われる電解メッキ法によるCu金属膜34の堆積とアニール処理によって、各配線溝31に形成される配線材料層35は、その配線溝31の配線幅が太くなるほど添加元素の割合が少なくなる。その結果、配線幅の太い配線では比抵抗が低くなり、大電流、高速配線の使用に向いたものとすることができ、配線幅の細い配線では比抵抗が高くなり、配線の信頼性が向上するという効果を有する。
According to the first embodiment, when the wirings W1 and W2 are formed in the insulating films I1 and I2 by the damascene process, the sidewall film thickness and the bottom film formed on the
実施の形態2.
この実施の形態2では、図1に示される構造を有する半導体装置の別の製造方法について説明する。図4−1〜図4−6は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、実施の形態1の図2−1〜図2−2と同様に、公知の手法によって、MOSトランジスタや、素子分離絶縁膜2を形成したシリコン基板などの基板1上に、Wでプラグ11を形成したシリコン酸化膜からなる第1の層間絶縁膜10、所定の厚さの酸化シリコンなどの絶縁膜I1を、CVD法などを用いて順に形成する。そして、絶縁膜I1に一般的なリソグラフィ技術とエッチング技術を用いて配線溝31a,31bを形成する(図4−1〜図4−2)。
In the second embodiment, another method for manufacturing a semiconductor device having the structure shown in FIG. 1 will be described. FIGS. 4-1 to 4-6 are cross-sectional views schematically showing the procedure of the semiconductor device manufacturing method according to the present invention. First, similarly to FIGS. 2-1 to 2-2 of the first embodiment, a
ついで、絶縁膜I1上に形成した配線溝31a,31bにTaなどのバリアメタル層32を、スパッタ法などを用いて成膜し、また、Cuと合金を形成するAlなどの添加元素の金属膜からなる添加金属層36を、スパッタ法などを用いて成膜する(図4−3)。このAlの添加金属層36をスパッタ法で成膜する場合には、Alターゲットを用い、スパッタ装置のカソードパワーや基板バイアスなどの成膜パラメータを調節することで、実施の形態1と同様に絶縁膜I1上に堆積される膜のカバレッジ形状を制御する。つまり、同一配線層内の太幅断面部と細幅断面部で共に、側壁膜厚部が所定の厚さt3となるように、そして底部膜厚部が所定の厚さt4となるように、スパッタ時の成膜パラメータを調節する。続いて、メッキの際の電極となるCuの金属膜からなるシード層33を、添加元素の添加金属層36上にスパッタ法などを用いて成膜する(図4−4)。つまり、この実施の形態2では、電解メッキ法によってCu金属膜34を堆積する前の配線溝31a,31bに形成される膜は、バリアメタル層32、添加金属層36、およびCu金属膜のシード層33の3層構造となっている。なお、添加金属層36とCu金属膜のシード層33は、特許請求の範囲におけるシード層に相当する。
Next, a
ついで、電解メッキ法を用いて配線溝31a,31b内のシード層33上にCu金属膜34を形成する(図4−5)。その後、CMPなどで絶縁膜I1の表面上に堆積したバリアメタル層32や添加金属層36、シード層33などを除去し、所定の温度で所定の時間の間アニール処理を行う。このアニール処理によって、添加金属層36のAlと、シード層33とCu金属膜34のCuとを拡散させて、配線材料層35a,35bを生成する(図4−6)。このように作製された配線材料層35a,35bにおいて、Cuと合金を形成する添加元素のAlはアニール処理によってCu膜へと拡散するが、各配線材料層35a,35b内部のAlの平均濃度は、実施の形態1と同様にCu配線部30a,30bの断面積に占めるAlの添加金属層36の断面積の割合に比例したものとなる。つまり、Cu配線部30の配線幅が太くなるにしたがって、その内部の添加元素のAlの平均濃度が減少する。なお、添加金属層36の厚さはアニール処理して最も配線幅の狭い配線において要求される配線信頼性を満たすのに必要な添加元素の濃度となる厚さに設定される。その後、図4−2〜図4−6と同様の手順で第2の層間絶縁膜20と第2の配線層L2を形成すると、図1−1に示される多層配線構造を有する半導体装置が得られる。
Next, a
上述した説明では、バリアメタル層32としてTaを用いたが、この他にTi,Wなどの高融点金属、これらの窒化物や窒化珪化物、またはこれらの積層膜を用いてもよい。また、Cu合金を形成するための添加元素として上述した説明ではAlを使用したが、他にMg,Ti,Mn,Fe,Zn,Zr,Nb,Mo,Ru,Pd,Ag,In、ランタノイド系金属、アクチノイド系金属などCuと合金を形成し、配線信頼性の向上が図れるものであればよく、添加元素も1種類またはそれ以上でもよい。ただし、複数の元素を添加する場合には、それに応じて成膜工程が増える。また、バリアメタル層32、添加金属層36およびシード層33の成膜法については、スパッタ法に限られるものではなく、CVD法などの他の方法や複数の成膜方法を組合せてもよい。
In the above description, Ta is used as the
また、上述した説明では、半導体装置中の第1の配線層L1の場合を例に挙げて説明しているが、他の配線層においても同様に配線幅に応じた添加元素の割合の調整を行うことができる。さらに、各配線層間において添加金属層36の厚さを変えることで異なる添加元素濃度のCu合金配線を作製することもできる。
In the above description, the case of the first wiring layer L1 in the semiconductor device has been described as an example. However, in the other wiring layers as well, the ratio of the additive element corresponding to the wiring width is similarly adjusted. It can be carried out. Furthermore, Cu alloy wirings having different additive element concentrations can be produced by changing the thickness of the
この実施の形態2によれば、配線材料層35を作製する際に、Cuと合金を形成するための添加元素を供給しその濃度を調整するための添加金属層36とCuをメッキする際のCu金属からなるシード層33を配線溝31に形成するようにしたので、それぞれの層のカバレッジを独立に制御でき、配線形成時の制御性が向上するという効果を有する。また、シード層33にCuと添加元素との合金ターゲットを用いる必要がなく、添加金属層36の厚さを制御することで、配線溝31における所望の添加元素濃度を容易に得ることができるという効果を有する。
According to the second embodiment, when the
実施の形態3.
この実施の形態3では、デュアルダマシンプロセスで形成されるコンタクトと配線のうち、配線のコンタクトとの接触部付近における信頼性を高めた構造を有する半導体装置とその製造方法について説明する。
In the third embodiment, a description will be given of a semiconductor device having a structure in which reliability is improved in the vicinity of a contact portion between a contact and a wiring formed by a dual damascene process, and a manufacturing method thereof.
図5は、この発明にかかる半導体装置の構造の一例を模式的に示す一部断面図である。この半導体装置は、実施の形態1の図1において、第1の配線層L1上にデュアルダマシン構造で第2の配線層L2が形成された構造を有している。すなわち、第1の配線層L1上に形成された絶縁膜I2内に、第1層配線W1と第2層配線W2とを電気的に接続するプラグ47a,47bと、第2層配線W2とが形成される構造を有しており、これらのプラグ47a,47bと第2層配線W2はCuまたはCu合金で形成されている。この図5では、第1層配線W1として表れる部分をCu配線部30a,30bと表記し、第2層配線W2として表れる部分をCu配線部48a,48bと表記している。また、第1層配線W1において、Cu配線部30aは、Cu配線部30bに比して配線幅の太い配線となっている。同様に、第2層配線W2において、Cu配線部48aは、Cu配線部48bに比して配線幅の太い配線となっている。さらに、Cu配線部30b,48bは、それぞれプラグ11,30bと同一の幅を有している。なお、この図5において、図1と同一の構成要素には同一の符号を付してその説明を省略している。
FIG. 5 is a partial cross-sectional view schematically showing an example of the structure of the semiconductor device according to the present invention. In FIG. 1 of the first embodiment, this semiconductor device has a structure in which a second wiring layer L2 is formed in a dual damascene structure on the first wiring layer L1. That is, plugs 47a and 47b that electrically connect the first layer wiring W1 and the second layer wiring W2 and the second layer wiring W2 are formed in the insulating film I2 formed on the first wiring layer L1. The
第2層配線W2と第1層配線W1とをつなぐプラグ47a,47bは、Cu合金となっている。また、上下の配線W1,W2のプラグ47a,47bとの接続部付近もCu合金となっており、このプラグ47a,47bとの接続部付近から離れるにしたがってCu合金を形成する添加元素の割合が徐々に減少していく。このような第1層配線W1、第2層配線W2とプラグ47a,47bの構造とすることで、デュアルダマシン構造においてプラグ47a,47bと上下の配線W1,W2との接続部付近で生じるSIV(Stress Induced Voiding)などの発生を抑制し、配線の信頼性を上げることができる。また、プラグ47a,47bとの接続部付近以外の上下の配線W1,W2では、添加元素の割合が少なくなるので、配線抵抗の増加が抑えられている。
The
つぎに、この発明にかかる半導体装置の製造方法について説明する。図6−1〜図6−7は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、公知の手法によって、MOSトランジスタや、素子分離絶縁膜2を形成したシリコン基板などの基板1上に、Wのプラグ11を形成したシリコン酸化膜からなる層間絶縁膜10a、所定の厚さの酸化シリコンなどの絶縁膜I1を形成する。また、絶縁膜I1に一般的なリソグラフィ技術とエッチング技術を用いて形成した配線溝にスパッタ法などでバリアメタル層32とCu金属からなるシード層を形成し、さらに電解メッキ法でCu金属膜37を埋め込んで第1の配線層L1を形成し、CMPで表面の余分な材料を除去する(図6−1)。このとき第1の配線層L1に形成される第1層配線W1は、合金ではなくCu金属である。
Next, a method for manufacturing a semiconductor device according to the present invention will be described. 6-1 to 6-7 are cross-sectional views schematically showing the procedure of the method of manufacturing the semiconductor device according to the present invention. First, an
ついで、第1の配線層L1上に絶縁膜I2をCVD法などで堆積し、一般的なリソグラフィ技術とエッチング技術を用いて第1層配線W1に通じる接続孔41a,41bと、接続孔41a,41bの上部に第2層配線W2を埋め込むための配線溝42a,42bを絶縁膜I2に形成する(図6−2)。ここでは、接続孔41aよりも幅の広い配線溝42aと、接続孔41bと同じ幅の狭い配線溝42bとが示されている。ただし、接続孔41bは、第1層配線W1と第2層配線W2とを接続するプラグ47bを埋め込むためのものであり、図6−2の断面形状では第2層配線W2と同じ幅を有しているが、紙面に垂直な方向の奥行きが短い点が第2層配線W2と異なる点である。
Next, an insulating film I2 is deposited on the first wiring layer L1 by a CVD method or the like, and
その後、この配線溝42a,42bと接続孔41a,41bにTaなどのバリアメタル層43を、スパッタ法などを用いて成膜する(図6−3)。このバリアメタル層43の成膜は、エッチング成分の強い指向性スパッタ法などを用いて、接続孔41a,41bの底部では膜の堆積よりもエッチングが強くなるような条件下で行ったり、または、バリアメタル層43の成膜後に接続孔41a,41bのみにエッチング液を導入して接続孔41a,41bの底部のバリアメタル層43のみを除去したりすることによってカバレッジ調整を行い、接続孔41a,41bの底部にはバリアメタル層43が存在しない状態としておく。
Thereafter, a
ついで、Cuと合金を形成するAlなどの添加元素からなる添加金属層44を、選択CVD法によって接続孔41a,41bの底部から選択成長させて成膜させる(図6−4)。成膜は、おおよそ接続孔41a,41bの上面が満たされるまで行う。つまり、添加金属層44の表面が先の工程で成膜したバリアメタル層43の表面とほぼ同じ高さとなるくらいまで成膜する。その後、メッキの際の電極となるCu金属からなるシード層45を、スパッタ法などを用いて成膜する(図6−5)。このCu金属からなるシード層45の成膜は、スパッタ装置のカソードパワーや基板バイアスなどの成膜パラメータを調節することで、配線溝42a,42bの全体が被覆されるような条件で行われる。さらに、電解メッキ法を用いてシード層45上にCu金属膜46を形成する(図6−6)。
Next, an
その後、CMPなどで絶縁膜I2上に堆積したバリアメタル層43やシード層45などを除去し、所定の温度でアニール処理を行う。このアニール処理は、接続孔41a,41bに形成したAlなどの添加元素が接続孔41a,41b内で全体的にCuと合金化する程度に行われればよく、接続孔41a,41bと配線溝42a,42bの全体が均一なCuAl合金となるまでアニール処理を行うものではない。このアニール処理によって、電解メッキ法によって堆積された配線溝42a,42bのCu金属膜46と、接続孔41a,41b中の添加金属層44のAlとが相互に拡散する。その結果、接続孔41a,41bと、第1層配線W1および第2層配線W2の接続孔41a,41bに接する付近の領域がCuAl合金化する(図6−7)。以上のようにして、プラグ47a,47bにおけるCu合金配線が形成される。
Thereafter, the
図6−7に模式的に示したように、接続孔41a,41b付近でCuと添加元素との合金化が生じるが、細幅断面部と太幅断面部とを比較すると明らかなように、太幅断面部では添加元素は拡散できる領域が広いが、細幅断面部では拡散できる領域が限られてしまっている。つまり、細幅断面部ほど接続孔41a,41bとの接続部付近の添加元素(Al)濃度は高くなり、局部的にCu配線を合金化している。そのため、この構造では、接続孔41a,41b(プラグ47a,47b)を介したSIVなどの信頼性を向上させることができる。また、上下の配線W1,W2の接続孔41a,41bとの接続部付近以外の部分が十分に合金化するほどアニール処理を行っていないので、上下の配線W1,W2の接続孔41a,41bとの接続部付近以外の配線層では、添加元素(Al)の濃度が低く、合金化による配線抵抗の上昇を最低限に抑えることができる。
As schematically shown in FIGS. 6-7, although alloying of Cu and an additive element occurs in the vicinity of the connection holes 41a and 41b, as is clear when comparing the narrow cross section and the wide cross section, In the thick cross section, the region where the additive element can diffuse is wide, but in the narrow cross section, the region where the additive element can diffuse is limited. That is, the concentration of the additive element (Al) in the vicinity of the connection portions with the connection holes 41a and 41b increases as the cross-section becomes narrower, and the Cu wiring is locally alloyed. Therefore, in this structure, reliability such as SIV through the connection holes 41a and 41b (
このような各層の配線における接続孔41付近の添加元素濃度を調整する構造は、配線幅の太さに応じて行う必要がある。たとえば、配線幅が太い場合には、配線における接続孔41付近の信頼性を向上させるために、複数の接続孔41を形成したり、または接続孔41の径を太くしたりする必要がある。このようにすることで、太幅断面部における接続孔41との接続部付近のAlなどの添加元素濃度を高めることが可能となる。なお、このような配線の幅に応じた添加元素の濃度の調節を行うために、接続孔41との接続部付近の配線における添加元素の濃度が所望の濃度となるように、接続孔41の数や太さを設計する必要がある。
Such a structure for adjusting the concentration of the additive element in the vicinity of the
なお、上述した説明では、バリアメタル層43としてTaを用いたが、この他にTi,Wなどの高融点金属、これらの窒化物や窒化珪化物、またはこれらの積層膜を用いてもよい。また、Cu合金を形成するための添加元素としてAlの場合を説明したが、他にMg,Ti,Mn,Fe,Zn,Zr,Nb、Mo,Ru,Pd,Ag,In、ランタノイド系金属、アクチノイド系金属などCuと合金を形成し、配線信頼性の向上が図れるものであればよく、添加元素も1種類またはそれ以上でもよい。さらに、バリアメタル層43とシード層45の成膜法については、スパッタ法に限られるものではなく、CVD法などの他の方法や、複数の成膜方法を組合せてもよい。さらにまた、接続孔41a,41bへの添加金属層44の埋め込みについては選択CVD法を例に挙げたが、選択メッキ法、エッチング成分の強い指向性スパッタ法などのPVD(Physical Vapor Deposition)法などを用いてもよい。この埋め込み時には、完全な選択性が確保されていなくても、接続孔41a,41bと他の部分とで接続孔41a,41bの埋め込みが可能な程度に成膜速度の差が取れるものであればよい。
In the above description, Ta is used as the
この実施の形態3によれば、配線幅が狭い配線ほど接続孔41付近のCuと合金を形成する添加元素の濃度が高くなるので、微細配線を有するデュアルダマシン構造でも、SIVに対する耐性が増加するという効果を有する。また、従来のCuダマシン配線構造では、配線形成時に接続孔41と配線溝42にCu配線を同時に埋め込む必要があるため、接続孔41と配線溝42の両方に渡ってCuを含むシード層の十分なカバレッジ調整が必要であったが、この実施の形態3の製造方法によれば、接続孔41を先に添加元素の選択成長で埋め込み、その後にCu金属からなるシード層45を形成するようにしたので、シード層45のカバレッジ制御は配線溝42の部分だけでよくなり、その制御が容易になるという効果を有する。
According to the third embodiment, as the wiring width is narrower, the concentration of the additive element that forms an alloy with Cu in the vicinity of the
以上のように、この発明にかかる半導体装置は、Cu配線を有する半導体装置に有用であり、特に、ダマシンプロセスによってCu配線を用いた多層配線を有する半導体装置に適している。 As described above, the semiconductor device according to the present invention is useful for a semiconductor device having Cu wiring, and is particularly suitable for a semiconductor device having a multilayer wiring using Cu wiring by a damascene process.
1 基板
2 素子分離絶縁膜
3 ゲート酸化膜
4 ゲート電極
5 サイドウォール
6 ソース/ドレイン領域
10 第1の層間絶縁膜
10a 層間絶縁膜
11,21,47a,47b プラグ
20 層間絶縁膜
30,30a,30b,30c,30d,48a,48b 配線部
31,31a,31b,42,42a,42b 配線溝
32,43 バリアメタル層
33,45 シード層
34,46 Cu金属膜
35,35a,35b 配線材料層
36,44 添加金属層
37 金属膜
41,41a,41b 接続孔
I1,I2 絶縁膜
L1 第1の配線層
L2 第2の配線層
W1 第1層配線
W2 第2層配線
DESCRIPTION OF
Claims (8)
同一配線層内における配線で、配線の幅に応じてCuと合金を形成する添加材料の割合を変化させたCu合金材料によって前記配線が形成されることを特徴とする半導体装置。 In the semiconductor device in which the wiring layer is formed of an alloy material containing Cu,
A semiconductor device comprising: a wiring in the same wiring layer, wherein the wiring is formed of a Cu alloy material in which a ratio of an additive material that forms an alloy with Cu is changed according to a width of the wiring.
前記第1の配線層上に形成される絶縁層と、
前記絶縁層上に、所定の形状にパターニングされたCuからなる配線を有する第2の配線層と、
Cuと合金を形成する添加材料からなり、前記第1の配線層の配線と前記第2の配線層の配線とを電気的に接続するために前記絶縁層に形成されるプラグと、
を備え、前記プラグと、前記第1と前記第2の配線層の前記プラグと接触する付近の配線は、Cuと前記添加材料との合金材料によって形成されることを特徴とする半導体装置。 A first wiring layer having a wiring made of Cu patterned into a predetermined shape;
An insulating layer formed on the first wiring layer;
A second wiring layer having a wiring made of Cu patterned in a predetermined shape on the insulating layer;
A plug formed on the insulating layer to electrically connect the wiring of the first wiring layer and the wiring of the second wiring layer, made of an additive material that forms an alloy with Cu;
The semiconductor device is characterized in that the plug and the wiring in the vicinity of the plug in the first and second wiring layers are formed of an alloy material of Cu and the additive material.
基板の絶縁層上の所定の位置に配線溝を形成する工程と、
前記配線溝の側壁部の厚さと底部の厚さが、それぞれ前記絶縁層上のすべての配線溝においてその幅にかかわらず同一となるように第1の導電性材料からなるシード層を形成する工程と、
前記シード層上にCuを含む第2の導電性材料からなる配線を電解メッキ法によって形成する工程と、
アニール処理して前記シード層と前記配線を互いに拡散させて配線材料層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device having a wiring layer,
Forming a wiring groove at a predetermined position on the insulating layer of the substrate;
Forming a seed layer made of a first conductive material so that the thickness of the side wall and the bottom of the wiring groove are the same in all wiring grooves on the insulating layer regardless of the width thereof; When,
Forming a wiring made of a second conductive material containing Cu on the seed layer by an electrolytic plating method;
Annealing the seed layer and the wiring to diffuse each other to form a wiring material layer;
A method for manufacturing a semiconductor device, comprising:
前記第2の導電性材料は、Cu金属であることを特徴とする請求項5に記載の半導体装置の製造方法。 The seed layer is composed of two layers of an additive metal film made of a material that forms an alloy with Cu and a Cu metal film formed on the additive metal film,
6. The method of manufacturing a semiconductor device according to claim 5, wherein the second conductive material is Cu metal.
基板の絶縁層上の所定の位置にCu金属からなる下層配線を有する第1の配線層を形成する工程と、
前記第1の配線層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の所定の位置に前記下層配線と接続するためのプラグを埋め込む接続孔と、第2の配線層を構成する上層配線を埋め込むための配線溝を形成する工程と、
前記接続孔の側壁部と前記配線溝の側壁部と底部にのみバリアメタル層を形成する工程と、
前記接続孔にCuと合金を形成する添加元素からなる添加金属層を形成する工程と、
前記配線溝に電解メッキ法によってCu金属膜を形成する工程と、
前記接続孔と、前記接続孔との接続部付近の第1と第2の配線層のみがCuと前記添加元素とのCu合金となるようにアニール処理する工程と、
を含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device having a wiring layer,
Forming a first wiring layer having a lower wiring made of Cu metal at a predetermined position on the insulating layer of the substrate;
Forming an interlayer insulating film on the first wiring layer;
Forming a connection hole for embedding a plug for connecting to the lower layer wiring at a predetermined position of the interlayer insulating film, and a wiring groove for embedding an upper layer wiring constituting the second wiring layer;
Forming a barrier metal layer only on the side wall of the connection hole and the side wall and bottom of the wiring groove;
Forming an additive metal layer made of an additive element that forms an alloy with Cu in the connection hole;
Forming a Cu metal film in the wiring groove by electrolytic plating;
Annealing the connection hole and the first and second wiring layers in the vicinity of the connection portion of the connection hole so as to be a Cu alloy of Cu and the additive element;
A method for manufacturing a semiconductor device, comprising:
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