JP2006080234A

JP2006080234A - Semiconductor device and its fabrication process

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Publication number: JP2006080234A
Application number: JP2004261474A
Authority: JP
Inventors: Kenichi Mori; 健壹森; Kazuyoshi Maekawa; 和義前川
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-09-08
Filing date: 2004-09-08
Publication date: 2006-03-23

Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor device having such a wiring structure as the concentration of an additive element at the time of forming a Cu alloy is varied depending on the width of an interconnect line in the semiconductor device. SOLUTION: At the time of forming an interconnect line W1 in an insulating film I1 by damascene process, a seed layer 33 of a Cu alloy is deposited such that the film thickness t<SB>1</SB>of sidewall portion and the film thickness t<SB>2</SB>on the bottom portion being formed on the wiring trenches 31a and 31b in the insulating film I1 are equalized in any wiring trenches 31a and 31b in the same wiring layer, and then a Cu metal film 34 is deposited by electroplating and annealed to form a wiring material layer 35 in each wiring trench 31a, 31b. Consequently, the rate of additive element decreases as the wiring trench 31a, 31b becomes wider. COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、半導体装置およびその製造方法に関し、特に銅を用いた配線層を有する半導体装置とその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a wiring layer using copper and a manufacturing method thereof.

近年、半導体装置では、要求される動作速度を満たすために、従来のアルミニウム（Ａｌ）系合金を主体とする配線構造に替わり、より低抵抗である銅（Ｃｕ）を配線材料として用いた配線構造が主流となっている。この配線材料にＣｕを用いた半導体装置では、絶縁層に配線溝、またはこの配線溝に加えて下層配線との接続を行うための接続孔を形成し、ここにＣｕ膜を埋め込んで形成するＣｕダマシン配線構造が用いられるようになってきている。しかし、Ｃｕ配線においても微細化が進むにつれてストレスマイグレーションやエレクトロマイグレーションなどに対する信頼性の確保が重要な課題の一つになってきている。従来におけるこのＣｕダマシン配線構造における信頼性改善の一つの手法として、Ｃｕ配線を合金化することが提案されている（たとえば、非特許文献１参照）。 In recent years, in order to satisfy the required operating speed, in a semiconductor device, a wiring structure using copper (Cu) having a lower resistance as a wiring material instead of a wiring structure mainly composed of an aluminum (Al) alloy. Has become the mainstream. In the semiconductor device using Cu as the wiring material, a wiring groove or a connection hole for connecting to the lower layer wiring in addition to the wiring groove is formed in the insulating layer, and the Cu film is formed by embedding the Cu film therein. Damascene wiring structures have been used. However, as Cu wiring is miniaturized, securing reliability against stress migration, electromigration, and the like has become one of the important issues. As one method for improving the reliability of this Cu damascene wiring structure in the past, it has been proposed to alloy Cu wiring (for example, see Non-Patent Document 1).

T. Tonegawa et al, "Suppression of Bimodal Stress-Induced Voiding Using High-diffusive Dopant from Cu-alloy Seed Layer", "Proceeding of IITC 2003", IEEE, 2003, p.216-218T. Tonegawa et al, "Suppression of Bimodal Stress-Induced Voiding Using High-diffusive Dopant from Cu-alloy Seed Layer", "Proceeding of IITC 2003", IEEE, 2003, p.216-218

しかしながら、従来の半導体装置においては、Ｃｕと他の材料との合金によって配線材料を構成しているので、金属中で最も比抵抗の低い元素の一つであるＣｕを基準にして見ると、Ｃｕの合金化によって形成される配線材料の比抵抗は、ほとんどの場合Ｃｕ金属単体のものに比べて上昇してしまうという問題点があった。特に、信頼性のさほど厳しくない配線の幅の太い（断面積の大きい）部分（以下、太幅部という）でも、信頼性の厳しい配線の幅の細い（断面積の小さい）部分（以下、細幅部という）と同じ配線材料が使用されるために、Ｃｕ金属単体と比較して比抵抗が上昇してしまっていた。上述したように、半導体装置で使用される配線へのＣｕの導入の目的が配線抵抗の低減であることを考えると、従来の半導体装置のように配線材料として太幅部や細幅部に関係なく比抵抗を上昇させたＣｕ合金を使用することは決して望ましいものではない。 However, in the conventional semiconductor device, since the wiring material is composed of an alloy of Cu and another material, when viewed on the basis of Cu, which is one of the elements having the lowest specific resistance in the metal, Cu In most cases, the specific resistance of the wiring material formed by the alloying of the copper alloy is higher than that of the Cu metal alone. In particular, even a portion having a large width (large cross-sectional area) (hereinafter referred to as a thick portion) that is not so strict as a reliability is a portion having a narrow width (small cross-sectional area) (hereinafter referred to as a thin portion). Since the same wiring material as that of the width portion is used, the specific resistance has increased as compared with the Cu metal alone. As described above, considering that the purpose of introducing Cu into the wiring used in the semiconductor device is to reduce the wiring resistance, it is related to the wide width portion and the narrow width portion as the wiring material as in the conventional semiconductor device. It is never desirable to use a Cu alloy having an increased specific resistance.

この発明は、上記に鑑みてなされたもので、半導体装置における配線の幅などに応じてＣｕ合金を形成する際の添加元素の濃度を変化させた配線構造を有する半導体装置とその製造方法を得ることを目的とする。 The present invention has been made in view of the above, and obtains a semiconductor device having a wiring structure in which the concentration of an additive element in forming a Cu alloy is changed in accordance with the width of the wiring in the semiconductor device, and a method for manufacturing the same. For the purpose.

上記目的を達成するため、この発明にかかる半導体装置は、配線層がＣｕを含む合金材料によって形成される半導体装置において、同一配線層内における配線で、配線の幅に応じてＣｕと合金を形成する添加材料の割合が変化したＣｕ合金材料によって前記配線が形成されることを特徴とする。 To achieve the above object, according to the semiconductor device of the present invention, in a semiconductor device in which a wiring layer is formed of an alloy material containing Cu, an alloy is formed with Cu according to the width of the wiring in the wiring in the same wiring layer. The wiring is formed of a Cu alloy material in which the ratio of the additive material to be changed is changed.

この発明によれば、ダマシンプロセスで絶縁膜の配線溝に形成された配線は、その配線溝の配線幅が太くなるほど添加元素の割合が少なくなり、配線幅の太い配線では比抵抗が低くなり、大電流、高速配線の使用に向いたものとすることができ、配線幅の細い配線では比抵抗が高くなり、配線の信頼性が向上するという効果を有する。 According to the present invention, the wiring formed in the wiring groove of the insulating film by the damascene process has a smaller ratio of the additive element as the wiring width of the wiring groove becomes larger, and the wiring having a larger wiring width has a lower specific resistance, The wiring can be suitable for use with a large current and high-speed wiring, and a wiring with a narrow wiring width has an effect of increasing the specific resistance and improving the reliability of the wiring.

以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明する。ただし、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。 Exemplary embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be explained below in detail with reference to the accompanying drawings. However, the cross-sectional views of the semiconductor devices used in the following embodiments are schematic, and the relationship between the thickness and width of the layers, the ratio of the thickness of each layer, and the like are different from the actual ones.

実施の形態１．
図１−１〜図１−２は、この発明にかかる半導体装置の構造の一例を示す図であり、図１−１は、半導体装置の構造の一例を模式的に示す一部断面図であり、図１−２は、半導体装置の配線層の部分の構造を模式的に示す断面図である。シリコンなどの基板１の上面内には、シリコン酸化膜からなる素子分離絶縁膜２が形成されている。素子分離絶縁膜２によって規定される素子形成領域内には、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタが形成されている。ＭＯＳトランジスタは、ゲート酸化膜３、ゲート電極４、およびサイドウォール５からなるゲート構造と、ゲート構造の下方のチャネル領域を挟んで対を成すソース／ドレイン領域６とを有している。 Embodiment 1 FIG.
FIGS. 1-1 to 1-2 are views showing an example of the structure of the semiconductor device according to the present invention, and FIG. 1-1 is a partial cross-sectional view schematically showing an example of the structure of the semiconductor device. FIG. 1-2 is a cross-sectional view schematically showing the structure of the wiring layer portion of the semiconductor device. An element isolation insulating film 2 made of a silicon oxide film is formed in the upper surface of a substrate 1 such as silicon. A MOS (Metal-Oxide Semiconductor) transistor is formed in the element formation region defined by the element isolation insulating film 2. The MOS transistor has a gate structure composed of a gate oxide film 3, a gate electrode 4, and a sidewall 5, and a source / drain region 6 that forms a pair with a channel region below the gate structure interposed therebetween.

基板１上には、ＭＯＳトランジスタを覆って、シリコン酸化膜からなる第１の層間絶縁膜１０が形成されている。第１の層間絶縁膜１０内には、ＭＯＳトランジスタのソース／ドレイン領域６に接続された複数のプラグ１１が形成されている。第１の層間絶縁膜１０上には、複数の配線層が絶縁膜を介して積層されている。この図１では、第１の層間絶縁膜１０上に、第１〜第２の配線層Ｌ１〜Ｌ２が形成されている場合が示されている。第１の配線層Ｌ１は、絶縁膜Ｉ１と、この絶縁膜Ｉ１内に所定の形状にパターン形成された第１層配線Ｗ１とを有している。第１層配線Ｗ１は、第１の層間絶縁膜１０に形成されたプラグ１１に接続され、下層のソース／ドレイン領域６と電気的に接続されている。また、第１の配線層Ｌ１上には、第２の層間絶縁膜２０、第２の配線層Ｌ２が順に形成されている。第２の配線層Ｌ２は、第２の層間絶縁膜２０上に形成された絶縁膜Ｉ２と、この絶縁膜Ｉ２内に所定の形状にパターン形成された第２層配線Ｗ２とを有している。第２層配線Ｗ２は、第２の層間絶縁膜２０に形成されたプラグ２１に接続され、下層の第１層配線Ｗ１と電気的に接続されている。 A first interlayer insulating film 10 made of a silicon oxide film is formed on the substrate 1 so as to cover the MOS transistor. In the first interlayer insulating film 10, a plurality of plugs 11 connected to the source / drain region 6 of the MOS transistor are formed. A plurality of wiring layers are stacked on the first interlayer insulating film 10 with an insulating film interposed therebetween. FIG. 1 shows a case where first to second wiring layers L 1 to L 2 are formed on the first interlayer insulating film 10. The first wiring layer L1 has an insulating film I1 and a first layer wiring W1 patterned in a predetermined shape in the insulating film I1. The first layer wiring W1 is connected to the plug 11 formed in the first interlayer insulating film 10 and is electrically connected to the underlying source / drain region 6. Further, the second interlayer insulating film 20 and the second wiring layer L2 are sequentially formed on the first wiring layer L1. The second wiring layer L2 has an insulating film I2 formed on the second interlayer insulating film 20, and a second layer wiring W2 patterned in a predetermined shape in the insulating film I2. . The second layer wiring W2 is connected to the plug 21 formed in the second interlayer insulating film 20, and is electrically connected to the lower first layer wiring W1.

この図１において、第１層配線Ｗ１として表れる部分をＣｕ配線部３０ａ，３０ｂと表記し、第２層配線Ｗ２として表れる部分をＣｕ配線部３０ｃ，３０ｄと表記している。つまり、Ｃｕ配線部３０によって第１層配線Ｗ１と第２層配線Ｗ２とが形成されている。第１層配線Ｗ１において、Ｃｕ配線部３０ａは、Ｃｕ配線部３０ｂに比して配線幅の太い配線となっている。また、第２層配線Ｗ２において、Ｃｕ配線部３０ｃは、Ｃｕ配線部３０ｄに比して配線幅の太い配線となっている。ここで、配線幅とは、電流が流れる方向に垂直な方向で切断した場合の配線の幅のことをいう。 In FIG. 1, portions appearing as the first layer wiring W1 are denoted as Cu wiring portions 30a and 30b, and portions appearing as the second layer wiring W2 are denoted as Cu wiring portions 30c and 30d. That is, the first layer wiring W1 and the second layer wiring W2 are formed by the Cu wiring portion 30. In the first layer wiring W1, the Cu wiring portion 30a is a wiring having a larger wiring width than the Cu wiring portion 30b. In the second layer wiring W2, the Cu wiring portion 30c is a wiring having a larger wiring width than the Cu wiring portion 30d. Here, the wiring width means the width of the wiring when cut in a direction perpendicular to the direction in which the current flows.

これらの第１層配線Ｗ１と第２層配線Ｗ２は、シングルダマシン構造を有し、それぞれ絶縁膜Ｉ１，Ｉ２に形成された配線溝３１にＣｕ配線部３０が埋め込まれた構造となっている。Ｃｕ配線部３０は、Ｃｕ合金の配線材料と絶縁膜Ｉ１との両方に接着性がよくＣｕの絶縁膜Ｉ１，Ｉ２や層間絶縁膜１０，２０への拡散を防ぐバリアメタル層３２と、Ｃｕと他の添加元素との合金である配線材料からなる配線材料層３５とを含んで構成される。このとき、同一配線層内において、配線幅が太くなるにしたがいＣｕ配線部３０に含まれるＣｕと合金を形成する添加元素の濃度が少なくなるように配線材料層３５が形成されることを特徴とする。つまり、信頼性のさほど厳しくない太い配線幅を有するＣｕ配線部３０ａ，３０ｃでは、Ｃｕと合金を形成する添加元素の濃度が低く低抵抗となるように配線材料層３５が形成され、信頼性の厳しい細い配線幅を有するＣｕ配線部３０ｂ，３０ｄでは、Ｃｕと合金を形成する添加元素の濃度が高く高抵抗となるように配線材料層３５が形成される。この結果、同一配線層内において配線幅に応じて添加元素の濃度が異なるＣｕ配線部３０が存在することになる。 These first layer wiring W1 and second layer wiring W2 have a single damascene structure, and have a structure in which a Cu wiring portion 30 is embedded in a wiring groove 31 formed in each of the insulating films I1 and I2. The Cu wiring part 30 has a good adhesion to both the Cu alloy wiring material and the insulating film I1, a barrier metal layer 32 that prevents diffusion into the Cu insulating films I1 and I2 and the interlayer insulating films 10 and 20, Cu and And a wiring material layer 35 made of a wiring material that is an alloy with another additive element. At this time, the wiring material layer 35 is formed in the same wiring layer so that the concentration of the additive element forming an alloy with Cu contained in the Cu wiring portion 30 decreases as the wiring width increases. To do. That is, in the Cu wiring portions 30a and 30c having a thick wiring width that is not so severe as reliability, the wiring material layer 35 is formed so that the concentration of the additive element forming an alloy with Cu is low and the resistance is low, and the reliability is high. In the Cu wiring portions 30b and 30d having a strict thin wiring width, the wiring material layer 35 is formed so that the concentration of the additive element forming an alloy with Cu is high and the resistance becomes high. As a result, there exist Cu wiring portions 30 having different concentrations of additive elements according to the wiring width in the same wiring layer.

つぎに、この発明にかかる半導体装置の製造方法について説明する。図２−１〜図２−５は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。ただし、この実施の形態１の特徴となる配線層を形成する手順を主に示している。まず、公知の手法によって、シリコン基板などの基板１上に、ＭＯＳトランジスタのソース／ドレイン領域６、ゲート酸化膜３、ゲート電極４、サイドウォール５や、素子分離絶縁膜２を形成し、その上にシリコン酸化膜からなる第１の層間絶縁膜１０を堆積する。その後、ソース／ドレイン領域６などの基板１上の所定の位置と電気的接続を得るためのコンタクトホールを第１の層間絶縁膜１０に形成し、このコンタクトホールにタングステン（Ｗ）などの導電性材料を堆積させてプラグ１１を形成する。そして、第１の層間絶縁膜１０の上面に堆積したＷをＣＭＰ（Chemical Mechanical Polishing、化学機械研磨）などで除去し、表面を平坦化させる（図２−１）。なお、コンタクトホール内にＷを選択成長させてプラグ１１を形成する場合には、ＣＭＰで表面を平坦化させる工程を省略することができる。 Next, a method for manufacturing a semiconductor device according to the present invention will be described. FIGS. 2-1 to 2-5 are cross-sectional views schematically showing the procedure of the method of manufacturing a semiconductor device according to the present invention. However, the procedure for forming the wiring layer, which is a feature of the first embodiment, is mainly shown. First, a source / drain region 6 of a MOS transistor, a gate oxide film 3, a gate electrode 4, sidewalls 5 and an element isolation insulating film 2 are formed on a substrate 1 such as a silicon substrate by a known method, Then, a first interlayer insulating film 10 made of a silicon oxide film is deposited. Thereafter, a contact hole for obtaining an electrical connection with a predetermined position on the substrate 1 such as the source / drain region 6 is formed in the first interlayer insulating film 10, and a conductive material such as tungsten (W) is formed in the contact hole. The material is deposited to form the plug 11. Then, W deposited on the upper surface of the first interlayer insulating film 10 is removed by CMP (Chemical Mechanical Polishing) or the like to flatten the surface (FIG. 2-1). When the plug 11 is formed by selectively growing W in the contact hole, the step of planarizing the surface by CMP can be omitted.

ついで、第１の層間絶縁膜１０上に所定の厚さの酸化シリコンなどの絶縁膜Ｉ１を、ＣＶＤ（Chemical Vapor Deposition）法などを用いて堆積し、一般的なリソグラフィ技術とエッチング技術を用いて配線溝３１ａ，３１ｂを形成する（図２−２）。その後、この配線溝３１ａ，３１ｂにその側壁部と底部とを覆うようにタンタル（Ｔａ）などのバリアメタル層３２を、スパッタ法などを用いて成膜し、さらに、メッキの際の電極となるＣｕＡｌなどのＣｕ合金膜からなるシード層３３を、スパッタ法などを用いて成膜する（図２−３）。シード層３３としてのＣｕＡｌ膜をスパッタ法で成膜する場合には、ＣｕＡｌターゲットを用い、スパッタ装置のカソードパワーや基板バイアスなどの成膜パラメータを調節することで、絶縁膜Ｉ１上に堆積される膜のカバレッジ形状を制御する。たとえば、図２−３に示されるように、配線幅によらず側壁部膜厚がｔ₁で、底部膜厚がｔ₂となるように成膜パラメータを調節する。つまり、比較的広い配線幅Ｗ₁を有する配線溝３１ａでも、比較的狭い配線幅Ｗ₂を有する配線溝３１ｂでも、同じ側壁部膜厚ｔ₁と底部膜厚ｔ₂となるような条件で、シード層３３の成膜を行う。 Next, an insulating film I1 such as silicon oxide having a predetermined thickness is deposited on the first interlayer insulating film 10 by using a CVD (Chemical Vapor Deposition) method or the like, and using a general lithography technique and an etching technique. Wiring grooves 31a and 31b are formed (FIG. 2-2). Thereafter, a barrier metal layer 32 such as tantalum (Ta) is formed in the wiring trenches 31a and 31b so as to cover the side wall and the bottom thereof by using a sputtering method or the like, and further serves as an electrode for plating. A seed layer 33 made of a Cu alloy film such as CuAl is formed by sputtering or the like (FIGS. 2-3). When the CuAl film as the seed layer 33 is formed by sputtering, the CuAl target is used and deposited on the insulating film I1 by adjusting film formation parameters such as cathode power and substrate bias of the sputtering apparatus. Control the coverage shape of the membrane. For example, as shown in FIG. 2-3, the film formation parameters are adjusted so that the side wall thickness is t ₁ and the bottom thickness is t ₂ regardless of the wiring width. In other words, in the wiring groove 31a having a relatively wide wiring width W ₁ and the wiring groove 31b having a relatively narrow wiring width W ₂ , the conditions are such that the side wall thickness t ₁ and the bottom thickness t ₂ are the same. The seed layer 33 is formed.

ついで、電解メッキ法を用いてシード層３３上にＣｕ金属膜３４を形成する（図２−４）。その後、ＣＭＰなどで絶縁膜Ｉ１上に堆積したバリアメタル層３２やシード層３３などを除去し、所定の温度で所定の時間の間アニール処理を行う。このアニール処理によって、シード層３３のＣｕＡｌ合金中のＡｌがＣｕ金属膜３４に拡散し、配線材料層３５ａ，３５ｂを生成する（図２−５）。このように作製された配線材料層３５ａ，３５ｂにおいて、Ｃｕと合金を形成する添加元素のＡｌはアニール処理によってＣｕ金属膜３４へと拡散するが、各Ｃｕ配線部３０ａ，３０ｂの内部のＡｌの平均濃度は、Ｃｕ配線部３０ａ，３０ｂの断面積に占めるＣｕＡｌのシード層３３の割合に比例したものとなる。つまり、ＣｕＡｌのシード層３３が形成される配線溝３１ａ，３１ｂの配線幅が太くなるにしたがって、Ｃｕ配線部３０ａ，３０ｂの配線材料層３５ａ，３５ｂにおけるＡｌの平均濃度が減少する。その後、第１の配線層Ｌ１上に、図２−２〜図２−５に示される手順と同様にして第２の層間絶縁膜２０と第２の配線層Ｌ２とを形成して、図１−１に示される半導体装置が製造される。 Next, a Cu metal film 34 is formed on the seed layer 33 using an electrolytic plating method (FIGS. 2-4). Thereafter, the barrier metal layer 32, the seed layer 33, and the like deposited on the insulating film I1 are removed by CMP or the like, and an annealing process is performed at a predetermined temperature for a predetermined time. By this annealing treatment, Al in the CuAl alloy of the seed layer 33 diffuses into the Cu metal film 34, and wiring material layers 35a and 35b are generated (FIG. 2-5). In the wiring material layers 35a and 35b thus fabricated, the additive element Al that forms an alloy with Cu diffuses into the Cu metal film 34 by the annealing process, but the Al inside the Cu wiring portions 30a and 30b is diffused. The average concentration is proportional to the proportion of the CuAl seed layer 33 in the cross-sectional areas of the Cu wiring portions 30a and 30b. That is, the average concentration of Al in the wiring material layers 35a and 35b of the Cu wiring portions 30a and 30b decreases as the wiring width of the wiring grooves 31a and 31b in which the CuAl seed layer 33 is formed increases. Thereafter, the second interlayer insulating film 20 and the second wiring layer L2 are formed on the first wiring layer L1 in the same manner as shown in FIGS. 2-2 to 2-5. -1 is manufactured.

図３は、この実施の形態１の配線の太さに応じて添加元素の濃度を変化させる原理を説明するための図であり、絶縁膜の配線溝に形成されたＣｕＡｌ合金からなるシード層と配線材料層の断面積の関係示す図である。ここには、２種類の配線幅Ｗ₁，Ｗ₂（Ｗ₁＞Ｗ₂）を有する配線溝３１ａ，３１ｂの断面が示されている。以下では、配線幅の太い方の配線溝３１ａの断面を太幅断面部といい、配線幅の細い方の配線溝３１ｂを細幅断面部という。また、各配線溝３１ａ，３１ｂは同じ深さｄを有するものとする。ここで、太幅断面部と細幅断面部に形成されるシード層３３の断面積Ｓ_W，Ｓ_Nは、それぞれ次式に示されるようになる。 FIG. 3 is a diagram for explaining the principle of changing the concentration of the additive element in accordance with the thickness of the wiring according to the first embodiment. A seed layer made of a CuAl alloy formed in the wiring groove of the insulating film and FIG. It is a figure which shows the relationship of the cross-sectional area of a wiring material layer. Here, cross sections of wiring grooves 31a and 31b having two types of wiring widths W ₁ and W ₂ (W ₁ > W ₂ ) are shown. Hereinafter, the cross section of the wiring groove 31a having the larger wiring width is referred to as a thick cross section, and the wiring groove 31b having the smaller wiring width is referred to as a narrow cross section. Each wiring groove 31a, 31b is assumed to have the same depth d. Here, the cross-sectional areas S _W and S _N of the seed layer 33 formed in the wide-width cross-section portion and the narrow-width cross-section portion are respectively expressed by the following equations.

Ｓ_W＝２ｔ₁（ｄ−ｔ₂）＋ｔ₂・Ｗ₁ ・・・（１）
Ｓ_N＝２ｔ₁（ｄ−ｔ₂）＋ｔ₂・Ｗ₂ ・・・（２） S _W = 2t ₁ (d−t ₂ ) + t ₂ · W ₁ (1)
S _N = 2t ₁ (d−t ₂ ) + t ₂ · W ₂ (2)

また、太幅断面部と細幅断面部の配線溝３１ａ，３１ｂの断面積Ｓ_W0，Ｓ_N0は、それぞれ次式に示されるようになる。 Further, the cross-sectional areas S _W0 and S _N0 of the wiring grooves 31a and 31b of the wide-width cross-section portion and the narrow-width cross-section portion are respectively expressed by the following equations.

Ｓ_W0＝Ｗ₁・ｄ・・・（３）
Ｓ_N0＝Ｗ₂・ｄ・・・（４） S _W0 = W ₁ · d (3)
S _N0 = W ₂ · d (4)

これらの（１）式〜（４）式より、ＣｕＡｌ合金からなるシード層３３の断面積の配線溝３１ａ，３１ｂの断面積に対する比率（以下、Ｃｕ合金層断面積比という）Ｒ_W，Ｒ_Nは、それぞれ次式に示されるようになる。 From these formulas (1) to (4), the ratio of the cross-sectional area of the seed layer 33 made of CuAl alloy to the cross-sectional area of the wiring grooves 31a and 31b (hereinafter referred to as Cu alloy layer cross-sectional area ratio) R _W and R _N Are as shown in the following equations.

Ｒ_W＝Ｓ_W／Ｓ_W0＝２ｔ₁（ｄ−ｔ₂）／（Ｗ₁・ｄ）＋ｔ₂／ｄ・・・（５）
Ｒ_N＝Ｓ_N／Ｓ_N0＝２ｔ₁（ｄ−ｔ₂）／（Ｗ₂・ｄ）＋ｔ₂／ｄ・・・（６） R _W = S _W / S _W0 = 2t ₁ (d−t ₂ ) / (W ₁ · d) + t ₂ / d (5)
R _N = S _N / S _N0 = 2t ₁ (d−t ₂ ) / (W ₂ · d) + t ₂ / d (6)

この実施の形態１におけるシード層３３の成膜条件より、側壁部膜厚ｔ₁と底部膜厚ｔ₂はともにどの配線溝３１ａ，３１ｂにおいても同じ値であり、また同一の配線層であれば配線溝３１ａ，３１ｂの深さｄも同じ値であるので、（５）〜（６）式からＷ₁＞Ｗ₂であれば、Ｒ_W＜Ｒ_Nとなる。このとき、シード層３３に含まれる添加元素（上記の例の場合にはＡｌ）は、太幅断面部でも細幅断面部でもともに同じ濃度を有するので、上記のＣｕ合金層断面積比Ｒ_W，Ｒ_Nがそれぞれの配線溝３１ａ，３１ｂにおける添加元素Ａｌの存在比率も示している。したがって、その後のＣｕ配線工程（メッキによるＣｕ金属膜３４の成膜処理、ＣＭＰ処理およびアニール処理）を経ることによって、添加元素であるＡｌはＣｕ金属膜３４へと拡散するので、配線材料層３５ａ，３５ｂにおけるＡｌの平均濃度は、太幅断面部の方が細幅断面部に比して低くなる。通常、金属のＣｕにＡｌを添加して合金化するとその比抵抗はＣｕ単体の場合に比して高くなり、添加するＡｌの量が増えるほど比抵抗は高くなる傾向にある。そのため、太幅断面部の配線材料層３５ａの比抵抗は、細幅断面部の配線材料層３５ｂの比抵抗に比して低くなる。一方、Ｃｕの合金化による配線の信頼性の改善では、添加元素の量を多くするほど信頼性の向上が期待できる。そのため、細幅断面部は、太幅断面部に比して信頼性が向上する。以上より、同一配線層内において、より信頼性の厳しい微細な配線部、すなわち配線幅の微細な配線部では配線材料層３５のＡｌ濃度を高くすることで信頼性の向上を図ることができ、信頼性の要求が厳しくない太い幅の配線部では配線材料層３５のＡｌ濃度を低くすることで比抵抗の上昇を抑えてＣｕ金属に近い比抵抗を実現し、大電流、高速配線の使用に向いたものとすることができる。 From the film formation conditions of the seed layer 33 in the first embodiment, both the side wall thickness t ₁ and the bottom thickness t ₂ are the same value in any of the wiring grooves 31a and 31b, and if the wiring layers are the same. wiring groove 31a, since the depth d of 31b is also at the same value, if W _1> W ₂ from (5) - (6), and R _W <R _N. At this time, the additive element contained in the seed layer 33 (Al in the case of the above example), since both have the same concentration in the narrow cross section at the wide cross-section, the above Cu alloy layer sectional area ratio R _W , R _N indicates existence ratio of the additive element Al in each of the wiring grooves 31a, 31b. Accordingly, since the additive element Al diffuses into the Cu metal film 34 through the subsequent Cu wiring process (deposition processing of the Cu metal film 34 by plating, CMP processing and annealing), the wiring material layer 35a. , 35b, the average concentration of Al is lower in the wide cross section than in the narrow cross section. Usually, when Al is added to metal Cu and alloyed, the specific resistance becomes higher than that of Cu alone, and the specific resistance tends to increase as the amount of Al added increases. For this reason, the specific resistance of the wiring material layer 35a in the thick cross section is lower than the specific resistance of the wiring material layer 35b in the narrow cross section. On the other hand, in improving the reliability of wiring by alloying Cu, the reliability can be expected to increase as the amount of the additive element increases. Therefore, the reliability of the narrow cross section is improved as compared with the wide cross section. As described above, in the same wiring layer, more reliable fine wiring part, that is, in the wiring part with fine wiring width, it is possible to improve the reliability by increasing the Al concentration of the wiring material layer 35, In wiring parts with a wide width where reliability requirements are not strict, by reducing the Al concentration of the wiring material layer 35, a specific resistance close to that of Cu metal is realized by suppressing an increase in specific resistance. It can be suitable.

この実施の形態１では、バリアメタル層３２としてＴａを用いたが、この他にチタン（Ｔｉ）、Ｗなどの高融点金属、これらの窒化物や窒化珪化物、またはこれらの積層膜を用いてもよい。また、シード層３３に用いる合金としてＣｕＡｌを用いたが、この他にマグネシウム（Ｍｇ）、Ｔｉ、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、インジウム（Ｉｎ）、ランタノイド系金属、アクチノイド系金属などＣｕと合金化し、配線信頼性の構造を図れるものであればよく、添加元素も１種類に限られず２種類以上でもよい。さらに、上述した説明では、バリアメタル層３２とシード層３３の成膜法として、スパッタ法を例に挙げて説明したが、これに限られる趣旨ではなく、ＣＶＤ法などの他の方法を用いてもよい。 In the first embodiment, Ta is used as the barrier metal layer 32. In addition, refractory metals such as titanium (Ti) and W, nitrides and silicides thereof, or laminated films thereof are used. Also good. Further, CuAl was used as an alloy used for the seed layer 33, but in addition to this, magnesium (Mg), Ti, manganese (Mn), iron (Fe), zinc (Zn), zirconium (Zr), niobium (Nb), Molybdenum (Mo), ruthenium (Ru), palladium (Pd), silver (Ag), indium (In), lanthanoid metal, actinoid metal, and the like can be used as long as they can be alloyed with Cu to achieve a wiring reliability structure. Further, the additive element is not limited to one type, and may be two or more types. Further, in the above description, the sputtering method has been described as an example of the film formation method of the barrier metal layer 32 and the seed layer 33. However, the present invention is not limited to this, and other methods such as a CVD method are used. Also good.

また、この例では、図１の半導体装置におけるＣｕ配線を使用する第１の配線層Ｌ１を取り出して説明したが、第２の配線層Ｌ２や３層以上の多層配線構造を有する半導体装置の場合には他の配線層においても同様に配線幅に応じてその配線材料層３５におけるＣｕと合金を形成する添加元素の比率を変化させることができる。また、各配線層Ｌ１〜Ｌ２間においてシード層３３に用いるＣｕ合金の添加元素の比率は同一である必要はなく、各配線層Ｌ１〜Ｌ２間で異なる添加元素濃度のＣｕ合金のシード層３３を用いて、添加元素濃度の異なる配線を作ることもできる。 Further, in this example, the first wiring layer L1 using the Cu wiring in the semiconductor device of FIG. 1 is taken out and described. However, in the case of the semiconductor device having the second wiring layer L2 or a multilayer wiring structure of three or more layers. Similarly, in other wiring layers, the ratio of additive elements forming an alloy with Cu in the wiring material layer 35 can be changed according to the wiring width. In addition, the ratio of the additive element of the Cu alloy used for the seed layer 33 does not need to be the same between the wiring layers L1 and L2, and the seed layer 33 of the Cu alloy having a different additive element concentration between the wiring layers L1 and L2. It is also possible to make wiring with different additive element concentrations.

この実施の形態１によれば、ダマシンプロセスで絶縁膜Ｉ１，Ｉ２に配線Ｗ１，Ｗ２を形成する際に、絶縁膜Ｉ１，Ｉ２中の配線溝３１上に形成される側壁部膜厚と底部膜厚とを、同一配線層におけるどの配線溝３１においてもそれぞれ同じ厚さとなるようにＣｕ合金からなるシード層３３を堆積するようにしたので、その後に行われる電解メッキ法によるＣｕ金属膜３４の堆積とアニール処理によって、各配線溝３１に形成される配線材料層３５は、その配線溝３１の配線幅が太くなるほど添加元素の割合が少なくなる。その結果、配線幅の太い配線では比抵抗が低くなり、大電流、高速配線の使用に向いたものとすることができ、配線幅の細い配線では比抵抗が高くなり、配線の信頼性が向上するという効果を有する。 According to the first embodiment, when the wirings W1 and W2 are formed in the insulating films I1 and I2 by the damascene process, the sidewall film thickness and the bottom film formed on the wiring trench 31 in the insulating films I1 and I2 are determined. Since the seed layer 33 made of a Cu alloy is deposited so that the thickness is the same in any wiring groove 31 in the same wiring layer, the Cu metal film 34 is deposited by the electrolytic plating performed thereafter. In the wiring material layer 35 formed in each wiring groove 31 by the annealing process, the proportion of the additive element decreases as the wiring width of the wiring groove 31 increases. As a result, wiring with a large wiring width has a low specific resistance and can be suitable for use with high-current, high-speed wiring, while wiring with a narrow wiring width has a high specific resistance and improves wiring reliability. Has the effect of

実施の形態２．
この実施の形態２では、図１に示される構造を有する半導体装置の別の製造方法について説明する。図４−１〜図４−６は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、実施の形態１の図２−１〜図２−２と同様に、公知の手法によって、ＭＯＳトランジスタや、素子分離絶縁膜２を形成したシリコン基板などの基板１上に、Ｗでプラグ１１を形成したシリコン酸化膜からなる第１の層間絶縁膜１０、所定の厚さの酸化シリコンなどの絶縁膜Ｉ１を、ＣＶＤ法などを用いて順に形成する。そして、絶縁膜Ｉ１に一般的なリソグラフィ技術とエッチング技術を用いて配線溝３１ａ，３１ｂを形成する（図４−１〜図４−２）。 Embodiment 2. FIG.
In the second embodiment, another method for manufacturing a semiconductor device having the structure shown in FIG. 1 will be described. FIGS. 4-1 to 4-6 are cross-sectional views schematically showing the procedure of the semiconductor device manufacturing method according to the present invention. First, similarly to FIGS. 2-1 to 2-2 of the first embodiment, a plug 11 of W is formed on a substrate 1 such as a silicon substrate on which a MOS transistor or an element isolation insulating film 2 is formed by a known method. A first interlayer insulating film 10 made of a silicon oxide film formed with a silicon oxide film and an insulating film I1 such as silicon oxide having a predetermined thickness are sequentially formed using a CVD method or the like. Then, wiring grooves 31a and 31b are formed in the insulating film I1 by using a general lithography technique and etching technique (FIGS. 4-1 to 4-2).

ついで、絶縁膜Ｉ１上に形成した配線溝３１ａ，３１ｂにＴａなどのバリアメタル層３２を、スパッタ法などを用いて成膜し、また、Ｃｕと合金を形成するＡｌなどの添加元素の金属膜からなる添加金属層３６を、スパッタ法などを用いて成膜する（図４−３）。このＡｌの添加金属層３６をスパッタ法で成膜する場合には、Ａｌターゲットを用い、スパッタ装置のカソードパワーや基板バイアスなどの成膜パラメータを調節することで、実施の形態１と同様に絶縁膜Ｉ１上に堆積される膜のカバレッジ形状を制御する。つまり、同一配線層内の太幅断面部と細幅断面部で共に、側壁膜厚部が所定の厚さｔ₃となるように、そして底部膜厚部が所定の厚さｔ₄となるように、スパッタ時の成膜パラメータを調節する。続いて、メッキの際の電極となるＣｕの金属膜からなるシード層３３を、添加元素の添加金属層３６上にスパッタ法などを用いて成膜する（図４−４）。つまり、この実施の形態２では、電解メッキ法によってＣｕ金属膜３４を堆積する前の配線溝３１ａ，３１ｂに形成される膜は、バリアメタル層３２、添加金属層３６、およびＣｕ金属膜のシード層３３の３層構造となっている。なお、添加金属層３６とＣｕ金属膜のシード層３３は、特許請求の範囲におけるシード層に相当する。 Next, a barrier metal layer 32 such as Ta is formed in the wiring grooves 31a and 31b formed on the insulating film I1 by using a sputtering method or the like, and a metal film of an additive element such as Al that forms an alloy with Cu. The additive metal layer 36 made of is formed by sputtering or the like (FIG. 4-3). In the case where the Al-added metal layer 36 is formed by sputtering, the Al target is used, and the film formation parameters such as cathode power and substrate bias of the sputtering apparatus are adjusted, so that the insulation is performed as in the first embodiment. The coverage shape of the film deposited on the film I1 is controlled. That is, in both the wide and narrow cross sections in the same wiring layer, the side wall film thickness portion has a predetermined thickness t ₃ and the bottom film thickness portion has a predetermined thickness t _4. In addition, the film formation parameters during sputtering are adjusted. Subsequently, a seed layer 33 made of a Cu metal film serving as an electrode for plating is formed on the additive metal layer 36 of the additive element by sputtering or the like (FIG. 4-4). That is, in the second embodiment, the films formed in the wiring grooves 31a and 31b before the Cu metal film 34 is deposited by the electrolytic plating method are the barrier metal layer 32, the additive metal layer 36, and the seed of the Cu metal film. The layer 33 has a three-layer structure. The additive metal layer 36 and the Cu metal film seed layer 33 correspond to the seed layer in the claims.

ついで、電解メッキ法を用いて配線溝３１ａ，３１ｂ内のシード層３３上にＣｕ金属膜３４を形成する（図４−５）。その後、ＣＭＰなどで絶縁膜Ｉ１の表面上に堆積したバリアメタル層３２や添加金属層３６、シード層３３などを除去し、所定の温度で所定の時間の間アニール処理を行う。このアニール処理によって、添加金属層３６のＡｌと、シード層３３とＣｕ金属膜３４のＣｕとを拡散させて、配線材料層３５ａ，３５ｂを生成する（図４−６）。このように作製された配線材料層３５ａ，３５ｂにおいて、Ｃｕと合金を形成する添加元素のＡｌはアニール処理によってＣｕ膜へと拡散するが、各配線材料層３５ａ，３５ｂ内部のＡｌの平均濃度は、実施の形態１と同様にＣｕ配線部３０ａ，３０ｂの断面積に占めるＡｌの添加金属層３６の断面積の割合に比例したものとなる。つまり、Ｃｕ配線部３０の配線幅が太くなるにしたがって、その内部の添加元素のＡｌの平均濃度が減少する。なお、添加金属層３６の厚さはアニール処理して最も配線幅の狭い配線において要求される配線信頼性を満たすのに必要な添加元素の濃度となる厚さに設定される。その後、図４−２〜図４−６と同様の手順で第２の層間絶縁膜２０と第２の配線層Ｌ２を形成すると、図１−１に示される多層配線構造を有する半導体装置が得られる。 Next, a Cu metal film 34 is formed on the seed layer 33 in the wiring grooves 31a and 31b by using an electrolytic plating method (FIGS. 4-5). Thereafter, the barrier metal layer 32, the additive metal layer 36, the seed layer 33, and the like deposited on the surface of the insulating film I1 are removed by CMP or the like, and an annealing process is performed at a predetermined temperature for a predetermined time. By this annealing treatment, Al in the additive metal layer 36, Cu in the seed layer 33 and the Cu metal film 34 are diffused to generate wiring material layers 35a and 35b (FIGS. 4-6). In the wiring material layers 35a and 35b manufactured in this way, the additive element Al forming an alloy with Cu diffuses into the Cu film by the annealing treatment, but the average concentration of Al in each wiring material layer 35a and 35b is As in the first embodiment, the ratio is proportional to the ratio of the cross-sectional area of the Al-added metal layer 36 to the cross-sectional area of the Cu wiring portions 30a and 30b. That is, as the wiring width of the Cu wiring portion 30 becomes thicker, the average concentration of Al as an additive element inside the Cu wiring portion 30 decreases. The thickness of the additive metal layer 36 is set to a thickness that provides the concentration of the additive element necessary to satisfy the wiring reliability required for the wiring having the narrowest wiring width by annealing. Thereafter, when the second interlayer insulating film 20 and the second wiring layer L2 are formed in the same procedure as in FIG. 4-2 to FIG. 4-6, the semiconductor device having the multilayer wiring structure shown in FIG. It is done.

上述した説明では、バリアメタル層３２としてＴａを用いたが、この他にＴｉ，Ｗなどの高融点金属、これらの窒化物や窒化珪化物、またはこれらの積層膜を用いてもよい。また、Ｃｕ合金を形成するための添加元素として上述した説明ではＡｌを使用したが、他にＭｇ，Ｔｉ，Ｍｎ，Ｆｅ，Ｚｎ，Ｚｒ，Ｎｂ，Ｍｏ，Ｒｕ，Ｐｄ，Ａｇ，Ｉｎ、ランタノイド系金属、アクチノイド系金属などＣｕと合金を形成し、配線信頼性の向上が図れるものであればよく、添加元素も１種類またはそれ以上でもよい。ただし、複数の元素を添加する場合には、それに応じて成膜工程が増える。また、バリアメタル層３２、添加金属層３６およびシード層３３の成膜法については、スパッタ法に限られるものではなく、ＣＶＤ法などの他の方法や複数の成膜方法を組合せてもよい。 In the above description, Ta is used as the barrier metal layer 32, but other high melting point metals such as Ti and W, nitrides and silicides thereof, or laminated films thereof may be used. In the above description, Al is used as an additive element for forming a Cu alloy, but Mg, Ti, Mn, Fe, Zn, Zr, Nb, Mo, Ru, Pd, Ag, In, and lanthanoid series are used. Any metal or actinoid metal may be used as long as it can form an alloy with Cu and improve wiring reliability, and one or more additive elements may be used. However, when a plurality of elements are added, the number of film forming steps increases accordingly. In addition, the film formation method of the barrier metal layer 32, the additive metal layer 36, and the seed layer 33 is not limited to the sputtering method, and other methods such as a CVD method and a plurality of film formation methods may be combined.

また、上述した説明では、半導体装置中の第１の配線層Ｌ１の場合を例に挙げて説明しているが、他の配線層においても同様に配線幅に応じた添加元素の割合の調整を行うことができる。さらに、各配線層間において添加金属層３６の厚さを変えることで異なる添加元素濃度のＣｕ合金配線を作製することもできる。 In the above description, the case of the first wiring layer L1 in the semiconductor device has been described as an example. However, in the other wiring layers as well, the ratio of the additive element corresponding to the wiring width is similarly adjusted. It can be carried out. Furthermore, Cu alloy wirings having different additive element concentrations can be produced by changing the thickness of the additive metal layer 36 between the wiring layers.

この実施の形態２によれば、配線材料層３５を作製する際に、Ｃｕと合金を形成するための添加元素を供給しその濃度を調整するための添加金属層３６とＣｕをメッキする際のＣｕ金属からなるシード層３３を配線溝３１に形成するようにしたので、それぞれの層のカバレッジを独立に制御でき、配線形成時の制御性が向上するという効果を有する。また、シード層３３にＣｕと添加元素との合金ターゲットを用いる必要がなく、添加金属層３６の厚さを制御することで、配線溝３１における所望の添加元素濃度を容易に得ることができるという効果を有する。 According to the second embodiment, when the wiring material layer 35 is produced, an additive element for forming an alloy with Cu is supplied and the additive metal layer 36 for adjusting the concentration thereof and the Cu are plated. Since the seed layer 33 made of Cu metal is formed in the wiring groove 31, the coverage of each layer can be controlled independently, and the controllability at the time of wiring formation is improved. Further, it is not necessary to use an alloy target of Cu and an additive element for the seed layer 33, and a desired additive element concentration in the wiring groove 31 can be easily obtained by controlling the thickness of the additive metal layer 36. Has an effect.

実施の形態３．
この実施の形態３では、デュアルダマシンプロセスで形成されるコンタクトと配線のうち、配線のコンタクトとの接触部付近における信頼性を高めた構造を有する半導体装置とその製造方法について説明する。 Embodiment 3 FIG.
In the third embodiment, a description will be given of a semiconductor device having a structure in which reliability is improved in the vicinity of a contact portion between a contact and a wiring formed by a dual damascene process, and a manufacturing method thereof.

図５は、この発明にかかる半導体装置の構造の一例を模式的に示す一部断面図である。この半導体装置は、実施の形態１の図１において、第１の配線層Ｌ１上にデュアルダマシン構造で第２の配線層Ｌ２が形成された構造を有している。すなわち、第１の配線層Ｌ１上に形成された絶縁膜Ｉ２内に、第１層配線Ｗ１と第２層配線Ｗ２とを電気的に接続するプラグ４７ａ，４７ｂと、第２層配線Ｗ２とが形成される構造を有しており、これらのプラグ４７ａ，４７ｂと第２層配線Ｗ２はＣｕまたはＣｕ合金で形成されている。この図５では、第１層配線Ｗ１として表れる部分をＣｕ配線部３０ａ，３０ｂと表記し、第２層配線Ｗ２として表れる部分をＣｕ配線部４８ａ，４８ｂと表記している。また、第１層配線Ｗ１において、Ｃｕ配線部３０ａは、Ｃｕ配線部３０ｂに比して配線幅の太い配線となっている。同様に、第２層配線Ｗ２において、Ｃｕ配線部４８ａは、Ｃｕ配線部４８ｂに比して配線幅の太い配線となっている。さらに、Ｃｕ配線部３０ｂ，４８ｂは、それぞれプラグ１１，３０ｂと同一の幅を有している。なお、この図５において、図１と同一の構成要素には同一の符号を付してその説明を省略している。 FIG. 5 is a partial cross-sectional view schematically showing an example of the structure of the semiconductor device according to the present invention. In FIG. 1 of the first embodiment, this semiconductor device has a structure in which a second wiring layer L2 is formed in a dual damascene structure on the first wiring layer L1. That is, plugs 47a and 47b that electrically connect the first layer wiring W1 and the second layer wiring W2 and the second layer wiring W2 are formed in the insulating film I2 formed on the first wiring layer L1. The plugs 47a and 47b and the second layer wiring W2 are formed of Cu or Cu alloy. In FIG. 5, portions that appear as the first layer wiring W1 are represented as Cu wiring portions 30a and 30b, and portions that appear as the second layer wiring W2 are represented as Cu wiring portions 48a and 48b. Further, in the first layer wiring W1, the Cu wiring portion 30a is a wiring having a larger wiring width than the Cu wiring portion 30b. Similarly, in the second layer wiring W2, the Cu wiring portion 48a is a wiring having a larger wiring width than the Cu wiring portion 48b. Further, the Cu wiring portions 30b and 48b have the same width as the plugs 11 and 30b, respectively. In FIG. 5, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted.

第２層配線Ｗ２と第１層配線Ｗ１とをつなぐプラグ４７ａ，４７ｂは、Ｃｕ合金となっている。また、上下の配線Ｗ１，Ｗ２のプラグ４７ａ，４７ｂとの接続部付近もＣｕ合金となっており、このプラグ４７ａ，４７ｂとの接続部付近から離れるにしたがってＣｕ合金を形成する添加元素の割合が徐々に減少していく。このような第１層配線Ｗ１、第２層配線Ｗ２とプラグ４７ａ，４７ｂの構造とすることで、デュアルダマシン構造においてプラグ４７ａ，４７ｂと上下の配線Ｗ１，Ｗ２との接続部付近で生じるＳＩＶ（Stress Induced Voiding）などの発生を抑制し、配線の信頼性を上げることができる。また、プラグ４７ａ，４７ｂとの接続部付近以外の上下の配線Ｗ１，Ｗ２では、添加元素の割合が少なくなるので、配線抵抗の増加が抑えられている。 The plugs 47a and 47b connecting the second layer wiring W2 and the first layer wiring W1 are made of a Cu alloy. Further, the vicinity of the connection portions of the upper and lower wirings W1, W2 with the plugs 47a, 47b is also a Cu alloy, and the proportion of the additive element forming the Cu alloy increases as the distance from the vicinity of the connection portions with the plugs 47a, 47b increases. It gradually decreases. By adopting such a structure of the first layer wiring W1 and the second layer wiring W2 and the plugs 47a and 47b, in the dual damascene structure, SIV (near the connection portion between the plugs 47a and 47b and the upper and lower wirings W1 and W2) It is possible to increase the reliability of wiring by suppressing the occurrence of stress induced voiding. Further, in the upper and lower wirings W1 and W2 other than the vicinity of the connection portions with the plugs 47a and 47b, the ratio of the additive element is reduced, so that an increase in wiring resistance is suppressed.

つぎに、この発明にかかる半導体装置の製造方法について説明する。図６−１〜図６−７は、この発明による半導体装置の製造方法の手順を模式的に示す断面図である。まず、公知の手法によって、ＭＯＳトランジスタや、素子分離絶縁膜２を形成したシリコン基板などの基板１上に、Ｗのプラグ１１を形成したシリコン酸化膜からなる層間絶縁膜１０ａ、所定の厚さの酸化シリコンなどの絶縁膜Ｉ１を形成する。また、絶縁膜Ｉ１に一般的なリソグラフィ技術とエッチング技術を用いて形成した配線溝にスパッタ法などでバリアメタル層３２とＣｕ金属からなるシード層を形成し、さらに電解メッキ法でＣｕ金属膜３７を埋め込んで第１の配線層Ｌ１を形成し、ＣＭＰで表面の余分な材料を除去する（図６−１）。このとき第１の配線層Ｌ１に形成される第１層配線Ｗ１は、合金ではなくＣｕ金属である。 Next, a method for manufacturing a semiconductor device according to the present invention will be described. 6-1 to 6-7 are cross-sectional views schematically showing the procedure of the method of manufacturing the semiconductor device according to the present invention. First, an interlayer insulating film 10a made of a silicon oxide film with a W plug 11 formed on a substrate 1 such as a MOS transistor or a silicon substrate on which an element isolation insulating film 2 is formed by a known method, and having a predetermined thickness. An insulating film I1 such as silicon oxide is formed. Further, a barrier metal layer 32 and a seed layer made of Cu metal are formed by sputtering or the like in a wiring groove formed by using a general lithography technique and etching technique in the insulating film I1, and further a Cu metal film 37 is formed by electrolytic plating. Is embedded to form a first wiring layer L1, and excess material on the surface is removed by CMP (FIG. 6-1). At this time, the first layer wiring W1 formed in the first wiring layer L1 is not an alloy but Cu metal.

ついで、第１の配線層Ｌ１上に絶縁膜Ｉ２をＣＶＤ法などで堆積し、一般的なリソグラフィ技術とエッチング技術を用いて第１層配線Ｗ１に通じる接続孔４１ａ，４１ｂと、接続孔４１ａ，４１ｂの上部に第２層配線Ｗ２を埋め込むための配線溝４２ａ，４２ｂを絶縁膜Ｉ２に形成する（図６−２）。ここでは、接続孔４１ａよりも幅の広い配線溝４２ａと、接続孔４１ｂと同じ幅の狭い配線溝４２ｂとが示されている。ただし、接続孔４１ｂは、第１層配線Ｗ１と第２層配線Ｗ２とを接続するプラグ４７ｂを埋め込むためのものであり、図６−２の断面形状では第２層配線Ｗ２と同じ幅を有しているが、紙面に垂直な方向の奥行きが短い点が第２層配線Ｗ２と異なる点である。 Next, an insulating film I2 is deposited on the first wiring layer L1 by a CVD method or the like, and connection holes 41a and 41b communicating with the first layer wiring W1 using a general lithography technique and etching technique, and the connection holes 41a, 41a, Wiring grooves 42a and 42b for embedding the second layer wiring W2 are formed in the insulating film I2 in the upper part of 41b (FIG. 6-2). Here, a wiring groove 42a having a width wider than that of the connection hole 41a and a wiring groove 42b having the same width as that of the connection hole 41b are shown. However, the connection hole 41b is for embedding the plug 47b for connecting the first layer wiring W1 and the second layer wiring W2, and has the same width as the second layer wiring W2 in the sectional shape of FIG. However, the second layer wiring W2 is different in that the depth in the direction perpendicular to the paper surface is short.

その後、この配線溝４２ａ，４２ｂと接続孔４１ａ，４１ｂにＴａなどのバリアメタル層４３を、スパッタ法などを用いて成膜する（図６−３）。このバリアメタル層４３の成膜は、エッチング成分の強い指向性スパッタ法などを用いて、接続孔４１ａ，４１ｂの底部では膜の堆積よりもエッチングが強くなるような条件下で行ったり、または、バリアメタル層４３の成膜後に接続孔４１ａ，４１ｂのみにエッチング液を導入して接続孔４１ａ，４１ｂの底部のバリアメタル層４３のみを除去したりすることによってカバレッジ調整を行い、接続孔４１ａ，４１ｂの底部にはバリアメタル層４３が存在しない状態としておく。 Thereafter, a barrier metal layer 43 such as Ta is formed in the wiring grooves 42a and 42b and the connection holes 41a and 41b by sputtering or the like (FIG. 6-3). The barrier metal layer 43 is formed using a directional sputtering method having a strong etching component under conditions such that etching is stronger than film deposition at the bottom of the connection holes 41a and 41b, or After the formation of the barrier metal layer 43, coverage is adjusted by introducing an etchant only into the connection holes 41a and 41b and removing only the barrier metal layer 43 at the bottom of the connection holes 41a and 41b. The barrier metal layer 43 does not exist at the bottom of 41b.

ついで、Ｃｕと合金を形成するＡｌなどの添加元素からなる添加金属層４４を、選択ＣＶＤ法によって接続孔４１ａ，４１ｂの底部から選択成長させて成膜させる（図６−４）。成膜は、おおよそ接続孔４１ａ，４１ｂの上面が満たされるまで行う。つまり、添加金属層４４の表面が先の工程で成膜したバリアメタル層４３の表面とほぼ同じ高さとなるくらいまで成膜する。その後、メッキの際の電極となるＣｕ金属からなるシード層４５を、スパッタ法などを用いて成膜する（図６−５）。このＣｕ金属からなるシード層４５の成膜は、スパッタ装置のカソードパワーや基板バイアスなどの成膜パラメータを調節することで、配線溝４２ａ，４２ｂの全体が被覆されるような条件で行われる。さらに、電解メッキ法を用いてシード層４５上にＣｕ金属膜４６を形成する（図６−６）。 Next, an additional metal layer 44 made of an additive element such as Al that forms an alloy with Cu is selectively grown from the bottom of the connection holes 41a and 41b by selective CVD (FIG. 6-4). The film formation is performed until the upper surfaces of the connection holes 41a and 41b are filled. That is, the film is formed so that the surface of the additive metal layer 44 is almost the same height as the surface of the barrier metal layer 43 formed in the previous step. Thereafter, a seed layer 45 made of Cu metal to be an electrode at the time of plating is formed using a sputtering method or the like (FIGS. 6-5). The seed layer 45 made of Cu metal is formed under conditions such that the entire wiring grooves 42a and 42b are covered by adjusting film forming parameters such as cathode power and substrate bias of the sputtering apparatus. Further, a Cu metal film 46 is formed on the seed layer 45 by using an electrolytic plating method (FIGS. 6-6).

その後、ＣＭＰなどで絶縁膜Ｉ２上に堆積したバリアメタル層４３やシード層４５などを除去し、所定の温度でアニール処理を行う。このアニール処理は、接続孔４１ａ，４１ｂに形成したＡｌなどの添加元素が接続孔４１ａ，４１ｂ内で全体的にＣｕと合金化する程度に行われればよく、接続孔４１ａ，４１ｂと配線溝４２ａ，４２ｂの全体が均一なＣｕＡｌ合金となるまでアニール処理を行うものではない。このアニール処理によって、電解メッキ法によって堆積された配線溝４２ａ，４２ｂのＣｕ金属膜４６と、接続孔４１ａ，４１ｂ中の添加金属層４４のＡｌとが相互に拡散する。その結果、接続孔４１ａ，４１ｂと、第１層配線Ｗ１および第２層配線Ｗ２の接続孔４１ａ，４１ｂに接する付近の領域がＣｕＡｌ合金化する（図６−７）。以上のようにして、プラグ４７ａ，４７ｂにおけるＣｕ合金配線が形成される。 Thereafter, the barrier metal layer 43, the seed layer 45, and the like deposited on the insulating film I2 are removed by CMP or the like, and an annealing process is performed at a predetermined temperature. This annealing process may be performed to such an extent that an additive element such as Al formed in the connection holes 41a and 41b is entirely alloyed with Cu in the connection holes 41a and 41b, and the connection holes 41a and 41b and the wiring grooves 42a. , 42b is not annealed until a uniform CuAl alloy is formed. By this annealing treatment, the Cu metal film 46 in the wiring grooves 42a and 42b and the Al in the additive metal layer 44 in the connection holes 41a and 41b are diffused mutually. As a result, the connection holes 41a and 41b and the regions in contact with the connection holes 41a and 41b of the first layer wiring W1 and the second layer wiring W2 are alloyed with CuAl (FIGS. 6-7). As described above, Cu alloy wirings in the plugs 47a and 47b are formed.

図６−７に模式的に示したように、接続孔４１ａ，４１ｂ付近でＣｕと添加元素との合金化が生じるが、細幅断面部と太幅断面部とを比較すると明らかなように、太幅断面部では添加元素は拡散できる領域が広いが、細幅断面部では拡散できる領域が限られてしまっている。つまり、細幅断面部ほど接続孔４１ａ，４１ｂとの接続部付近の添加元素（Ａｌ）濃度は高くなり、局部的にＣｕ配線を合金化している。そのため、この構造では、接続孔４１ａ，４１ｂ（プラグ４７ａ，４７ｂ）を介したＳＩＶなどの信頼性を向上させることができる。また、上下の配線Ｗ１，Ｗ２の接続孔４１ａ，４１ｂとの接続部付近以外の部分が十分に合金化するほどアニール処理を行っていないので、上下の配線Ｗ１，Ｗ２の接続孔４１ａ，４１ｂとの接続部付近以外の配線層では、添加元素（Ａｌ）の濃度が低く、合金化による配線抵抗の上昇を最低限に抑えることができる。 As schematically shown in FIGS. 6-7, although alloying of Cu and an additive element occurs in the vicinity of the connection holes 41a and 41b, as is clear when comparing the narrow cross section and the wide cross section, In the thick cross section, the region where the additive element can diffuse is wide, but in the narrow cross section, the region where the additive element can diffuse is limited. That is, the concentration of the additive element (Al) in the vicinity of the connection portions with the connection holes 41a and 41b increases as the cross-section becomes narrower, and the Cu wiring is locally alloyed. Therefore, in this structure, reliability such as SIV through the connection holes 41a and 41b (plugs 47a and 47b) can be improved. Further, since the annealing process is not performed so that the portions other than the vicinity of the connection portions of the upper and lower wirings W1 and W2 with the connection holes 41a and 41b are sufficiently alloyed, the connection holes 41a and 41b of the upper and lower wirings W1 and W2 In the wiring layer other than the vicinity of the connection portion, the concentration of the additive element (Al) is low, and the increase in wiring resistance due to alloying can be minimized.

このような各層の配線における接続孔４１付近の添加元素濃度を調整する構造は、配線幅の太さに応じて行う必要がある。たとえば、配線幅が太い場合には、配線における接続孔４１付近の信頼性を向上させるために、複数の接続孔４１を形成したり、または接続孔４１の径を太くしたりする必要がある。このようにすることで、太幅断面部における接続孔４１との接続部付近のＡｌなどの添加元素濃度を高めることが可能となる。なお、このような配線の幅に応じた添加元素の濃度の調節を行うために、接続孔４１との接続部付近の配線における添加元素の濃度が所望の濃度となるように、接続孔４１の数や太さを設計する必要がある。 Such a structure for adjusting the concentration of the additive element in the vicinity of the connection hole 41 in the wiring of each layer needs to be performed according to the width of the wiring. For example, when the wiring width is large, it is necessary to form a plurality of connection holes 41 or increase the diameter of the connection holes 41 in order to improve the reliability in the vicinity of the connection holes 41 in the wiring. In this way, it is possible to increase the concentration of an additive element such as Al in the vicinity of the connection portion with the connection hole 41 in the thick cross section. In order to adjust the concentration of the additive element according to the width of the wiring, the concentration of the additive element in the wiring in the vicinity of the connection portion with the connection hole 41 is set to a desired concentration. It is necessary to design the number and thickness.

なお、上述した説明では、バリアメタル層４３としてＴａを用いたが、この他にＴｉ，Ｗなどの高融点金属、これらの窒化物や窒化珪化物、またはこれらの積層膜を用いてもよい。また、Ｃｕ合金を形成するための添加元素としてＡｌの場合を説明したが、他にＭｇ，Ｔｉ，Ｍｎ，Ｆｅ，Ｚｎ，Ｚｒ，Ｎｂ、Ｍｏ，Ｒｕ，Ｐｄ，Ａｇ，Ｉｎ、ランタノイド系金属、アクチノイド系金属などＣｕと合金を形成し、配線信頼性の向上が図れるものであればよく、添加元素も１種類またはそれ以上でもよい。さらに、バリアメタル層４３とシード層４５の成膜法については、スパッタ法に限られるものではなく、ＣＶＤ法などの他の方法や、複数の成膜方法を組合せてもよい。さらにまた、接続孔４１ａ，４１ｂへの添加金属層４４の埋め込みについては選択ＣＶＤ法を例に挙げたが、選択メッキ法、エッチング成分の強い指向性スパッタ法などのＰＶＤ（Physical Vapor Deposition）法などを用いてもよい。この埋め込み時には、完全な選択性が確保されていなくても、接続孔４１ａ，４１ｂと他の部分とで接続孔４１ａ，４１ｂの埋め込みが可能な程度に成膜速度の差が取れるものであればよい。 In the above description, Ta is used as the barrier metal layer 43, but other high melting point metals such as Ti and W, nitrides and silicides thereof, or laminated films thereof may be used. Moreover, although the case of Al was demonstrated as an additive element for forming Cu alloy, Mg, Ti, Mn, Fe, Zn, Zr, Nb, Mo, Ru, Pd, Ag, In, a lanthanoid metal, Any material can be used as long as it can form an alloy with Cu, such as an actinide-based metal, to improve wiring reliability, and one or more additive elements may be used. Further, the film formation method of the barrier metal layer 43 and the seed layer 45 is not limited to the sputtering method, and other methods such as a CVD method and a plurality of film formation methods may be combined. Furthermore, although the selective CVD method is taken as an example for embedding the additive metal layer 44 in the connection holes 41a and 41b, a selective plating method, a PVD (Physical Vapor Deposition) method such as a directional sputtering method having a strong etching component, or the like. May be used. At the time of this embedding, even if the complete selectivity is not ensured, the difference in film formation speed can be obtained between the connection holes 41a and 41b and other portions so that the connection holes 41a and 41b can be embedded. Good.

この実施の形態３によれば、配線幅が狭い配線ほど接続孔４１付近のＣｕと合金を形成する添加元素の濃度が高くなるので、微細配線を有するデュアルダマシン構造でも、ＳＩＶに対する耐性が増加するという効果を有する。また、従来のＣｕダマシン配線構造では、配線形成時に接続孔４１と配線溝４２にＣｕ配線を同時に埋め込む必要があるため、接続孔４１と配線溝４２の両方に渡ってＣｕを含むシード層の十分なカバレッジ調整が必要であったが、この実施の形態３の製造方法によれば、接続孔４１を先に添加元素の選択成長で埋め込み、その後にＣｕ金属からなるシード層４５を形成するようにしたので、シード層４５のカバレッジ制御は配線溝４２の部分だけでよくなり、その制御が容易になるという効果を有する。 According to the third embodiment, as the wiring width is narrower, the concentration of the additive element that forms an alloy with Cu in the vicinity of the connection hole 41 becomes higher. Therefore, even in a dual damascene structure having fine wiring, resistance to SIV increases. It has the effect. Further, in the conventional Cu damascene wiring structure, since it is necessary to simultaneously bury Cu wiring in the connection hole 41 and the wiring groove 42 at the time of wiring formation, a sufficient seed layer containing Cu is formed over both the connection hole 41 and the wiring groove 42. However, according to the manufacturing method of the third embodiment, the connection hole 41 is first filled by selective growth of the additive element, and then the seed layer 45 made of Cu metal is formed. Therefore, the coverage control of the seed layer 45 only needs to be performed on the wiring trench 42, and the control is facilitated.

以上のように、この発明にかかる半導体装置は、Ｃｕ配線を有する半導体装置に有用であり、特に、ダマシンプロセスによってＣｕ配線を用いた多層配線を有する半導体装置に適している。 As described above, the semiconductor device according to the present invention is useful for a semiconductor device having Cu wiring, and is particularly suitable for a semiconductor device having a multilayer wiring using Cu wiring by a damascene process.

この発明による半導体装置の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the semiconductor device by this invention. この発明による半導体装置の配線層の部分の構造を示す断面図である。It is sectional drawing which shows the structure of the part of the wiring layer of the semiconductor device by this invention. この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 1). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 2). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 3). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 4). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その５）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 5). 配線の太さに応じて添加元素の濃度を変化させる原理を説明するための図である。It is a figure for demonstrating the principle which changes the density | concentration of an addition element according to the thickness of wiring. この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 1). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 2). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 3). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 4). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その５）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 5). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その６）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 6). この発明による半導体装置の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the semiconductor device by this invention. この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その１）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 1). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その２）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 2). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その３）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 3). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その４）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 4). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その５）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 5). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その６）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 6). この発明による半導体装置の製造方法の手順を模式的に示す断面図である（その７）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device by this invention (the 7).

Explanation of symbols

１基板
２素子分離絶縁膜
３ゲート酸化膜
４ゲート電極
５サイドウォール
６ソース／ドレイン領域
１０第１の層間絶縁膜
１０ａ層間絶縁膜
１１，２１，４７ａ，４７ｂプラグ
２０層間絶縁膜
３０，３０ａ，３０ｂ，３０ｃ，３０ｄ，４８ａ，４８ｂ配線部
３１，３１ａ，３１ｂ，４２，４２ａ，４２ｂ配線溝
３２，４３バリアメタル層
３３，４５シード層
３４，４６Ｃｕ金属膜
３５，３５ａ，３５ｂ配線材料層
３６，４４添加金属層
３７金属膜
４１，４１ａ，４１ｂ接続孔
Ｉ１，Ｉ２絶縁膜
Ｌ１第１の配線層
Ｌ２第２の配線層
Ｗ１第１層配線
Ｗ２第２層配線 DESCRIPTION OF SYMBOLS 1 Substrate 2 Element isolation insulating film 3 Gate oxide film 4 Gate electrode 5 Side wall 6 Source / drain region 10 First interlayer insulating film 10a Interlayer insulating films 11, 21, 47a, 47b Plug 20 Interlayer insulating films 30, 30a, 30b , 30c, 30d, 48a, 48b Wiring portions 31, 31a, 31b, 42, 42a, 42b Wiring grooves 32, 43 Barrier metal layers 33, 45 Seed layers 34, 46 Cu metal films 35, 35a, 35b Wiring material layers 36, 44 Additive metal layer 37 Metal films 41, 41a, 41b Connection holes I1, I2 Insulating film L1 First wiring layer L2 Second wiring layer W1 First layer wiring W2 Second layer wiring

Claims

In the semiconductor device in which the wiring layer is formed of an alloy material containing Cu,
A semiconductor device comprising: a wiring in the same wiring layer, wherein the wiring is formed of a Cu alloy material in which a ratio of an additive material that forms an alloy with Cu is changed according to a width of the wiring.

2. The semiconductor device according to claim 1, wherein a ratio of an additive material that forms an alloy with Cu decreases as the width of the wiring increases.

A first wiring layer having a wiring made of Cu patterned into a predetermined shape;
An insulating layer formed on the first wiring layer;
A second wiring layer having a wiring made of Cu patterned in a predetermined shape on the insulating layer;
A plug formed on the insulating layer to electrically connect the wiring of the first wiring layer and the wiring of the second wiring layer, made of an additive material that forms an alloy with Cu;
The semiconductor device is characterized in that the plug and the wiring in the vicinity of the plug in the first and second wiring layers are formed of an alloy material of Cu and the additive material.

4. The semiconductor device according to claim 3, wherein the number of plugs provided between the wirings is changed in accordance with the thickness of the wirings of the first or second wiring layer.

A method of manufacturing a semiconductor device having a wiring layer,
Forming a wiring groove at a predetermined position on the insulating layer of the substrate;
Forming a seed layer made of a first conductive material so that the thickness of the side wall and the bottom of the wiring groove are the same in all wiring grooves on the insulating layer regardless of the width thereof; When,
Forming a wiring made of a second conductive material containing Cu on the seed layer by an electrolytic plating method;
Annealing the seed layer and the wiring to diffuse each other to form a wiring material layer;
A method for manufacturing a semiconductor device, comprising:

6. The method of manufacturing a semiconductor device according to claim 5, wherein the first conductive material is a Cu alloy having a predetermined alloy composition, and the second conductive material is Cu metal.

The seed layer is composed of two layers of an additive metal film made of a material that forms an alloy with Cu and a Cu metal film formed on the additive metal film,
6. The method of manufacturing a semiconductor device according to claim 5, wherein the second conductive material is Cu metal.

A method of manufacturing a semiconductor device having a wiring layer,
Forming a first wiring layer having a lower wiring made of Cu metal at a predetermined position on the insulating layer of the substrate;
Forming an interlayer insulating film on the first wiring layer;
Forming a connection hole for embedding a plug for connecting to the lower layer wiring at a predetermined position of the interlayer insulating film, and a wiring groove for embedding an upper layer wiring constituting the second wiring layer;
Forming a barrier metal layer only on the side wall of the connection hole and the side wall and bottom of the wiring groove;
Forming an additive metal layer made of an additive element that forms an alloy with Cu in the connection hole;
Forming a Cu metal film in the wiring groove by electrolytic plating;
Annealing the connection hole and the first and second wiring layers in the vicinity of the connection portion of the connection hole so as to be a Cu alloy of Cu and the additive element;
A method for manufacturing a semiconductor device, comprising: