JP5478608B2 - オフセット上部画素電極構成 - Google Patents

Description

本発明は、オフセット画素電極を組み込んだ電子装置に関し、特に、オフセット画素電極を組み込んだ多層トランジスタ素子に関する。

従来技術によれば、多層アクティブマトリクス表示装置が広く知られている。従来の薄膜トランジスタ（ＴＦＴ）は、一般に、非晶質シリコンや多結晶シリコン等の無機シリコンを用いて製造される。シリコンを用いた処理には、真空蒸着工程と減法方式のフォトリソグラフィパターニング工程とを組み合わせることが必要であり、設備投資、材料および製造コストの増加につながる。最も一般的なアクティブマトリクス表示装置の技術は、薄膜トランジスタ液晶表示装置（ＬＣＤ）であり、ＰＤＡ、ノート型機器、薄型テレビ等、様々な用途がある。また、アクティブマトリクス表示装置は、有機発光ダイオード（ＯＬＥＤ）や電子ペーパーといった新表示技術と組み合わせて使用される。従来の多くの画素構成では、画素コンデンサが有ることにより開口率が低下する。

アクティブマトリクス表示装置は、画素の電圧または電流を１つ以上のトランジスタで制御するが、これはフラットパネルディスプレイの設計に広く利用されている。アクティブマトリクス表示装置画素の主要な要素のひとつとして、各画素電極と一定電位の接続線との間に形成される画素コンデンサがある。この接続線は、アクティブマトリクスのアドレス指定を行う間、一定電位（通常、接地電位）に保持される独立した金属線でもよく、また、Ｎ番目のゲートアドレス線が指定されている間、一定電圧に保たれる（Ｎ−１）番目または（Ｎ＋１）番目の隣接ＴＦＴゲートアドレス線であってもよい。この構成は、独立したバスが有る場合に見られるような、表示装置全体を通る追加接続線群を別途必要としないので、最も一般的な構成である。

溶液を用いた印刷プロセスによるアクティブマトリクス表示装置の製造は、従来の製造方法と比べて潜在的に多くの利点がある。原則として、溶液を用いた印刷プロセスは、環境配慮型であり、低温で、フレキシブル基板と特性が合い、費用効果も高く、また、ランレングスが短い場合や表示装置が大型の場合に有利である。しかし、印刷プロセスにより高解像度の表示装置を製造するのは難しい。添加剤インクジェット印刷、スクリーン印刷、オフセット印刷等の印刷プロセス、または、レーザアブレーション等の減法直接描画パターニングプロセスを用いた場合、液体供給量が少ないことによる問題があるため、幅５０〜１００μｍの金属接続線を製造することが困難である。さらに、導電性ポリマーやコロイド状金属等、多くの印刷可能導電材料はバルク銅または銀よりもはるかに導電性が低いため、大型のアクティブマトリクス全体にわたって十分な導電性を得るには、厚く幅広の接続線が必要となる。したがって、従来の表示装置構造を用いると、印刷される部品が大きくなりやすく、結果として開口率が低いアクティブマトリクス表示装置となってしまう可能性がある。図２は、連続した上部画素電極をゲート電極上に配置した既知の多層構造を示す。

従来のＴＦＴ技術と、半導体ポリマーを用いた印刷ＴＦＴとの共通の問題は、薄膜トランジスタ、ゲート線、画素コンデンサ、画素自体がそれぞれ空間を必要として競合するため、表示面積が制限されてしまうということである。これは、開口率の低下、そして、表示装置の品質低下につながるおそれがある。表示装置の開口率は、画素電極の面積÷画素フットプリントの面積により決まる。画素電極が画素フットプリントにて空間を必要とするため、画素電極を接続線やデータ線とは異なる層に設けた多層構造を用いることが好ましい。このような電極を製造する際、有機導電体を用いると有利である。有機導電体は溶液から処理することが可能で、ビアホールの充填プロセスが容易になり、低コストの成膜技術が可能となるからである。従来技術による構造体の概略図を図１〜図３に示す。

本出願人による特許出願ＰＣＴ／ＧＢ２００６／０５００７８において、画素コンデンサの２つの電極のうちの一方を疑似連続にして、画素コンデンサを形成することができる４層構造体または５層構造体を開示している。このような場合、画素容量は他方の電極の細かい位置による影響をほとんど受けなくなる。これは、例えば、画素ピッチよりも幅が狭い直線的な共通電極（ＣＯＭ）線を画素電極の裏側に通すことにより達成できる。画素容量は容量（画素コンデンサ誘電体８の厚さと誘電率）によって正しく調整することができる。線幅が広い場合でも、必要に応じて比較的厚い画素誘電体を選ぶことによって、低画素容量は達成できる。この構造では、ＣＯＭ線が完全に画素電極下を通り、隣接画素電極と重ならない限り、画素容量値は画素電極裏側のＣＯＭ線の正確な位置とは無関係である。ＣＯＭ線と各ＴＦＴ層との間に適切な厚さの誘電体を選択することにより、ＣＯＭ線が第１層ＴＦＴのドレイン電極と重なることで生じる画素容量への影響はごく僅かとなる。これにより、グレースケールディスプレイの重要要件である、画素列にわたって均一な高い画素容量値が得られる。

本発明の目的は、蓄積容量の増大を達成するオフセット画素電極を組み込んだ電子装置に関する。

したがって、本発明の第１の側面によれば、少なくとも３層の導電層を支持する基板を備える多層電子構造であって、前記導電層はそれぞれ誘電層によって隣接層から分離され、前記導電層のうちの第１の層は、アクティブマトリクス光電子素子の画素を駆動するための薄膜トランジスタ（ＴＦＴ）のドレイン電極およびソース電極を画定し、前記導電層のうちの中間の第２の層は、前記トランジスタのゲート電極と、前記アクティブマトリクス画素の電気的状態を維持するために電荷を蓄積するコンデンサの第１のプレートとを画定し、前記導電層のうちの第３の層は前記コンデンサの第２のプレートを画定し、前記第２のプレートは、前記ゲート電極に対して垂直方向にオフセットされるように、かつ、前記第１のプレートと、アクティブマトリクス光電子素子の隣接画素を駆動するための薄膜トランジスタの少なくともゲート電極とに垂直方向に重なるように、水平方向に配置されることを特徴とする多層電子構造を提供する。

いくつかの実施形態において、コンデンサの第２のプレートを、コンデンサの第１のプレート（ＣＯＭ電極）と隣接素子のゲート電極とに重なるようにオフセット構成で配置することにより、素子性能を改善することができる。これは、上部画素電極とゲート電極との寄生容量への影響を低減することにより得られるが、上部画素誘電体の厚さを薄くすることができるとともに蓄積容量を大きくすることができる。これは、寄生容量に対する蓄積容量の比を全体として大きくすることができ、このため、低ＯＮ電流のＴＦＴが電子ペーパー媒体を駆動することから生じるキックバック電圧を低減することができるという利点がある。

好ましくは、本構造は、ＴＦＴを作動させるときに帯電を行うコンデンサの第２のプレートにドレイン電極を接続するビアを有する。好ましい一実施形態において、ビアは、このビアに結合したドレインパッドを用いてドレインに接続され、特にできるだけ端部から離れた中央部に接続される。このようにすれば、製造時にビアホールが部分的または完全にドレインパッドから突然外れるおそれが少なくなる。このビアに接続されない導電層（ゲート電極とコンデンサの第１のプレートを画定する層）はビアを避けてパターニングしてもよいが、好ましくは、ビアがコンデンサの第１のプレートを貫通するようにする。

いくつかの好ましい実施形態において、ゲート誘電層は複数の誘電層、例えば、半導体層との境界面に低誘電率層を有し、その次に高誘電率層を有する二層構造を備える。好ましくは、これらの層のうちのいくつかは、有機材料、特に半導体および／または導体ポリマー材料（ここで言う有機材料とは有機金属材料を含む）からなる。

アクティブマトリクス表示装置の画素駆動構造に組み込んだ場合、好ましくは、第１のプレートは表示装置の共通バスを形成する。例えば、接地電位等の一定電位に保持される接続線、あるいは、隣接する薄膜トランジスタのゲートアドレス線等のアドレス線を形成する。また、好ましくは、コンデンサの第２のプレートは、エレクトロルミネッセンス材料に電圧または電流を印加するための画素駆動電極を形成する。この構造は、開口率を向上するとともに、構造内の各層間に位置合わせ許容度を与えるのに役立つ。

複数の画素駆動構造でアクティブマトリクス表示装置を形成し、数列の画素駆動構造を、表示信号データを供給するソース線と交互に配置し、ある列にて、画素駆動構造のコンデンサの第２のプレートが、隣接する画素駆動構造の薄膜トランジスタのゲート電極に重なるように構成してもよい。ある列の画素駆動構造の第２のプレートが、隣接するソース線に重なるようにしてもよく、これにより、構造内の各層間にさらなる位置合わせ許容度が得られ、表示装置の製造プロセスが容易になる。

また、本発明の関連する側面によれば、基板上の多層電子構造の製造方法を提供する。本方法は、前記基板上に第１の導電層を成膜パターニングして、アクティブマトリクス光電子表示装置の画素を駆動する薄膜トランジスタのソース電極およびドレイン電極を画定し；前記第１の導電層の上に有機半導体層を形成し；前記有機半導体層の上に第１の誘電層を形成し；前記第１の誘電層の上に第２の導電層の第１の部分を成膜パターニングして、前記薄膜トランジスタのゲート電極を画定し；前記第１の部分とほぼ同一平面上に前記第２の導電層の第２の部分を成膜パターニングして、前記アクティブマトリクス画素の電気的状態を維持するために電荷を蓄積するコンデンサの第１のプレートを画定し；前記第２導電層の上に第２の誘電層を形成し；前記第２の誘電層の上に第３の導電層を成膜パターニングして、前記コンデンサの第２のプレートを画定し；前記第２のプレートは、前記ゲート電極に対して垂直方向にオフセットされるように、かつ、前記第１のプレートと、アクティブマトリクス光電子素子の隣接画素を駆動するための薄膜トランジスタの少なくともゲート電極とに垂直方向に重なるように、水平方向に配置されることを特徴とする。

各層は、スピンコーティング、インクジェット印刷等の溶液処理を用いて形成してもよいが、一層以上の層を蒸着またはスパッタリング処理により形成してもよい。さらに、上記の方法を用いて各画素の駆動構造を製造することにより、アクティブマトリクス表示装置を製造する方法を提供する。

本発明の理解を促すため、以下、添付図面を参照して具体的な実施形態を例示的に説明する。

既知のトランジスタ構造形成方法を示す図である。 従来技術による連続的な上部画素電極の構造体であって、オフセットのない、すなわち、上部画素電極がゲート電極上に重なる構造体を示す概略側面図である。 従来技術による連続的な上部画素電極の構造体であって、オフセットのない、すなわち、上部画素電極が、アドレス指定されている素子のゲート電極および共通電極に同時に重なる構造体を示す概略上面図である。 本発明によるオフセット上部画素電極を有する多層電子構造の一実施形態を組み込んだ構造体を示し、隣接するトランジスタ素子を詳細に示す概略側面図である。 本発明によるオフセット上部画素電極を有する多層電子構造の一実施形態を組み込んだ画素駆動構造を備えた構造体において、上部画素電極が左側のソース線に重なるように水平に配置された状態を示す概略上面図である。 オフセット上部画素電極を有する多層電子構造の一実施形態を組み込んだ画素駆動構造を備えた構造体において、上部画素電極が右側のソース線に重なるように水平に配置された状態を示す概略上面図である。 オフセット上部画素電極を有する多層電子構造の一実施形態を組み込んだ画素駆動構造を備えた構造体において、上部画素電極が左側のソース線に重なるように水平に配置され、ビアホールがドレインパッドとＣＯＭ線内の中央部に配置された状態を示す概略上面図である。

図４を参照して、本発明の第１の実施形態を以下に詳細に説明する。基板１は導電材料からなる薄層で被覆されている。基板は、ガラスまたはポリマー膜のいずれかでよい。本発明の好ましい一実施形態によれば、基板は、ポリエチレンテレフタレート（ＰＥＴ）またはポリエチレンナフタレート（ＰＥＮ）からなる膜等の可塑性基板である。第１の導電層２、３は、好ましくは金属層である。最も好ましくは、基板への接着性がよく、選択される半導体との電気的特性が合う金等の無機金属、あるいは、このような効果が得られる金属の組み合わせからなる層である。金属材料層と基板との間にシード層または接着層を含む二層構造を形成してもよい。また、ＰＥＤＯＴ／ＰＳＳ等の導電ポリマーを使用してもよい。導電材料は、好ましくは、スピンコーティング、ディップコーティング、ブレードコーティング、バーコーティング、スロットダイコーティング、スプレーコーティング、インクジェット印刷、グラビア印刷、オフセット印刷、スクリーン印刷等の溶液処理法により形成するが、これらの手法に限定されるものではない。また、蒸着またはスパッタリング処理等の手法を用いて金属層を形成してもよいが、これらの手法に限定されるものではない。一般に第１の導電層にはパターニングを行い、例えば、トランジスタ素子のソースおよびドレイン電極２、３、あるいは、ゲート電極（下部ゲート素子の場合）を形成してもよい。パターニングはフォトリソグラフィ、レーザアブレーション、直接描画印刷等の処理により行ってもよいが、これらに限定されない。使用可能な他の処理として、シャドーマスク蒸着や他の印刷およびエッチング方法等がある。

続いて、さらに第１の導電層の上に導電層、誘電層、半導体層を順次形成する。

例えば、上部ゲート構成のトランジスタ素子の場合、金属層をパターニングしてソースおよびドレイン電極２、３を形成した後、半導体材料４を基板上に成膜する。半導体材料は、ポリトリアリールアミン、ポリフルオレン、ポリチオフェン誘導体等の半導体ポリマーであってもよい。半導体材料の成膜には、基板上へのインクジェット印刷、ソフトリソグラフィ印刷（J.A. Rogers et al., Appl. Phys. Lett. 75,1010 (1999); S. Brittain et al., Physics World May 1998, p.31）、スクリーン印刷（Z. Bao, et al., Chem. Mat. 9, 12999 (1997)）、フォトリソグラフィパターニング（ＷＯ９９／１０９３９参照）、オフセット印刷、ブレードコーティング、ディップコーティング、カーテンコーティング、メニスカスコーティング、スプレーコーティング、押し出しコーティング、スピンコーティング等、種々の印刷法を使用することができるが、これらに限られるものではない。半導体層の一般的な厚さは溶媒蒸発後の状態で５０〜１００ｎｍ程度である。さらに、蒸着処理を用いてもよい。好ましい手法は、半導体層のパターニングもできるインクジェット印刷である。半導体層をインクジェット印刷した場合、使用する半導体材料は最小限となり、環境的にも経済的にも有利である。好ましくは、隣接素子間のリーク電流を防止するように半導体層をパターニングする。

そして、ゲート誘電材料層５または一連の誘電層を半導体層の上に成膜する。ポリイソブチレン、ポリメチルメタクリレート、ポリスチレン、ポリビニルフェノール等の材料を用いてもよい。誘電材料は、スプレーコーティング、ブレードコーティング等の手法により連続した層として成膜してもよいが、これらの手法に限られるものではない。しかし、好ましくは、スピンコーティング法を使用する。ゲート誘電層の一般的な厚さは１５０〜１０００ｎｍである。半導体層と誘電体層との境界により素子性能が決まる。誘電体は単一層でも複層からなるものでもよい。本発明の一実施形態によれば、誘電体は、半導体層に接した低誘電率層と、その上の高誘電率層とを有する二層体である。さらに、誘電層としては、誘電層の上にゲート接続線を容易に形成することができるように選択する必要がある。これは、高誘電率材料の上にさらに誘電層を濡れ層として成膜することにより達成できる。

導電材料層の成膜後、ゲート接続線６、１４を形成する。ゲート接続線は、ポリスチレンスルホン酸をドーピングしたポリエチレンジオキシチオフェン（ＰＥＤＴＯ／ＰＳＳ）等の導電ポリマーにより構成してもよい。しかし、ゲート電極は好ましくは金や銅等の高導電性の金属材料であり、最も好ましくは、銀または金の無機ナノ粒子を含有する印刷可能な液体からなり、これは種々の方法により成膜することができる。ゲート電極は、スパッタリング、フォトリソグラフィ、レーザパターニング等の手法により成膜パターニングする。あるいは、スピンコーティング、ディップコーティング、ブレードコーティング、バーコーティング、スロットダイコーティング、グラビア印刷、オフセット印刷、スクリーン印刷等の溶液処理法により成膜パターニングする。好ましくはインクジェット印刷によりゲート電極を形成する。金属インクの印刷の前に、ポリビニルフェノール層等のゲート電極濡れ層を基板上に成膜してもよい。

ゲート接続線６の導電率は、表示装置を駆動するのに十分高い導電率でなければならない。この処理により形成したゲート接続線には、一般に、導電性を改善するため、あるいは、非導電インクを導電状態に変換するためにアニール処理を行う必要がある。このアニール処理は、好ましくはＩＲレーザビームを用いて行う。しかし、導電層に使用するインクによっては、紫外線照射または熱アニールを用いてもよい。

図４に示すように、ゲート電極と同一平面上に共通電極（ＣＯＭ）７、１４を形成する。この導電層は、ゲート接続線が切り換えられた場合の電圧変動を補償するのに十分な導電率を示す必要がある。望ましい条件として、画素電極領域にビアホール９領域を形成しないことがあげられる。このビアホールは、１００ｐｐｉ以下の表示装置における２５０μｍ×２５０μｍの画素の場合、直径１５μｍ程度（使用するビアホール接続形成プロセスによって異なる）のビアホール等である。さらに、共通電極形成の望ましい条件としては、ゲート線を回避することがあげられる。

そして図４に示すように積層体に上部誘電層８を付加する。好ましくは、上部誘電層は有機誘電材料または有機無機混成材料からなる層である。誘電材料層は、例えば、化学蒸着パリレン層とすることができる。また、この段階で、溶液塗布ポリスチレンまたはＰＭＭＡ等の材料層を含む多層の誘電材料を成膜してもよい。これらの誘電材料層は、スピンコーティング、スプレーコーティング、ブレードコーティング等の大面積コーティング方法のいずれによっても成膜することができるが、これらに限定されるものではない。層の厚さは好ましくは０．１〜２０μｍの範囲であり、最も好ましくは２〜５μｍの範囲である。

この層（これらの層）により、ＣＯＭ層とその同一平面上のゲート接続線とが上部電極に対して短絡を生じるのを防止するための電気絶縁が得られる。この上部誘電層は、ゲート接続線と上部画素電極との容量結合を低減できる程度の厚さ、あるいは、好適な誘電率が得られる程度の厚さを有していなければならない。誘電層の材料は、赤外線吸収化学成分を材料に添加した後、材料にレーザアブレーションを施すこと等の方法により、パターニング可能な状態に改質してもよい。また、誘電層が接着性を得て、その上部の電極層の成膜を容易にするとともにＣＯＭ層の下部層への固着を可能にするように、誘電層を調整または選択してもよい。

さらに、図４に示すように、素子の各層を通るビアホール９を形成して、上部導電材料層を素子の第１層上にある導電性ビアパッドに接続する。これにより、上部層の高開口率画素を、その下にあるトランジスタのドレイン電極に接続する。この接続により、ＴＦＴを作動させるときに上部画素電極が帯電を行うことが可能となる。ビアホールは、好ましくは、下部のポリマー層を通るようにエキシマレーザを用いて形成する。なお、従来技術で知られている他のビアホール形成方法としては、下部層を通るビアホールを機械的に穿孔する方法や、局所的に溶液を用いて成膜する方法（例えば、特許出願ＰＣＴ／ＧＢ００／０４９４２参照）がある。

従来技術においては、この後、図２に示すように、ゲート電極とＣＯＭ電極とに重なるように上部画素電極を形成する。ドレイン・ゲート間容量（Ｃ_ｄｇ）の悪影響があるため、この構成では厚い画素誘電層８が必要である。

しかし、本発明では、以下に説明するように、また、図４および図５に示すように、上部画素電極が当該素子のＣＯＭ電極だけでなく隣接する素子のゲート電極にも重なるようなオフセット構成にて、上部画素電極を配置する。蓄積容量値を大きくするためには、上部画素電極が、駆動中の素子のゲート電極には重ならず、ＣＯＭ電極に重なることが有利である。したがって、蓄積容量値を最大化し、ゲート電極とドレイン電極のオーバーラップ容量を最小化するために、上部画素電極は隣接素子のゲート電極に重なるようにする。したがって、この場合、素子の上部導電層を、最終的にその下の積層体の上に上部画素電極層１０、１２、１５として形成する。

例１：蓄積容量を増やすために、上部画素電極と、その下のＣＯＭ電極および隣接するゲート電極との重なりを持つオフセット画素電極。

本発明の目的は、高い開口率が得られ、好ましくは画素容量が良好でＣ_ｄｇ（すなわち、キックバック電圧）が低くなる構造を組み込んだ薄膜トランジスタ素子を提供することである。多層電子構造と画素駆動構造の構造体の例を図４および図５にそれぞれ示す。

これらの図では、上述したように、また、図１および図２に示すように、上部画素電極の形成段階まで多層積層体を形成することができる。図２からわかるように、既知のトランジスタアレイ構造では、上部画素電極２４が、駆動中の素子のＣＯＭ電極７とゲート電極６の両方に重なるように形成されている。

本発明では、図４および図５に示すように、新規な構成を形成するように上部画素電極を多層積層体の上に配置する。この新規な構造体設計により、当該素子のＣＯＭ電極７と隣接素子のゲート電極１３とに重なる上部画素電極１２が得られる。互いに隣接する上部画素電極を形成するように隙間をパターニングするが、この隙間は、当該素子のゲート電極と当該素子のＣＯＭ電極との隙間に合わせて形成してもよい。しかし、実際には表示装置と媒体とが関連する問題により、後者の隙間を大きくした方が都合よい場合がある。そして、上部画素電極は当該素子のＣＯＭ電極と隣接素子のゲート電極とに重なる。このような構造により、ドレイン電極と共通電極の間、および、共通電極と上部画素電極の間の蓄積容量（Ｃ_{ｓｔｏｒａｇｅ}）が大きくなる。また、これにより、悪影響をもたらすドレイン−ゲート電極間容量（Ｃ_ｄｇ）が最小限になる。このような利点については後に詳細に説明する。したがって、図４に示す構成では、ドレイン−ゲート間寄生容量（Ｃ_ｄｇ）に対する上部画素からの影響はほとんど生じないことから、誘電体の厚さを薄くすることができる。上部画素誘電体の厚さを厚くする、および／または、蓄積容量（Ｃ_{ｓｔｏｒａｇｅ}）を低減すると、（Ｃ_{ｓｔｏｒａｇｅ}）／（Ｃ_ｄｇ）比を改善することもできる。

図４は、トランジスタアレイにおける２つの隣接する素子を示す。上部画素電極は、図２に示す従来技術と比べると、オフセット構成にて配置されている。図４は、本発明において、上部画素電極が第１の素子（素子１）のＣＯＭ電極（Ｃｎ）７と隣接素子（素子２）のゲート電極（Ｇｎ＋１）１３とに重なる様子を示している。この新規な素子列構造体は、上部画素電極の位置を隣接素子の方向にずらしたことにより得られる。以下に詳細に説明するが、このような新規な構成は各素子の性能に有利である。

上述の構成を達成するには、以下に説明するように上部画素電極をパターニングすることが有利である。上部画素電極層のパターニングにより電極を形成し、アレイ内の素子間の上部画素電極に電気的遮断（ギャップ）を設ける。好ましくは、上部画素電極のパターニングは、選択的レーザアブレーションパターニング法（ＳＬＡＰ）により行うが、他のパターニング法を用いてもよい。また、ＳＬＡＰ以外の上部画素電極の成膜パターニング方法としては、スピンコーティング、ディップコーティング、ブレードコーティング、バーコーティング、スロットダイコーティング、スプレーコーティング等の溶液処理法や、インクジェット印刷、グラビア印刷、オフセット印刷、スクリーン印刷等がある。さらに、蒸着等の真空成膜法、あるいは、スパッタリング後にフォトリソグラフィパターニングまたは他の減法的パターニング法を行う等があげられる。好ましいＳＬＡＰ法について、本出願人による特許出願ＰＣＴ／ＧＢ０６／０５０１３３に開示してあるが、この開示内容を参照することにより本出願に援用する。ＳＬＡＰでは、ポリマー表面上の導電電極パッドの絶縁により画定される画素電極を設ける。ＳＬＡＰにより、素子下層に放射線誘発の損傷を与えずに、素子上層の金属層のレーザアブレーションによるパターニングが可能となる。この手法では、短パルスレーザを用いて、薄膜トランジスタ（ＴＦＴ）構造を製造する。このレーザアブレーションを組み込んだ手法では、優れた特性のＴＦＴ素子を作成するため、短パルスレーザの結像領域ごとに１回の照射を行い、下層の上の金属材料層をパターニングする。ＳＬＡＰ法の歪補償は、レーザでパターニングされた上層とその前に画定された下層パターンとの正確な位置合わせを維持するように、個々の露光領域のそれぞれに対する相対位置を調整するとともに、露光が複数回行われる重複領域において、機能層、特に接続部に損傷を与えないように回路をレイアウトすることにより行う（例えば、本出願人による特許出願ＰＣＴ／ＧＢ０６／０５０１３３参照）。

従来技術の構造体では、ＣＯＭ電極とドレイン電極との重なりによって蓄積容量Ｃを得ることが知られている。オフセット上部画素電極の効果は、上部画素電極とＣＯＭ電極との重なり、および、上部画素電極とゲート（Ｇ_ｎ−１）との重なりにより、蓄積容量が全体として増加することである。さらに、ゲート電極とドレイン電極との寄生容量は変化しない。しかし、上部画素電極とゲート電極との寄生容量は減少する。本発明では上部画素電極をオフセットしているが、上部画素誘電体の厚さを薄くすることで蓄積容量（Ｃ_{ｓｔｏｒａｇｅ}）を増やすことができる。これにより、全体的な蓄積容量Ｃ_{Ｓｔｏｒａｇｅ}／寄生容量Ｃ_{Ｐａｒａｓｉｔｉｃ}の容量比を大きくし、全体として良好な画素容量が得られ、キックバック電圧と変動を低減することができるという効果がある。したがって、上部画素誘電層は、寄生容量Ｃ_{ｐａｒａｓｉｔｉｃ}を大きくせずに、蓄積容量Ｃ_{ｓｔｏｒａｇｅ}を最大化するように調整することができる。

例２：いずれかの隣接ソース線（Ｓ_ｎまたはＳ_ｎ＋１）との重なりを形成する水平移動を可能にする。

本発明の一実施形態では、上述の利点のある構造体（図４および図５）を組み込んだ薄膜トランジスタ素子を提供する。その利点により、図６に示すように、上部画素電極の水平方向の配置についてさらに融通性が得られる。

図６は、隣接ソース線のいずれかと重なるように上部画素電極を配置する様子を示す。例えば、図６の左側の列のトランジスタの場合、対応する上部画素電極は右側のソース線（Ｓ_ｎ＋１）２０ａに重なる。図６中、上部画素電極が左側のソース線（Ｓ_ｎ）２０ｂに重なる場合も同様の電気的効果が得られる。

上部画素電極の配置にこのような融通性が得られることから、本素子構造および製造方法を産業機器製造プロセスに適用することが容易になる。

例３：ビアホール接続部を画素電極の中央部に配置したオフセット画素電極。

素子間のビアホール接続部再現の信頼性が損なわれるおそれを低減するために、ドレインパッドにおいて最も再現性の高い好適なビアホール位置を識別することが望ましい。

図７は、ドレインパッドの角部にビアホール接続を組み入れた素子構成を示す。ＣＯＭ線の少なくとも一部に切欠部１６を設け、ビアホール１７の形成を可能にするようなＣＯＭ線の形成が望ましい。ＣＯＭ線切欠部１６により、帯電したときの局所電界強度が大きくなり、エレクトロマイグレーションの問題や電界誘起絶縁破損の問題が生じる。このような構成では、信頼性と位置合わせの両面で危険性がある。特に、ビアホール接続プロセスによってビアホール接続部がドレインパッド上に確実に形成されるようにするのは難しい課題であり、ビアホール接続部の少なくとも一部がドレインパッドから外れて形成される可能性が高く、歩留まりリスクを伴う。したがって、ビアホール接続部（の一部または全体）がドレインパッドから外れて配置されないように、ビアホール接続部をドレインパッドの端部から離し、中央に近付けて配置することが好ましい。しかし、これには、ビアホール接続部の配置のために、より大きな切欠きを設けてＣＯＭ電極を形成しなければならないという問題がある。ＣＯＭ線がその下のドレインパッドに対して短絡を起こさないことを確実にするために、ＣＯＭ線を切欠いて、ビアホール接続部の周囲に配置する必要がある。しかし、切欠いたＣＯＭ線部分、あるいは、直線的なＣＯＭ線配置から外れたＣＯＭ線部分が大きいほど、得られるＣＯＭ電極−ドレイン電極間容量が小さくなる。

図７は、ドレインパッド上の好ましいビアホール位置を示す。ビアホール接続部２２は、目標位置へのビアホール配置において最大限の信頼性を確実に得るために、ドレインパッドの中央に配置する。

この場合、ＣＯＭ電極は、画素ビアホール位置を回避するようにパターニングし、ドレインパッドとＣＯＭ電極の間で電気的短絡が決して生じないようにする。このようにすることで、ほぼ円形の部分２１がビアホール接続部２２の周囲のＣＯＭ電極から除去される。

本発明は上述の各例に限定されるものではない。本発明の側面には、本明細書に記載された概念のすべての新規的側面および／または発明性のある側面が含まれ、また、本明細書に記載された特徴のすべての新規的組み合わせおよび／または発明性のある組み合わせも含まれる。

本出願人は、本明細書に記載された各特徴を、個々に、また、これら特徴の２つ以上の組み合わせとして開示しているが、当該技術分野の技術者の一般的知識を考慮し、これらの特徴または組み合わせが、開示された課題を解決するか否かに関わらず、また、添付の特許請求の範囲を限定することなく、これらの特徴や組み合わせが全体として本明細書に基づいて実施されうるように開示している。本出願人は、本発明の側面がこのような個々の特徴または組み合わせからなることを指摘する。上述の説明に鑑みて、本発明の範囲内で種々の変更が可能であることは当該技術分野の技術者にとって明らかであろう。

Claims (20)

1. 多層電子構造であって、
   少なくとも３層の導電層を支持する基板であり、前記導電層がそれぞれ誘電層によって隣接層から分離される、前記基板と、
   前記導電層のうちの第１の層であり、アクティブマトリクス光電子素子の画素を駆動するための薄膜トランジスタ（ＴＦＴ）のドレイン電極およびソース電極を画定する前記第１の層と、
   前記導電層のうちの中間の第２の層であり、前記トランジスタのゲート電極と、前記アクティブマトリクス画素の電気的状態を維持するために電荷を蓄積するコンデンサの第１のプレートとを画定する前記第２の層と、
   前記導電層のうちの第３の層であり、前記コンデンサの第２のプレートとしての画素電極を画定する前記第３の層とを備え、
   前記画素電極は、前記ゲート電極に対して垂直方向にオフセットされて、前記ゲート電極に重ならないように、かつ、前記第１のプレートと、アクティブマトリクス光電子素子の隣接画素を駆動するための薄膜トランジスタの少なくとも隣接のゲート電極とに垂直方向に重なるように、水平方向に配置されることを特徴とする多層電子構造。
2. 前記第２のプレートと、前記ドレインに結合されたドレインパッドとの間にビアを有し、前記ビアは前記ドレインパッドの表面のほぼ中央に接続されることを特徴とする請求項１に記載の電子構造。
3. 前記ビアは、前記第１のプレートを垂直方向に通るように水平方向に配置されることを特徴とする請求項２に記載の電子構造。
4. 前記第１および第２の導電層の間に複数の誘電層が設けられることを特徴とする請求項１〜３のいずれか一項に記載の多層電子構造。
5. 前記複数の誘電層のうち、画素を駆動する前記薄膜トランジスタの活性領域に近い誘電層は、複数の誘電層のうちの遠い誘電層よりも誘電率が低いことを特徴とする請求項４に記載の多層電子構造。
6. 前記薄膜トランジスタは有機半導体材料からなることを特徴とする請求項１〜５のいずれか一項に記載の電子構造。
7. 前記電子構造は溶液成膜に適合されることを特徴とする請求項６に記載の電子構造。
8. 前記基板はフレキシブル基板からなることを特徴とする請求項１〜７のいずれか一項に記載の電子構造。
9. 請求項１〜８のいずれか一項に記載の多層電子構造を備えるアクティブマトリクス表示装置の画素駆動構造であって、前記コンデンサの前記第２のプレートは、前記表示装置の画素を駆動する画素駆動電極を有することを特徴とする画素駆動構造。
10. 前記コンデンサの前記第１のプレートは、前記画素駆動構造の基準電位線または接続部に接続されることを特徴とする請求項９に記載の画素駆動構造。
11. 複数ラインの、請求項９または１０に記載の画素駆動構造と、前記複数ラインの画素駆動構造に対してほぼ平行かつ交互に配置される複数のソース線とを備え、前記隣接画素は、前記複数ラインの画素駆動構造のうちの同一ラインにおける隣接画素であることを特徴とするアクティブマトリクス表示装置。
12. 各ラインの画素駆動構造における第２のプレートは、ソース線のうち対応する隣接ソース線に対して平面上に重なるように配置されることを特徴とする請求項９〜１１のいずれか一項に記載のアクティブマトリクス表示装置。
13. 基板上の多層電子構造の製造方法であって、
    前記基板上に第１の導電層を成膜パターニングして、アクティブマトリクス光電子表示装置の画素を駆動する薄膜トランジスタのソース電極およびドレイン電極を画定し、
    前記第１の導電層の上に有機半導体層を成膜し、
    前記有機半導体層の上に第１の誘電層を成膜し、
    前記第１の誘電層の上に第２の導電層の第１の部分を成膜パターニングして、前記薄膜トランジスタのゲート電極を画定し、
    前記第１の部分とほぼ同一平面上に前記第２の導電層の第２の部分を成膜パターニングして、前記アクティブマトリクス画素の電気的状態を維持するために電荷を蓄積するコンデンサの第１のプレートを画定し、
    前記第２導電層の上に第２の誘電層を成膜し、
    前記第２の誘電層の上に第３の導電層を成膜パターニングして、前記コンデンサの第２のプレートとしての画素電極を画定し、
    前記画素電極は、前記ゲート電極に対して垂直方向にオフセットされて、前記ゲート電極に重ならないように、かつ、前記第１のプレートと、アクティブマトリクス光電子素子の隣接画素を駆動するための薄膜トランジスタの少なくとも隣接のゲート電極とに垂直方向に重なるように、水平方向に配置されることを特徴とする多層電子構造の製造方法。
14. 前記基板上への前記第１の導電層の成膜パターニングは、さらに、前記ドレインに結合されたドレインパッドを画定することを特徴とする請求項１３に記載の多層電子構造の製造方法。
15. 前記第３の導電層を成膜パターニングする前に前記ドレインパッドにビアを形成し、前記ビアは、前記ドレインパッドの上面のほぼ中央に接続するように形成されることを特徴とする請求項１４に記載の多層電子構造の製造方法。
16. 前記有機半導体層と第２の導電層との間に複数の誘電層が成膜されることを特徴とする請求項１３〜１５のいずれか一項に記載の多層電子構造の製造方法。
17. 前記第２および第３の導電層の間に複数の誘電層が成膜されることを特徴とする請求項１３〜１６のいずれか一項に記載の多層電子構造の製造方法。
18. 前記複数の誘電層のうち、前記有機半導体層に近い層は、前記誘電層のうちの遠い層よりも誘電率が低いことを特徴とする請求項１６または１７に記載の多層電子構造の製造方法。
19. 前記成膜パターニングのうち少なくともいくつかのステップは、溶液処理法を用いることを特徴とする請求項１３〜１８のいずれか一項に記載の多層電子構造の製造方法。
20. 複数画素を含むアクティブマトリクス表示装置の製造方法であって、
    前記表示装置の前記複数画素のそれぞれについて、前記請求項１３〜１９のいずれか一項の方法により、多層電子構造を製造することを含むことを特徴とする、複数画素を含むアクティブマトリクス表示装置の製造方法。

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