JP5477911B2 - データ伝送装置、システム、方法及びプログラム - Google Patents
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Description
図1は、本発明の実施の形態1にかかるデータ伝送装置1の構成を示すブロック図である。データ伝送装置1は、第1のデータ処理回路11と、第2のデータ処理回路12と、設定部13と、記憶部14とを備える。第1のデータ処理回路11と第2のデータ処理回路12とは、高速伝送路16で接続され、少なくとも第1のデータ処理回路11から第2のデータ処理回路12へデータを伝送することができる。
図3は、本発明の実施の形態2にかかる情報処理装置10の構成を示すブロック図である。情報処理装置10は、LSI100と、LSI200と、FW300とエンファシステーブル400とを備える。LSI100及び200は、エンファシス値の設定に基づき高速伝送を行うための伝送路102及び202により接続されている。そして、高速伝送路102は、LSI100からLSI200へ高速にデータ伝送を行い、高速伝送路202は、LSI200からLSI100へ高速にデータ伝送を行う。そして、情報処理装置10は、LSI100及び200のエンファシス値の調整を行うものである。
尚、本発明は、以下のように言い換えることができる。エンファシスの設定を必要とする高速伝送路を有する情報処理装置において、予めシミュレーションにて複数をエンファシス設定値を算出しておき、伝送線路においてエラーした場合、割り込みをファームウェア(FW)に上げ、FWによって用意しておいた別のエンファシス値を設定する。
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第1のデータ処理回路と、
前記第1のデータ処理回路から前記高速伝送路を介してデータを受信する第2のデータ処理回路と、
前記記憶部から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理回路に設定する設定部と、
を備え、
前記第2のデータ処理回路は、前記第1のデータ処理回路との前記高速伝送路を介したデータ伝送中にエラーを検出した場合、前記設定部へ割込み信号を出力し、
前記設定部は、前記第2のデータ処理回路から前記割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理回路に設定する
データ伝送装置。
前記第2のデータ処理回路から前記割り込み信号を受け取った場合に、第2のデータ処理回路に対して割り込み要因を確認し、
前記割り込み要因が前記高速伝送路を介したデータ伝送中のエラーである場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、
当該取得した伝送制御値を前記第1のデータ処理回路に設定する
ことを特徴とする付記1に記載のデータ伝送装置。
前記設定部は、前記記憶部に格納された前記複数の候補値の中から前記所定の順序に基づき未取得の伝送制御値を取得することを特徴とする付記1乃至3のいずれか1項に記載のデータ伝送装置。
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第1のデータ処理手段と、
前記第1のデータ処理手段から前記高速伝送路を介してデータを受信する第2のデータ処理手段と、
前記伝送制御値を前記第1のデータ処理回路に設定する設定手段と、
を備え、
前記設定手段は、前記記憶手段から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理手段に設定し、
前記第1のデータ処理手段は、前記設定された伝送制御値に基づいて前記高速伝送路を介して前記第2のデータ処理手段へデータを送信し、
前記第2のデータ処理手段は、前記第1のデータ処理回路から前記高速伝送路を介したデータを受信し、当該データの伝送中にエラーが発生したか否かを判定し、
前記第2のデータ処理手段は、前記データの伝送中にエラーが発生したと判定した場合、前記設定手段へ割込み信号を出力し、
前記設定手段は、前記第2のデータ処理手段から前記割り込み信号を受け取った場合に、前記記憶手段に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理手段に設定する
データ伝送システム。
前記第2のデータ処理手段から前記割り込み信号を受け取った場合に、第2のデータ処理手段に対して割り込み要因を確認し、
前記割り込み要因が前記高速伝送路を介したデータ伝送中のエラーである場合に、前記記憶手段に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、
当該取得した伝送制御値を前記第1のデータ処理手段に設定する
ことを特徴とする付記8に記載のデータ伝送システム。
前記設定手段は、前記記憶手段に格納された前記複数の候補値の中から前記所定の順序に基づき未取得の伝送制御値を取得することを特徴とする付記8乃至10のいずれか1項に記載のデータ伝送システム。
第1のデータ処理回路と、
第2のデータ処理回路と、
制御部とを備えたデータ伝送装置における高速伝送路を介したデータ伝送方法であって、
前記制御部は、前記記憶部から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理回路に設定し、
前記第1のデータ処理回路は、前記設定された伝送制御値に基づいて前記高速伝送路を介して前記第2のデータ処理回路へデータを送信し、
前記第2のデータ処理回路は、前記第1のデータ処理回路から前記高速伝送路を介したデータを受信し、当該データの伝送中にエラーが発生したか否かを判定し、
前記第2のデータ処理回路は、前記データの伝送中にエラーが発生したと判定した場合、前記制御部へ割込み信号を出力し、
前記制御部は、前記第2のデータ処理回路から前記割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理回路に設定する
ことを特徴とするデータ伝送方法。
前記第2のデータ処理回路から前記割り込み信号を受け取った場合に、第2のデータ処理回路に対して割り込み要因を確認し、
前記割り込み要因が前記高速伝送路を介したデータ伝送中のエラーである場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、
当該取得した伝送制御値を前記第1のデータ処理回路に設定する
ことを特徴とする付記15に記載のデータ伝送方法。
前記制御部は、前記記憶部に格納された前記複数の候補値の中から前記所定の順序に基づき未取得の伝送制御値を取得することを特徴とする付記15乃至17のいずれか1項に記載のデータ伝送方法。
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第1のデータ処理回路と、
前記第1のデータ処理回路から前記高速伝送路を介してデータを受信する第2のデータ処理回路と、
を備えるコンピュータに、
前記記憶部から一の候補値である伝送制御値を取得する手段と、
当該取得した伝送制御値を前記第1のデータ処理回路に設定する手段と、
前記第2のデータ処理回路から前記第1のデータ処理回路との前記高速伝送路を介したデータ伝送に基づき出力された割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得する手段と、
当該取得した伝送制御値を前記第1のデータ処理回路に設定する手段
として機能させるためのデータ伝送プログラム。
前記第2のデータ処理回路から前記割り込み信号を受け取った場合に、第2のデータ処理回路に対して割り込み要因を確認し、
前記割り込み要因が前記高速伝送路を介したデータ伝送中のエラーである場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、
当該取得した伝送制御値を前記第1のデータ処理回路に設定する手段としてとして機能させることを特徴とする付記22に記載のデータ伝送プログラム。
前記記憶部に所定の順序に基づき格納された前記複数の候補値の中から当該所定の順序に基づき未取得の伝送制御値を取得する手段としてとして機能させることを特徴とする付記22又は23に記載のデータ伝送プログラム。
11 第1のデータ処理回路
12 第2のデータ処理回路
13 設定部
14 記憶部
15a 伝送制御値
15n 伝送制御値
16 高速伝送路
17a 伝送制御値
17b 伝送制御値
10 情報処理装置
100 LSI
101 割り込み信号
102 高速伝送路
200 LSI
201 割り込み信号
202 高速伝送路
300 FW
301 設定信号
302 設定信号
303 アクセス信号
304 アクセス信号
305 アクセス信号
400 エンファシステーブル
400a エンファシス値
400n エンファシス値
401 リプライ信号
110 CPU
120 RAM
130 ROM
140 IF部
150 ハードディスク
151 OS
152 データ伝送プログラム
153 エンファシステーブル
Claims (10)
- 高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第1のデータ処理回路と、
前記第1のデータ処理回路から前記高速伝送路を介してデータを受信する第2のデータ処理回路と、
前記記憶部から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理回路に設定する設定部と、
を備え、
前記第2のデータ処理回路は、前記第1のデータ処理回路との前記高速伝送路を介したデータ伝送中にエラーを検出した場合、前記設定部へ割込み信号を出力し、
前記設定部は、前記第2のデータ処理回路から前記割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理回路に設定する
データ伝送装置。 - 前記設定部は、
前記第2のデータ処理回路から前記割り込み信号を受け取った場合に、第2のデータ処理回路に対して割り込み要因を確認し、
前記割り込み要因が前記高速伝送路を介したデータ伝送中のエラーである場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、
当該取得した伝送制御値を前記第1のデータ処理回路に設定する
ことを特徴とする請求項1に記載のデータ伝送装置。 - 前記第2のデータ処理回路は、前記第1のデータ処理回路との前記高速伝送路を介したデータ伝送中に既定回数以上の伝送エラー又はレーン縮退を検出した場合、前記設定部へ割込み信号を出力することを特徴とする請求項1又は2に記載のデータ伝送装置。
- 前記記憶部は、前記複数の候補値を所定の順序に基づき格納し、
前記設定部は、前記記憶部に格納された前記複数の候補値の中から前記所定の順序に基づき未取得の伝送制御値を取得することを特徴とする請求項1乃至3のいずれか1項に記載のデータ伝送装置。 - 前記記憶部は、前記高速伝送路を介したデータ伝送のシミュレーションにより算出された複数の伝送制御値を前記複数の候補値として格納することを特徴とする請求項1乃至4のいずれか1項に記載のデータ伝送装置。
- 前記記憶部は、前記シミュレーションに基づく最適な順序により前記複数の候補値を格納することを特徴とする請求項5に記載のデータ伝送装置。
- 前記伝送制御値は、前記第1のデータ処理回路が前記高速伝送路を介してデータを伝送するめのエンファシス値であることを特徴とする請求項1乃至6のいずれか1項に記載のデータ伝送装置。
- 高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶手段と、
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第1のデータ処理手段と、
前記第1のデータ処理手段から前記高速伝送路を介してデータを受信する第2のデータ処理手段と、
前記伝送制御値を前記第1のデータ処理回路に設定する設定手段と、
を備え、
前記設定手段は、前記記憶手段から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理手段に設定し、
前記第1のデータ処理手段は、前記設定された伝送制御値に基づいて前記高速伝送路を介して前記第2のデータ処理手段へデータを送信し、
前記第2のデータ処理手段は、前記第1のデータ処理回路から前記高速伝送路を介したデータを受信し、当該データの伝送中にエラーが発生したか否かを判定し、
前記第2のデータ処理手段は、前記データの伝送中にエラーが発生したと判定した場合、前記設定手段へ割込み信号を出力し、
前記設定手段は、前記第2のデータ処理手段から前記割り込み信号を受け取った場合に、前記記憶手段に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理手段に設定する
データ伝送システム。 - 高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、
第1のデータ処理回路と、
第2のデータ処理回路と、
制御部とを備えたデータ伝送装置における高速伝送路を介したデータ伝送方法であって、
前記制御部は、前記記憶部から一の候補値である伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理回路に設定し、
前記第1のデータ処理回路は、前記設定された伝送制御値に基づいて前記高速伝送路を介して前記第2のデータ処理回路へデータを送信し、
前記第2のデータ処理回路は、前記第1のデータ処理回路から前記高速伝送路を介したデータを受信し、当該データの伝送中にエラーが発生したか否かを判定し、
前記第2のデータ処理回路は、前記データの伝送中にエラーが発生したと判定した場合、前記制御部へ割込み信号を出力し、
前記制御部は、前記第2のデータ処理回路から前記割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得し、当該取得した伝送制御値を前記第1のデータ処理回路に設定する
ことを特徴とするデータ伝送方法。 - 高速伝送路を介してデータを伝送するめの伝送制御値における複数の候補値を格納する記憶部と、
設定された伝送制御値に基づいて前記高速伝送路を介してデータを送信する第1のデータ処理回路と、
前記第1のデータ処理回路から前記高速伝送路を介してデータを受信する第2のデータ処理回路と、
を備えるコンピュータに、
前記記憶部から一の候補値である伝送制御値を取得する手段と、
当該取得した伝送制御値を前記第1のデータ処理回路に設定する手段と、
前記第2のデータ処理回路から前記第1のデータ処理回路との前記高速伝送路を介したデータ伝送に基づき出力された割り込み信号を受け取った場合に、前記記憶部に格納された前記複数の候補値の中から未取得の伝送制御値を取得する手段と、
当該取得した伝送制御値を前記第1のデータ処理回路に設定する手段
として機能させるためのデータ伝送プログラム。
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Application Number | Priority Date | Filing Date | Title |
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JP2012070058A JP2012070058A (ja) | 2012-04-05 |
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Country Status (1)
Country | Link |
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JP (1) | JP5477911B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100643605B1 (ko) * | 2004-08-16 | 2006-11-10 | 삼성전자주식회사 | 적응형 프리 엠퍼시스 장치, 데이터 통신용 송신기,데이터 통신용 송수신 장치 및 적응형 프리 엠퍼시스 방법 |
JP4845092B2 (ja) * | 2005-08-19 | 2011-12-28 | 富士通株式会社 | 通信機能を有する装置、送信器自動調整方法、システム及びプログラム |
JP2008146457A (ja) * | 2006-12-12 | 2008-06-26 | Fujitsu Ltd | シリアル伝送システムおよびポート |
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