JP5474988B2 - 回復の速い制御回路 - Google Patents

Description

本発明は、ＤＣ−ＤＣ電圧変換器の出力電圧を制御するための制御回路に関し、特に、ＤＣスイッチモード電源（ＳＭＰＳ：switched-mode power supply）に対する制御信号を生成するための制御回路に関する。

ＤＣスイッチモード電源（ＳＭＰＳ）は、回路の供給電圧を異なるＤＣ電圧レベルに変換するために用いられる。ＤＣ−ＤＣ変換器の出力電圧は、入力電圧よりも低いかもしれないし（例えば、バック（buck）変換器の場合）、入力電圧よりも高いかもしれないし（例えば、ブースト変換器の場合）、または高いか低いかのいずれかであるかもしれない（例えば、バック−ブースト変換器の場合）。このような回路は、スイッチングトランジスタを備え、これらの回路の出力電圧は、スイッチングトランジスタのデューティサイクルによって制御される。

スイッチングトランジスタのデューティサイクルを調整し、それによって出力電圧を調整するために、アナログおよびデジタル制御回路の両方が提案されている。デジタル制御回路は、より小さなチップ表面積を使うという点で、アナログ制御回路よりも有利であり、よって、ラップトップパソコン、携帯電話、デジタルカメラ等の多くの適用において、好適な解決策である。

既知のデジタル制御回路の問題は、それらが、一般的に電力消費の点で非効率的なことである。

本発明の実施形態は、従来技術の問題点の１つまたは複数を、少なくとも部分的には克服することを目的とする。

本発明の一態様によれば、フィードバック電圧に基づき、第１、第２および第３の連続する期間の間に、スイッチモード電源の少なくとも１つのトランジスタを制御するための制御信号を生成するように構成された制御回路であって、第１および第３の期間の間、制御回路は、ＳＭＰＳの出力電圧を第１の電圧レベルに調整するように適合されており、第２の期間の間、制御回路は、ＳＭＰＳを制御して、ロー電圧を出力するように適合されており、制御回路は、第１の期間の終了時に、制御回路によって生成された制御信号の指標を記憶するように適合されたメモリを備え、制御回路は、第３の期間の開始時に、記憶された指標に基づき、制御信号を出力するように適合されている制御回路が提供される。

本発明の一実施形態によれば、制御回路は、デジタル制御回路であり、制御信号の前記指標は、デジタル値である。

本発明のさらなる実施形態によれば、前記制御信号は、ＰＷＭ（pulse width modulation）信号であり、この信号のデューティサイクルは、前記スイッチモード電源の出力電圧を決定し、制御信号の前記指標は、デジタルデューティサイクル値である。

本発明のさらなる実施形態によれば、制御回路は、連続するサイクルにおいて、デジタル値を出力するように適合されたデジタル制御器と、デジタル制御器からのデジタル値を受信し、デジタル値に基づき制御信号を生成するように構成されたデジタルパルス幅変調ブロックと、を備える。

本発明のさらなる実施形態によれば、制御回路は、第３の期間の開始時に、デジタル制御器のＮサイクルにわたって、記憶された指標に基づき、制御信号を出力するように適合されており、Ｎは少なくとも２に等しい。

本発明のさらなる実施形態によれば、デジタル制御器は、第１の期間の終了時に、フィードバック電圧の指標を記憶するように構成されたさらなるメモリを備え、制御回路は、フィードバック電圧が決められた値に達するまで、第３の期間の開始時に、記憶された制御信号の指標に基づき制御信号を出力するように適合されている。

本発明のさらなる実施形態によれば、制御回路は、第３の期間の間に、さらなるメモリに記憶されたフィードバック電圧の指標を、フィードバック電圧の指標と比較するように構成された比較器をさらに備え、制御回路は、フィードバック電圧が決められた値にいつ達するかを、比較器の出力に基づき決定するように構成されている。

本発明のさらなる実施形態によれば、デジタル制御器は、ルックアップテーブル、ディザリング制御、およびファジィロジック、のうちの１つまたは複数を用いた制御アルゴリズムに基づき、デジタル値を決定するように適合されている。

本発明のさらなる実施形態によれば、制御回路は、メモリに結合され、デジタル値を出力するように構成されたバッファをさらに備える。

本発明のさらなる態様によれば、上記の制御回路と、制御回路に結合されたスイッチモード電源と、を備えるＤＣ−ＤＣ電圧変換器が提供される。

本発明のさらなる実施形態によれば、スイッチモード電源は、バック変換器、ブースト変換器、およびバック−ブースト変換器、のうちの１つである。

本発明のさらなる態様によれば、供給電圧を生成するように構成された電源ユニットと、ＤＣ供給電圧を、供給電圧のレベルとは異なる電圧レベルに変換するように構成された上記のＤＣ−ＤＣ電圧変換器と、を備える電子装置が提供される。

本発明のさらなる実施形態によれば、ＤＣ−ＤＣ電圧変換器は、少なくとも１つの発光ダイオードを駆動するように構成されている。

本発明のさらなる態様によれば、フィードバック電圧に基づき、第１、第２および第３の連続する期間の間に、スイッチモード電源の少なくとも１つのトランジスタを制御するための制御信号を生成する方法であって、第１および第３の期間の間、制御回路は、ＳＭＰＳの出力電圧を第１の電圧レベルに調整するように適合されており、第２の期間の間、制御回路は、ＳＭＰＳを制御して、ロー電圧を出力するように適合されており、方法は、第１の期間の終了時に、制御回路によって生成された制御信号の指標を、メモリに記憶するステップと、第３の期間の開始時に、メモリに記憶された指標に基づき、制御信号を出力するステップと、を備える方法が提供される。

本発明のさらなる実施形態によれば、方法は、第１、第２、および第３の期間のタイミングを示すコマンド信号を受信するステップをさらに備える。

本発明のさらなる実施形態によれば、方法は、第１および第３の期間の間に、デジタル制御器によって、連続するサイクルにおいてデジタル値を生成するステップを、さらに備え、制御信号は、デジタル値に基づき、デジタルパルス幅変調ブロックによって生成され、メモリに記憶された指標に基づく制御信号は、第３の期間の開始時に、デジタル制御器の複数のサイクルにわたって出力される。

本発明のさらなる実施形態によれば、方法は、第１の期間の終了時に、フィードバック電圧の指標を、さらなるメモリに記憶するステップと、第３の期間の間のフィードバック電圧の指標と、記憶されたフィードバック電圧の指標とを、比較器によって比較するステップと、をさらに備え、メモリに記憶された指標に基づく制御信号は、比較の結果が決められた値に達するまで、第３の期間の開始時に出力される。

本発明の上記および他の目的、特徴、態様および利点が、限定ではなく例示として添付の図面を参照して示される以下の実施形態の詳細な説明から明らかとなるであろう。

図面を通して、同様の特徴は、同様の参照番号によって示される。

図１は、ＤＣ−ＤＣ電圧変換器の例を模式的に示している。 図２は、図１のＤＣ−ＤＣ変換器の出力電圧およびコマンド信号のタイミング図の例を示している。 図３は、本発明の実施形態に係るＤＣ−ＤＣ電圧変換器を模式的に示している。 図４は、本発明の実施形態に係る図３のＤＣ−ＤＣ電圧変換器を、より詳細に模式的に示している。 図５は、本発明の実施形態に係る図４のＤＣ−ＤＣ変換器の信号のタイミング図を示している。 図６は、本発明の実施形態に係る図４のＤＣ−ＤＣ電圧変換器のデジタル制御器を、より詳細に模式的に示している。 図７は、本発明のさらなる実施形態に係る図４のデジタル制御器の別の実施形態を、模式的に示している。 図８は、本発明の実施形態に係る電子装置を、模式的に示している。

図１は、ＤＣ−ＤＣ電圧変換器１００の例を模式的に示している。ＤＣ−ＤＣ変換器１００は、入力電圧Ｖ_ＩＮを受信するための入力ライン１０４と、出力電圧Ｖ_ＯＵＴを供給するための出力ライン１０６とに結合されたスイッチモード電源（ＳＭＰＳ）１０２を備える。

出力電圧Ｖ_ＯＵＴは、負荷１０８を駆動する。負荷１０８は、この例では、出力ライン１０６とグランドの間に結合された一連のＬＥＤ（light emitting diode）１１０を備える。出力ライン１０６は、制御回路１１２にも結合され、出力電圧は、制御回路１１２にフィードバック電圧Ｖ_Ｆを供給する。制御回路１１２は、入力ライン１１４の基準電圧Ｖ_ＲＥＦを受信し、入力ライン１１６のコマンド信号（ＣＭＤ）を受信する。信号Ｖ_F、Ｖ_ＲＥＦおよびＣＭＤに基づいて、制御回路１１２は、制御信号Ｖ_Ｃを生成し、この信号は、ライン１１８に供給され、ＳＭＰＳ１０２を制御する。特に、制御信号Ｖ_Ｃは、ＳＭＰＳ１０２内の１つまたは複数のスイッチを制御して、出力電圧Ｖ_ＯＵＴを調整する。

特定の種類の負荷を、ＤＣ−ＤＣ変換器１００によって周期的に駆動されるように設計してもよい。例えば、ＬＥＤ１１０を、ＯＮおよびＯＦＦに点滅させて、それらの明るさを減少させるように制御してもよく、ＯＮ期間のデューティサイクルを制御することによって、ＬＥＤの明るさを調整することができる。よって、電圧Ｖ_ＯＵＴは、例えば約１００Ｈｚの周波数を有する方形波の形状とすることができ、これにより、ＬＥＤの点滅は、人間の目には気づきにくくなる。

図１のコマンド信号ＣＭＤを用いて、制御回路１１２がアクティブ化および非アクティブ化され、これにより、ＳＭＰＳ１０２の出力電圧Ｖ_ＯＵＴを、ハイおよびローの値の間で交互に切り替える。

図２は、１つの例に係るコマンド信号ＣＭＤと出力電圧Ｖ_ＯＵＴのタイミング図を示している。コマンド信号ＣＭＤは、期間ｔ_Ｐを有する方形波であり、各期間は、ハイパルスの持続時間ｔ_ＯＮと、ローパルスの持続時間ｔ_ＯＦＦとを含む。ハイパルスの間、ＤＣ−ＤＣ変換器１００の出力電圧Ｖ_ＯＵＴは、基準電圧Ｖ_ＲＥＦと等しくなるように制御される。特に、制御回路１１２は、アクティブ化されると、フィードバック電圧Ｖ_Ｆが基準電圧Ｖ_ＲＥＦと等しくなるように出力電圧を調整する。ローパルスの間、ＤＣ−ＤＣ変換器の出力電圧Ｖ_ＯＵＴは、ローレベルＶ_Ｌに降下し、このレベルは例えば、グランドである。特に、制御回路１１２は、非アクティブ化されると、一定のロー電圧が、例えばグランドでＳＭＰＳ１０２に出力されるようにする。

図２に示されるように、ＳＭＰＳの出力電圧Ｖ_ＯＵＴは、ｔ_ＯＦＦ期間の開始時に、Ｖ_Ｌまで急降下する。しかし、出力電圧Ｖ_ＯＵＴは、次のｔ_ＯＮ期間の開始時のＶ_ＲＥＦまでは、ゆっくりと再上昇する。上昇時間は、図２においてｔ_Ｒで表される。この遅延は、所望の出力電圧に対応する、ライン１１８の制御信号Ｖ_Ｃを達成するために、制御回路１１２が必要とするサイクルの数に起因する。制御回路は、例えば、ディザー制御、ルックアップテーブルまたはファジィロジックを使用して制御信号Ｖ_Ｃを決定し、これらの制御アルゴリズムは、通常、正しいレベルに達するまでに、数十または数百ものサイクルを要する。

出力電圧が所望のレベルに達するまで、負荷は望まれるようには動作しない。例えば、ＬＥＤの場合、一定の電圧に達するまでまったくＯＮしない場合もある。よって、期間ｔ_Ｒの間のＤＣ−ＤＣ変換器１００による電力出力は、本質的に無駄となり、非効率性をもたらす。

図３は、ＤＣ−ＤＣ電圧変換器３００を示している。図１のＤＣ−ＤＣ変換器１００と共通するＤＣ−ＤＣ変換器３００の要素は、同様の参照符号によって示されており、再び詳細には説明しないものとする。

ＤＣ−ＤＣ電圧変換器３００において、制御回路１１２は制御回路３０２と置き換えられている。制御回路３０２はフィードバック電圧Ｖ_Ｆを受信する。この例では、フィードバック電圧Ｖ_ＦはＳＭＰＳ１０２の出力電圧Ｖ_ＯＵＴであるが、他の実施形態においては、異なる電圧であってもよい。制御回路３０２は、また、コマンド信号ＣＭＤと基準電圧Ｖ_ＲＥＦを受信し、制御電圧Ｖ_Ｃを出力する。制御回路３０２と制御回路１１２の違いの１つは、制御回路３０２がメモリ３０４を備えることであり、このメモリを用いて、コマンド信号ＣＭＤのｔ_ＯＮ期間の終了時に、制御回路３０２によって生成される制御信号Ｖ_Ｃの指標が記憶される。メモリ３０４において記憶された値は、次いで、以下により詳細に説明されるように、コマンド信号ＣＭＤの次のｔ_ＯＮ期間の開始時に、制御回路３０２によって出力される。

図４は、図３のＤＣ−ＤＣ変換器３００を、より詳細に示している。この例のＳＭＰＳ１０２は、ブースト変換器である。ＳＭＰＳ１０２は、一方の端子が入力ライン１０４に結合され、その他方の端子がインダクタ４０６の一方の端子に結合された、抵抗器４０４を備える。抵抗器４０４は、例えば、一般にコイルで形成されるインダクタ４０６の抵抗を表す。インダクタ４０６の他方の端子は、この例ではＭＯＳトランジスタであるトランジスタ４０８の主電流端子と、トランジスタ４０８の内部接合を表すダイオード４１０のカソードとに結合されている。ダイオード４１０は、そのアノードが、トランジスタ４０８の他の主電流端子に結合されており、この端子はグランドにも結合されている。トランジスタ４０８は、そのゲートノードが、バッファ４１４の出力に結合されている。インダクタ４０６は、また、ダイオード４１２のアノードにも結合されている。ダイオード４１２のカソードは、ＳＭＰＳ１０２の出力ライン１０６と、出力ライン１０６とグランドの間に直列に結合されたキャパシタ４１６および抵抗器４１８とに結合されている。

図１の例と同様に、図４の負荷１０８は、一連のダイオード１１０を備える。この例では、負荷１０８は、グランドに直接結合されているのではなく、抵抗器４２０を介してグランドに結合されており、制御回路３０２へのフィードバック電圧Ｖ_Ｆは、抵抗器４２０と負荷１０８の間のノード４２１から得られる。よって、この例のフィードバック電圧Ｖ_Ｆは、負荷を流れた電流に基づいており、この電流は、抵抗器４２０も流れている。この例の基準電圧Ｖ_ＲＥＦは、ノード４２１での所望の電圧に等しい。

制御回路３０２は、ノード４２１に結合されてフィードバック電圧Ｖ_Ｆを受信する入力を有する、アナログ−デジタル変換器（ＡＤＣ）４２２を備える。デジタル制御器４２４が、ＡＤＣの出力に結合されている。デジタルパルス幅変調ブロック（ＤＰＷＭ）４２６が、デジタル制御器４２４の出力に結合されている。

ＡＤＣ４２２は、信号Ｖ_Ｆをデジタル形式に変換し、この信号を、デジタル信号Ｖ_Ｆ（ｎ）として、デジタル制御器４２４に供給する。デジタル制御器４２４は、Ｖ_Ｆ（ｎ）および入力ライン１１４で受信する基準電圧Ｖ_ＲＥＦに基づいて、デジタルデューティサイクル信号ｄ（ｎ）を生成する。デジタルデューティサイクル信号ｄ（ｎ）が、ＤＰＷＭブロック４２６に出力され、コマンド信号ＣＭＤがハイの間、最新のｄ（ｎ）の値も、メモリ３０４に記憶される。ＤＰＷＭブロック４２６は、ＳＭＰＳ１０２のバッファ４１４に制御信号Ｖ_Ｃを出力する。

これより、図４のＳＭＰＳ１０２の動作を説明する。

コマンド信号ＣＭＤがハイの間、制御信号Ｖ_Ｃは、ＳＭＰＳ１０２の出力電圧を決定するデューティサイクルを有する方形波である。制御電圧Ｖ_Ｃがハイである第１の位相の間、トランジスタ４０８は導通するように制御される。よって、第１の位相の間、電流は入力ライン１０４から抵抗器４０４、インダクタ４０６およびトランジスタ４０８を通り、グランドへと流れる。第２の位相の間、制御信号Ｖ_Ｃはローになり、トランジスタ４０８は導通しないように制御される。よって、第２の位相の間、電流はインダクタ４０６を流れ続けるが、ここでは、ダイオード４１２を通って出力ライン１０６および負荷１０８に流れる。第２の位相の間、キャパシタ４１６に電荷が蓄積される。第２の位相の終了時に、第１の位相が繰り返され、その間、キャパシタ４１６に蓄積された電荷によって、電流が負荷１０８に供給され続ける。

出力電圧レベルＶ_ＯＵＴを調整し、それによってフィードバック電圧Ｖ_Ｆを調整するために、制御信号Ｖ_Ｃは、デューティサイクルＤを有する。出力電圧Ｖ_ＯＵＴの入力電圧Ｖ_ＩＮに対する比率は、ほぼ次式によって与えられ、これは、回路が連続動作状態にあると仮定し、インダクタの電流が決してゼロまで下がらないことを示し、抵抗は無視している。

Ｖ_ＯＵＴ/Ｖ_ＩＮ＝１／（１−Ｄ）
Ｄは、０と１の間の値としてのデューティサイクルであり、０はスイッチが決して導通しないことを示し、１はスイッチが常に導通することを示している。よって、デューティサイクルが１に近づくほど、出力電圧は高くなる。なお、長期間にわたって０または１に非常に近い、または等しいままのデューティサイクルは、結果として出力電圧を入力電圧より下のレベルまで降下させるため、望ましくないことに留意すべきである。

これより、図４の制御回路３０２の動作を、図５のタイミング図を参照して説明する。

図５に示されるように、第１の期間ｔ_１の間、コマンド信号はハイである。この期間の間、ＡＤＣ４２２は、フィードバック電圧Ｖ_Ｆを決められた時間間隔、例えば１０μｓごとにサンプリングし、この電圧レベルを、デジタル値Ｖ_Ｆ（ｎ）に変換する。値Ｖ_Ｆ（ｎ）およびＶ_ＲＥＦは、例えばそれぞれ１２ビットであり、デジタル制御器４２４に供給される。デジタル制御器４２４は、Ｖ_Ｆ（ｎ）およびＶ_ＲＥＦに基づき、デジタルデューティサイクル信号ｄ（ｎ）を生成する。ｄ（ｎ）を生成するために用いることができる、様々なデジタル制御技術がある。例えば、この制御技術として、ディザリング、ルックアップテーブル、ファジィロジック、またはこれらの技術の組み合わせが挙げられる。例として、図５では、期間ｔ_１の間の最終値ｄ_Ｌ（ｎ）に収束する、ｄ（ｎ）の連続値が示されている。信号ｄ（ｎ）に基づいて、ＤＰＷＭブロック４２６は対応するデューティサイクルを有する制御信号Ｖ_Ｃを生成する。図５は、期間ｔ_１の間に、ｄ（ｎ）の値の上昇に基づいて増加し、約５０％に対応する値で終了するデューティサイクルを示している。図５において、期間ｔ_１の間は、信号ｄ（ｎ）およびＶのいくつかの期間のみが示されているが、実際には、より多くのｄ（ｎ）の値およびＶ_Ｃの期間があってもよい。

ｔ_１の直後の期間ｔ_２の間、コマンド信号ＣＭＤはローである。これは、結果としてデューティサイクル値ｄ（ｎ）をローにさせ、よって、制御信号Ｖ_Ｃもローとなり、ＤＣ−ＤＣ変換器３００の出力電圧Ｖ_ＯＵＴは、例えばグランドレベルと等しいローの値に降下する。デューティサイクル信号ｄ（ｎ）の最後の値ｄ_Ｌ（ｎ）は、信号ＣＭＤがローになると直ちに、メモリ３０４に記憶される。あるいは、デューティサイクル信号ｄ（ｎ）のそれぞれの新しい値が、信号ＣＭＤがハイである期間ｔ_１の間ずっと、連続してメモリ３０４に記憶されて前の値に上書きされ、これにより、ＣＭＤがローになった際に、メモリ３０４に記憶された値が最新の値ｄ_Ｌ（ｎ）となる。

ｔ_２の直後の期間ｔ_３の間は、ＣＭＤは再びハイとなる。ｄ（ｎ）の新しい値が生成されるのではなく、期間ｔ_３の開始時に、複数のサイクルＮにわたって、メモリ３０４からの最後の値ｄ_Ｌ（ｎ）が、デジタル制御器４２４によってＤＰＷＭブロック４２６に出力される。図５に示されるように、値ｄ_Ｌ（ｎ）は、保持期間ｔ_Ｈにわたって出力され、この期間は、例えば、２から数百サイクルの間の持続時間を有する。この持続時間ｔ_Ｈは、デジタル制御器４２４によって通常制御アルゴリズムが適用される前に、ＳＭＰＳ１０２の出力電圧を安定させる。ｄ_Ｌ（ｎ）の値によって、ＤＣ−ＤＣ変換器３００の出力電圧Ｖ_ＯＵＴは、ｔ_１期間の終了時に有していた値に素早く到達する。保持期間ｔ_Ｈの後は、デジタル制御器４２４は、フィードバック電圧Ｖ_Ｆ（ｎ）および基準電圧Ｖ_ＲＥＦに基づき、新たなｄ（ｎ）の値を生成することによって動作を再開する。

図６は、図４のデジタル制御器４２４をより詳細に示している。この例では、信号ｄ（ｎ）を生成するために用いられる制御技術は、ルックアップテーブルに基づいているが、代わりの実施形態においては、他の技術を用いることもできる。

比較器６０２は、フィードバック電圧Ｖ_Ｆ（ｎ）と、基準電圧Ｖ_ＲＥＦとを比較し、フィードバック信号における誤差を示す、Ｖ_Ｆ（ｎ）−Ｖ_ＲＥＦに等しい誤差信号Ｖ_ｅ（ｎ）を供給する。誤差信号Ｖ_ｅ（ｎ）は、制御アルゴリズムブロック６０３に供給される。ブロック６０３は、誤差信号Ｖ_ｅ（ｎ）を受信するルックアップテーブルＡ６０４を備え、その出力が加算器６０６に結合されている。誤差信号Ｖ_ｅ（ｎ）は、遅延ブロック６０８にも供給され、この遅延ブロックは、誤差信号の遅延版を、さらなるルックアップテーブルＢ６１０と、さらなる遅延ブロック６１２とに供給し、この遅延ブロックは、２回遅延された誤差信号を、さらなるルックアップテーブルＣ６１４に供給する。ルックアップテーブル６１０および６１４の出力は、加算器６０６にも供給される。加算器６０６の出力は、次のデューティサイクル値ｄ（ｎ＋１）であり、この値は、バッファ６１６に供給される。バッファ６１６は、次のサイクルで、出力ライン６１８においてデューティサイクル信号ｄ（ｎ）を供給する。出力ライン６１８は、また、さらなる入力として、加算器６０６およびさらなる遅延要素６２０にも提供され、この遅延要素は、ｄ（ｎ）を１サイクル遅延させ、遅延されたデューティサイクル信号ｄ（ｎ−１）を、さらなる入力として加算器６０６に出力する。バッファ６１６の出力は、メモリ３０４にも供給される。メモリ３０４は、ライン１１６のコマンド信号ＣＭＤを受信する。

各テーブルＡ，Ｂ，Ｃは、例えば入力範囲の形式での、一連の可能な入力値と、各入力値範囲と関連付けられた出力値とを備える。

テーブルＡは、入力３０２に直接接続され、出力α（Ｖ_ｅ（ｎ））を生成する。この出力は、入力Ｖ_ｅ（ｎ）の値に対応するルックアップテーブルＡの値である。

テーブルＢは、出力β（Ｖ_ｅ（ｎ−１））を生成する。この出力は、入力Ｖ_ｅ（ｎ−１）の値に対応するルックアップテーブルＢの値である。

テーブルＣは、出力γ（Ｖ_ｅ（ｎ−２））を生成する。この出力は、入力Ｖ_ｅ（ｎ−２）の値に対応するルックアップテーブルＢの値である。

制御アルゴリズムブロック６０３の転送機能は次の通りである。
ｄ（ｎ＋１）＝ｄ（ｎ）＋ｄ（ｎ−１）＋α（Ｖ_ｅ（ｎ））＋β（Ｖ_ｅ（ｎ−１））＋γ（Ｖ_ｅ（ｎ−２））

メモリ３０４は、コマンド信号ＣＭＤがローになった際に、バッファ６１６の出力からの最後の値ｄ_Ｌ（ｎ）を記憶することによって動作する。次いで、メモリ３０４は、ｄ（ｎ）のローの値、例えば全てが０に等しいｄ（ｎ）をバッファ６１６に出力する。このｄ（ｎ）のローの値は、次いで、コマンド信号ＣＭＤがローの間に、バッファ６１６から出力される。ＣＭＤが次にハイになった際に、記憶された最後の値ｄ_Ｌ（ｎ）が、メモリ３０４からバッファ６１６に出力され、この値は、予め決められた数のサイクルＮにわたって、バッファ６１６から出力される。Ｎは、例えば、２から数百の間である。Ｎは、制御ループにおいて不安定性のリスクがほとんどあるいは全くないように、十分に大きく選択される。特に、Ｎは、Ｎサイクルの後に、ＤＣ−ＤＣ変換器の出力電圧が、所望の値に比較的近くなるように選択されるべきであり、これにより、デジタル制御器は、継続してこの値を所望の値に調整することができる。

Ｎの値は、例えば、メモリ（図示せず）に記憶させることができ、カウンタ（図示せず）を用いて、いつＮサイクルが経過したかを決定することができる。ＣＭＤがハイになった後の第Ｎサイクルの後に、バッファはリセットされて、加算器６０６から値ｄ（ｎ＋１）を受信し、これらの値は、１サイクル後に出力される。

図７は、図４のデジタル制御器４２４の別の実施形態を示している。

図７のデジタル制御器４２４において、制御アルゴリズムブロック６０３は、詳細には示されておらず、例えば、図６のデジタル制御器４２４において用いられるルックアップテーブルと同じかまたは異なる制御アルゴリズムを実行する。図７の制御アルゴリズムブロック６０３は、バッファ６１６の出力を、入力として受信してもしなくてもよい。

この実施形態では、予め決められた数のサイクルとはせずに、サイクルの数Ｎが、比較器６０２からの誤差信号Ｖ_ｅ（ｎ）に基づき決定される。特に、コマンド信号ＣＭＤがローになった際に、バッファ６１６からの最後の値ｄ_Ｌ（ｎ）がメモリ３０４に記憶されるだけでなく、誤差信号の最後の値Ｖ_ｅＬ（ｎ）も、メモリ７０４に記憶される。次いで、コマンド信号ＣＭＤが再びハイになると、誤差信号Ｖ_ｅ（ｎ）の新しい値が、比較ブロック７０６によって誤差信号の最後の値Ｖ_ｅＬ（ｎ）と比較される。ひとたび、誤差信号Ｖ_ｅ（ｎ）が、最後の値Ｖ_ｅＬ（ｎ）に十分に、例えば数値以内に近づくと、比較ブロック７０６からメモリ３０４に、出力信号が供給されて、制御アルゴリズムが再び使用されるべきであることを示す。メモリは、次いで、バッファ６１６をリセットし、制御アルゴリズムブロック６０３からのｄ（ｎ＋１）の値が、出力ライン６１８において出力されるようにする。これにより、サイクルの数Ｎが、フィードバック信号が、コマンド信号ＣＭＤがローになる前に、そのレベルに戻る速度に基づいて制御される。

図８は、パワーユニットＰＵ８０２を備えた電子装置８００を示している。このパワーユニットＰＵは、ＤＣ−ＤＣ電圧変換器８０４に供給電圧Ｖ_ＤＤを供給する。この電圧変換器８０４は、例えば図３の変換器３００であり、例えばバック、ブーストまたはバックブースト変換器であるＳＭＰＳを備える。ＤＣ−ＤＣ変換器８０２からのライン８０６の出力電圧Ｖ_ＯＵＴが、負荷８０８に供給される。この負荷８０８は、例えば、Ｖ_ＤＤとは異なる電圧が供給される任意の負荷である。

電子装置８００は、例えば、ラップトップコンピュータ、携帯電話、携帯ゲーム機、メディアプレイヤー、個人用携帯情報端末（ＰＤＡ：personal digital assistant）、デジタルカメラ、または他の装置である。

以上、制御回路が非アクティブ化される前に、制御信号の指標を記憶するためのメモリが設けられ、この値が、制御回路の次のアクティブ期間の開始時に制御回路から出力される、ＳＭＰＳを制御するための制御回路を説明した。有利なことに、これは、ＳＭＰＳが制御回路が非アクティブ化される前にあった状態に非常に迅速に戻ることができることを意味している。

有利なことに、いくつかの実施形態によれば、記憶された制御信号の指標は、決められた数Ｎのサイクルにわたって、またはＳＭＰＳの電圧が、決められた値に達するまで、制御回路によって出力される。これは、制御ループの安定性を、有利に保証する。

このように、本発明の少なくとも１つの例示的な実施形態を説明したが、様々な変更、修正、および改良が、当業者には容易に想到されるであろう。

例えば、ブーストＳＭＰＳに関連して実施形態を説明したが、代わりに、本明細書で述べた制御回路を用いて、バック変換器またはバック−ブースト変換器などの他の種類のＳＭＰＳを制御することができる。

さらに、ＤＣ−ＤＣ変換器の負荷が、一連のＬＥＤである実施形態を説明したが、代わりの実施形態においては、負荷は、定期的にＯＮおよびＯＦＦに切り替える必要があり得る他の任意の種類の負荷とすることもできる。

さらに、制御回路に供給されたフィードバック電圧Ｖ_Ｆが、出力電圧Ｖ_ＯＵＴまたは図４のノード４２０における他の電圧である実施形態を説明したが、代わりの実施形態において、フィードバック電圧は、代わりのノードから供給することもできる。

Claims (13)

1. フィードバック電圧（Ｖ_Ｆ）に基づき、第１、第２および第３の連続する期間（ｔ_１，ｔ_２，ｔ_３）の間に、スイッチモード電源（ＳＭＰＳ，１０２）の少なくとも１つのトランジスタ（４０８）を制御するための制御信号（Ｖｃ）を生成するように構成された制御回路であって、
   前記第１および第３の期間の間、当該制御回路は、ＳＭＰＳの出力電圧を第１の電圧レベルに調整するように適合されており、第２の期間の間、前記制御回路は、ＳＭＰＳを制御して、ロー電圧（ＶＬ）を出力するように適合されており、
   前記制御回路は、
   前記第１の期間（ｔ_１）の終了時に、前記制御回路によって生成された前記制御信号の指標（ｄ_Ｌ（ｎ））を記憶するように適合されたメモリ（３０４）と、
   連続するサイクルにおいて、デジタル値（ｄ（ｎ））を出力するように適合されるとともに、 前記第１の期間の終了時に、フィードバック電圧の指標（Ｖ _ｅＬ （ｎ））を記憶するように構成されたさらなるメモリ（７０４）を備えるデジタル制御器（４２４）と、
   前記デジタル制御器からのデジタル値（ｄ（ｎ））を受信し、前記デジタル値に基づき前記制御信号を生成するように構成されたデジタルパルス幅変調（ＤＰＷＭ）ブロック（４２６）と、を備え、
   前記制御回路は、前記第３の期間の開始時に、前記フィードバック電圧が決められた値に達するまで、前記デジタル制御器のＮサイクルにわたって、前記記憶された前記制御信号の指標に基づき、制御信号を出力するように適合されていることを特徴とする制御回路。
2. 前記制御回路は、デジタル制御回路であり、制御信号の前記指標は、デジタル値であることを特徴とする請求項１に記載の制御回路。
3. 前記制御信号は、ＰＷＭ（pulse width modulation）信号であり、この信号のデューティサイクルは、前記スイッチモード電源の出力電圧を決定し、
   制御信号の前記指標は、デジタルデューティサイクル値であることを特徴とする請求項１または２に記載の制御回路。
4. 前記第３の期間の間に、前記さらなるメモリに記憶されたフィードバック電圧の指標を、前記フィードバック電圧の指標（Ｖ_ｅ（ｎ））と比較するように構成された比較器（７０６）をさらに備え、
   前記制御回路は、前記フィードバック電圧が前記決められた値にいつ達するかを、前記比較器の出力に基づき決定するように構成されていることを特徴とする請求項１乃至３のいずれかに記載の制御回路。
5. 前記デジタル制御器は、
   ルックアップテーブル、
   ディザリング制御、および
   ファジィロジック、のうちの１つまたは複数を用いた制御アルゴリズムに基づき、前記デジタル値を決定するように適合されていることを特徴とする請求項１乃至４のいずれかに記載の制御回路。
6. 前記メモリに結合され、前記デジタル値（ｄ（ｎ））を出力するように構成されたバッファ（６１６）をさらに備える、ことを特徴とする請求項１乃至５に記載の制御回路。
7. 請求項１乃至６のいずれかに記載の制御回路と、
   前記制御回路に結合されたスイッチモード電源と、を備えることを特徴とするＤＣ−ＤＣ電圧変換器。
8. 前記スイッチモード電源は、
   バック変換器、
   ブースト変換器、および
   バック−ブースト変換器、のうちの１つであることを特徴とする請求項７に記載のＤＣ−ＤＣ電圧変換器。
9. 供給電圧を生成するように構成された電源ユニットと、
   前記ＤＣ供給電圧を、前記供給電圧のレベルとは異なる電圧レベル（Ｖ_ＯＵＴ）に変換するように構成された請求項７または８に記載のＤＣ−ＤＣ電圧変換器と、を備えることを特徴とする電子装置。
10. 前記ＤＣ−ＤＣ電圧変換器は、少なくとも１つの発光ダイオード（１１０）を駆動するように構成されていることを特徴とする請求項９に記載の電子装置。
11. フィードバック電圧（Ｖ_Ｆ）に基づき、第１、第２および第３の連続する期間（ｔ_１，ｔ_２，ｔ_３）の間に、スイッチモード電源（ＳＭＰＳ，１０２）の少なくとも１つのトランジスタ（４０８）を制御するための制御信号（Ｖｃ）を生成する方法であって、
    前記第１および第３の期間の間、制御回路は、ＳＭＰＳの出力電圧を第１の電圧レベルに調整するように適合されており、第２の期間の間、前記制御回路は、ＳＭＰＳを制御して、ロー電圧（Ｖ_Ｌ）を出力するように適合されており、前記方法は、
    前記第１および第３の期間の間に、デジタル制御器によって、連続するサイクルにおいてデジタル値（ｄ（ｎ））を生成するステップであって、前記制御信号は、前記デジタル値に基づき、デジタルパルス幅変調ブロック（４２６）によって生成される、ステップと、
    前記第１の期間（ｔ１）の終了時に、前記制御回路によって生成された制御信号の指標（ｄＬ（ｎ））を、メモリ（３０４）に記憶するステップと、
    前記第１の期間の終了時に、フィードバック電圧の指標Ｖ _ｅＬ （ｎ））を、さらなるメモリ（７０４）に記憶するステップと、
    前記第３の期間の開始時に、前記メモリに記憶された前記指標に基づき、前記フィードバック電圧が決められた値に達するまで、前記デジタル制御器の複数サイクルにわたって、制御信号を出力するステップと、を備えることを特徴とする方法。
12. 前記第１、第２、および第３の期間のタイミングを示すコマンド信号（ＣＭＤ）を受信するステップをさらに備える、ことを特徴とする請求項１１に記載の方法。
13. 前記第３の期間の間のフィードバック電圧の指標（Ｖ_ｅＬ（ｎ））と、前記記憶されたフィードバック電圧の指標とを、比較器によって比較するステップをさらに備え、
    前記メモリに記憶された前記指標に基づく制御信号は、前記比較の結果が決められた値に達するまで、前記第３の期間の開始時に出力される、ことを特徴とする請求項１１または１２に記載の方法。

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