JP5472073B2 - Semiconductor wafer and manufacturing method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 53
- 238000005498 polishing Methods 0.000 claims description 36
- 230000007717 exclusion Effects 0.000 claims description 15
- 238000005259 measurement Methods 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 7
- 235000012431 wafers Nutrition 0.000 description 122
- 238000000034 method Methods 0.000 description 39
- 230000008569 process Effects 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 230000006872 improvement Effects 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000007665 sagging Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000005336 cracking Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000003082 abrasive agent Substances 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
- 238000004857 zone melting Methods 0.000 description 1
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- Grinding And Polishing Of Tertiary Curved Surfaces And Surfaces With Complex Shapes (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
本発明は、外周部に面取り部を有する半導体ウェーハ及びその製造方法に関する。 The present invention relates to a semiconductor wafer having a chamfered portion on the outer periphery and a method for manufacturing the same.
DRAMやフラッシュメモリ等のデバイスの集積度が上がるとともに、材料基板であるシリコンウェーハに求められる平坦度規格はますます厳しくなっている。特に、シリコンウェーハ外周部の平坦度が半導体素子の歩留まりに大きく影響している。 As the degree of integration of devices such as DRAMs and flash memories increases, the flatness standards required for silicon wafers as material substrates are becoming stricter. In particular, the flatness of the outer peripheral portion of the silicon wafer greatly affects the yield of semiconductor elements.
シリコンウェーハ外周部の平坦度を定義するROA(ロールオフ量、エッジロールオフ量ともいう)やESFQR等のパラメータが規格化されつつある。ROAやESFQRは、いずれもシリコンウェーハの外周ダレ量(エッジロールオフ)を示すパラメータである。 Parameters such as ROA (also referred to as roll-off amount or edge roll-off amount) and ESFQR that define the flatness of the outer periphery of a silicon wafer are being standardized. ROA and ESFQR are parameters indicating the amount of sag (edge roll-off) of the silicon wafer.
一般的なROAの定義を図7を参照して説明する。図7中の横軸はウェーハの外周端からの距離を示し、縦軸はウェーハ表面の形状の変位量を示す。一般的に、ROAとは、ウェーハ裏面を平面に矯正した状態でウェーハ表面の傾きを補正した上で、ウェーハ外周から3〜6mmの平坦な領域を基準とし、外周端から0.5mmや1mm(図7中、ウェーハ外周端からの距離を「d」で示している点)の箇所の、上記基準からの形状変位量の変化をダレ量として示すものである。また、一般的なESFQRは、ウェーハ外周部の周方向に取り囲んだ周方向5°、半径方向30mmの領域(ほぼ矩形領域)のSFQR値(領域内最小二乗面からの最大変位量)である。ROA及びESFQRの両者とも数値絶対値が小さい方がダレ量の少ないことを示す。
A general definition of ROA will be described with reference to FIG. The horizontal axis in FIG. 7 indicates the distance from the outer peripheral edge of the wafer, and the vertical axis indicates the amount of displacement of the shape of the wafer surface. In general, ROA refers to a
半導体基板材料として用いられるシリコンウェーハの製造方法は、一般にチョクラルスキー(Czochralski;CZ)法等を使用して単結晶インゴットを製造する結晶成長工程と、この単結晶インゴットをスライスし、少なくとも一主面が鏡面状に加工されるウェーハ加工工程とを経る。このウェーハ加工工程は、より細分化すると、単結晶インゴットをスライスして薄円板状のウェーハを得るスライス工程と、該スライス工程によって得られたウェーハの割れ、欠けを防止するためにその外周部を面取りする面取り工程と、このウェーハを平坦化するラッピング工程又は研削工程と、上記の面取り、ラッピング、研削等により生じ、ウェーハに残留する加工歪みを除去するエッチング工程と、そのウェーハ表面及び裏面のうち少なくとも一方を鏡面化する研磨工程と、研磨されたウェーハを洗浄して、これに付着した研磨剤や異物を除去する洗浄工程とからなるのが通常である。また、上記表裏面の研磨工程に前後して、面取り部の研磨工程が付加される。 A method for producing a silicon wafer used as a semiconductor substrate material generally includes a crystal growth step of producing a single crystal ingot using a Czochralski (CZ) method or the like, and slicing the single crystal ingot to at least one main. Through the wafer processing step, the surface is processed into a mirror surface. In this wafer processing process, when further subdivided, a slicing process for slicing a single crystal ingot to obtain a thin disk-shaped wafer, and its outer peripheral portion to prevent cracking and chipping of the wafer obtained by the slicing process. A chamfering process for chamfering, a lapping process or a grinding process for flattening the wafer, an etching process for removing processing distortion caused by the chamfering, lapping, grinding, etc. and remaining on the wafer, and the front and back surfaces of the wafer Usually, it comprises a polishing step in which at least one of them is mirror-finished, and a cleaning step in which the polished wafer is cleaned to remove abrasives and foreign substances adhering thereto. Further, a chamfered portion polishing step is added before and after the front and back surface polishing steps.
これらの工程のうち、研磨工程ではいろいろな形態の研磨方式があるが、直径300mm以上のような大直径のシリコンウェーハの鏡面研磨方法は、ラッピング加工のように両面を同時に鏡面化する両面研磨方式と片面を研磨するCMP(化学的機械研磨)方式とが採用されている。これらの研磨においては、ウェーハ外周部に加わる仕事量が中心部と比較して大きくなるため、外周ダレが生じ、さらにウェーハの直径が大きくなると外周ダレが発生しやすくなる。この外周ダレは、研磨によるウェーハの外周部分への圧力の集中や、研磨スラリや研磨布の粘弾性の影響などによることが知られている(特許文献1参照)。 Among these processes, there are various types of polishing systems in the polishing process, but the mirror polishing method for large diameter silicon wafers with a diameter of 300 mm or more is a double-side polishing system in which both sides are mirrored simultaneously like lapping. And a chemical mechanical polishing (CMP) method for polishing one side. In these polishings, the amount of work applied to the outer peripheral portion of the wafer is larger than that of the central portion, so that outer peripheral sagging occurs, and further, when the diameter of the wafer increases, outer peripheral sagging tends to occur. This peripheral sag is known to be due to the concentration of pressure on the outer peripheral portion of the wafer due to polishing, the influence of the viscoelasticity of the polishing slurry and polishing cloth (see Patent Document 1).
上記外周ダレを抑制するために、特許文献2には、一次研磨前のウェーハの径を製品径より大きいものとし、一次研磨後、仕上げ研磨前に製品径までウェーハの周辺部分を除去する縮径面取り加工を施すことが提案されている。
In order to suppress the outer peripheral sag,
特許文献2に記載された方法では、ウェーハ径が大きい状態で一研磨工程前までを行う必要が生じ、装置の改造や条件変更が必要となる。さらには、縮径加工による余剰なシリコンのカーフロスが生じる。従って、特許文献2に記載された方法は、生産上のコストが増加するという問題があった。また、この方法であると、外周ダレをより改善するためには、より大きな径のウェーハを用い、より大きな縮径加工をする必要があり、著しくコストが上昇する。
In the method described in
ところで、シリコンウェーハの面取り形状は、上記のように、シリコンインゴットからスライス工程を経た後の面取り工程で形成される。この面取り工程は、一般的に、回転するウェーハテーブルにウェーハを載置し、該ウェーハの外周部を、所望の形状で整形された溝を持つ回転する砥石により面取り加工する面取り装置が用いられる(特許文献3参照)。また、輪郭制御で砥石を走査することにより面取り形状を作り込む面取り装置も用いられる(特許文献4参照)。 By the way, as described above, the chamfered shape of the silicon wafer is formed by the chamfering process after the slicing process from the silicon ingot. This chamfering process generally uses a chamfering apparatus that places a wafer on a rotating wafer table and chamfers the outer periphery of the wafer with a rotating grindstone having a groove shaped in a desired shape ( (See Patent Document 3). Further, a chamfering device that creates a chamfered shape by scanning a grindstone with contour control is also used (see Patent Document 4).
半導体ウェーハの面取り部の角度としては、以下のような文献がある。
特許文献5には、エピタキシャルウェーハの製造方法において、面取り斜面部の角度が16度より大きいシリコン基板の面取り斜面部に、該面取り斜面部の最大面粗さ(Rmax)を1μm以下とする鏡面加工を併せて行い、エピタキシャル成長におけるクラウンの発生を防止するようにすることが記載されている。
As the angle of the chamfered portion of the semiconductor wafer, there are the following documents.
In
特許文献6には、1次面取りとして傾斜角度は10〜45度、好ましくは20〜24度の面取りを行い、ラッピング後、面取り部の最終形状を付形する2次面取りを行うことが記載されている。
特許文献7には、半導体ウェハの主面に対する角度が22度又は37度でエッジ研磨が行われることが記載されている。 Patent Document 7 describes that edge polishing is performed at an angle of 22 degrees or 37 degrees with respect to the main surface of a semiconductor wafer.
特許文献8には、周縁部に面取り加工が施され、その後に少なくとも主面側に鏡面加工が施された半導体ウェハであって、周縁部に主面に対する傾斜角が5°以上25°以下である傾斜面を有することを特徴とする半導体ウェハが記載されている。
本発明は、上記従来技術の問題点に鑑みてなされたもので、生産上のコスト増加要因をともなわずに、半導体ウェーハの外周ダレ(エッジロールオフ)が所望値内に改善された半導体ウェーハ及びそのような半導体ウェーハを製造する方法を提供することを目的とする。 The present invention has been made in view of the above-mentioned problems of the prior art. A semiconductor wafer in which the peripheral sag (edge roll-off) of the semiconductor wafer is improved within a desired value without causing an increase in production cost, and An object is to provide a method for manufacturing such a semiconductor wafer.
本発明は、上記課題を解決するためになされたもので、単結晶インゴットをスライスして半導体ウェーハを得るスライス工程と、該スライス工程によって得られた半導体ウェーハの外周部を面取りする面取り工程と、該面取りした半導体ウェーハを平坦化する平坦化工程と、該平坦化した半導体ウェーハの主面のうち少なくとも一方を研磨する研磨工程とを含む、半導体ウェーハの製造方法であって、前記面取り工程によって、前記半導体ウェーハの主面のうち少なくとも前記研磨工程によって研磨する主面側の面取り部において、エッジロールオフ量の規格に応じて、前記主面と前記面取り部の傾斜面とのなす角度を30°以上40°以下の範囲で調整することを特徴とする半導体ウェーハの製造方法を提供する。 The present invention was made in order to solve the above-mentioned problem, a slicing step of slicing a single crystal ingot to obtain a semiconductor wafer, a chamfering step of chamfering the outer periphery of the semiconductor wafer obtained by the slicing step, A method for manufacturing a semiconductor wafer, comprising: a flattening step of flattening the chamfered semiconductor wafer; and a polishing step of polishing at least one of main surfaces of the flattened semiconductor wafer, wherein the chamfering step comprises: In the chamfered portion on the main surface side to be polished by the polishing step among the main surfaces of the semiconductor wafer, an angle formed by the main surface and the inclined surface of the chamfered portion is 30 ° according to the standard of the edge roll-off amount. Provided is a method for producing a semiconductor wafer, wherein the semiconductor wafer is adjusted within a range of 40 ° or less.
このような、面取り工程において主面と面取り部の傾斜面とのなす角度(本明細書中では、この角度を単に「面取り角度」とも呼ぶ。)を30°以上40°以下の範囲で調整することにより、規格に応じたエッジロールオフ量を得ることができる半導体ウェーハの製造方法であれば、従来の半導体ウェーハ製造工程を大きく変えることなく、かつチップやカケ等の不良の発生を抑制して、面取り形状の変更のみにより、外周部の平坦性が優れた半導体ウェーハを製造することができる。しかも、エッジロールオフ量は、面取り角度を30°以上40°以下の範囲内で選択するだけで調整でき、何らコストの上昇等の問題を伴わない。 In such a chamfering process, an angle formed between the main surface and the inclined surface of the chamfered portion (in this specification, this angle is also simply referred to as “chamfering angle”) is adjusted within a range of 30 ° to 40 °. Therefore, if it is a semiconductor wafer manufacturing method that can obtain the edge roll-off amount according to the standard, it does not significantly change the conventional semiconductor wafer manufacturing process and suppresses the occurrence of defects such as chips and chips. Only by changing the chamfered shape, a semiconductor wafer having excellent flatness of the outer peripheral portion can be manufactured. Moreover, the edge roll-off amount can be adjusted simply by selecting the chamfering angle within a range of 30 ° to 40 °, and there is no problem such as an increase in cost.
また、前記半導体ウェーハの外周端から前記主面と前記面取り部の傾斜面との境界までの幅を、0.25mm以下とすることが好ましい。 Moreover, it is preferable that the width | variety from the outer periphery end of the said semiconductor wafer to the boundary of the said main surface and the inclined surface of the said chamfering part shall be 0.25 mm or less.
このように、半導体ウェーハの外周端から主面と面取り部の傾斜面との境界までの幅(本明細書中では、この幅を単に「面取り幅」とも呼ぶ。また、一般に「面幅」と呼ばれることがある。)を0.25mm以下とすれば、面取り角度の限定によるエッジロールオフ量の改善が顕著となる。 As described above, the width from the outer peripheral edge of the semiconductor wafer to the boundary between the main surface and the inclined surface of the chamfered portion (in this specification, this width is also simply referred to as “chamfer width”. If it is called 0.25 mm or less, the improvement of the edge roll-off amount due to the limitation of the chamfer angle becomes remarkable.
また、本発明は、外周部に面取り部が形成され、少なくとも一方の主面が研磨された半導体ウェーハであって、前記半導体ウェーハの主面のうち少なくとも前記研磨された主面側の面取り部において、前記半導体ウェーハの主面と前記面取り部の傾斜面とのなす角度が30°以上40°以下であり、外周部のエッジロールオフ量が、測定時の外周除外領域が0.5mmの場合に150nm以下であり、又は、測定時の外周除外領域が1mmの場合に50nm以下であることを特徴とする半導体ウェーハを提供する。 Further, the present invention is a semiconductor wafer in which a chamfered portion is formed on an outer peripheral portion and at least one main surface is polished, and at least the polished main surface side chamfered portion of the main surface of the semiconductor wafer. The angle formed between the main surface of the semiconductor wafer and the inclined surface of the chamfered portion is 30 ° or more and 40 ° or less, and the edge roll-off amount of the outer peripheral portion is 0.5 mm when the outer peripheral exclusion region at the time of measurement is 0.5 mm. Provided is a semiconductor wafer having a thickness of 150 nm or less, or 50 nm or less when the outer periphery exclusion region at the time of measurement is 1 mm.
このような半導体ウェーハであれば、外周部の平坦性が優れた所望値内に調整されているとともに、チップやカケ等の不良の発生が抑制された半導体ウェーハとすることができる。 If it is such a semiconductor wafer, it can be set as the semiconductor wafer by which generation | occurrence | production of defects, such as a chip | tip and a chip | tip, was suppressed while the flatness of the outer peripheral part was adjusted within the desired value.
この場合、前記半導体ウェーハの外周端から前記主面と前記面取り部の傾斜面との境界までの幅が、0.25mm以下であることが好ましい。 In this case, it is preferable that the width from the outer peripheral end of the semiconductor wafer to the boundary between the main surface and the inclined surface of the chamfered portion is 0.25 mm or less.
このように、面取り幅が0.25mm以下であれば、面取り角度の限定によるエッジロールオフ量の改善が顕著となる。 Thus, if the chamfering width is 0.25 mm or less, the improvement of the edge roll-off amount due to the limitation of the chamfering angle becomes remarkable.
本発明による半導体ウェーハの製造方法であれば、従来の半導体ウェーハ製造工程を大きく変えることなく、かつチップやカケ等の不良の発生を抑制して、面取り形状の変更のみで外周ダレが小さい所望値内に制御された高精度な半導体ウェーハを製造することができる。また、そのため、半導体ウェーハの製造コストの増大を抑えることができる。特に、本発明は、半導体ウェーハの外周ダレを改善することができ、研磨後のエッジロールオフ量(ROA)を、外周除外領域0.5mmの場合に150nm以下、外周除外領域1mmの場合に50nmという優れた平坦性に調整されたウェーハを提供することができる。 With the semiconductor wafer manufacturing method according to the present invention, a desired value with a small peripheral sag only by changing the chamfering shape without greatly changing the conventional semiconductor wafer manufacturing process and suppressing the occurrence of defects such as chips and chips. A highly accurate semiconductor wafer controlled inside can be manufactured. For this reason, an increase in manufacturing cost of the semiconductor wafer can be suppressed. In particular, the present invention can improve the peripheral sagging of the semiconductor wafer, and the edge roll-off amount (ROA) after polishing is 150 nm or less when the outer peripheral exclusion region is 0.5 mm, and 50 nm when the outer peripheral exclusion region is 1 mm. Thus, it is possible to provide a wafer adjusted to have excellent flatness.
以下、本発明をより詳細に説明するが、本発明はこれに限定されるものではない。本発明は、半導体ウェーハがシリコンウェーハである場合に好適であり、また、直径300mm以上のシリコンウェーハについて特に好適であり、以下では半導体ウェーハがシリコンウェーハである場合について中心に説明する。ただし、本発明はこれらに限定されず、シリコンウェーハ以外の半導体ウェーハについても適用することができる。 Hereinafter, the present invention will be described in more detail, but the present invention is not limited thereto. The present invention is suitable when the semiconductor wafer is a silicon wafer, and is particularly suitable for a silicon wafer having a diameter of 300 mm or more. Hereinafter, the case where the semiconductor wafer is a silicon wafer will be mainly described. However, this invention is not limited to these, It can apply also to semiconductor wafers other than a silicon wafer.
まず、半導体ウェーハの外周部の面取り形状を、図1を参照して説明する。
半導体ウェーハ11の外周断面は、直線と略一定の曲率を有する曲線で構成される。具体的には、半導体ウェーハ11は、主面12a、12b、面取り部の傾斜面(面取り斜面)13a、13b、ウェーハ外周端となる先端直線部15、及び、面取り斜面13a、13bと先端直線部15とをつなぎ、略一定の曲率を有する曲線部16a、16bからなる。また、半導体ウェーハ11の外周端すなわち先端直線部15から、主面12a、12bと面取り斜面13a、13bとの境界14a、14bまでの幅、すなわち面取り幅を、A1、A2と表記する。さらに、曲線部16a、16bの曲率をR1、R2と表記する。また、先端直線部15の長さをBCと、面取り角度、すなわちウェーハ主面12a、12bと面取り斜面13a、13bとのなす角度(鋭角側の角度)をθ1、θ2と、ウェーハの厚さをtと、それぞれ表記する。
First, the chamfered shape of the outer peripheral portion of the semiconductor wafer will be described with reference to FIG.
The outer peripheral cross section of the
一般的に、厚さt=775μmの直径300mmシリコンウェーハの代表値は、A1=0.25〜0.40mm、BC=0.2〜0.3mm、R1=0.2〜0.3mm、θ1=20〜25°である。A2、R2、θ2は、それぞれ、A1、R1、θ1と同じであってもよいし、異なっていてもよい。このような面取り形状は、例えば、特許文献3や特許文献4に記載されたような面取り装置により形成される。
In general, typical values of a 300 mm diameter silicon wafer having a thickness t = 775 μm are A1 = 0.25 to 0.40 mm, BC = 0.2 to 0.3 mm, R1 = 0.2 to 0.3 mm, θ1 = 20-25 °. A2, R2, and θ2 may be the same as or different from A1, R1, and θ1, respectively. Such a chamfered shape is formed by a chamfering device as described in
本発明では、図1に示すように、半導体ウェーハ11の外周部に面取り部(面取り斜面13a、13b、曲線部16a、16b、先端直線部15)が形成されている。また、少なくとも一方の主面が研磨されている。ここでは、少なくともウェーハ表面側の主面12aが研磨されているとして説明する。本発明では、主面12a、12bのうち少なくとも研磨された主面12a側の面取り部において、主面12aと面取り部の傾斜面(面取り斜面)13aとのなす角度θ1が30°以上40°以下である。さらに、本発明の半導体ウェーハ11では、外周部のエッジロールオフ量が、測定時の外周除外領域(周辺部除外領域ともいい、平坦度規格の適用範囲外とする部位のウェーハ外周端からの距離をいう)が0.5mmの場合には、150nm以下であり、測定時の外周除外領域が1mmの場合には、50nm以下である。これらの値は、θ1を30°以上40°以下の範囲で調整することにより、調整できる。すなわち、θ1を範囲内で大きくすることで、エッジロールオフ量を小さくできる。
In the present invention, as shown in FIG. 1, chamfered portions (chamfered slopes 13 a and 13 b,
さらに、本発明では、半導体ウェーハ11の外周端(すなわち、先端直線部)15から、境界14aまでの距離(面取り幅)A1が0.25mm以下であることが好ましい。
Furthermore, in the present invention, it is preferable that the distance (chamfering width) A1 from the outer peripheral end (namely, the straight end portion) 15 of the
このような半導体ウェーハ11は、以下のような工程によって製造される。
Such a
まず、単結晶インゴットをスライスして半導体ウェーハを得るスライス工程を行う。半導体インゴットの製造方法は特に限定されず、チョクラルスキー法(CZ法)や浮遊帯域溶融法(FZ法)等、公知の方法を用いることができる。スライス方法も特に限定されず、内周刃やマルチワイヤーソー等を用いてスライスすることができる。 First, a slicing step for slicing a single crystal ingot to obtain a semiconductor wafer is performed. The manufacturing method of a semiconductor ingot is not specifically limited, Well-known methods, such as a Czochralski method (CZ method) and a floating zone melting method (FZ method), can be used. The slicing method is not particularly limited, and the slicing can be performed using an inner peripheral blade or a multi-wire saw.
次に、このスライス工程によって得られた半導体ウェーハの外周部を面取りする面取り工程を行う。このとき、半導体ウェーハの主面のうち、少なくとも、後述の研磨工程によって研磨する主面側の面取り部において、主面と面取り部の傾斜面とのなす角度(面取り角度)を30°以上40°以下とする。本発明の半導体ウェーハの製造方法では、半導体ウェーハのエッジロールオフ量の規格に応じて、このように面取り角度を30°以上40°以下の範囲内で調整する。すなわち、エッジロールオフ量の規格がより厳しいものに対しては、面取り角度を30°以上40°以下の範囲内で大きくする。これにより、チップやカケを発生させることなく、よりエッジロールオフの改善されたウェーハを製造することができる。また、この面取り工程において、さらに、半導体ウェーハの外周端から主面と面取り部の傾斜面との境界までの幅(面取り幅)を0.25mm以下とすることが好ましい。 Next, a chamfering process for chamfering the outer peripheral portion of the semiconductor wafer obtained by the slicing process is performed. At this time, an angle (chamfer angle) formed by the main surface and the inclined surface of the chamfered portion is 30 ° or more and 40 ° at least in a chamfered portion on the main surface side to be polished by a polishing step described later among the main surfaces of the semiconductor wafer. The following. In the method for manufacturing a semiconductor wafer according to the present invention, the chamfer angle is adjusted in the range of 30 ° to 40 ° in this way in accordance with the standard of the edge roll-off amount of the semiconductor wafer. That is, the chamfering angle is increased within a range of 30 ° to 40 ° for those with stricter edge roll-off standards. As a result, a wafer with improved edge roll-off can be manufactured without generating chips or chips. In this chamfering step, it is further preferable that the width (chamfering width) from the outer peripheral edge of the semiconductor wafer to the boundary between the main surface and the inclined surface of the chamfered portion is 0.25 mm or less.
なお、半導体ウェーハの外周端から主面と面取り部の傾斜面との境界までの幅(面取り幅)を従来のものから変えることなく、主面と面取り部の傾斜面とのなす角度(面取り角度)を調整することもできる。また、面取り幅を固定して(例えば0.25mm)、面取り角度を30°以上40°以下の範囲内で調整することもできる。 The angle between the main surface and the inclined surface of the chamfered part (chamfering angle) without changing the width (chamfering width) from the outer peripheral edge of the semiconductor wafer to the boundary between the main surface and the inclined surface of the chamfered part from the conventional one. ) Can also be adjusted. Also, the chamfering width can be fixed (for example, 0.25 mm) and the chamfering angle can be adjusted within a range of 30 ° to 40 °.
次に、面取り工程により面取りした半導体ウェーハを平坦化する平坦化工程を行う。平坦化工程には、ラッピング工程、研削工程及びエッチング工程等を含むことができる。 Next, a flattening step for flattening the semiconductor wafer chamfered by the chamfering step is performed. The planarization process can include a lapping process, a grinding process, an etching process, and the like.
次に、平坦化した半導体ウェーハの主面のうち少なくとも一方を研磨する研磨工程を行う。上記のように、面取り工程において、主面と面取り部の傾斜面とのなす角度を30°以上としておけば、この研磨工程において、ウェーハ外周部の平坦性を向上させることができる。この効果は、特に面取り幅が0.25mm以下、さらには0.2mm以下のように小さいときに、よりエッジロールオフ量の厳しい規格に対応することが可能である。 Next, a polishing process for polishing at least one of the main surfaces of the planarized semiconductor wafer is performed. As described above, if the angle formed between the main surface and the inclined surface of the chamfered portion is 30 ° or more in the chamfering step, the flatness of the wafer outer peripheral portion can be improved in this polishing step. This effect can correspond to a stricter standard of the edge roll-off amount, particularly when the chamfer width is as small as 0.25 mm or less, and further 0.2 mm or less.
さらに、面取り角度が40°以下であれば、半導体ウェーハを扱う上でウェーハ面取り部周辺でのチップやカケの発生を抑制することができる。 Furthermore, if the chamfering angle is 40 ° or less, generation of chips and chips around the wafer chamfered portion can be suppressed when handling a semiconductor wafer.
このような、本発明の半導体ウェーハの製造方法であれば、従来の半導体ウェーハ製造工程を大きく変えることなく、かつチップやカケ等の不良の発生を抑制して、面取り形状の変更のみにより、外周部の平坦性が優れた半導体ウェーハを製造することができる。 With such a method of manufacturing a semiconductor wafer according to the present invention, the outer periphery can be obtained only by changing the chamfering shape without greatly changing the conventional semiconductor wafer manufacturing process and suppressing the occurrence of defects such as chips and chips. A semiconductor wafer having excellent flatness of the part can be manufactured.
(実験例)
上記面取り角度及び面取り幅等の数値について、以下に実験例を挙げて説明する。
(Experimental example)
The numerical values such as the chamfer angle and the chamfer width will be described below with reference to experimental examples.
面取り形状は、特許文献3の面取り装置を用い、所望の総型溝形状に成形された砥石を用いてシリコンウェーハの試作を行った。ROA、SFQR、ESFQRの測定は、エッチング後に、少なくともウェーハ保持孔を有するキャリアプレート、研磨布が貼付された上定盤及び下定盤、及びスラリ供給手段を有し、前記ウェーハ保持孔内にウェーハを保持して、スラリを供給しながら、前記上下定盤間でキャリアプレートを運動させて、ウェーハの表裏両面を同時に研磨する両面研磨装置を用いて両面を研磨し、その後に行った。
For the chamfered shape, a silicon wafer was prototyped using a chamfering device of
また、面取り形状の測定には、透過光による画像処理方式のコベルコ科研社製LEP−2200を用いた。更に研磨後のROA測定にはコベルコ科研社製LER−310M、SFQRとESFQR測定にはKLA−Tencor社製WaferSightを用いた。 For measurement of the chamfered shape, LEP-2200 manufactured by Kobelco Kaken Co., Ltd., which uses an image processing method using transmitted light, was used. Further, LER-310M manufactured by Kobelco Kaken Co., Ltd. was used for ROA measurement after polishing, and WaferSight manufactured by KLA-Tencor Co., Ltd. was used for SFQR and ESFQR measurements.
(実験例1)
総型溝をもつ砥石の溝形状を変え、異なる面取り角度を持つ5枚のシリコンウェーハを準備し、両面研磨20μm後のエッジロールオフ量(ROA)を計測した。具体的な手順は以下の通りである。
まず、シリコンインゴットからスライスして得られたシリコンウェーハを、5水準の面取り角度(11〜50°)で面取り加工した。その後ラッピング、エッチング、両面研磨を施した。ここで、面取り角度以外の面取り形状は、A1、A2≒0.35mm一定とし、R1、R2≒0.25mmと一定とした。外周直線部15の長さ、すなわちBC値を調整することで、面取り幅(A1、A2)や曲線部16a、16bの曲率(R1、R2)を変更せずに、面取り角度θ1、θ2をある程度任意に調整することができる。
(Experimental example 1)
Five silicon wafers having different chamfering angles were prepared by changing the groove shape of the grindstone having a total groove, and the edge roll-off amount (ROA) after 20 μm double-side polishing was measured. The specific procedure is as follows.
First, a silicon wafer obtained by slicing from a silicon ingot was chamfered at five levels of chamfering angles (11 to 50 °). Thereafter, lapping, etching, and double-side polishing were performed. Here, the chamfered shapes other than the chamfer angles are constant A1, A2≈0.35 mm, and constant, R1, R2≈0.25 mm. By adjusting the length of the outer
上記両面研磨後に、ROA、SFQR、ESFQRを計測した結果を図2〜4を参照して説明する。 The results of measuring ROA, SFQR, and ESFQR after the double-side polishing will be described with reference to FIGS.
図2に実験例1における面取り角度θ(=θ1=θ2)とROAとの関係を示すグラフを示した。図2中の◆印と■印は、それぞれ外周除外領域が0.5mm、1mmの場合である。
ROAは、外周除外領域が0.5mm及び1mmである場合において、面取り角度の増大とともに単調減少することがわかった。特に従来の面取り角度約20°と比較し、33°で約20〜30%の改善が認められる。
FIG. 2 shows a graph showing the relationship between the chamfering angle θ (= θ1 = θ2) and ROA in Experimental Example 1. In FIG. 2, ♦ and ■ indicate the cases where the outer peripheral exclusion region is 0.5 mm and 1 mm, respectively.
It was found that ROA monotonously decreases with an increase in chamfer angle when the outer peripheral exclusion region is 0.5 mm and 1 mm. In particular, an improvement of about 20 to 30% is observed at 33 ° compared to the conventional chamfering angle of about 20 °.
図3に実験例1における面取り角度とSFQRとの関係を示すグラフを示した。また、図4に実験例1における面取り角度とESFQRとの関係を示すグラフを示した。図3、4中ではそれぞれSFQRmax、ESFQRmaxとして、それぞれの測定における各サイトの数値のうちウェーハ内の最大値を示している。
SFQRもROAと同様に、面取り角度の増大とともに単調減少することがわかった。特に、従来の面取り角度約20°と比較し、33°で約20%の改善が認められる(図3参照)。また、ESFQRでも20%弱の改善が認められる(図4参照)。
FIG. 3 shows a graph showing the relationship between the chamfer angle and SFQR in Experimental Example 1. FIG. 4 shows a graph showing the relationship between the chamfer angle and ESFQR in Experimental Example 1. In FIGS. 3 and 4, SFQRmax and ESFQRmax are the maximum values in the wafer among the numerical values of the respective sites in the respective measurements.
As with ROA, SFQR was found to decrease monotonically with increasing chamfer angle. In particular, an improvement of about 20% is observed at 33 ° compared to the conventional chamfering angle of about 20 ° (see FIG. 3). Further, ESFQR also shows an improvement of less than 20% (see FIG. 4).
ROA、SFQR、及びESFQRのいずれのパラメータも、面取り角度の増大とともに改善が認められ、面取り角度が、ウェーハの外周ダレに大きく影響することがわかり、外周ダレの改善には、特に面取り角度30°以上が非常に効果的であることがわかった。そして、面取り角度を大きくすればするほど、外周ダレを小さくすることができ、所望値に調整することができる。 All the parameters of ROA, SFQR, and ESFQR are improved as the chamfer angle is increased, and it can be seen that the chamfer angle greatly affects the peripheral sag of the wafer. The above proved to be very effective. And the larger the chamfer angle, the smaller the outer sag, and the desired value can be adjusted.
実験例1では、図2に示したように、30°以上の面取り角度に調整することにより、研磨後のエッジロールオフ量(ROA)について、外周除外領域が0.5mmの場合に150nm以下、外周除外領域1mmの場合に50nmという優れた平坦性を有するウェーハを製造することができた。 In Experimental Example 1, as shown in FIG. 2, by adjusting the chamfer angle to 30 ° or more, the edge roll-off amount (ROA) after polishing is 150 nm or less when the outer peripheral exclusion region is 0.5 mm, A wafer having excellent flatness of 50 nm could be manufactured in the case of the outer periphery exclusion region of 1 mm.
(実験例2)
さらに、実験例1で良好なエッジロールオフ量が得られた面取り角度33°で、面取り角度を一定として、面取り幅を面取り加工時の砥石溝形状を形成することにより、0.20mm、0.25mm、0.35mm、0.40mmと変えた場合の両面研磨後のエッジロールオフ量を比較した。
(Experimental example 2)
Further, by forming a grindstone groove shape at the time of chamfering with a chamfering angle constant at a chamfering angle of 33 ° at which a good edge roll-off amount was obtained in Experimental Example 1, a chamfering width of 0.20 mm, 0. The amount of edge roll-off after double-side polishing when compared with 25 mm, 0.35 mm, and 0.40 mm was compared.
図5に実験例2における面取り幅とROAとの関係を示すグラフを示した。図5中の◆印と■印は、それぞれ外周除外領域が0.5mm、1mmの場合である。
両面研磨後のエッジロールオフ量は面取り幅によって変化し、面取り幅に対し単調減少を示すことがわかる。特に、面取り幅0.25mm以下で顕著な改善ができた。これは、エッジロールオフ測定領域に対し、外周ダレの形状が相対的に外周側によるためである。
FIG. 5 shows a graph showing the relationship between the chamfer width and ROA in Experimental Example 2. In FIG. 5, ♦ and ■ indicate the cases where the outer peripheral exclusion region is 0.5 mm and 1 mm, respectively.
It can be seen that the edge roll-off amount after double-side polishing varies depending on the chamfer width, and shows a monotonic decrease with respect to the chamfer width. In particular, significant improvement was achieved with a chamfer width of 0.25 mm or less. This is because the shape of the outer peripheral sag is relatively on the outer peripheral side with respect to the edge roll-off measurement region.
(実験例3)
上記実験例1と同じ水準のウェーハを用いて、ウェーハ外周部の蛍光灯下目視の検査を行った。一部のウェーハにウェーハ主面と面取りとの境界にチップやカケの発生が認められた。図6には、実験例3における面取り角度とチップ・カケ発生率との関係を示すグラフを示した。面取り角度が40°を超える辺りから、チップ・カケの発生率が増大する。チップ・カケは、半導体素子製造工程で容易にウェーハワレを引き起こし、甚大な不良を生じる。チップ・カケは、原則発生してはならない。従って、面取り角度に上限をもうける必要があり、40°以下であることが必要である。
(Experimental example 3)
Using a wafer at the same level as in Experimental Example 1, a visual inspection under a fluorescent lamp was performed on the outer periphery of the wafer. In some wafers, chips and chips were observed at the boundary between the main surface of the wafer and the chamfer. In FIG. 6, the graph which shows the relationship between the chamfering angle and chip | tip chipping incidence in Experimental example 3 was shown. From the vicinity of the chamfering angle exceeding 40 °, the occurrence rate of chips and chips increases. Chip chipping easily causes wafer cracking in the semiconductor element manufacturing process, resulting in enormous defects. In principle, chipping should not occur. Therefore, it is necessary to set an upper limit on the chamfer angle, and it is necessary that the angle is 40 ° or less.
本発明によれば、以上説明したように、面取り角度を30°以上にすることで外周ダレを改善することができ、かつ面取り角度を30°以上40°以下の範囲内で調整することで外周ダレを制御することもできる。特に、研磨後のエッジロールオフ量(ROA)が、外周除外領域0.5mmの場合に150nm以下、外周除外領域1mmの場合に50nmという優れた平坦性を有するウェーハを提供することができる。 According to the present invention, as described above, the peripheral sag can be improved by setting the chamfer angle to 30 ° or more, and the outer periphery can be adjusted by adjusting the chamfer angle within a range of 30 ° to 40 °. You can also control the sagging. In particular, it is possible to provide a wafer having excellent flatness such that the edge roll-off amount (ROA) after polishing is 150 nm or less when the outer periphery exclusion region is 0.5 mm, and 50 nm when the outer periphery exclusion region is 1 mm.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.
11…半導体ウェーハ、 12a、12b…主面、 13a、13b…傾斜面、
14a、14b…主面と傾斜面との境界、 15…先端直線部、
16a、16b…曲線部。
DESCRIPTION OF
14a, 14b ... boundary between the main surface and the inclined surface, 15 ... straight tip portion,
16a, 16b ... curve portions.
Claims (4)
該スライス工程によって得られた半導体ウェーハの外周部を面取りする面取り工程と、
該面取りした半導体ウェーハを平坦化する平坦化工程と、
該平坦化した半導体ウェーハの主面のうち少なくとも一方を研磨する研磨工程と
を含む、半導体ウェーハの製造方法であって、
前記面取り工程によって、前記半導体ウェーハの主面のうち少なくとも前記研磨工程によって研磨する主面側の面取り部において、エッジロールオフ量の規格に応じて、前記主面と前記面取り部の傾斜面とのなす角度を30°以上40°以下の範囲で調整することを特徴とする半導体ウェーハの製造方法。 Slicing a single crystal ingot to obtain a semiconductor wafer; and
A chamfering step for chamfering the outer peripheral portion of the semiconductor wafer obtained by the slicing step;
A planarization step of planarizing the chamfered semiconductor wafer;
A polishing step of polishing at least one of the main surfaces of the flattened semiconductor wafer, comprising:
In the chamfered portion on the main surface side to be polished by at least the polishing step of the main surface of the semiconductor wafer by the chamfering step, the main surface and the inclined surface of the chamfered portion according to the standard of the edge roll-off amount. A method of manufacturing a semiconductor wafer, wherein an angle formed is adjusted in a range of 30 ° to 40 °.
前記半導体ウェーハの主面のうち少なくとも前記研磨された主面側の面取り部において、前記半導体ウェーハの主面と前記面取り部の傾斜面とのなす角度が30°以上40°以下であり、外周部のエッジロールオフ量が、測定時の外周除外領域が0.5mmの場合に150nm以下であり、又は、測定時の外周除外領域が1mmの場合に50nm以下であることを特徴とする半導体ウェーハ。 A chamfered portion is formed on the outer periphery, and at least one main surface is polished semiconductor wafer,
An angle formed between the main surface of the semiconductor wafer and the inclined surface of the chamfered portion is 30 ° or more and 40 ° or less in at least the chamfered portion on the polished main surface side of the main surface of the semiconductor wafer, and the outer peripheral portion. The edge roll-off amount of the semiconductor wafer is 150 nm or less when the outer periphery exclusion region at the time of measurement is 0.5 mm, or 50 nm or less when the outer periphery exclusion region at the time of measurement is 1 mm.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010280910A JP5472073B2 (en) | 2010-12-16 | 2010-12-16 | Semiconductor wafer and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010280910A JP5472073B2 (en) | 2010-12-16 | 2010-12-16 | Semiconductor wafer and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012129416A JP2012129416A (en) | 2012-07-05 |
JP5472073B2 true JP5472073B2 (en) | 2014-04-16 |
Family
ID=46646136
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010280910A Active JP5472073B2 (en) | 2010-12-16 | 2010-12-16 | Semiconductor wafer and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5472073B2 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5505334B2 (en) * | 2011-02-25 | 2014-05-28 | 信越半導体株式会社 | Semiconductor wafer and manufacturing method thereof |
JP6610587B2 (en) * | 2017-03-13 | 2019-11-27 | 信越半導体株式会社 | Wafer manufacturing method |
KR102086281B1 (en) | 2017-04-28 | 2020-03-06 | 제이엑스금속주식회사 | Polishing method of semiconductor wafer and semiconductor wafer |
JP7166323B2 (en) * | 2020-12-21 | 2022-11-07 | Jx金属株式会社 | Indium phosphide substrate, method for producing indium phosphide substrate, and semiconductor epitaxial wafer |
JP7166324B2 (en) * | 2020-12-21 | 2022-11-07 | Jx金属株式会社 | Indium phosphide substrate, method for producing indium phosphide substrate, and semiconductor epitaxial wafer |
CN113510609B (en) * | 2021-07-12 | 2023-09-08 | 长鑫存储技术有限公司 | Wafer and wafer processing method |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2825048B2 (en) * | 1992-08-10 | 1998-11-18 | 信越半導体株式会社 | Semiconductor silicon substrate |
JP4826013B2 (en) * | 2000-12-21 | 2011-11-30 | 株式会社ニコン | Polishing apparatus, semiconductor wafer polishing method, semiconductor device manufacturing method and manufacturing apparatus |
JP2004241723A (en) * | 2003-02-07 | 2004-08-26 | Shin Etsu Handotai Co Ltd | Manufacturing method for semiconductor wafer, support ring and wafer with support ring |
JP2004319910A (en) * | 2003-04-18 | 2004-11-11 | Sumitomo Mitsubishi Silicon Corp | Method for manufacturing semiconductor wafer |
JP4748968B2 (en) * | 2004-10-27 | 2011-08-17 | 信越半導体株式会社 | Manufacturing method of semiconductor wafer |
JP2007013012A (en) * | 2005-07-01 | 2007-01-18 | Sumco Solar Corp | Beveling method of end face of silicon wafer for solar cell |
JP2007214256A (en) * | 2006-02-08 | 2007-08-23 | Toshiba Ceramics Co Ltd | Soi wafer |
JP2007266043A (en) * | 2006-03-27 | 2007-10-11 | Hitachi Cable Ltd | Compound semiconductor wafer |
WO2009096294A1 (en) * | 2008-01-30 | 2009-08-06 | Asahi Glass Co., Ltd. | Process for producing glass substrate for magnetic disk |
JP2009283650A (en) * | 2008-05-22 | 2009-12-03 | Sumco Corp | Method for regenerating semiconductor wafer |
-
2010
- 2010-12-16 JP JP2010280910A patent/JP5472073B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012129416A (en) | 2012-07-05 |
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JP2009277947A (en) | Semiconductor wafer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
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|
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