JP5460374B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体ウェハから半導体チップをピックアップする半導体装置の製造方法に関し、特に、ダイシングにより大量の半導体チップが形成された半導体ウェハから、半導体チップをマトリクス状に整列配置する半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device that picks up semiconductor chips from a semiconductor wafer, and more particularly to a method of manufacturing a semiconductor device in which semiconductor chips are arranged in a matrix from a semiconductor wafer on which a large number of semiconductor chips are formed by dicing. .
現在、半導体ウェハに形成される半導体チップは、極めて小さな形状であるから、例えば、4インチの半導体ウェハには、数万個にも及ぶ大量の半導体チップが形成されている。この半導体ウェハから半導体チップを取り出し、回路基板に実装するために、まず、半導体ウェハをダイシングで分割して、半導体チップの密着した集合体を形成する。 Currently, semiconductor chips formed on a semiconductor wafer have an extremely small shape. For example, a large number of tens of thousands of semiconductor chips are formed on a 4-inch semiconductor wafer. In order to take out a semiconductor chip from the semiconductor wafer and mount it on a circuit board, first, the semiconductor wafer is divided by dicing to form an aggregated body of semiconductor chips.
そして、この半導体チップの密着した集合体を回路基板に実装して半導体装置を製造する方法として、1個ずつ半導体チップをピックアップして実装する方法と、密着した半導体チップの間隔を広げてマトリクス状の集合体に配置変換し、そのマトリクス状の半導体チップの集合体を一括して回路基板に実装する、いわゆる、集合体実装の方法がある。
回路基板に一括して半導体チップを集合体実装するため、半導体チップの密着した集合体をマトリクス状に配置変換する装置、及び、製造方法が種々提案されている。
Then, as a method of manufacturing a semiconductor device by mounting an assembly of the semiconductor chips in close contact with each other on a circuit board, a method of picking up and mounting the semiconductor chips one by one, and a matrix form with a wide interval between the semiconductor chips in close contact with each other There is a so-called assembly mounting method in which the arrangement of the semiconductor chips in a matrix is collectively mounted on a circuit board.
In order to collectively mount semiconductor chips on a circuit board in a lump, various apparatuses and manufacturing methods have been proposed for rearranging and converting a set of semiconductor chips in close contact with each other in a matrix.
このような従来技術の製造方法として、上述した半導体チップの密着した集合体を、マトリクス状に間隔を広げ、集合体実装を行う製造方法が開示されている。(例えば、特許文献1)。
以下この従来技術の製造方法について図33に基づいて簡単に説明する。
As a manufacturing method of such a prior art, a manufacturing method is disclosed in which an assembly in which the above-described semiconductor chips are in close contact with each other is widened in a matrix to perform assembly mounting. (For example, patent document 1).
Hereinafter, this conventional manufacturing method will be briefly described with reference to FIG.
図33(a)に示すように、大口径半導体ウェハ112は、スクライブ加工されてスクライブライン108が形成された状態で、粘着フィルム109に貼着されている。そのスクライブライン108入りの大口径半導体ウェハ112を、平行性を維持してX軸方向である矢印Aの方向へエキスパンドし、X軸に対して予め定められた間隔を有した後、Y軸方向である矢印Bの方向へエキスパンドする。或いは、X、Y軸へのエキスパンドを同時に実施する。従って、大口径半導体ウェハ112は、スクライブライン108で分離され、粘着フィルム109上の各半導体チップ101は平行性を維持して、マトリクス状に縦横に等間隔に同一向きに並んで広げられる。このとき平行性を維持してX、Y軸方向へエキスパンドされることから、粘着フィルム109の面は吸着コレット113の吸着面、及び大口径回路基板114の接着面に対して平行になっている。
As shown in FIG. 33A, the large-diameter semiconductor wafer 112 is attached to the
このように、X軸とY軸方向にエキスパンドすることによって図33(b)に示すように、粘着フィルム109上の各半導体チップ101は、吸着コレット113及び回路基板114に対してそれぞれ平行に位置付けられ、各半導体チップ101のピッチは、吸着コレット113の各コレット113aのピッチと等しく、またこのピッチは、大口径回路基板114上にダイシングラインにより形成された格子状の各チップに対応する。
Thus, by expanding in the X-axis and Y-axis directions, the
図33(c)に示すように、吸着コレット113は縦横に等間隔に並んだ半導体チップ101を真空吸着して、回路基板114に接着する。その後、ダイシング等により回路基板114のダイシングライン111に沿って1チップごとに分離する。
これによって、大口径半導体ウェハ112に作成された半導体チップ101に対する半導体装置の組み立て方法は、一度に全部、或いは任意のブロックずつの実施が可能である。
As shown in FIG. 33C, the suction collet 113 vacuum-sucks the
As a result, the method for assembling the semiconductor device with respect to the
以上のような構成、工程としたので、一度に大量の半導体チップを回路基板へ集合体実装としてボンディングすることができ、これによって、従来の組み立てのように、半導体チップをチップトレイに並べる必要がなくなり1チップ毎に組み立てを行わなくともよく作業時間が短縮され、作業が容易になる。 Since the configuration and process are as described above, a large number of semiconductor chips can be bonded to the circuit board as an assembly mounting at a time, and thus it is necessary to arrange the semiconductor chips on a chip tray as in the conventional assembly. There is no need to assemble every chip, and the work time is shortened and the work becomes easy.
しかしながら、特許文献1に示した従来技術において、粘着テープに粘着された密着した集合体の半導体チップは、粘着テープを矢印A方向、矢印B方向にエキスパンドして、マトリクス状に等間隔の配列を目的としても、矢印Aと矢印Bの90°異なる方向にテンションを掛けるため、平面を形成している粘着テープに歪が発生し、半導体チップが精度良く一定間隔で整列配置され難く、更に、粘着テープの伸度限界により所望の寸法のピッチ間隔で半導体チップを整列配置出来ないという問題があった。
However, in the prior art shown in
本発明は、上記問題に鑑みなされたもので、ダイシングされた半導体ウェハに形成された大量の半導体チップの密着した集合体を、精度良くマトリクス状に所定の間隔で整列配置して、量産性のある回路基板への集合体実装を可能にする半導体装置の製造方法を提供することを目的とするものである。 The present invention has been made in view of the above problems, and a mass-produced semiconductor chip formed on a diced semiconductor wafer is closely arranged in a matrix at a predetermined interval with high accuracy. An object of the present invention is to provide a method of manufacturing a semiconductor device that enables assembly mounting on a certain circuit board.
上位目的を達成するための本発明における半導体装置の製造方法は、半導体ウェハ切断分離してマトリックス状に整列配置する半導体素子の製造方法において、エキスパンドシート上に被着した半導体ウェハをマトリックス状に切断する工程と、切断された半導体ウェハのX軸方向の各行間にスペーサ部材を挿入して各行間をスペーサ部材の幅に拡張する工程と、拡張されたX軸方向の各行間を保持する工程と、半導体ウェハのY軸方向の各列間にスペーサ部材を挿入して各列間隔をスペーサ部材の幅に拡張する工程と、拡張されたY軸方向の各列間を保持する工程と、マトリックス状に配設保持された半導体素子からエキスパンドシートを剥離する工程とを有することを特徴とする A method for manufacturing a semiconductor device according to the present invention for achieving a higher-level object is a method for manufacturing a semiconductor device in which a semiconductor wafer is cut and separated and arranged in a matrix, and a semiconductor wafer deposited on an expanded sheet is cut into a matrix. A step of inserting a spacer member between the rows of the cut semiconductor wafer in the X-axis direction to expand the space between the rows to the width of the spacer member, and a step of holding the space between the expanded rows of the X-axis direction A step of inserting a spacer member between each column of the semiconductor wafer in the Y-axis direction to expand the interval between the columns to the width of the spacer member, a step of holding between the expanded columns in the Y-axis direction, and a matrix shape And a step of peeling the expanded sheet from the semiconductor element disposed and held on the substrate.
上記製造方法によれば、ダイシングされた半導体ウェハの間に所定の幅を有するスペーサ部材を挿入することによって半導体チップの整列幅を容易に規制することができ、半導体チップをマトリックス状に整列配置することが容易にできる。 According to the above manufacturing method, the alignment width of the semiconductor chips can be easily regulated by inserting the spacer member having a predetermined width between the diced semiconductor wafers, and the semiconductor chips are arranged in a matrix. Can be easily done.
スペーサ部材には切断カッタ部が設けられており、半導体ウェハの行及び列間隔を拡張すると同時にエキスパンドシートの切断を行うと良い。 The spacer member is provided with a cutting cutter portion, and it is preferable to cut the expanded sheet simultaneously with expanding the row and column intervals of the semiconductor wafer.
上記構成によれば半導体チップ間の幅規制と同時にエキスパンドシートを切断することにより、半導体チップ間の移動拡張を容易に行うことができる。 According to the above configuration, the expansion and contraction between the semiconductor chips can be easily performed by cutting the expanded sheet simultaneously with the width regulation between the semiconductor chips.
X軸方向の各行間を保持する工程及びY軸方向の各列間を保持する工程は、スペーサ部材によって拡張された半導体素子を微粘着シートに圧着すると良い。 In the step of holding the rows between the X-axis direction and the step of holding the rows in the Y-axis direction, the semiconductor element expanded by the spacer member may be pressure-bonded to the slightly adhesive sheet.
エキスパンドシートを剥離する工程はマトリックス状に整列配置された半導体素子を吸着装置に吸着固定して行うこと良い。 The step of peeling the expanded sheet may be performed by adsorbing and fixing semiconductor elements arranged in a matrix on an adsorption device.
X軸方向の各行間を拡張する工程及びY軸方向の各列間を拡張する工程は、前記スペーサ部材を通過させる凹部と、半導体チップを抑える凸部とを櫛歯状に備えた整列ガイド部材を用いて行うと良い。 The step of expanding each row in the X-axis direction and the step of expanding each column in the Y-axis direction include an alignment guide member having a concave portion for allowing the spacer member to pass therethrough and a convex portion for holding the semiconductor chip in a comb shape. It is good to do using.
上記構成によれば、スペーサ部材をガイドして動作させることができると同時に、半導体チップを確り保持することができる。 According to the above configuration, the spacer member can be guided and operated, and at the same time, the semiconductor chip can be securely held.
整列ガイド部材の半導体チップを抑える凸部には真空吸着手段を有すると良い。 The convex portion for holding the semiconductor chip of the alignment guide member may have a vacuum suction means.
以上のように本発明の製造方法によれば、ダイシングされた半導体ウェハの間に所定の幅を有するスペーサ部材を挿入することによって半導体チップの整列幅を容易に規制することができ、半導体チップを精度良くマトリックス状に整列配置することが容易にできる。従って次工程の回路基板との集合体実装において、位置合わせ精度が良好で、不良の発生が極めて少ない集合体実装が提供可能である。 As described above, according to the manufacturing method of the present invention, the alignment width of the semiconductor chips can be easily regulated by inserting the spacer member having a predetermined width between the diced semiconductor wafers. It can be easily arranged in a matrix with high accuracy. Therefore, in assembly mounting with a circuit board in the next process, it is possible to provide assembly mounting with good alignment accuracy and extremely low occurrence of defects.
以下、本発明の具体的実施形態について、図面に基づき説明する。
図1から図3は、本発明の半導体装置の製造方法によって加工される半導体ウェハの構成を説明するための図面である。図1は、粘着シートであるエキスパンドシート9上に被着した半導体ウェハ1をマトリックス状に切断する工程を示す平面図である。半導体ウェハ1をダイシングライン3により、ダイシングして各半導体素子2(以後半導体チップ2と記載)の密着集合体を形成するダイシング方法は、ステルスダイシングを用いることが望ましい。即ち、ステルスダイシングは、従来のダイシングに比べウェハ表層部へのダメージがなく、アクティブ領域への熱影響やデブリ汚染がなく、チップエッジにおけるマイクロクラック発生による抗折強度低下等の信頼性低下を防ぐことが可能なのである。
Hereinafter, specific embodiments of the present invention will be described with reference to the drawings.
1 to 3 are views for explaining a configuration of a semiconductor wafer processed by the method for manufacturing a semiconductor device of the present invention. FIG. 1 is a plan view showing a process of cutting a
図2は図1に示すエキスパンドシート9を矢印で示すXY方向に、引き伸ばす事によって、半導体チップ2の密着集合体を所定の間隔H1のマトリックス形状に形成した平面図である。なお、点線で示す円形は半導体ウェハ1の拡張された範囲を示している。
FIG. 2 is a plan view in which the close contact assembly of the
図3は図2によって引き伸ばされた半導体チップ2の密着集合体を、実際に回路基板上に一括実装するために所定の間隔H2のマトリックス形状に形成した平面図であり、拡張されたエキスパンドシート9と点線で示す円形は半導体ウェハ1の拡張された範囲を示している。実際には1枚の半導体ウェハ1に対して他数の半導体チップ2の行と列が存在するが、理解をし易くするため、実施例では、9行9列の半導体ウェハを図示し、各々X1〜X9とY1〜Y9で示している。
FIG. 3 is a plan view in which the close-packed assembly of the
すなわち本発明は図2に示すエキスパンドシート9のエキスパンドによって、間隔H1のマトリックス形状に引き伸ばされた半導体チップ2を、実際の実装間隔であるH2のマトリックス形状配置に形成する半導体ウェハ1の整列配置を行うことであり、以下、実施例を説明する。
That is, according to the present invention, the expanded arrangement of the expanded
図4は実施例1における半導体素子製造装置の平面図であり、図5はその部分断面図である。図4において整列装置50は位置決め用凹部51に、載置台60を位置決め固定するように構成されており、さらに載置台60の上面部方向に摺動可能な複数の整列用スキージSK1〜SK8(この本数は1回に処理する半導体チップ行及び列の数によって決まるもので、本実施例では8本である)そしてこの整列用スキージSKは、半導体チップ行X及び半導体チップ列Yの幅を決めるスペーサ部材としての機能を有している。従って整列用スキージSKの幅は半導体チップ行X及び列Yの実装間隔であるH2で、整列用スキージSKどうしの間隔が半導体チップ2の幅Hとなっている。
4 is a plan view of the semiconductor element manufacturing apparatus according to the first embodiment, and FIG. 5 is a partial cross-sectional view thereof. In FIG. 4, the
図5には図4の部分断面であるA−A断面図を示すごとく、載置台60の上面全体に微粘着シート61を被着し、その微粘着シート61の上面に半導体チップ2を被着したエキスパンドシート9が被着された状態を示している。そして整列用スキージSKにはスペーサ部SKsと切断カッタ部SKcとが設けられており、スペーサ部SKsがスペーサとなって半導体チップ2間の幅を規制するとともに切断カッタ部SKcがエキスパンドシート9を完全に切断し、かつ微粘着シート61の1部を切断している。
5 shows a partial cross-sectional view taken along the line AA in FIG. 4, the
次に図4、図5により半導体素子製造装置における半導体ウェハ1の整列配置動作を説明する。まず図4において整列装置50の位置決め用凹部51に、載置台60を位置決め固定する。さらに載置台60には図2に示す状態にエキスパンドされたエキスパンドシート9を位置決めして被着する。この載置台60に対するエキスパンドシート9の位置決めは、後述する整列配置動作においてエキスパンドシート9が移動していくために、その移動代を見込んで初期被着位置が決められている。なお、図4においては、まず半導体ウェハ行Xの幅をH2に規制する整列配置動作を行うために、整列装置50に対する載置台60の位置決め固定は、整列用スキージSKの摺動方向が半導体ウェハ行Xの方向に並行になるように固定されている。
Next, the operation of aligning and arranging the
図4、図5は整列用スキージSK1が動作を終了し、整列用スキージSK2が動作中である状態を示している。すなわち整列用スキージSK1は半導体チップ行X1とX2の間をすべてH2に拡張させた状態であり、例示された半導体ウェハ2aの間隔はH2になっている。また整列用スキージSK2は途中までスライドした状態であり、例示された半導体ウェハ2aの間隔はH2になっているが、例示された半導体ウェハ2bの間隔はH1の状態である。そしてこの整列用スキージSK2が最終位置(SK1と同じ位置)までスライドすることによって例示された半導体ウェハ2bの間隔もH2に規制される。 4 and 5 show a state where the alignment squeegee SK1 has finished its operation and the alignment squeegee SK2 is in operation. That is, the alignment squeegee SK1 is in a state in which the space between the semiconductor chip rows X1 and X2 is expanded to H2, and the interval between the illustrated semiconductor wafers 2a is H2. Further, the alignment squeegee SK2 is in a state of being slid halfway, and the interval between the exemplified semiconductor wafers 2a is H2, but the interval between the exemplified semiconductor wafers 2b is in a state of H1. The interval between the semiconductor wafers 2b exemplified by the alignment squeegee SK2 sliding to the final position (the same position as SK1) is also restricted to H2.
次に図5により整列用スキージSKによる半導体ウェハ行Xの整列配置動作を説明する。図5の載置台60の上面全体に微粘着シート61を被着している理由は、整列用スキージSKの切断カッタ部SKcが金属製の載置台60に接触して傷つけることを防止するためと、整列用スキージSKの切断カッタ部SKcによって切断されたエキスパンドシート9を滑らせて移動させるためである。
Next, the operation of aligning and arranging the semiconductor wafer rows X by the aligning squeegee SK will be described with reference to FIG. The reason why the slightly
図5の断面図に示すごとく整列用スキージSK1は半導体ウェハ行X1とX2間を摺動するときに、切断カッタ部SKcによってエキスパンドシート9を切断すると同時に先端の尖がり形状を利用して幅H1の半導体ウェハ2a2をH2の幅に拡張規制する。すなわちエキスパンドシート9の切断部9aは、エキスパンドシート9に被着された半導体ウェハ2a2が整列用スキージSK1よって矢印X方向に押されることにより微粘着シート61の上を滑って移動する。
As shown in the sectional view of FIG. 5, when the alignment squeegee SK1 slides between the semiconductor wafer rows X1 and X2, the cutting sheet SKc cuts the expanded
次に整列用スキージSK2は半導体ウェハ行X2とX3間を摺動するときに、切断カッタ部SKcによってエキスパンドシート9を切断すると同時に先端の尖がり形状を利用して幅H1の半導体ウェハ2a3をH2の幅に拡張規制する。すなわちエキスパンドシート9の切断部9aは、エキスパンドシート9に被着された半導体ウェハ2a3が整列用スキージSK2よって矢印X方向に押されることにより微粘着シート61の上を滑って移動する。なお、整列用スキージSK3はまだ摺動を行っていないので、半導体ウェハ行X3とX4間のスペースはH1のままで、半導体ウェハ2cは移動していない。
Next, when the alignment squeegee SK2 slides between the semiconductor wafer rows X2 and X3, the cutting sheet SKc cuts the expanded
上記のごとく整列用スキージSK3以下が半導体ウェハ行間を順次摺動することによって、各半導体ウェハ行の幅が整列用スキージSKのスペーサ部SKsによって幅がH2に規制されるとともに、スペーサ部SKsの規制圧力によって、切断カッタ部SKcによって切断されたエキスパンドシート9と、そこに被着された半導体ウェハ2は移動するが、前回動作した整列用スキージSKによって規制されていない方向、すなわち矢印X方向に移動していき、順次整列用スキージSKによる幅規制と、エキスパンドシート9と、そこに被着された半導体ウェハ2の移動が行われることにより、すべての半導体ウェハ行Xの整列配置が行われる。
As described above, the alignment squeegees SK3 and lower sequentially slide between the semiconductor wafer rows, whereby the width of each semiconductor wafer row is restricted to H2 by the spacer portion SKs of the alignment squeegee SK and the restriction of the spacer portion SKs. The expanded
図6は図4で説明した半導体素子製造装置の平面図を見やすく整理したものであり、図3で説明した半導体ウェハ行X1とX2の間は整列用スキージSK1によって全てH2の幅に規制されている。また半導体ウェハ行X2とX3の間は整列用スキージSK2によって半分がH2の幅に規制され、残り半分は規制前の幅H1のままである。さらに半導体ウェハ行X3〜X9はすべて規制前の幅H1のままである。
さらに、図6は半導体ウェハ行の整列配置状態を示すもので、図3で説明した半導体ウェハ列Y1〜Y9の間は全て規制前の幅H1のままである。
6 is a plan view of the semiconductor element manufacturing apparatus described with reference to FIG. 4. The semiconductor wafer rows X1 and X2 described with reference to FIG. 3 are all restricted to the width H2 by the alignment squeegee SK1. Yes. Further, between the semiconductor wafer rows X2 and X3, half is regulated to the width H2 by the alignment squeegee SK2, and the other half remains the width H1 before regulation. Further, all the semiconductor wafer rows X3 to X9 remain the width H1 before regulation.
Further, FIG. 6 shows an aligned arrangement state of the semiconductor wafer rows, and all the widths of the semiconductor wafer columns Y1 to Y9 described in FIG.
図7は半導体ウェハ行の整列配置が完成した状態を示す半導体素子製造装置の平面図であり、整列用スキージSK1〜SK9の全てが摺動動作を行って半導体ウェハ行X1〜X9の間隔が全てH2の幅に規制された状態である。そしてこの整列配置動作によってエキスパンドシート9は矢印X方向に拡張されている。この状態では半導体ウェハ列Yの整列配置動作は行われていないので、半導体ウェハ列Y1〜Y9の間隔はH1の状態であり、エキスパンドシート9の列方向のサイズは図3に示す列方向の長さと変わっていない。
FIG. 7 is a plan view of the semiconductor element manufacturing apparatus showing a state in which the alignment arrangement of the semiconductor wafer rows is completed. All the alignment squeegees SK1 to SK9 perform the sliding operation so that the intervals between the semiconductor wafer rows X1 to X9 are all. This is a state restricted to the width of H2. The expanding
次に図8により半導体ウェハ列Yの整列配置動作について説明する。図8の半導体素子製造装置の平面図においては、半導体ウェハ列Yの整列配置動作を行うために、整列装置50に対する載置台60の位置決め固定は、整列用スキージSKの摺動方向が半導体ウェハ列Yの方向に並行になるように固定されている。
Next, the operation of aligning and arranging the semiconductor wafer rows Y will be described with reference to FIG. In the plan view of the semiconductor element manufacturing apparatus of FIG. 8, in order to perform the alignment and arrangement operation of the semiconductor wafer row Y, the mounting table 60 is positioned and fixed with respect to the
すなわち図7において半導体ウェハ行Xの全ての整列配置動作が終了した状態において、全ての整列用スキージSKを後退させて整列装置50の内部に収納する。この状態において載置台60を整列装置50の位置決め用凹部51から取り外し、載置台60を90度回転させて、再び整列装置50の位置決め用凹部51に整列用スキージSKの摺動方向が半導体ウェ列Yの方向に並行になるように固定し直す。
That is, in FIG. 7, in the state where all the alignment operation of the semiconductor wafer row X is completed, all the alignment squeegees SK are retracted and stored in the
この、載置台60の取り付け変更時においてエキスパンドシート9に被着されている半導体ウェハ2はエキスパンドシート9を介して微粘着シート61に粘着されているため位置が動くことはないが、半導体ウェハ2の微粘着シート61に対する粘着を確実にするためには、例えば平板治具等を用いて、半導体ウェハ2の上部側より押圧して確実に微粘着シート61に対する粘着を行うことが望ましい。
The position of the
図8においても図4と同様に整列用スキージSK1が動作を終了し、整列用スキージSK2が動作中である状態を示している。すなわち整列用スキージSK1は半導体チップ列Y1とY2の間をすべてH2に拡張させた状態であり半導体ウェハ2aの間隔はH2になっている。また整列用スキージSK2は途中までスライドした状態であり、例示された半導体ウェハ2aの間隔はH2になっているが、例示された半導体ウェハ2bの間隔はH1の状態である。 FIG. 8 also shows a state in which the alignment squeegee SK1 has finished operating and the alignment squeegee SK2 is in operation as in FIG. That is, the alignment squeegee SK1 is in a state where the space between the semiconductor chip rows Y1 and Y2 is expanded to H2, and the interval between the semiconductor wafers 2a is H2. Further, the alignment squeegee SK2 is in a state of being slid halfway, and the interval between the exemplified semiconductor wafers 2a is H2, but the interval between the exemplified semiconductor wafers 2b is in a state of H1.
また図8にいて、半導体ウェハ行X1〜X9は前回の半導体ウェハ行Xの整列配置動作によって全てH2の幅に規制されていて、エキスパンドシート9の行方向の幅も大きくなっている。従って半導体ウェハ列Yの整列配置動作においては、半導体ウェハ行Xの整列配置動作よりも、整列用スキージSKの摺動する長さが大きくなっていること以外は、図4、図5に示す半導体ウェハ行Xの整列配置動作と同様であり、重複する説明は省略する。
Further, in FIG. 8, the semiconductor wafer rows X1 to X9 are all restricted to the width of H2 by the alignment and arrangement operation of the previous semiconductor wafer row X, and the width of the expand
図9は半導体ウェハ列の整列配置が完成した状態を示す半導体素子製造装置の平面図であり、整列用スキージSK1〜SK9の全てが摺動動作を行って半導体ウェハ列Y1〜Y9の間隔が全てH2の幅に規制された状態である。そしてこの整列配置動作によってエキスパンドシート9は矢印Y方向にも拡張されている。この状態では半導体ウェハ行X及び半導体ウェハ列Yの整列配置動作は行われているので、半導体ウェハ行X1〜X9及び半導体ウェハ列Y1〜Y9の間隔は全てH2の状態の規制が行われており、図3に示した間隔H2のマトリックス配置になっている。従ってその半導体ウェハ間の幅H2は整列用スキージSKのスペーサ部SKsの幅によって精度良く規制されている。
FIG. 9 is a plan view of the semiconductor device manufacturing apparatus showing a state in which the alignment arrangement of the semiconductor wafer rows is completed. All the alignment squeegees SK1 to SK9 perform the sliding operation so that the intervals between the semiconductor wafer rows Y1 to Y9 are all increased. This is a state restricted to the width of H2. The expanding
次に図10〜図13により半導体素子製造装置によって、H2間隔のマトリックス形状に整列配置された集合体の半導体チップ2から、エキスパンドシート9と微粘着シート61を剥離して吸着板上に整列配置させる方法を説明する。
Next, the expanded
図10は、真空吸着装置80の平面図であり真空吸着装置80は半導体素子製造装置の載置台60を覆う大きさの四角形状に、整列装置50の位置決め凹部51に整合して位置決めされる位置決め凸部81を有する。図11は半導体素子製造装置に真空吸着装置80をセットした平面図であり、真空吸着装置80は整列装置50の位置決め凹部51に、位置決め凸部81整合させて位置決めされることにより、その吸着面が全ての半導体チップ2に接触した状態になっている。
FIG. 10 is a plan view of the vacuum suction device 80. The vacuum suction device 80 is positioned in a rectangular shape with a size covering the mounting table 60 of the semiconductor element manufacturing apparatus in alignment with the
図12は図11の半導体素子製造装置の部分断面を示すB−B断面図である。すなわち載置台60の上面に被着された微粘着シート61とエキスパンドシート9を介して半導体チップ2が粘着されているが、半導体チップ2を、真空吸着装置80に強く吸着した状態で、その固着力の差によりエキスパンドシート9を剥離することができる。なお、この剥離動作の時にエキスパンドシート9に紫外線を照射するとその粘着力が低下するので、さらに剥離を容易にすることができる。
12 is a cross-sectional view taken along line BB showing a partial cross section of the semiconductor element manufacturing apparatus of FIG. In other words, the
図13は真空吸着装置80に、集合体の半導体チップ2がH2間隔のマトリックス形状に整列配置された状態を示す平面図であり、この状態においては、エキスパンドシート9の剥離が済んでいるので、この真空吸着装置80の外形を位置決めにして、同一ピッチの回路パターンが形成された集合回路基板に一括実装することができる。なお、点線で示す範囲は栽置台60の範囲である。
FIG. 13 is a plan view showing a state in which the
次に、図14、図15により本発明に係る半導体装置の製造方法の実施例2の製造方法について説明する。
実施例2は、実施例1と基本的に同一の製造方法によるものであり、エキスパンドシート9のエキスパンドによって、間隔H1のマトリックス形状に引き伸ばされた半導体チップ2を、実際の実装間隔であるH2のマトリックス形状に形成する半導体ウェハ1の整列配置を行うのに、スペーサ部SKsと、切断カッタ部SKcを備えた整列用スキージSKによって行う点はおなじである。
Next, a manufacturing method of the second embodiment of the method of manufacturing a semiconductor device according to the present invention will be described with reference to FIGS.
The second embodiment is basically the same manufacturing method as the first embodiment, and the
従って半導体素子製造装置の部分断面である図14において実施例1の半導体素子製造装置の部分断面である図5と同一要素には同一番号を付し、重複する説明を省略する。そして、実施例2が実施例1と異なるところは、吸着装置90によってH2の幅に位置決めされた各半導体ウェハ2を吸着固定しながら整列配置を行うことである。
Therefore, in FIG. 14 which is a partial cross section of the semiconductor element manufacturing apparatus, the same elements as those in FIG. 5 which is a partial cross section of the semiconductor element manufacturing apparatus of the first embodiment are denoted by the same reference numerals, and redundant description is omitted. The difference between the second embodiment and the first embodiment is that the
図14において吸着装置90には吸着部本体91に連続して凹凸状の整列ガイド部92が設けられており、この整列ガイド部92の凹部93は整列用スキージSKのスペーサ部SKsの幅、すなわち半導体ウェハ2の規制幅H2となっている。また凸部94の幅は半導体ウェハ2の幅、すなわちHとなっており、さらに凸部94の中心には吸着部本体91の吸着機構に接続された吸着孔95が設けられている。なお、吸着孔95の縦線模様は吸着状態を示し、白色は無吸着状態を示している。
In FIG. 14, the
次に図14、図15により、第2実施例における整列配置動作を説明する。図14において、図4に示す半導体素子製造装置の載置台60にセットされた、エキスパンドされた半導体ウェハ上に吸着装置90を載置する。この状態において吸着装置90の整列ガイド部92の凹部93は各整列用スキージSKのスペーサ部SKsに対応し、凸部94は整列配置された時の半導体チップ2の位置に位置決めされている。
Next, with reference to FIGS. 14 and 15, the alignment operation in the second embodiment will be described. In FIG. 14, the
図14において、半導体チップ2a1,2a2,2a3はすでに整列用スキージSK1、整列用スキージSK2によって整列配置が行われた状態を示し、各々半導体チップ2a1,2a2,2a3は吸着孔95によって吸着固定されている。そこで、整列用スキージSK3によって半導体チップ2a4が整列配置される動作について説明する。 In FIG. 14, the semiconductor chips 2a1, 2a2, and 2a3 have already been aligned by the alignment squeegee SK1 and the alignment squeegee SK2, and the semiconductor chips 2a1, 2a2, and 2a3 are adsorbed and fixed by the adsorption holes 95, respectively. Yes. Therefore, an operation in which the semiconductor chips 2a4 are aligned and arranged by the alignment squeegee SK3 will be described.
整列用スキージSK3が整列ガイド部92の凹部93内をスライドしてくると、H1の幅になっていた半導体チップ2a3と204とは整列用スキージSK3の先端形状により、拡張を開始するが、吸着孔95pによって吸着固定されている半導体チップ2a3は移動できないため、吸着孔95nによって吸着固定されていない半導体チップ2a4は切断されたエキスパンドシート9とともに微粘着シート61の上を矢印X方向に移動する。そして列用スキージSK3のスペーサ部SKsによって、半導体チップ2a3と2a4とがH2の幅に規制された時に半導体ウェハ2a4は整列ガイド部92の凸部94に位置決めされ、吸着孔95nが吸着状態となって整列配置される。以上の動作が繰り返されることにより、図15に示す如く全ての半導体チップの整列配置が完成する。
When the alignment squeegee SK3 slides in the
図16は図15における半導体ウェハの整列配置後にエキスパンドシート9と微粘着シート61を剥離した状態を示す断面図であう。第2実施例においては整列配置された各半導体チップは全て吸着装置90の凸部94に、吸着孔95によって吸着固定されているので、吸着装置90を上方に移動させることにより、第1実施例の図12で説明した方法と同様に半導体チップ2がエキスパンドシート9より容易に剥離することができる。そして整列配置された状態で吸着装置90に保持された半導体チップ2は、外形を位置決めにして同一ピッチの回路パターンが形成された集合回路基板に一括実装することができる。
FIG. 16 is a cross-sectional view showing a state where the expanded
次に、図17により本発明に係る半導体装置の製造方法の実施例3の製造方法について説明する。
図17に示す実施例3は、図14に示す実施例2と基本的に同一の製造方法によるものであり、吸着装置90を用いて半導体チップの整列配置を行うことは同じである。従って実施例3における半導体素子製造装置の部分断面である図16において、実施例2の半導体素子製造装置の部分断面である図14と同じ要素には同一番号を付し、重複する説明を省略する。
Next, a manufacturing method of the third embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIG.
The third embodiment shown in FIG. 17 is based on basically the same manufacturing method as the second embodiment shown in FIG. 14, and the semiconductor chip is arranged and arranged using the
そして、実施例3と実施例2の異なるところは、整列装置50には1本の整列用スキージSK1しか設けられておらず、この1本の整列用スキージSK1が整列装置50の内部において一定のピッチ(本実施例においては、半導体チップHの3倍の幅,3H)で移動し、各半導体チップ間の整列規制を順次行っていくことで、全ての半導体チップの整列配置が完成する。
The difference between the third embodiment and the second embodiment is that the
すなわち図17では、半導体ウェハ2a1と2a2が点線で示すSK1によって整列規制され、次の半導体ウェハ2a2と2a3が点線で示すSK2によって整列規制され、次の半導体ウェハ2a3と2a4がSK1によって整列規制されようとしている状態を示している。そして全ての半導体チップの整列配置が完成した後のエキスパンドシート9と微粘着シート61を剥離方法は図16の方法と同じである。
That is, in FIG. 17, the semiconductor wafers 2a1 and 2a2 are regulated by SK1 indicated by dotted lines, the next semiconductor wafers 2a2 and 2a3 are regulated by SK2 indicated by dotted lines, and the next semiconductor wafers 2a3 and 2a4 are regulated by SK1. The state which is going to be shown. Then, the method for peeling the expanded
次に、図18から図21により本発明に係る半導体装置の製造方法の実施例4の製造方法について説明する。
実施例4は、実施例1及び実施例2と基本的に同一の製造方法によるものであり、エキスパンドシート9のエキスパンドによって、間隔H1のマトリックス形状に引き伸ばされた半導体チップ2を、実際の実装間隔であるH2のマトリックス形状に形成する半導体ウェハ1の整列配置を行うのに、スペーサ部SKsと、切断カッタ部SKcを備えた整列用スキージSKによって行う点、及び吸着装置によって保持移動する点はおなじである。
Next, a manufacturing method of the fourth embodiment of the manufacturing method of the semiconductor device according to the present invention will be described with reference to FIGS.
The fourth embodiment is based on the manufacturing method basically the same as the first and second embodiments, and the
従って半導体素子製造装置において実施例1及び実施例2の半導体素子製造装置と同一要素には同一番号を付し、重複する説明を省略する。そして、実施例4が実施例1及び実施例2と異なるところは、実施例1及び実施例2においては半導体ウェハ1の全体の行及び列の整列配置を同時に行い、一括して実装ラインに供給していたのに対し、実施例4では整列用スキージSKによる半導体ウェハ1の実装間隔であるH2への拡張を、1行(1列でも良い)分のみ行い、この拡張された1行分の半導体チップを、1行分の吸着装置によって保持してエキスパンドシート9から剥離することにより、実装ラインに1行分の半導体チップ群を順次供給することである。
Accordingly, in the semiconductor element manufacturing apparatus, the same elements as those in the semiconductor element manufacturing apparatuses of the first and second embodiments are denoted by the same reference numerals, and redundant description is omitted. The fourth embodiment is different from the first and second embodiments in the first and second embodiments, in which the entire rows and columns of the
図18から図21はいずれも実施例4の製造方法に用いる半導体素子製造装置の平面図であり、工程順に示している。
図18において載置台60とその載置台60に被着されたエキスパンドシート9及び、エキスパンドシート9に被着されてエキスパンドされた半導体ウェハ1は実施例1と同じであう。しかし整列装置500が実施例1の整列装置50と異なるところは、載置台60を矢印Sで示方向に半導体チップ行の、1行分ずつを移動させる機能を有し、さらに整列用スキージSKの伸縮範囲を半導体チップ2の1個分の幅を拡張する範囲に限定していることである。また整列装置500の位置決め用凹部510の範囲が規制拡張範囲であり、この範囲に位置する1列分の半導体チップ行が整列用スキージSKにより幅H2の規制拡張が行われることになる。
18 to 21 are plan views of the semiconductor element manufacturing apparatus used in the manufacturing method of the fourth embodiment, which are shown in the order of steps.
In FIG. 18, the mounting table 60, the expanded
また、点線で示す吸着装置900が実施例1の吸着装置90と異なるところは、吸着装置90が半導体ウェハ全部の半導体チップを吸着できる機能を有していたのに対し、吸着装置900は1行分の半導体チップ行の吸着保持機能しか有しないことである。
Further, the
図18により実施例4における半導体チップ2の1行分の整列保持動作を説明する。なお、説明の都合上、1列目、すなわちY1の列に存在する1行分の半導体チップを全て2aとし、2列目、すなわちY2の列に存在する1行分の半導体チップを全て2bとして説明する。図18は半導体ウェハ1における1列目、すなわちY1の列の1行分の半導体チップ2aの整列を行っておる状態を示しており、この1列目Y1は5個の半導体チップ2aによって1行が構成されている。図示の状態は整列用スキージSKがSK1からSK4までの4本が動作した状態であり、最初に動作する整列用スキージSK1は一列目Y1には対象となる半導体チップ2aが存在しないため、から送り状態となるが、2列目Y2に有る半導体チップ2bを先端の尖がり形状を利用して右側に位置寄せする機能を有している。
The alignment holding operation for one row of the
次に整列用スキージSK2が送りだされるが、右側に有る半導体素子2aを片側に押圧して位置決めを行うと同時に、2列目Y2に有る半導体チップ2bを先端の尖がり形状を利用して右側に位置寄せする。次に整列用スキージSK3が送り出されると、整列用スキージSK2によって位置決めされた半導体チップ2aを基準として、右側有る半導体素子2aを右側に押圧して位置決めを行う。同時に2列目Y2に有る半導体チップ2bを先端の尖がり形状を利用して右側に位置寄せすることは同様である。さらに整列用スキージSK4は動作の途中状態を示しており、規定の位置まで送り出されることによって、1列目の半導体チップ2aの規制拡張と2列目の半導体チップ2bの右側への位置寄せを行う。 Next, the alignment squeegee SK2 is sent out, and the semiconductor element 2a on the right side is pressed to one side for positioning, and at the same time the semiconductor chip 2b in the second row Y2 is sharpened using the sharp shape of the tip. Align to the right. Next, when the alignment squeegee SK3 is sent out, the semiconductor chip 2a positioned by the alignment squeegee SK2 is used as a reference to press the semiconductor element 2a on the right side to the right to perform positioning. At the same time, it is the same that the semiconductor chips 2b in the second row Y2 are positioned to the right side by using the sharp shape of the tip. Further, the alignment squeegee SK4 shows an intermediate state of operation, and when it is sent to a prescribed position, the regulation expansion of the first row semiconductor chip 2a and the right alignment of the second row semiconductor chip 2b are performed. .
図19は各整列用スキージSK1〜SK8が、この動作を順次繰り返すことによって1列目の半導体チップ2aの1行分の規制拡張と、2列目の半導体チップ2bの右側への位置寄せを行った状態を示している。すなわち1列目の半導体チップ2aは全て整列用スキージSKのスペーサ部SKsによって規定の幅H2に規制拡張されると同時に、2列目の半導体チップ2bが右側へ位置寄せされることによって、後述する次工程で載置台が1行分だけ整列装置500に送りこまれた状態で、2列目の半導体チップ2bが整列用スキージSKの動作範囲に移動していることになる。
FIG. 19 shows that the alignment squeegees SK1 to SK8 repeat this operation sequentially to extend the regulation of one row of the semiconductor chip 2a in the first column and position the semiconductor chip 2b in the second column to the right side. Shows the state. That is, the first row of semiconductor chips 2a are all regulated and expanded to a specified width H2 by the spacer portion SKs of the alignment squeegee SK, and at the same time, the second row of semiconductor chips 2b are moved to the right, which will be described later. In the next process, with the mounting table being fed into the aligning
すなわちこの状態において、1列目Y1を構成する半導体チップ2aの1行分の規制拡張が完成する。この状態において各整列用スキージSKは後退して整列装置500内に退避すると同時に、吸着装置900が下降してきて規制拡張がなされた1列目Y1を構成する半導体チップ2aの1行分(5個)を吸着して、上昇することにより半導体チップ2からエキスパンドシート9を剥離する。この状態は例えば図16に示した吸着剥離と同様の方法で行うことができる。さらに吸着装置900は吸着した1行分の半導体素子2aを回路基板への実装工程へと移動載置した後に図18に示す位置に復帰する。なお、各図においてXはエキスパンドシート9によってエキスパンドされた半導体チップの位置を示しており、x−x間は半導体チップの拡張された幅H2である。
That is, in this state, the restriction expansion for one row of the semiconductor chip 2a constituting the first column Y1 is completed. In this state, each alignment squeegee SK is retracted and retracted into the
次に図20により中間工程での動作を説明する。図20は4列目Y4における動作を示しており、図19で説明した1列目から、矢印Sで示す方向に順次載置台60の列送りを繰り返して、中間の4列目の1行分の規制拡張が完成した状態を示している。すなわち4列目Y4では1行目のX1から9行目のX9までの全ての半導体チップ2aが規制拡張され、5列目Y5の全ての半導体チップ2bが位置寄せされた状態である。この場合は吸着装置900は9個の半導体素子2aのエキスパンドシート剥離と実装工程へと移動載置を行う。
Next, the operation in the intermediate process will be described with reference to FIG. FIG. 20 shows the operation in the fourth column Y4, and the column feed of the mounting table 60 is sequentially repeated in the direction indicated by the arrow S from the first column described in FIG. This shows the state where the regulatory expansion has been completed. That is, in the fourth column Y4, all the semiconductor chips 2a from X1 in the first row to X9 in the ninth row are regulated and expanded, and all the semiconductor chips 2b in the fifth column Y5 are aligned. In this case, the
次に図21により最終工程での動作を説明する。すなわち図20の4列目Y4から、さらに整列装置500による載置台60の列送りと、吸着装置900による1行分ずつの処理が進行し、9列目Y9の規制拡張動作が終了した状態を示している。この状態では9列目Y9の半導体チップの数は、1行目Y1と同じ5個の半導体チップ2aの処理となっている。
Next, the operation in the final process will be described with reference to FIG. That is, from the fourth column Y4 in FIG. 20, the column feed of the mounting table 60 by the
この図21に示す最終工程の処理が終了すると、整列装置500により載置台60は図18に示す最初の位置に送り出され、新しいエキスパンドシートに被着された半導体ウェハがセットされて、同様の作業が繰り返される。
When the processing of the final process shown in FIG. 21 is completed, the mounting table 60 is sent out to the first position shown in FIG. 18 by the aligning
上記実施例4における半導体素子製造装置はストロークの小さい整列用スキージと1行分だけの吸着装置を使用することができ、また半導体チップの処理も1行分ずつ行うことができるため、装置の小型化と実装スピードを高める効果を有する。 The semiconductor element manufacturing apparatus in the fourth embodiment can use an alignment squeegee with a small stroke and an adsorption device for only one line, and can process semiconductor chips one line at a time. And increase the mounting speed.
次に図22から図28により、本発明に係る半導体装置の製造方法の実施例5の製造方法について説明する。図22から図24は本発明の整列装置50または整列装置500により、半導体ウェハ1の半導体ウェハ行Xの全ての整列配置が済んだ状態を示す平面図である。すなわち図22において全ての半導体ウェハ行Xの間隔は整列用スキージSKによってH2の幅に規制されており、全ての半導体ウェハ列Yの間隔はエキスパンドされた状態,H1のままである。
Next, with reference to FIG. 22 to FIG. 28, a description will be given of a manufacturing method of
この状態は、例えば図7に示す半導体ウェハ行Xの全ての規制拡張による整列配置が済んだ状態で、半導体ウェハ列Yの規制拡張は行わずに、図11に示す真空吸着装置80に半導体チップ2を吸着してエキスパンドシート9を剥離し、配置治具装置200に位置決め配置された状態である。従って半導体ウェハ行XはX1〜X4まで整列用スキージSKの規制幅H2で、半導体ウェハ列Yの間隔はエキスパンドされた状態幅H1に整列配置されている(なお、整列配置された半導体チップ2の数は図面を単純化して4行6列のみ示している)
This state is, for example, a state in which all the arrangements of the semiconductor wafer rows X shown in FIG. 7 are aligned and extended, and the semiconductor wafer column Y is not expanded and the semiconductor chip is added to the vacuum suction device 80 shown in FIG. In this state, the expanded
なお、図22に示す整列配置状態は、図19に示す実施例4において、整列用スキージSKによる半導体ウェハ1の実装間隔であるH2への拡張を、半導体ウェハ行の1行分のみ行い、この拡張された1行分の半導体チップ1の1列を、吸着装置によって保持してエキスパンドシート9から剥離し、配置治具装置200上に間隔H1(任意の幅で可能)で置決め配置しても良い。
In the aligned arrangement state shown in FIG. 22, in the fourth embodiment shown in FIG. 19, the alignment squeegee SK is expanded to H2, which is the mounting interval of the
図22は緑色LED(G・LEDと略記する)の整列配置状態であり、半導体チップ2にGの文字を付し、列番号をYg1〜Yg6としている。同様に図23は配置治具装置201上に青色LED(B・LEDと略記する)を整列配置した状態であり、半導体チップ2にBの文字を付し、列番号をYb1〜Yb6としている。同様に図24は配置治具装置202上に赤色LED(R・LEDと略記する)を整列配置した状態であり、半導体チップ2にRの文字を付し、列番号をYr1〜Yr6としている。
FIG. 22 shows a state in which green LEDs (abbreviated as G · LED) are arranged in an array. The letter G is given to the
図25はR・LED、G・LED、B・LEDを実装したLED発光装置を集合体方式によって実装する状態を示すものであり、大判回路基板300の一部を示す平面図であり、以下図22から図24を参照して製造方法を説明する。
FIG. 25 is a plan view showing a part of a
図25では大判回路基板300上にはLEDを実装するための配線電極列D1からD6(一部のみを示す)が設けられており、図22から図24で配置治具装置200、201,202上に整列配置された、半導体チップ列を吸着装置90、または900を用いて1列ずつ大判回路基板300の上に移動させ、形成された配線電極列(図示せず)の位置に載置していく。
In FIG. 25, wiring electrode arrays D1 to D6 (only a part of which are shown) are provided on the
図25においては、1列目の配線電極列D1には配置治具装置201からB・LEDの1列目のYb1を吸着してきて載置する。次に2列目の配線電極列D2には配置治具装置200からG・LEDの1列目のYg1を吸着してきて載置する。さらに3列目の配線電極列D3には配置治具装置202からR・LEDの1列目のYr1を吸着してきて載置する。
In FIG. 25, Yb1 in the first row of B · LED is sucked and placed on the first wiring electrode row D1 from the
さらに、4列目の配線電極列D4には配置治具装置201からB・LEDの2列目のYb2を吸着してきて載置する。次に5列目の配線電極列D5には配置治具装置200からG・LEDの2列目のYg2を吸着してきて載置する。さらに6列目の配線電極列D6には配置治具装置202からR・LEDの2列目のYr2を吸着してきて載置する。
Further, the second row Yb2 of B · LED is sucked from the
以上の動作をくりかして、大判回路基板300のすべての配線電極列上にR・LED、G・LED、B・LED列の載置が終了したら、全体をリフローすることにより、各半導体チップ2は大判回路基板上の配線電極にフェースダウンボンディングが行われる。また図25において1組のR・LED、G・LED、B・LEDを取り囲む点線は、後に切断することにより後述するカラー発光装置を形成する切断範囲を示している。
By repeating the above operation, when mounting of the R / LED, G / LED, and B / LED rows is completed on all the wiring electrode rows of the
図26は図25に示す半導体チップ2を実装した、大判回路基板300を透明樹脂301で樹脂封止した状態を示す平面図であり、梨地模様は封止樹脂301を示し、半導体チップ2と切断範囲を点線で示している。
FIG. 26 is a plan view showing a state in which the
図27は切断範囲で切断されることによって形成されたカラー発光装置320の平面図、図28はカラー発光装置320の断面図である。すなわち大判回路基板300の上に形成された配線電極列上にR・LED、G・LED、B・LED列を、必要な順番で載置し、樹脂封止した後にそれぞれ各LED列を含む行方向に切断分離することによって、R・LED、G・LED、B・LEDの各半導体チップ2を含むカラー発光装置320を量産することができる。
27 is a plan view of the color
図29から図32により本発明に係る実施例6の製造方法について説明する。図29に示す実施例6は基本的に図25に示す実施例5の製造方法と同じであり、同一要素には同一番号を付し、重複する説明を省略する。 A manufacturing method according to the sixth embodiment of the present invention will be described with reference to FIGS. The sixth embodiment shown in FIG. 29 is basically the same as the manufacturing method of the fifth embodiment shown in FIG. 25, and the same elements are denoted by the same reference numerals and redundant description is omitted.
図29に示す実施例6の製造方法において、図25に示す実施例5の製造方法と異なるところは、大判回路基板300の配線電極列に載置していく、LED列がB・LED列とR・LED列との間のG・LED列が2列になっていることである。すなわち大判回路基板300の1列目の配線電極列D1には配置治具装置201からB・LEDの1列目のYb1を吸着してきて載置する。次に2列目及び3列目の配線電極列D2、D3には配置治具装置200からG・LEDの1列目のYg1及び2列目のYg2を吸着してきて載置する。さらに4列目の配線電極列D4には配置治具装置202からR・LEDの1列目のYr1を吸着してきて載置する。
The manufacturing method of Example 6 shown in FIG. 29 differs from the manufacturing method of Example 5 shown in FIG. 25 in that the LED row mounted on the wiring electrode row of the
さらに、5列目の配線電極列D5には配置治具装置201からB・LEDの2列目のYb2を吸着してきて載置する。次に6列目及び7列目の配線電極列D6、D7には配置治具装置200からG・LEDの3列目のYg3及び4列目のYg4を吸着してきて載置する。さらに8列目の配線電極列D8には配置治具装置202からR・LEDの2列目のYr2を吸着してきて載置する。
Furthermore, the second row Yb2 of B / LED is sucked from the
また図29において1組のR・LED、G・LED、G・LED、B・LEDを取り囲む点線は、後に切断することにより後述するカラー発光装置を形成する切断範囲を示している。さらに図30に示す透明樹脂310で樹脂封止した後に切断分離刷ることによって図31の平面図、及び図32の断面図に示す如くR・LED、G・LED、G・LED、B・LEDの各半導体チップ2を含むカラー発光装置330を量産することができる。
In FIG. 29, dotted lines surrounding one set of R • LED, G • LED, G • LED, and B • LED indicate a cutting range in which a color light emitting device to be described later is formed by cutting later. Further, after sealing with a
上記の如く本発明の製造方法によれば、半導体ウェハをマトリックス状に切断した後、切断された半導体ウェハの少なくとも1軸方向の各行間にスペ−サ部材を挿入して各行間をスペーサ部材の幅に拡張規制し、この拡張規制された幅に大判回路基板の実装用の配線電極を形成しておくことによって、半導体チップ2を列単位で大判回路基板の実装用の配線電極位置に載置することができる。そしてこの載置する半導体チップ2の発光色を任意に選択配置することにより、好みのカラー発光装置を量産することができる。
As described above, according to the manufacturing method of the present invention, after a semiconductor wafer is cut into a matrix shape, a spacer member is inserted between each row of the cut semiconductor wafer in at least one axial direction, and a space between spacer rows is formed between each row. The
また、半導体ウェハの列間の間隔も予めスペーサ部材の幅に拡張規制しておいても良いし、また半導体ウェハの行間の間隔のみを拡張規制しておき、半導体ウェハの列間の間隔は吸着装置による載置時に規制するようにしても良い。 Also, the interval between the columns of the semiconductor wafers may be restricted in advance to the width of the spacer member, or only the interval between the rows of the semiconductor wafers is restricted and the interval between the columns of the semiconductor wafers is adsorbed. You may make it regulate at the time of mounting by an apparatus.
以上、本発明の好ましい実施態様を説明してきたが、上述した実施例に限定されることなく、それらの全てを行う必要もなく、特許請求の範囲の各請求項に記載した内容の範囲で種々に変更や省略をすることが出来ることは言うまでもない。 The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and it is not necessary to perform all of them. Various modifications can be made within the scope of the contents described in the claims. It goes without saying that changes and omissions can be made.
1、112 半導体ウェハ
2、2a、2b、2c、2a、2a、2a3、2a4、
101 半導体チップ
3 ダイシングライン
9 エキスパンドシート
9a 切断部
50、500 整列装置
51、510 位置決め用凹部
60 載置台
61 微粘着シート
80 真空吸着シート
81 位置決め用凹部
90、900 吸着装置
91 吸着部本体
92 整列ガイド部
93 凹部
94 凸部
95、95p、95n 吸着孔
109 粘着フィルム
111 吸着コレット
114 回路基板
200、201,202 配置治具装置
300 大判回路基板
310 透明樹脂
320、330 カラー発光装置
SK,SK1〜SK9 整列用スキージ
SKs スペーサ部
SKc 切断カッタ部
X,X1〜X9 半導体ウェハ行
Y、Y1〜Y9 半導体ウェハ列
1, 112
DESCRIPTION OF
X, X1 to X9 Semiconductor wafer row Y, Y1 to Y9 Semiconductor wafer column
Claims (7)
The method of manufacturing a semiconductor element according to claim 6, wherein the convex portion for holding the semiconductor chip of the alignment guide member has a vacuum suction means.
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