JP5450226B2

JP5450226B2 - Duty ratio automatic adjustment comparator circuit

Info

Publication number: JP5450226B2
Application number: JP2010095402A
Authority: JP
Inventors: 弘毅渡邉
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2010-04-16
Filing date: 2010-04-16
Publication date: 2014-03-26
Anticipated expiration: 2030-04-16
Also published as: JP2011228861A

Description

本発明は、コンパレータ回路に係り、特に、信号出力特性の向上等を図ったものに関する。 The present invention relates to a comparator circuit, and more particularly to a circuit for improving signal output characteristics.

この種の従来回路としては、図４に示されたような構成のものが従来から良く知られている。
以下、この従来回路について、図４を参照すると共に、図５に示された回路主要部のタイミングチャートを参照しつつ説明する。
まず、この従来のコンパレータ回路は、差動増幅回路１Ａと、その出力段に接続され、差動増幅回路１Ａの出力信号に応じて、論理値Ｈｉｇｈに相当する正電源電圧近傍の電圧又は論理値Ｌｏｗに相当する負電源電圧近傍の電圧を出力するインバータ回路１７Ａとに大別されて構成されたものとなっている。 As this type of conventional circuit, one having a configuration as shown in FIG. 4 has been well known.
Hereinafter, the conventional circuit will be described with reference to FIG. 4 and the timing chart of the main part of the circuit shown in FIG.
First, this conventional comparator circuit is connected to the differential amplifier circuit 1A and its output stage, and in accordance with the output signal of the differential amplifier circuit 1A, a voltage or logical value near the positive power supply voltage corresponding to the logical value High. The inverter circuit 17 </ b> A that outputs a voltage in the vicinity of the negative power supply voltage corresponding to Low is roughly classified.

かかる従来回路において、インバータ回路１７Ａの出力がＨｉｇｈレベルからＬｏｗレベルとなる境界の入力電圧（以下「インバータ閾値電圧ＶINV-th」と称する）は、インバータ回路１７Ａを構成するｎチャンネルＭＯＳトランジスタＭ１０とＭ１１の素子サイズと、電源電圧によって定まる一定値となり、例えば、図５において符号ＶINV-thが付された如くの一定の電圧レベルとなる。 In such a conventional circuit, the input voltage at the boundary where the output of the inverter circuit 17A changes from the High level to the Low level (hereinafter referred to as “inverter threshold voltage VINV-th”) is the n-channel MOS transistors M10 and M11 constituting the inverter circuit 17A. The constant value is determined by the element size and the power supply voltage. For example, the voltage level is constant as indicated by the symbol VINV-th in FIG.

そして、差動増幅回路１Ａから、例えば、図５において符号Ｖｄｉｆが付された信号波形の出力信号がインバータ回路１７Ａに入力された場合には、インバータ回路１７Ａの出力端子１８に得られる出力信号は、図５において符号Ｖｏｕｔが付された如くとなる。
このような従来回路としては、例えば、特許文献１等に開示されたものなどがある。 For example, when an output signal having a signal waveform denoted by reference numeral Vdif in FIG. 5 is input from the differential amplifier circuit 1A to the inverter circuit 17A, an output signal obtained at the output terminal 18 of the inverter circuit 17A is In FIG. 5, reference numeral Vout is given.
As such a conventional circuit, for example, there is one disclosed in Patent Document 1 or the like.

特開２０１０−６２６２７号公報（第５−７頁、図１−図４）JP 2010-62627 A (page 5-7, FIGS. 1 to 4)

しかしながら、上述の従来回路にあっては、インバータ閾値電圧が電源電圧の変動と共に変化するため、電源電圧の変動が生じた際には、インバータ回路１７Ａに入力された信号と出力信号のデューティ比が異なることとなり、入出力信号間におけるデューティ比の保持ができないという問題がある。
このような問題に対して、例えば、仮に、インバータ回路１７Ａのインバータ閾値電圧ＶINV-thを、差動増幅回路１Ａの出力振幅の中心になるように設定し、インバータ回路１７Ａの入出力信号間のデューティ比を保持する方法が考えられるが、かかる場合にあっても、電圧ＶINV-th設定の際に固定と仮定した電源電圧が実際には変動することもあり、また、差動増幅回路１Ａの入力コモン電圧などによって差動増幅回路１Ａの出力振幅の変動は避けられないため、確実に入出力信号間におけるデューティ比を確保できるものではない。 However, in the above-described conventional circuit, the inverter threshold voltage changes with the fluctuation of the power supply voltage. Therefore, when the fluctuation of the power supply voltage occurs, the duty ratio between the signal input to the inverter circuit 17A and the output signal is There is a problem that the duty ratio cannot be maintained between the input and output signals.
To solve such a problem, for example, the inverter threshold voltage VINV-th of the inverter circuit 17A is set so as to be the center of the output amplitude of the differential amplifier circuit 1A, and between the input and output signals of the inverter circuit 17A. Although a method of holding the duty ratio is conceivable, even in such a case, the power supply voltage assumed to be fixed at the time of setting the voltage VINV-th may actually fluctuate, and the differential amplifier circuit 1A Since the fluctuation of the output amplitude of the differential amplifier circuit 1A is unavoidable due to the input common voltage or the like, the duty ratio between the input and output signals cannot be ensured reliably.

本発明は、上記実状に鑑みてなされたもので、電源電圧などの回路の動作条件の変動に関わらず、デューティ比の変動を抑圧、低減することができるコンパレータ回路を提供するものである。 The present invention has been made in view of the above circumstances, and provides a comparator circuit capable of suppressing and reducing the variation of the duty ratio regardless of the variation of the operation condition of the circuit such as the power supply voltage.

上記本発明の目的を達成するため、本発明に係るデューティ比自動調整コンパレータ回路は、
差動増幅回路とインバータ回路とを有してなるコンパレータ回路において、
前記差動増幅回路における差動対を構成する２つのＭＯＳトランジスタのソース同士の接続点における電位に基づいて閾値電圧を生成する閾値電圧生成回路が設けられる一方、
前記インバータ回路は、インバータ動作における閾値電圧を、前記閾値電圧生成回路により生成された閾値電圧に設定可能に構成された閾値電圧可変インバータ回路であって、
前記閾値電圧生成回路は、正電源電圧と負電源電圧との間に、出力用ＭＯＳトランジスタと入力用ＭＯＳトランジスタが直列接続されて設けられ、前記入力用ＭＯＳトランジスタのゲートには、前記差動増幅回路における差動対を構成する２つのＭＯＳトランジスタのソース同士の接続点が接続される一方、前記出力用ＭＯＳトランジスタは、ゲートとドレインが相互に接続されて前記閾値電圧可変インバータ回路に対して閾値電圧の出力を可能に構成されてなり、
前記閾値電圧可変インバータ回路は、２つのカレントミラー用ＭＯＳトランジスタを用いてなるカレントミラー回路を有すると共に、トーテムポール接続されて、インバータをなす２つの極性の異なるインバータ用ＭＯＳトランジスタを有し、前記２つのインバータ用ＭＯＳトランジスタと前記カレントミラー回路の出力側のカレントミラー用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に直接接続される一方、
前記カレントミラー回路の入力側のカレントミラー用ＭＯＳトランジスタが、正電源電圧と負電源電圧との間に、閾値入力用ＭＯＳトランジスタと直列接続されて設けられ、前記閾値入力用ＭＯＳトランジスタのゲートには、前記閾値生成回路で生成された閾値電圧が印加可能に構成されてなるものである。 In order to achieve the above object of the present invention, a duty ratio automatic adjustment comparator circuit according to the present invention includes:
In a comparator circuit having a differential amplifier circuit and an inverter circuit,
While a threshold voltage generation circuit is provided that generates a threshold voltage based on the potential at the connection point between the sources of the two MOS transistors constituting the differential pair in the differential amplifier circuit,
The inverter circuit is a threshold voltage variable inverter circuit configured to be able to set a threshold voltage in an inverter operation to a threshold voltage generated by the threshold voltage generation circuit,
The threshold voltage generation circuit includes an output MOS transistor and an input MOS transistor connected in series between a positive power supply voltage and a negative power supply voltage, and the differential amplification is provided at the gate of the input MOS transistor. The connection point between the sources of the two MOS transistors constituting the differential pair in the circuit is connected, while the output MOS transistor has a gate and a drain connected to each other and has a threshold value with respect to the threshold voltage variable inverter circuit. Configured to enable voltage output,
The threshold voltage variable inverter circuit includes a current mirror circuit using two current mirror MOS transistors, and includes two inverter MOS transistors of different polarities that are connected by a totem pole to form an inverter. One inverter MOS transistor and the current mirror MOS transistor on the output side of the current mirror circuit are directly connected between a positive power supply voltage and a negative power supply voltage,
A current mirror MOS transistor on the input side of the current mirror circuit is provided in series with a threshold input MOS transistor between a positive power supply voltage and a negative power supply voltage, and the gate of the threshold input MOS transistor The threshold voltage generated by the threshold generation circuit can be applied.

本発明によれば、インバータ動作における閾値電圧が、差動増幅回路の出力振幅の中心電圧に設定可能に構成されたので、電源電圧の変動などが生じてもインバータの入力と出力におけるデューティ比の変動が抑圧、低減され、より信頼性の高いコンパレータ回路を提供することができるという効果を奏するものである。 According to the present invention, since the threshold voltage in the inverter operation can be set to the center voltage of the output amplitude of the differential amplifier circuit, the duty ratio of the input and output of the inverter can be changed even if the power supply voltage fluctuates. As a result, fluctuations are suppressed and reduced, and a more reliable comparator circuit can be provided.

本発明の実施の形態におけるデューティ比自動調整コンパレータ回路の第１の構成例を示す回路図である。It is a circuit diagram which shows the 1st structural example of the duty-ratio automatic adjustment comparator circuit in embodiment of this invention. 図１に示されたデューティ比自動調整コンパレータ回路の主要部における信号を示すタイミングチャートである。2 is a timing chart showing signals in the main part of the duty ratio automatic adjustment comparator circuit shown in FIG. 1. 本発明の実施の形態におけるデューティ比自動調整コンパレータ回路の第２の構成例を示す回路図である。It is a circuit diagram which shows the 2nd structural example of the duty-ratio automatic adjustment comparator circuit in embodiment of this invention. 従来のコンパレータの回路構成例を示す回路図である。It is a circuit diagram which shows the circuit structural example of the conventional comparator. 図４に示された従来回路の主要部における信号を示すタイミングチャートである。FIG. 5 is a timing chart showing signals in main parts of the conventional circuit shown in FIG. 4.

以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるデューティ比自動調整コンパレータ回路の第１の構成例について、図１を参照しつつ説明する。
この第１の構成例におけるデューティ比自動調整コンパレータ回路は、差動増幅回路１と、閾値電圧生成回路２と、閾値電圧可変インバータ回路３に大別されて構成されたものとなっている。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 3.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a first configuration example of the duty ratio automatic adjustment comparator circuit according to the embodiment of the present invention will be described with reference to FIG.
The duty ratio automatic adjustment comparator circuit in the first configuration example is roughly divided into a differential amplifier circuit 1, a threshold voltage generation circuit 2, and a threshold voltage variable inverter circuit 3.

差動増幅回路１は、差動対を構成する第１及び第２のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）２１，２２と、カレントミラー回路を構成する第３及び第４のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ３」、「Ｍ４」と表記）２３，２４と、定電流源１０とを主たる構成要素として構成されてなるもので、従来回路と基本的に同一構成を有してなるものである。
すなわち、まず、本発明の実施の形態において、第１及び第２のＭＯＳトランジスタ２１，２２には、ｎチャンネルＭＯＳトランジスタが、第３及び第４のＭＯＳトランジスタ２３，２４には、ｐチャンネルＭＯＳトランジスタが、それぞれ用いられている。 The differential amplifier circuit 1 includes first and second MOS transistors (indicated as “M1” and “M2” in FIG. 1, respectively) 21 and 22 that form a differential pair, and a first mirror that forms a current mirror circuit. 3 and 4 MOS transistors (represented as “M3” and “M4” in FIG. 1, respectively) 23 and 24 and a constant current source 10 are the main constituent elements. In general.
That is, first, in the embodiment of the present invention, the first and second MOS transistors 21 and 22 are n-channel MOS transistors, and the third and fourth MOS transistors 23 and 24 are p-channel MOS transistors. Are used respectively.

そして、第１及び第２のＭＯＳトランジスタ２１，２２のソースは、相互に接続されると共に、その接続点と負電源電圧ＶＳＳとの間には、定電流源１０が直列接続されて設けられている。
また、第１のＭＯＳトランジスタ２１のドレインは、第３のＭＯＳトランジスタ２３のドレインに、第２のＭＯＳトランジスタ２２のドレインは、第４のＭＯＳトランジスタ２４のドレインに、それぞれ接続されている。
そして、第１のＭＯＳトランジスタ２１のゲートは、非反転入力端子とされる一方、第２のＭＯＳトランジスタ２２のゲートは、反転入力端子とされ、第１及び第２のＭＯＳトランジスタ２１，２２は、第１のＭＯＳトランジスタ２１のゲートに印加される電圧Ｖｉｎ１と、第２のＭＯＳトランジスタ２１のゲートに印加される電圧Ｖｉｎ２との差動増幅を行う回路となっている。 The sources of the first and second MOS transistors 21 and 22 are connected to each other, and a constant current source 10 is connected in series between the connection point and the negative power supply voltage VSS. Yes.
The drain of the first MOS transistor 21 is connected to the drain of the third MOS transistor 23, and the drain of the second MOS transistor 22 is connected to the drain of the fourth MOS transistor 24.
The gate of the first MOS transistor 21 is a non-inverting input terminal, while the gate of the second MOS transistor 22 is an inverting input terminal, and the first and second MOS transistors 21 and 22 are This is a circuit for performing differential amplification between the voltage Vin 1 applied to the gate of the first MOS transistor 21 and the voltage Vin 2 applied to the gate of the second MOS transistor 21.

また、第３及び第４のＭＯＳトランジスタ２３，２４の各々のゲートと、第３のＭＯＳトランジスタ２３ドレインは、相互に接続される一方、第３及び第４のＭＯＳトランジスタ２３，２４のソースには、正電源電圧ＶＤＤが印加されるようになっており、第３及び第４のＭＯＳトランジスタ２３，２４は、カレントミラー回路を構成し、第１及び第２のＭＯＳトランジスタ２１，２２の差動対に対して能動負荷として機能するものとなっている。 The gates of the third and fourth MOS transistors 23 and 24 and the drain of the third MOS transistor 23 are connected to each other, while the sources of the third and fourth MOS transistors 23 and 24 are connected to each other. The positive power supply voltage VDD is applied, and the third and fourth MOS transistors 23 and 24 constitute a current mirror circuit, and a differential pair of the first and second MOS transistors 21 and 22 is formed. It functions as an active load.

閾値電圧生成回路２は、第５及び第６のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ５」、「Ｍ６」と表記）２５，２６を用いてなるもので、本発明の実施の形態においては、第５及び第６のＭＯＳトランジスタ２５，２６としてｐチャンネルＭＯＳトランジスタが用いられている。
入力用ＭＯＳトランジスタとしての第５のＭＯＳトランジスタ２５と出力用ＭＯＳトランジスタとしての第６のＭＯＳトランジスタ２６は、正電源電圧ＶＤＤと負電源電圧ＶＳＳとの間に直列接続されて設けられたものとなっている。 The threshold voltage generation circuit 2 includes fifth and sixth MOS transistors (represented as “M5” and “M6” in FIG. 1) 25 and 26, respectively. As the fifth and sixth MOS transistors 25 and 26, p-channel MOS transistors are used.
The fifth MOS transistor 25 as the input MOS transistor and the sixth MOS transistor 26 as the output MOS transistor are provided in series connection between the positive power supply voltage VDD and the negative power supply voltage VSS. ing.

すなわち、第６のＭＯＳトランジスタ２６のソースに正電源電圧ＶＤＤが印加される一方、第６のＭＯＳトランジスタ２６のドレインと第５のＭＯＳトランジスタ２５のソースが相互に接続され、第５のＭＯＳトランジスタ２５のドレインには、負電源電圧ＶＳＳが印加されるようになっている。
そして、第５のＭＯＳトランジスタ２５のゲートは、第１及び第２のＭＯＳトランジスタ２１，２２のソースに接続される一方、第６のＭＯＳトランジスタ２６は、ゲートとドレインが相互に接続されると共に、次述する閾値電圧可変インバータ回路３の第７のＭＯＳトランジスタ（図１においては「Ｍ７」と表記）２７のゲートに接続されたものとなっている。 That is, while the positive power supply voltage VDD is applied to the source of the sixth MOS transistor 26, the drain of the sixth MOS transistor 26 and the source of the fifth MOS transistor 25 are connected to each other, and the fifth MOS transistor 25 A negative power supply voltage VSS is applied to the drain of the first and second drains.
The gate of the fifth MOS transistor 25 is connected to the sources of the first and second MOS transistors 21 and 22, while the sixth MOS transistor 26 has a gate and a drain connected to each other, This is connected to the gate of a seventh MOS transistor (denoted as “M7” in FIG. 1) 27 of the threshold voltage variable inverter circuit 3 described below.

閾値電圧可変インバータ回路３は、従来同様のインバータを構成する第１０及び第１１のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ１０」、「Ｍ１１」と表記）３０，３１と、インバータの閾値電圧の設定を行う第７乃至第９のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ７」、「Ｍ８」、「Ｍ９」と表記）２７〜２９を有して構成されたものとなっている。
本発明の実施の形態において、第７のＭＯＳトランジスタ２７には、ｐチャンネルＭＯＳトランジスタが、第８乃至第１０のＭＯＳトランジスタ２８〜３０には、ｎチャンネルＭＯＳトランジスタが、第１１のＭＯＳトランジスタ３１には、ｐチャンネルＭＯＳトランジスタが、それぞれ用いられている。 The threshold voltage variable inverter circuit 3 includes tenth and eleventh MOS transistors (indicated as “M10” and “M11” in FIG. 1) 30 and 31, respectively, that constitute an inverter similar to the conventional one, and the threshold voltage of the inverter. The configuration includes seventh to ninth MOS transistors (indicated as “M7”, “M8”, and “M9” in FIG. 1) 27 to 29 for setting.
In the embodiment of the present invention, the seventh MOS transistor 27 includes a p-channel MOS transistor, the eighth to tenth MOS transistors 28-30 include an n-channel MOS transistor, and the eleventh MOS transistor 31. Each uses a p-channel MOS transistor.

インバータ用ＭＯＳトランジスタとしての第１０及び第１１のＭＯＳトランジスタ３０，３１は、いわゆるトーテムポール接続されたものとなっている。
すなわち、第１０及び第１１のＭＯＳトランジスタ３０，３１は、ドレインが相互に接続されて出力端として回路出力端子９に接続される一方、第１０のＭＯＳトランジスタ３０のソースは、次述する第９のＭＯＳトランジスタ２９のドレインに接続されたものとなっている。また、第１１のＭＯＳトランジスタ３１のソースは、正電源電圧ＶＤＤが印加されるようになっている。
そして、第１０及び第１１のＭＯＳトランジスタ３０，３１のゲートには、先の差動増幅回路１の第２のＭＯＳトランジスタ２２のドレインが接続されて、差動増幅回路１の出力が入力されるようになっている。 The tenth and eleventh MOS transistors 30 and 31 serving as inverter MOS transistors are so-called totem pole connected.
That is, the tenth and eleventh MOS transistors 30 and 31 have their drains connected to each other and connected to the circuit output terminal 9 as an output terminal, while the source of the tenth MOS transistor 30 is the ninth described below. This is connected to the drain of the MOS transistor 29. Further, a positive power supply voltage VDD is applied to the source of the eleventh MOS transistor 31.
The gates of the tenth and eleventh MOS transistors 30 and 31 are connected to the drain of the second MOS transistor 22 of the differential amplifier circuit 1 and the output of the differential amplifier circuit 1 is input. It is like that.

一方、第８及び第９のＭＯＳトランジスタ２８，２９は、カレントミラー回路を構成するものとなっている。すなわち、第８及び第９のＭＯＳトランジスタ２８，２９は、各々のゲートと、第８のＭＯＳトランジスタ２８のドレインが相互に接続され、第７のＭＯＳトランジスタ２７のドレインに接続される一方、第８及び第９のＭＯＳトランジスタ２８，２９のソースは、負電源電圧ＶＳＳが印加されるようになっている。
閾値電圧入力用ＭＯＳトランジスタとしての第７のＭＯＳトランジスタ２７は、そのソースに正電源電圧ＶＤＤが印加されるようになっている一方、ゲートには、先の閾値電圧生成回路２の第６のＭＯＳトランジスタ２６のゲート及びドレインが接続されており、閾値電圧生成回路２からの閾値電圧が、この第７のＭＯＳトランジスタ７のゲートへ入力されるようになっている。 On the other hand, the eighth and ninth MOS transistors 28 and 29 constitute a current mirror circuit. That is, the eighth and ninth MOS transistors 28 and 29 have their gates connected to the drain of the eighth MOS transistor 28 and connected to the drain of the seventh MOS transistor 27, while the eighth MOS transistor 28 and 29 are connected to the drain of the seventh MOS transistor 27. The negative power supply voltage VSS is applied to the sources of the ninth MOS transistors 28 and 29.
The seventh MOS transistor 27 as the threshold voltage input MOS transistor is configured such that the positive power supply voltage VDD is applied to the source thereof, while the sixth MOS of the previous threshold voltage generation circuit 2 is applied to the gate. The gate and drain of the transistor 26 are connected, and the threshold voltage from the threshold voltage generation circuit 2 is input to the gate of the seventh MOS transistor 7.

次に、かかる構成における動作について図１及び図２を参照しつつ説明する。
まず、差動増幅回路１は、非反転入力端子と反転入力端子の電位差（Ｖｉｎ１−Ｖｉｎ２）に応じた差動出力Ｖｄｉｆが、第２のＭＯＳトランジスタ２２のドレインに出力される点は、従来同様である（図２参照）。かかる差動出力Ｖｄｉｆの最大値は、おおよそ正電源電圧ＶＤＤ近傍の値となり、最小値は、第１及び第２のＭＯＳトランジスタ２１，２２のソースと閾値電圧生成回路２の第５のＭＯＳトランジスタ２５のゲートとの接続点（以下、便宜的に「ソース結合点」と称する）の電圧近傍の値となる。 Next, the operation in this configuration will be described with reference to FIGS.
First, in the differential amplifier circuit 1, the differential output Vdif corresponding to the potential difference (Vin 1 −Vin 2) between the non-inverting input terminal and the inverting input terminal is output to the drain of the second MOS transistor 22 as in the conventional case. (See FIG. 2). The maximum value of the differential output Vdif is approximately in the vicinity of the positive power supply voltage VDD, and the minimum value is the source of the first and second MOS transistors 21 and 22 and the fifth MOS transistor 25 of the threshold voltage generation circuit 2. This is a value in the vicinity of the voltage at the connection point with the gate (hereinafter referred to as “source coupling point” for convenience).

なお、上述のソース結合点の電圧Ｖｓは、Ｉｓｓ^１／２／（−２×Ｋ^１／２）＋（Ｖｉｎ１−Ｖｉｎ２）／２−Ｖｔｈと表される（図２参照）。
ここで、Ｉｓｓは、テール電流、Ｋは、差動対を構成する第１及び第２のＭＯＳトランジスタ２１，２２のトランスコンダクタンスパラメータ、Ｖｉｎ１及びＶｉｎ２は、差動増幅回路１の入力電圧（図１参照）、Ｖｔｈは、第１及び第２のＭＯＳトランジスタ２１，２２の閾電圧である。
このことから、差動出力Ｖｄｉｆの振幅は、電源電圧や差動増幅回路１の入力コモン電圧などによって変化するものであることが理解できる。 The voltage Vs at the source coupling point is expressed as Iss ^1/2 / (− 2 × K ^1/2 ) + (Vin1−Vin2) / 2−Vth (see FIG. 2).
Here, Iss is a tail current, K is a transconductance parameter of the first and second MOS transistors 21 and 22 constituting the differential pair, and Vin1 and Vin2 are input voltages of the differential amplifier circuit 1 (FIG. 1). Vth is a threshold voltage of the first and second MOS transistors 21 and 22.
From this, it can be understood that the amplitude of the differential output Vdif varies depending on the power supply voltage, the input common voltage of the differential amplifier circuit 1, and the like.

かかる差動出力Ｖｄｉｆの振幅変化に対して、後段の閾値電圧可変インバータ回路３における閾値電圧が、常に正電源電圧とソース結合点の電圧Ｖｓとの中間電位とすることで、入出力間におけるデューティ比の変動を軽減することができる。
そのため、本発明の実施の形態においては、素子サイズの等しい第５及び第６のＭＯＳトランジスタ２５，２６によっ構成された閾値電圧生成回路２を設け、正電源電圧ＶＤＤとソース結合点の電圧Ｖｓとの中間電位を、閾値電圧可変インバータ回路３における閾値電圧ＶINV-thとして生成している（図２参照）。 With respect to the amplitude change of the differential output Vdif, the threshold voltage in the threshold voltage variable inverter circuit 3 in the subsequent stage is always set to the intermediate potential between the positive power supply voltage and the voltage Vs at the source coupling point, so that the duty between the input and output is increased. The fluctuation of the ratio can be reduced.
Therefore, in the embodiment of the present invention, the threshold voltage generating circuit 2 configured by the fifth and sixth MOS transistors 25 and 26 having the same element size is provided, and the positive power supply voltage VDD and the voltage Vs at the source coupling point are provided. Is generated as the threshold voltage VINV-th in the threshold voltage variable inverter circuit 3 (see FIG. 2).

すなわち、まず、閾値電圧可変インバータ回路３の出力電位は、差動増幅回路１の出力電位の変動に対して、第１１のＭＯＳトランジスタ３１を、第９のＭＯＳトランジスタ２９の駆動能力の大きさによって決定される。つまり、第９のＭＯＳトランジスタ２９の駆動能力が第１１のＭＯＳトランジスタ３１よりも大きければ、回路出力端子９における出力Ｖｏｕｔは、論理値Ｌｏｗに相当するレベルとなる一方、逆に、第１１のＭＯＳトランジスタ３１の駆動能力が第９のＭＯＳトランジスタ２９よりも大きければ、回路出力端子９における出力は、論理値Ｈｉｇｈに相当するレベルとなる。 That is, first, the output potential of the threshold voltage variable inverter circuit 3 is such that the eleventh MOS transistor 31 and the ninth MOS transistor 29 are driven by the magnitude of the driving capability of the output voltage of the differential amplifier circuit 1. It is determined. That is, if the driving capability of the ninth MOS transistor 29 is larger than that of the eleventh MOS transistor 31, the output Vout at the circuit output terminal 9 becomes a level corresponding to the logical value Low, but conversely, If the driving capability of the transistor 31 is greater than that of the ninth MOS transistor 29, the output at the circuit output terminal 9 is at a level corresponding to the logical value High.

ここで、第７のＭＯＳトランジスタ２７と第１１のＭＯＳトランジスタ３１の半導体サイズの比、及び、第８のＭＯＳトランジスタ２８と第９のＭＯＳトランジスタ２９の半導体サイズの比を、いずれも１：ｎとすると、回路出力端子９における出力Ｖｏｕｔは、第９のＭＯＳトランジスタ２９と第１１のＭＯＳトランジスタ３１の駆動能力で決定されるので、第７のＭＯＳトランジスタ２７のゲート電位よりも第１１のＭＯＳトランジスタ３１のゲート電位が高ければ、論理値Ｌｏｗに相当するレベルとなり、逆に、第７のＭＯＳトランジスタ２７のゲート電位よりも第１１のＭＯＳトランジスタ３１のゲート電位が低ければ、論理値Ｈｉｇｈに相当するレベルとなる（図２参照）。
このように、閾値電圧可変インバータ回路３の閾値電圧ＶINV-thが、常に正電源電圧ＶＤＤとソース結合点の電圧Ｖｓとの中間電位に設定されることで、閾値電圧可変インバータ回路３の入出力間でデューティ比が保持されるものとなっている（図２参照）。 Here, the ratio of the semiconductor sizes of the seventh MOS transistor 27 and the eleventh MOS transistor 31 and the ratio of the semiconductor sizes of the eighth MOS transistor 28 and the ninth MOS transistor 29 are both 1: n. Then, the output Vout at the circuit output terminal 9 is determined by the drive capability of the ninth MOS transistor 29 and the eleventh MOS transistor 31, so that the eleventh MOS transistor 31 is higher than the gate potential of the seventh MOS transistor 27. If the gate potential of the eleventh MOS transistor 31 is lower than the gate potential of the seventh MOS transistor 27, the level corresponding to the logical value High is obtained. (See FIG. 2).
In this way, the threshold voltage VINV-th of the threshold voltage variable inverter circuit 3 is always set to an intermediate potential between the positive power supply voltage VDD and the voltage Vs at the source coupling point, whereby the input / output of the threshold voltage variable inverter circuit 3 is achieved. The duty ratio is maintained between them (see FIG. 2).

次に、第２の構成例について、図３を参照しつつ説明する。
なお、図１に示された第１の構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、トランジスタの種類を変えたもので、基本的な構成は、図１に示された構成例と同様である。
すなわち、第２の構成例は、第１及び第２のＭＯＳトランジスタ２１，２２、第８及び第９のＭＯＳトランジスタ２８，２９、及び、第１０のＭＯＳトランジスタ３０に、ｐチャンネルＭＯＳトランジスタが用いられる一方、第３乃至７のＭＯＳトランジスタ２３〜２７、及び、第１１のＭＯＳトランジスタ３１に、ｎチャンネルＭＯＳトランジスタが用いられたものとなっている。 Next, a second configuration example will be described with reference to FIG.
The same components as those in the first configuration example shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
In the second configuration example, the type of transistor is changed, and the basic configuration is the same as the configuration example shown in FIG.
That is, in the second configuration example, p-channel MOS transistors are used for the first and second MOS transistors 21 and 22, the eighth and ninth MOS transistors 28 and 29, and the tenth MOS transistor 30. On the other hand, n-channel MOS transistors are used for the third to seventh MOS transistors 23 to 27 and the eleventh MOS transistor 31.

かかる第２の構成例においては、トランジスタの種類を変えたことにより、正電源電圧ＶＤＤと負電源電圧ＶＳＳの間の接続は、当然のことながら、図１に示された第１の構成例と逆となる（図１及び図３参照）。なお、具体的な回路接続については、その詳細を省略することとする。
また、回路動作についても、図１に示された第１の構成例と基本的に同様であるので、ここでの再度の詳細な説明は、省略することとする。 In such a second configuration example, by changing the type of transistor, the connection between the positive power supply voltage VDD and the negative power supply voltage VSS is naturally the same as the first configuration example shown in FIG. The reverse is true (see FIGS. 1 and 3). Details of specific circuit connections will be omitted.
Also, the circuit operation is basically the same as that of the first configuration example shown in FIG. 1, and therefore detailed description thereof will be omitted here.

入出力信号間におけるデューティ比の保持が強く所望されるコンパレータ回路に適用できる。 The present invention can be applied to a comparator circuit that strongly desires to maintain a duty ratio between input and output signals.

１…差動増幅回路
２…閾値電圧生成回路
３…閾値電圧可変インバータ回路 DESCRIPTION OF SYMBOLS 1 ... Differential amplifier circuit 2 ... Threshold voltage generation circuit 3 ... Threshold voltage variable inverter circuit

Claims

In a comparator circuit having a differential amplifier circuit and an inverter circuit,
While a threshold voltage generation circuit is provided that generates a threshold voltage based on the potential at the connection point between the sources of the two MOS transistors constituting the differential pair in the differential amplifier circuit,
The inverter circuit is a threshold voltage variable inverter circuit configured to be able to set a threshold voltage in an inverter operation to a threshold voltage generated by the threshold voltage generation circuit,
The threshold voltage generation circuit includes an output MOS transistor and an input MOS transistor connected in series between a positive power supply voltage and a negative power supply voltage, and the differential amplification is provided at the gate of the input MOS transistor. The connection point between the sources of the two MOS transistors constituting the differential pair in the circuit is connected, while the output MOS transistor has a gate and a drain connected to each other and has a threshold value with respect to the threshold voltage variable inverter circuit. Configured to enable voltage output,
The threshold voltage variable inverter circuit includes a current mirror circuit using two current mirror MOS transistors, and includes two inverter MOS transistors of different polarities that are connected by a totem pole to form an inverter. One inverter MOS transistor and the current mirror MOS transistor on the output side of the current mirror circuit are directly connected between a positive power supply voltage and a negative power supply voltage,
A current mirror MOS transistor on the input side of the current mirror circuit is provided in series with a threshold input MOS transistor between a positive power supply voltage and a negative power supply voltage, and the gate of the threshold input MOS transistor A duty ratio automatic adjustment comparator circuit, wherein the threshold voltage generated by the threshold generation circuit can be applied.