JP5442752B2 - 独立したソース及びドレイン設計を有するトライゲートｓｒａｍ、及びそれから成るデバイス - Google Patents

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Description

開示される実施形態は、半導体メモリデバイス及びそれを作るプロセスに関する。
集積回路半導体技術における小型化が進むにつれて、最小形状サイズの内在する閾電圧（Ｖｔ）変動は品質に影響を及ぼす。例えば、相補型金属酸化膜半導体（ＣＭＯＳ）セルにおける静的ノイズマージン（ＳＮＭ（static noise margin））は、内在するＶｔ変動によって悪影響を及ぼされうる。トランジスタ形状がますます小さくなることにより引き起こされるＳＮＭのこのような低下は、問題を生じさせうる。Ｖｃｃがより低い電圧に下げられる場合、ＳＮＭはさらに低下する。
Ｖｔ変動は、供給電圧、トランジスタサイズ、ひいては、最小の６トランジスタ（６Ｔ）ＣＭＯＳ ＳＲＡＭセルサイズのスケーリングに障壁をもたらす。かかる障壁は、ダイサイズ及び費用制約により。特定用途向け集積回路（ＡＳＩＣ）及びマイクロプロセッサ等の従来の６Ｔ ＳＲＡＭが主体である高性能ＣＭＯＳデバイスの全トランジスタ収量を制限する。
実施例に従う、トライゲートトランジスタを有する６トランジスタＣＭＯＳ ＳＲＡＭ回路を表す。 実施例に従う６Ｔ ＣＭＯＳ ＳＲＡＭセルレイアウトの上面図である。 実施例に従う、予備処理の間における図２のＳＲＡＭセルレイアウトの断面図である。 実施例に従う、更なる処理後における図２ａのＳＲＡＭセルレイアウトの断面図である。 実施例に従う、更なる処理後における図２ｂのＳＲＡＭセルレイアウトの断面図である。 実施例に従う、更なる処理後における図２ｃのＳＲＡＭセルレイアウトの断面図である。 実施例に従う、更なる処理後における図２ｄのＳＲＡＭセルレイアウトの上面図である。 実施例に従う、更なる処理後における図３のＳＲＡＭセルレイアウトの上面図である。 実施例に従う、更なる処理後における図４のＳＲＡＭセルレイアウトの断面図である。 実施例に従う、更なる処理後における図２ｅのＳＲＡＭセルレイアウトの断面図である。 実施例に従う、処理の間における図２ｆのＳＲＡＭセルレイアウトの断面図である。 実施例に従うＳＲＡＭセルレイアウトの上面図である。 実施例に従うＳＲＡＭセルレイアウトの断面図である。 図６に表される部分６ａの詳細図である。 実施例に従うＳＲＡＭセルレイアウトの断面図である。 実施例に従う、処理の間におけるＳＲＡＭセルレイアウトの断面図である。 実施例に従う、更なる処理後における図８ａのＳＲＡＭセルレイアウトの断面図である。 実施例に従うプロセスフロー図である。 実施例に従う電子システムの図である。
実施形態が得られる態様を理解するために、先に簡潔に記載された様々な実施形態のより具体的な記載が、添付の図面を参照して与えられる。図面は実施形態を示し、必ずしも実寸通りに表されておらず、且つ、適用範囲の限定するものであると考えられるべきではない。幾つかの実施形態が、添付の図面を用いて、付加的な特異性及び詳細を伴って記載及び例示される。
以下、図面を参照する。図面中、同じ構成は、同じ参照符号を与えられている。様々な実施形態の構成を最も明りょうに示すために、本願の図面は、集積回路構造の図表示である。従って、例えば顕微鏡写真における、製造される構造の実際の態様は異なっているように見えるが、本願で表されている実施形態の構造を含むものである。さらに、図面は、表されている実施形態を理解するのに必要な構成を示すにすぎない。当該技術において知られている更なる構成は、図面の明りょうさを保つために含まれないことがある。プロセッサチップ及びメモリチップは同じ意味で記載されることがあるが、当然に、それらが同等の構成を有しているわけではない。
本開示の全体を通して「一実施形態」又は「実施形態」若しくは「実施例」等の言及は、その実施形態に関して記載される具体的な特徴、構成又は機能が本発明の少なくとも1つの実施形態に含まれることを意味する。本開示の全体を通して様々な箇所での「一実施形態において」又は「実施形態において」若しくは「実施例において」等の表現の登場は、必ずしも全てが同じ実施形態を参照しているわけではない。更に、具体的な特徴、構成又は機能は、１又はそれ以上の実施形態において何らかの適切な方法で組み合わされてよい。
「上方」及び「下方」等の語は、Ｘ−Ｚ座標を参照することにより理解され得る。また、「隣接」等の語は、表されるＸ−Ｙ座標を参照することにより理解され得る。
図１は、実施例に従う、トライゲートトランジスタを有する６Ｔ ＣＭＯＳ ＳＲＡＭ回路を表す。ＳＲＡＭセルは、実施例に従ってトライゲートトランジスタを用いる６Ｔ ＣＭＯＳ ＳＲＡＭセル回路図を表す。ＳＲＡＭセルは、２つのＮ型のアクセス用デバイス１０２と、２つのＮ型のプルダウン用デバイス１０４と、２つのＰ型のプルアップ用デバイス１０６とを有する。アクセス用デバイスは、ビットラインデータ又は動作がプルダウン用デバイス及びプルアップ用デバイスに繋がることを可能にするワードライントランジスタであることから、パスデバイスと呼ばれることもある。実施例において、Ｎ型アクセス用デバイス１０２の夫々は、独立したソース及びドレイン（Ｓ／Ｄ）区間を備えたシングルフィン・トライゲートトランジスタを有する。実施例において、Ｐ型プルアップ用デバイス１０６の夫々は、シングルフィン・トライゲートトランジスタである。そして、実施例において、Ｎ型プルダウン用デバイス１０４の夫々は、独立したＳ／Ｄ区間を備えたシングルフィン・トライゲートトランジスタである。独立したＳ／Ｄ区間を用いることは、回路設計者が、ＳＲＡＭセルに対してより高いセル比を達成することを可能にする。アクセス用デバイス及びプルダウン用デバイスにおける独立したＳ／Ｄ区間は、より多くの電流を運ぶことができ、従って、セルレイアウトサイズを増大させることなくセル比を増大させることができる。
図２は、実施例に従う６Ｔ ＣＭＯＳ ＳＲＡＭセルレイアウトの上面図である。実施例において、セルレイアウトは非対称であり、アクセス用デバイス２４２が、プルダウン用デバイス２４４及びプルアップ用デバイス２４６とともに、Ｘ−Ｙ座標によって表されるように互いに対角に構成される。各アクセス用デバイスのゲートは、半導体基板２１０上の領域２４２（２つ存在）に配置されている。アクセス用デバイス２４２の夫々は、ここで説明される更なる処理により、独立したＳ／Ｄ区間を有する。各プルダウン用デバイス２４４のゲートは、半導体基板２１０上の領域２４４（２つ存在）に配置されている。プルダウン用デバイス２４４の夫々は、ここで説明される更なる処理により、独立したＳ／Ｄ区間を有する。各プルアップ用デバイス２４６のゲートは、半導体基板２１０上の領域２４６に配置されている。
アクセス用デバイス２４２に関して、領域２４２は、Ｎ型拡散２２２にわたって配置されるポリシリコン膜２１２によって示される。プルダウン用デバイス２４４に関して、領域２４４は、ポリシリコン膜２２４によって、それらがＮ型拡散２２２にわたって配置される位置で示される。そして、プルアップ用デバイス２４６に関して、領域２４６は、ポリシリコン膜２２４によって、それらがＰ型拡散２２６にわたって配置される位置で示される。
セルレイアウトの完成は、図１に示されるように電力（Ｖｃｃ）及び接地（Ｖｓｓ）接続を提供することができる金属層を有して行われる。金属層は、また、ＳＲＡＭセルにおける１つのトライゲートトランジスタのゲート／ソース／ドレインをＳＲＡＭセルにおける他のトライゲートトランジスタのゲート／ソース／ドレインに接続することもできる。他の金属層は、第１のＳＲＡＭセル実施形態を第２のＳＲＡＭセル実施形態に接続することができる。
ここで記載されるように、独立したＳ／Ｄ区間を有するプルダウン用デバイス２４４としてのＮ型トライゲートデバイス、及び同じく独立したＳ／Ｄ区間を有するアクセス用デバイス２４２としてのＮ型トライゲートデバイスの使用は、トライゲートＳＲＡＭセルが、平面ＳＲＡＭセルと同じレイアウト領域において、より高いセル比を有して設計されることを可能にする。
図２ａは、実施例に従う、予備処理の間における図２のＳＲＡＭセルレイアウトの断面図である。ＳＲＡＭセル２０１は、半導体基板２１０を有して表されている。２つのＮ型前駆拡散２２１は、Ｐ型前駆拡散２２５とともに、半導体基板２１０内に表されている。処理は、トライゲート構造をサポートする半導体フィンを形成するのに備えてマスク２１４を蒸着してパターニングすることによって、進められる。
図２ｂは、実施例に従う、更なる処理後における図２ａのＳＲＡＭセルレイアウトの断面図である。ＳＲＡＭセル２０２は、Ｚ方向に延在するフィン形の拡散を残すよう凹部２１６を形成するためにマスク２１４（図２ａ）をエッチングした後を表される。表されるように、２つのフィン形のＮ型拡散２２２は、図２ａに表されている２つのＮ型拡散２２１から形成されている。同様に、フィン形のＰ型拡散２２６は、Ｐ型前駆拡散２２５から形成されている。
図２ｃは、実施例に従う、更なる処理後における図２ｂのＳＲＡＭセルレイアウトの断面図である。ＳＲＡＭセル２０３は、シャロートレンチアイソレーション（shallow-trench isolation）（ＳＴＩ）構造２１８の形成後を表される。実施例において、誘電体は、フィン形拡散２２２及び２２６を露出させるＳＴＩ構造２１８を達成するように、一面に蒸着され、研磨され、エッチバックされる。実施例において、誘電体はシリカ（ＳｉＯ２）である。
図２ｄは、実施例に従う、更なる処理後における図２ｃのＳＲＡＭセルレイアウトの断面図である。断面は、図２に示される切断線２ｄに沿って得られる。ＳＲＡＭセル２０４は、トライゲート構造におけるアクセス（「パスゲート」とも呼ばれる。）領域２４２でＮ型拡散２２２にわたって配置されるポリシリコン膜２１２としてポリシリコン膜を蒸着してパターニングすることによって、トランジスタの形成のために処理される。ゲート誘電体層２０９及び金属ゲート電極２１１はポリシリコン膜２１２の下に配置され、３つの構造体が一緒にパターニングされる。実施例において、ゲート誘電体層２０９は、酸化ハフニウム（ＨｆＯ２）等の高ｋ材料である。実施例において、ゲート誘電体層２０９は、酸化ジルコニウム（ＺｒＯ２）等の高ｋ材料である。実施例において、ゲート誘電体層２０９は、酸化アルミニウム（Ａｌ２Ｏ３）等の高ｋ材料である。実施例において、ゲート誘電体層２０９は、酸化ケイ素（ＳｉＯ２）等の高ｋ材料である。金属ゲート電極２１１は、窒化チタン（ＴｉＮ）等の材料である。実施例において、金属ゲート電極２１１は、窒化タンタル（ＴａＮ）等の材料である。実施例において、金属ゲート電極２１１は、アルミニウム（Ａｌ）等の材料である。他の金属は、特定の有用な用途に従って使用されてよい。
トランジスタの形成は、プルダウン領域２４４でＮ型拡散２２２にわたって配置されるポリシリコン膜２２４をパターニングすることによって、更に処理される。ポリシリコン膜２２４は、また、トライゲート構造においてプルアップ領域２４６でＰ型拡散２２６にわたって配置される。ゲート誘電体層２０９及び金属ゲート電極２１１は、ポリシリコン膜２２４の下に配置される。
図２ｅは、実施例に従う、更なる処理後における図２ｄのＳＲＡＭセルレイアウトの上面図である。ＳＲＡＭセル２０５は、処理の間アクセス領域２４２とともにプルアップ領域２４６を保護する第１のブロッキングマスク２２８を有して表されている。第１のブロッキングマスク２２８は、主にプルアップ領域２４６及びアクセス領域２４２を保護するが、独立したＳ／Ｄ区間を達成するためにプルダウン領域２４４の露出されるＳ／Ｄ区間を残すことを表すように、フットプリント外形においてのみ表されている。
図３は、実施例に従う、更なる処理の間の図２ｅのＳＲＡＭセルレイアウトの断面図である。断面図は、図２ｅに表される切断線３に沿って得られる。第１のブロッキングマスク２２８は、アクセス領域２４２（図２ｅ）をサポートするフィン形のＮ型拡散２２２とともにフィン形のＰ型拡散２２６を保護するように示されている。
処理実施形態において、第１のエピタキシャル膜２３０は、ブロッキングマスク２２８を通して露出され且つプルダウン領域２４４の一部であるフィン形のＮ型拡散２２２上に成長する。実施例において、Ｓ／Ｄ体積及びＳ／Ｄドーピングの両方に対してＳ／Ｄ構造を高めるよう、第１のエピタキシャル膜２３０が最初に成長し、その後に、ドーパントの注入２３２が続く。実施例において、第１のエピタキシャル膜２３０は、シラン（silane）プロセスによって蒸着されるシリコンである。実施例において、第１のエピタキシャル膜２３０は、Ｓ／Ｄ体積及びＳ／Ｄドーピングの両方に対して独立したＳ／Ｄ構造を達成するインサイチュ（in situ）ドーピングにより成長する。実施例において、第１のエピタキシャル膜２３０は、注入２３２又はインサイチュドーピングのいずれによることなく成長する。
図２ｆは、実施例に従う、更なる処理後における図３のＳＲＡＭセルレイアウトの上面図である。ＳＲＡＭセル２０６は、処理の間プルダウン領域２４４とともにプルアップ領域２４６を保護する第２のブロッキングマスク２３４を有して表されている。第２のブロッキングマスク２３４は、主にプルアップ領域２４６及びプルダウン領域２４４を保護するが、独立したＳ／Ｄ区間を達成するためにアクセス領域２４２の露出されたＳ／Ｄ区間を残すことを表すように、フットプリント外形においてのみ表されている。
図４は、実施例に従う、処理の間における図２ｆのＳＲＡＭセルレイアウトの断面図である。断面図は、図２ｆに表されている切断線４に沿って得られる。第２のブロッキングマスク２３４は、プルダウン領域２４２（図２ｆ）の部分であるフィン形のＮ型拡散２２２とともにフィン形のＰ型拡散２２６を保護するように示されている。
処理実施形態において、第２のエピタキシャル膜２３６は、第２のブロッキングマスク２３４を通して露出され且つアクセス領域２４２の一部であるフィン形のＮ型拡散２２２上に成長する。実施例において、Ｓ／Ｄ体積及びＳ／Ｄドーピングの両方に対してＳ／Ｄ構造を高めるよう、第２のエピタキシャル膜２３６が最初に成長し、その後に、ドーパントの注入２３８が続く。実施例において、第２のエピタキシャル膜２３６は、Ｓ／Ｄ体積及びＳ／Ｄドーピングの両方に対して独立したＳ／Ｄ構造を達成するインサイチュ（in situ）ドーピングにより成長する。実施例において、第２のエピタキシャル膜２３６のみが、注入２３２又はインサイチュドーピングのいずれによることなく成長する。
第１のエピタキシャル膜２３０は、エピタキシャル・プルダウンＳ／Ｄ膜２３０とも呼ばれることがある。同様に、第２のエピタキシャル膜２３６は、エピタキシャル・アクセスＳ／Ｄ膜２３６とも呼ばれることがある。
ここで明らかなように、ＳＲＡＭにおけるＳ／Ｄ区間アクセス領域のエンハンスメントに対するプルダウン領域のＳ／Ｄ区間エンハンスメントは、プルダウン領域のＳ／Ｄ区間でのみ等、少なくとも１つのエピタキシャルの発生を有することによって行われてよい。結果として、アクセスの全体的な導電率に対するプルダウンの全体的な導電率として定義されるベータ比は、アクセスの外部抵抗よりも低いプルダウンの外部抵抗（Ｒｅｘｔ）を達成することによって改善される。
図２ｇは、実施例に従う、更なる処理後における図４のＳＲＡＭセルレイアウトの断面図である。ＳＲＡＭセル２０７は、第２のブロッキングマスク２３４をはぎ取ることによって、更に処理されている。第１のエピタキシャル膜２３０は、プルダウン領域２４４の一部であるＮ型拡散２２２の上に配置されている。第２のエピタキシャル膜２３６は、アクセス領域２４２の一部であるＮ型拡散２２２の上に配置されている。
実施例において、第１のエピタキシャル膜２３０と第２のエピタキシャル膜２３６との間のドーピングは違いを付けられる。ドーピングを異ならせることは、ＳＲＡＭセルの挙動を変化させるのに有用である。実施例において、エピタキシャル膜ドーピングは、アクセス領域２４２に含まれるトランジスタよりも低いＲｅｘｔを有するようにプルダウン領域２４４に含まれるトランジスタを作るために実行される。処理実施形態において、プルダウン領域２４４をサポートするエピタキシャル膜の容量サイズは、プルダウン領域２４４のＲｅｘｔがアクセス領域２４２のＲｅｘｔよりも低くなるように、アクセス領域２４２をサポートするエピタキシャル膜サイズとは異なっている。処理実施形態において、プルダウン領域２４４におけるＳ／Ｄ区間のドーピングは、プルダウン領域２４４のＲｅｘｔがアクセス領域２４２のＲｅｘｔよりも低くなるように、アクセス領域２４２におけるＳ／Ｄ区間のそれとは異なっている。
実施例において、プルダウン領域２４４の一部であるフィン形のＮ型拡散２２２のドーピングは、最初に１×１０１９ｃｍ−３から５×１０１９ｃｍ−３の範囲でＮ型ドーパントを有してＮ型拡散２２２を注入することによって行われる。処理の間、第１のエピタキシャル膜２３０及び第２のエピタキシャル膜２３６等のエピタキシャル区間は、１×１０２０ｃｍ−３から１×１０２２ｃｍ−３の範囲でドーピングされ、ドーピング差は、プルダウンのＲｅｘｔがアクセスのＲｅｘｔよりも低くなるようにエピタキシャル膜において達成される。
実施例において、フィン形のＮ型拡散２２２は、１×１０１９ｃｍ−３から５×１０１９ｃｍ−３の範囲でＮ型ドーパントを有して注入され、第１のエピタキシャル膜２３０のドーピングは、１×１０２０ｃｍ−３から５×１０２０ｃｍ−３の範囲にあり、第２のエピタキシャル膜２３６のドーピングは、１×１０２１ｃｍ−３から１×１０２２ｃｍ−３の範囲にある。
ここで明らかなように、容量サイズ及びドーピング差の組合せが実行されてよく、それにより、有用な構成は、アクセスのＲｅｘｔよりも低いプルダウンのＲｅｘｔを達成する。実施例において、容量サイズは、この有用な構成を達成するよう違いを付けられる。実施例において、容量サイズは、アクセスＳ／ＤエピタキシとプルダウンＳ／Ｄエピタキシとの間で略等しいが、ドーピングは、この有用な構成を達成するよう違いを付けられる。実施例において、容量サイズ及びドーピングは両方とも、この有用な構成を達成するようアクセスＳ／Ｄエピタキシ２３６とプルダウンＳ／Ｄエピタキシ２３０との間で違いを付けられる。
実施例において、容量サイズ及びドーピングを異ならせることは、アクセスＳ／Ｄエピタキシ２３６及びプルダウンＳ／Ｄエピタキシ２３０の少なくとも一方にインシチュードーピングを用いることによって達成され得る。実施例において、アクセスＳ／Ｄエピタキシ２３６はエピタキシャル成長の後に注入されるが、プルダウンＳ／Ｄエピタキシ２３０は、エピタキシャル成長の間にインシチュードーピングをされる。実施例において、プルダウンＳ／Ｄエピタキシ２３０は、エピタキシャル成長の後に注入されるが、アクセスＳ／Ｄエピタキシ２３６はエピタキシャル成長の間にインシチュードーピングをされる。
ここで明らかなように、ＳＲＡＭセルは、本開示で説明される技術に従って構成されてよく、プルダウン用デバイス及びアクセス用デバイスの少なくとも１つは非平面構造を有する。通常、全ての拡散がフィン形状であってよいが、幾つかの実施形態によれば、必ずしも全てがフィン形状である必要はない。
図５は、実施例に従う、図２ｇのＳＲＡＭセルレイアウトの上面図である。ＳＲＡＭセル２０７は、独立したＳ／Ｄ区間２３０及び２３６を有して表されている。エピタキシャル成長の態様が表されていることが分かる。
図６は、実施例に従うＳＲＡＭセルレイアウトの断面図である。ＳＲＡＭセル６００は、プロセッシング条件がエピタキシャル膜６３０及び６３６の形状を一意にする点を除いて、図２ｇに表されているＳＲＡＭセル２０７と同じである。エピタキシャル膜６３０及び６３６は、この断面図において見られる場合に、準ダイアモンド形の外形を示す。他の表されている構造は、半導体基板６１０と、ＳＴＩ構造６１８と、フィン形のＮ型拡散６２２と、Ｐ型拡散６２６とを有する。
図６ａは、図６に表される部分６ａの詳細図である。実施例において、エピタキシャル膜の定量化は、ＳＴＩ上に延在するフィン容量６２３で割られる、エピタキシャル膜体積の比として定義され得る。図６ａで見られるように、ＳＴＩ６１８上に延在するフィン容量６２３は、Ｎ型拡散６２２の一部である。エピタキシ容量６３６で割られる、ＳＴＩ６１８上に延在するフィン容量６２３のこのような計量は、「エピタキシ高さ」、すなわち、エピタキシ６３６の「高さ」とも呼ばれる。
実施例において、エピタキシ高さは１よりも小さい。実施例において、エピタキシ高さは１に等しい。実施例において、エピタキシ高さは１から４の範囲にある。実施例において、エピタキシ高さは約２である。実施例において、エピタキシ高さは約３である。実施例において、エピタキシ高さは３から４の範囲にある。
図７は、実施例に従うＳＲＡＭセルレイアウトの断面図である。ＳＲＡＭセル７００は、プロセッシング条件がエピタキシャル膜７３０及び７３６の形状を一意にする点を除いて、ＳＲＡＭセル２０７及び６００と同じである。エピタキシャル膜７３０及び７３６は、この断面図においてみられる場合に、準円形の外形を示す。他の構造は、半導体基板７１０と、ＳＴＩ構造７１８と、フィン形のＮ型拡散７２２と、フィン形のＰ型拡散７２６とを有する。
エピタキシャル膜７３０及び７３６が略円形の輪郭を有する場合に、これらのエピタキシャル膜のエピタキシ高さも、拡散容量をエピタキシ容量と比較することによって定量化されてよい。
図８ａは、実施例に従う、処理の間におけるＳＲＡＭセルレイアウトの断面図である。断面図は、図２ｅに表されている切断線３に沿って得られる。第１のブロッキングマスク８２８は、アクセス領域に隣接するフィン形のＮ型拡散８２２とともにフィン形のＰ型拡散８２６を保護するように示されている。
処理において、ドーパントの注入８３２は、第１のブロッキングマスク８２８を通って露出されるフィン形のＮ型拡散８２２へと行われる。この注入８３２は、Ｓ／Ｄドーピングに対してＳ／Ｄ区間を高める。アクセス濃縮領域８３３は、ＳＴＩ８１８によってシールドされているＮ型拡散８２２のバルクとは別なふうにドーピングされて形成される。
図８ｂは、実施例に従う、更なる処理後における図８ａのＳＲＡＭセルレイアウトの断面図である。ＳＲＡＭセル８０１は、図２ｅに表されている切断線３と同じ位置にある切断線による断面図において見られる。第２のブロッキングマスク８３４は、プルダウン領域に隣接するフィン形のＮ型拡散８２２とともにフィン形のＰ型拡散８２６を保護するように示されている。
処理実施形態において、ドーパントの注入８３８は、Ｓ／Ｄ体積及びＳ／Ｄドーピングの両方に対してＳ／Ｄ構造を高めるよう行われる。プルダウン濃縮領域８３９は、ＳＴＩ８１８によってシールドされているＮ型拡散８２２の体積とは別なふうにドーピングされて形成される。
ここで明らかなように、図８ａ及び図８ｂに表されているＳ／Ｄ区間エンハンスメントは、エピタキシの有無によらずに行われてよい。実施例において、ドーピングの差別化は、図２ｇ及び図５に表されているＳＲＡＭレイアウトに関して先に説明されたエピタキシャルドーピングの差別化に係る実施形態のそれに従う。
図９は、実施例に従うプロセスフロー図９００である。
９１０で、処理は、ＳＲＡＭレイアウトにおいてフィン形のＮ型及びＰ型拡散を形成するステップを有する。限定されない実施例において、全ての拡散がフィン形状であるわけではなく、少なくとも１つは非平面拡散である。
９２０で、処理は、前記フィン形の拡散にわたってパス領域、プルアップ領域及びプルダウン領域を形成するステップを有する。限定されない実施例において、全ての拡散がフィン形状であるわけではなく、少なくとも１つは非平面拡散である。
９３０で、処理は、パス領域及びプルダウン領域のための少なくとも１つのＳ／Ｄ区間を高める（enhancing）ステップを有する。
９３２で、９３０での処理は、エンハンシングが少なくとも１つのフィン形拡散にわたるエピタキシャル膜の成長を有するように変更される。限定されない例において、エピタキシは、プルダウン領域がパス領域のＲｅｘｔよりも低いＲｅｘｔを有するように、パス領域のＳ／Ｄ区間のみにわたって成長する。
９３４で、９３０での処理は、エンハンシングが、フィン形拡散にわたって異なったエピタキシャル膜を成長させることを有するように変更される。この差別化は、プルダウン領域がパス領域のＲｅｘｔよりも低いＲｅｘｔを有するように、パス領域及びプルダウン領域の夫々のＳ／Ｄ区間におけるエピタキシの間で行われる。
９３６で、９３０での処理は、エンハンシングが、Ｓ／Ｄ区間を別なふうにドーピングすることを有するように変更される。この差別化は、プルダウン領域がパス領域のＲｅｘｔよりも低いＲｅｘｔを有するように、パス領域のＳ／Ｄ区間でのドーピングとプルダウン領域のＳ／Ｄ区間でのドーピングとの間で行われる。
ここで明らかなように、プルダウン領域がパス領域のＲｅｘｔよりも低いＲｅｘｔを有するように、処理９３２、９３４及び９３６の組合せが実行されてよい。９４０で、処理は、手短に言えば、プルダウン領域がパス領域のＲｅｘｔよりも低いＲｅｘｔを有するとの条件下でエンハンシングが実行されるように、繰り返される。実施例において、処理は９１０で始まり、９４０で終了し、その間に処理９３２、９３４及び９３６が含まれる。
表される方法実施形態において、９５０で、ＳＲＡＭレイアウト実施形態はコンピュータシステムにインストールされる。
図１０は、実施例に従うコンピュータシステムの図である。
表されているコンピュータシステム１０００（電子システム１０００とも呼ばれる。）は、本開示で説明されている幾つかの開示されている実施形態及びそれらと同等のもののいずれかに従って、プルダウン領域がパス領域のＲｅｘｔよりも低いＲｅｘｔを有するように、独立したＳ／Ｄアクセス及びプルダウン区間を有する６Ｔ ＳＲＡＭセルを具現することができる。実施例において、電子システム１０００は、電子システム１０００の様々なコンポーネントを電気的に結合するシステムバス１０２０を有するコンピュータシステムである。システムバス１０２０は、様々な実施形態に従って、単一のバス又は何らかのバスの組合せである。電子システム１０００は、電力を集積回路１０１０に供給する電圧源１０３０を有する。幾つかの実施形態で、電圧源１０３０は、システムバス１０２０を介して集積回路１０１０に電流を供給する。
集積回路１０１０は、システムバス１０２０に電気的に結合されており、実施例に従う何らかの回路又は回路の組合せを有する。実施例において、集積回路１０１０は、あらゆるタイプであってよいプロセッサ１０１２を有する。ここで用いられるように、プロセッサ１０１２は、例えばマイクロプロセッサ、マイクロコントローラ、グラフィクス・プロセッサ、デジタル信号プロセッサ、又は他のプロセッサ等のあらゆるタイプの回路であってもよいが、これらに限られない。実施例において、ＳＲＡＭ実施形態は、プロセッサのメモリキャッシュにおいて見出される。集積回路１０１０に含まれうる他のタイプの回路は、例えば、携帯電話機、携帯用小型無線呼出機、ポータブル型コンピュータ、デスクトップ型コンピュータ、送受信両用のラジオ、及び同様の電子システム等の無線装置で使用される通信回路１０４のようなカスタム回路又は特定用途向け集積回路（ＡＳＩＣ）である。実施例において、集積回路１０１０は、静的ランダムアクセスメモリ（ＳＲＡＭ）等のオンダイメモリ１０１６を有し、ＳＲＡＭには、アクセス領域及びプルダウン領域の独立したＳ／Ｄ区間を備えた６Ｔ ＳＲＡＭセルが含まれてよい。実施例において、集積回路１０１０は、埋め込み型の動的ランダムアクセスメモリ（ｅＤＲＡＭ）等として具現されたオンダイメモリ１０１６を有する。
実施例において、電子システム１０００は、外部メモリ１０４０を更に有する。外部メモリ１０４０は、ＲＡＭの形をとるメインメモリ１０４２、１又はそれ以上のハードドライブ１０４４、及び／又は、例えばディスケット、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）、フラッシュメモリ、及び当該技術において知られている他のリムーバブルメディア等のリムーバブルメディア１０４６を扱う１又はそれ以上のドライブ等、特定の用途に適した１又はそれ以上のメモリ素子を有してよい。
実施例において、電子システム１０００は、ディスプレイ装置１０５０及びオーディオ出力１０６０を更に有する。実施例において、電子システム１０００は、キーボード、マウス、トラックボール、ゲームコントローラ、マイクロフォン、音声認識装置、又は情報を電子システム１０００に入力するその他の装置等のコントローラ１０７０を有する。
ここで示されるように、集積回路１０１０は、幾つかの開示される実施形態及びそれらと同等のもののいずれかに従う独立したＳ／Ｄアクセス及びプルダウン区間を備えた６Ｔ ＳＲＡＭセル、様々な実施形態においてここで説明される幾つかの開示される実施形態及びそれらと同等のもののいずれかに従う独立したＳ／Ｄアクセス及びプルダウン区間を備えた６Ｔ ＳＲＡＭセルを有する電子システム、コンピュータシステム、１又はそれ以上の集積回路製造方法、及び１又はそれ以上の電子アセンブリ製造方法を含む多種多様な実施形態において実施されてよい。要素、材料、形状、寸法、及び動作の順序は全て、幾つかの開示される実施形態及びそれらと同等のもののいずれかに従う独立したＳ／Ｄアクセス及びプルダウン区間を備えた６Ｔ ＳＲＡＭセルのためのアレイコンタクト数、アレイコンタクト構造を含む特定のＩ／Ｏカップリング要件に合うよう変更されてよい。
要約は、読む者が技術的開示の本質及び要点を速やかに把握することを可能にする要約を求める３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に従うよう与えられている。それは、特許請求の範囲の適用範囲又は意義を解釈し又は限定するために使用されないとの理解の下に提示される。
上記の詳細な説明において、様々な特徴は、本開示を整理するための単一の実施形態にまとめられる。このような開示の仕方は、請求される本発明の実施形態が各請求項で明示的に挙げられている以外の特徴を要求する意図を反映していると解されるべきではない。むしろ、特許請求の範囲が反映しているように、発明の主題は、単一の開示される実施形態の全ての特徴にあるわけではない。従って、特許請求の範囲はこのようにして詳細な説明に援用され、各請求項は別の好ましい実施形態として独立している。
当業者には容易に理解されるように、本発明の本質を説明するために記載及び図示されている部分及び方法段階の詳細、材料及び配置における様々な他の変更は、特許請求の範囲で表示されている本発明の原理及び適用範囲から逸脱することなく、行われてよい。

Claims (19)

  1. 半導体基板のスタティックランダムアクセスメモリ（ＳＲＡＭ）レイアウトにおいてフィン形のＮ型及びＰ型拡散領域を形成するステップと、
    前記フィン形の拡散領域にわたってパス領域、プルアップ領域及びプルダウン領域を形成するステップと、
    前記パス領域のためのソース及びドレイン（Ｓ／Ｄ）区間及び前記プルダウン領域のためのＳ／Ｄ区間の少なくとも１つを高めるステップと
    を有し、
    前記パス領域のためのＳ／Ｄ区間及び前記プルダウン領域のためのＳ／Ｄ区間の少なくとも１つを高めるステップは、前記パス領域のためのＳ／Ｄ区間と前記プルダウン領域のためのＳ／Ｄ区間との間で異なったエピタキシャルドーパント量を達成することを含み、
    前記パス領域のためのＳ／Ｄ区間及び前記プルダウン領域のためのＳ／Ｄ区間の少なくとも１つを高めるステップは、前記プルダウン領域の外部抵抗が前記パス領域の外部抵抗よりも低いという条件下で行われる、
    プロセス。
  2. 前記パス領域のためのＳ／Ｄ区間を高めるステップは、前記フィン形のＮ型拡散領域上にエピタキシャル膜を成長させることを含む、
    請求項１に記載のプロセス。
  3. 前記パス領域のためのＳ／Ｄ区間を高めるステップは、前記フィン形のＮ型拡散領域上にエピタキシャル膜を成長させ、次いで、Ｎ型ドーパントを該エピタキシャル膜に埋め込むことを含む、
    請求項１に記載のプロセス。
  4. 前記パス領域のためのＳ／Ｄ区間を高めるステップは、前記フィン形のＮ型拡散領域上にエピタキシャル膜を成長させながら、Ｎ形ドーパントを該エピタキシャル膜に埋め込むことを含む、
    請求項１に記載のプロセス。
  5. 前記パス領域のためのＳ／Ｄ区間及び前記プルダウン領域のためのＳ／Ｄ区間の少なくとも１つを高めるステップは、前記パス領域のためのＳ／Ｄ区間と前記プルダウン領域のためのＳ／Ｄ区間との間で異なったエピタキシャル体積量を達成することを含む、
    請求項１に記載のプロセス。
  6. 前記ＳＲＡＭレイアウトは６トランジスタ（６Ｔ）レイアウトであり、
    前記プルダウン領域は、前記プルアップ領域と前記パス領域との間に配置される、
    請求項１に記載のプロセス。
  7. 半導体基板のスタティックランダムアクセスメモリ（ＳＲＡＭ）レイアウトにおいてフィン形のＮ型及びＰ型拡散領域を形成するステップと、
    前記フィン形の拡散領域にわたってパス領域、プルアップ領域及びプルダウン領域を形成するステップと、
    前記プルダウン領域の外部抵抗が前記パス領域の外部抵抗よりも低いという条件下で、前記パス領域のためのソース及びドレイン（Ｓ／Ｄ）区間及び前記プルダウン領域のためのＳ／Ｄ区間をそれぞれ別々の工程にて、ドーパント量及び体積量のうちの少なくとも一方に関して高めるステップと
    を有するプロセス。
  8. 前記パス領域のためのＳ／Ｄ区間を高めるステップは、前記フィン形のＮ型拡散領域上にエピタキシャル膜を成長させることを含む、
    請求項７に記載のプロセス。
  9. 前記パス領域のためのＳ／Ｄ区間を高めるステップは、前記フィン形のＮ型拡散領域上にエピタキシャル膜を成長させ、次いで、Ｎ型ドーパントを該エピタキシャル膜に埋め込むことを含む、
    請求項７に記載のプロセス。
  10. 前記パス領域のためのＳ／Ｄ区間を高めるステップは、前記フィン形のＮ型拡散領域上にエピタキシャル膜を成長させながら、Ｎ形ドーパントを該エピタキシャル膜に埋め込むことを含む、
    請求項７に記載のプロセス。
  11. 前記パス領域のためのＳ／Ｄ区間及び前記プルダウン領域のためのＳ／Ｄ区間を高めるステップは、前記パス領域のためのＳ／Ｄ区間と前記プルダウン領域のためのＳ／Ｄ区間との間で異なったエピタキシャル体積量を達成することを含む、
    請求項７に記載のプロセス。
  12. 前記パス領域のためのＳ／Ｄ区間及び前記プルダウン領域のためのＳ／Ｄ区間を高めるステップは、前記パス領域のためのＳ／Ｄ区間と前記プルダウン領域のためのＳ／Ｄ区間との間で異なったエピタキシャルドーパント量を達成することを含む、
    請求項７に記載のプロセス。
  13. 前記パス領域のためのＳ／Ｄ区間及び前記プルダウン領域のためのＳ／Ｄ区間を高めるステップは、前記パス領域のためのＳ／Ｄ区間と前記プルダウン領域のためのＳ／Ｄ区間との間で異なったエピタキシャルドーパント量及び異なったエピタキシャル体積量を達成することを含む、
    請求項７に記載のプロセス。
  14. パス領域のソース及びドレイン（Ｓ／Ｄ）区間を含むフィン形の拡散領域を用いて形成された少なくとも１つのアクセスデバイスと、
    別のフィン形の拡散領域を用いて形成された少なくとも１つのプルアップデバイスと、
    プルダウン領域のＳ／Ｄ区間を含む更なるフィン形の拡散領域を用いて形成された少なくとも１つのプルダウンデバイスと
    を有し、
    前記プルダウン領域の外部抵抗は、前記パス領域の外部抵抗よりも低く、
    前記パス領域のＳ／Ｄ区間及び前記プルダウン領域のＳ／Ｄ区間は、前記パス領域のＳ／Ｄ区間と前記プルダウン領域のＳ／Ｄ区間との間で異なったエピタキシャルドーパント量を有する、
    スタティックランダムアクセスメモリ回路。
  15. 前記パス領域のＳ／Ｄ区間及び前記プルダウン領域のＳ／Ｄ区間の少なくとも１つは、エピタキシを有する、
    請求項１４に記載のメモリ回路。
  16. 前記パス領域のＳ／Ｄ区間及び前記プルダウン領域のＳ／Ｄ区間は、前記パス領域のＳ／Ｄ区間と前記プルダウン領域のＳ／Ｄ区間との間で異なったエピタキシャル体積量を有する、
    請求項１４に記載のメモリ回路。
  17. スタティックランダムアクセスメモリ回路を含むダイと、
    前記ダイに結合される外部メモリと
    を有し、
    前記スタティックランダムアクセスメモリ回路は、
    パス領域のためのソース及びドレイン（Ｓ／Ｄ）区間を含むフィン形の拡散領域を用いて形成された少なくとも１つのアクセスデバイスと、
    別のフィン形の拡散領域を用いて形成された少なくとも１つのプルアップデバイスと、
    プルダウン領域のＳ／Ｄ区間を含む更なるフィン形の拡散領域を用いて形成された少なくとも１つのプルダウンデバイスと
    を有し、
    前記プルダウン領域の外部抵抗は、前記パス領域の外部抵抗よりも低く、
    前記パス領域のＳ／Ｄ区間及び前記プルダウン領域のＳ／Ｄ区間は、前記パス領域のＳ／Ｄ区間と前記プルダウン領域のＳ／Ｄ区間との間で異なったエピタキシャルドーパント量を有する、
    コンピュータシステム。
  18. 携帯電話機、携帯用小型無線呼出機、ポータブル型コンピュータ、デスクトップ型コンピュータ、及び送受信両用のラジオの中の１つの部分である、
    請求項１７に記載のコンピュータシステム。
  19. 前記パス領域のＳ／Ｄ区間及び前記プルダウン領域のＳ／Ｄ区間は、前記パス領域のＳ／Ｄ区間と前記プルダウン領域のＳ／Ｄ区間との間で異なったエピタキシャル体積量を有する、
    請求項１７に記載のコンピュータシステム。
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