KR101243448B1 - 정적 랜덤 액세스 메모리 회로, 프로세스, 및 컴퓨팅 시스템 - Google Patents

정적 랜덤 액세스 메모리 회로, 프로세스, 및 컴퓨팅 시스템 Download PDF

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Abstract

정적 랜덤 액세스 메모리 회로는, 패스 영역에 대한 소스 및 드레인(S/D) 섹션을 포함하는 적어도 하나의 액세스 디바이스와, 적어도 하나의 풀 업 디바이스와, 풀 다운 영역에 대한 S/D 섹션을 포함하는 적어도 하나의 풀 다운 디바이스를 포함한다. 정적 랜덤 액세스 메모리 회로는, 풀 다운 영역에 대한 외부 저항률(Rext)이 패스 영역에 대한 외부 저항률(Rext)보다 더 낮게 구성되어 있다. 정적 랜덤 액세스 메모리 회로의 프로세스는 소스-드레인 에피택시를 포함한다.

Description

정적 랜덤 액세스 메모리 회로, 프로세스, 및 컴퓨팅 시스템{TRIGATE STATIC RANDOM-ACCESS MEMORY WITH INDEPENDENT SOURCE AND DRAIN ENGINEERING, AND DEVICES MADE THEREFROM}
개시된 실시예는 반도체 메모리 디바이스 및 그 제조 공정에 관한 것이다.
집적 회로 반도체 기술이 계속해서 더 소형의 구조(geometric)로 축소함에 따라, 최소 구조 크기에서의 고유 임계 전압(Vt) 변화가 품질에 영향을 준다. 예컨대, 상보형 금속 산화물 반도체(CMOS) 정적 랜덤 액세스 메모리(SRAM)에서의 정적 노이즈 마진(SNM:static noise margin)은 고유 Vt 변화에 의해 악영향을 받을 수 있다. 트랜지스터 구조의 더한 소형화로 인해 야기되는 SNM의 이러한 감소로 인해 단점이 발생할 수 있다. Vcc가 더 낮은 전압으로 조정될 때, SNM은 더 감소한다.
Vt 변화는 공급 전압과 트랜지스터 크기의 조정에 지장을 주고, 따라서 최소 6개의 트랜지스터(6T) CMOS SRAM 셀 크기의 조정에도 지장을 준다. 이러한 지장은, 다이 크기 및 비용 제약으로 인해, ASIC(Application-Specific Integrated Circuit) 및 마이크로프로세서 등의 종래의 6T SRAM 주도의(SRAM-dominated) 고성능 CMOS 디바이스에 있어서의 총 트랜지스터 제조 수율을 제한한다.
실시예를 얻는 방식을 이해하기 위해, 간략히 설명된 여러 실시예에 대한 보다 특정한 설명이 첨부 도면을 참조하여 이루어질 것이다. 이들 도면은 반드시 축척 그대로 도시되지 않고 범위를 한정하지 않은 실시예를 나타낸다. 몇몇 실시예는 첨부 도면을 사용하여 추가로 특별히 또한 상세하게 개시되고 설명될 것이다.
도 1은 실시예에 따른, 트리 게이트(tri-gate) 트랜지스터를 구비한 6 트랜지스터 CMOS SRAM 회로도를 나타내는 도면이다.
도 2는 실시예에 따른 6T CMOS SRAM 셀 레이아웃의 최상층 평면도이다.
도 2a는 실시예에 따른, 도 2에 나타낸 SRAM 셀 레이아웃의 예비 공정(preliminary processing) 동안의 정면 단면도이다.
도 2b는 실시예에 따른, 도 2a에 나타낸 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다.
도 2c는 실시예에 따른, 도 2b에 나타낸 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다.
도 2d는 실시예에 따른, 도 2c에 나타낸 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다.
도 2e는 실시예에 따른, 도 2d에 나타낸 SRAM 셀 레이아웃의 추가 공정 후의 최상위 평면도이다.
도 2f는 실시예에 따른, 도 3에 나타낸 SRAM 셀 레이아웃의 추가 공정 후의 최상위 평면도이다.
도 2g는 실시예에 따른, 도 4에 나타낸 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다.
도 3은 실시예에 따른, 도 2e에 나타낸 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다.
도 4는 실시예에 따른, 도 2f에 나타낸 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다.
도 5는 실시예에 따른 SRAM 셀 레이아웃의 최상위 평면도이다.
도 6은 실시예에 따른 SRAM 셀 레이아웃의 정면 단면도이다.
도 6a는 도 6에 나타낸 단면 6a로부터 자른 상세 정면 단면도이다.
도 7은 실시예에 따른 SRAM 셀 레이아웃의 정면 단면도이다.
도 8a은 실시예에 따른, SRAM 셀 레이아웃의 공정 동안의 정면 단면도이다.
도 8b는 실시예에 따른, 도 8a에 나타낸 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다.
도 9는 실시예에 따른 공정 흐름도이다.
도 10은 실시예에 따른 전자 시스템의 개략도이다.
여기서는, 유사 구조물을 동일한 접미사 참조 부호로 표시하는 도면을 참조할 것이다. 여러 실시예의 구조를 가장 분명하게 나타내기 위해서, 본 명세서에 포함되는 도면은 집적 회로 구조물의 도해이다. 따라서, 예컨대 마이크로사진 형태의 제조된 구조물의 실제 형상은 상이하게 보일 수 있지만, 예시되는 실시예의 청구되는 구조물을 여전히 포함한다. 또한, 도면은 예시되는 실시예를 이해하는데 필요한 구조물만을 도시할 것이다. 공지의 추가 구조물은 도면의 간략화를 유지하기 위해 포함되지 않을 것이다. 프로세서 칩과 메모리 칩이 동일 문장에서 언급되어도, 그들 칩이 등가의 구조물인 것으로 간주하지 않아야 한다.
본 명세서 전반에 걸친 용어 "일실시예" 또는 "실시예"는, 실시예와 관련되어 개시되는 특정의 특징, 구조, 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 본 명세서의 여러 곳에 걸친 관용구 "일실시예에서" 또는 "실시예에서"는 반드시 동일 실시예를 나타내는 것은 아니다. 또한, 특정의 특징, 구조, 또는 특성은 하나 이상의 실시예에서 적절한 방식으로 조합될 수 있다.
"상위" 및 "하위" 등의 용어는 X-Z 좌표와 관련되어 이해할 수 있으며, "인접" 등의 용어는 예시된 X-Y 좌표와 관련되어 이해할 수 있다.
도 1은 실시예에 따른 트리 게이트 트랜지스터를 구비한 6T CMOS SRAM 회로도(100)의 예시이다. SRAM 셀은 실시예에 따른 트리 게이트 트랜지스터를 이용하는 6T CMOS SRAM 셀 회로도를 예시한다. SRAM 셀은 2개의 N형 액세스 디바이스(102), 2개의 N형 풀 다운(pull down) 디바이스(104), 및 2개의 P형 풀 업(pull up) 디바이스(106)를 포함한다. 액세스 디바이스는, 비트 라인 데이터 또는 동작이 풀 다운 및 풀 업 디바이스를 통과할 수 있게 하는 워드 라인 트랜지스터이기 때문에, 이들 액세스 디바이스를 패스 디바이스(pass device)라고도 할 수 있다. 실시예에서, N형 액세스 디바이스(102) 각각은 독립형 소스-드레인(S/D) 섹션을 가진 싱글 핀 트리 게이트 트랜지스터(single-fin tri-gate transistor)를 포함한다. 실시예에서, P형 풀 업 디바이스(106)의 각각은 싱글 핀 트리 게이트 트랜지스터이다. 또한, 실시예에서, N형 풀 다운 디바이스(104)의 각각은 독립형 S/D 섹션을 가진 싱글 핀 트리 게이트 트랜지스터이다. 독립형 S/D 섹션을 이용하면 회로 설계자는 SRAM 셀의 셀 비율을 더 높일 수 있다. 액세스 디바이스 및 풀 다운 디바이스에서의 독립형 S/D 섹션은 더 많은 전류를 전달할 수 있어서, 셀 레이아웃 크기를 증가시키지 않고 셀 비율을 증가시킬 수 있다.
도 2는 실시예에 따른 6T CMOS SRAM 셀 레이아웃의 최상위 평면도이다. 실시예에서, 셀 레이아웃은, X-Y 좌표로 나타낸 바와 같이, 풀 다운 디바이스(244) 및 풀 업 디바이스(246) 뿐만 아니라, 액세스 디바이스(242)가 서로에 대해 대각선 상에 구성되어 있는 비대칭 구조이다. 각 액세스 디바이스의 게이트는 반도체 기판(210) 상의 영역(242)(2개 존재)에 배치되어 있다. 액세스 디바이스(242)의 각각은 본 명세서에 설명되는 추가 공정을 이용하는 독립형 S/D 섹션을 포함할 수 있다. 각 풀 다운 디바이스(244)의 게이트는 반도체 기판(210) 상의 영역(244)(2개 존재)에 위치되어 있다. 풀 다운 디바이스(244)의 각각은 본 명세서에 설명되는 추가 공정을 이용하는 독립형 S/D 섹션을 포함할 수 있다. 각 풀 업 디바이스(246)의 게이트는 반도체 기판(210) 상의 영역(246)에 위치되어 있다.
액세스 디바이스(242)와 관련하여, 영역(242)은 N형 확산층(222) 위에 배치되는 폴리실리콘 막(212)에 의해 표시된다. 풀 다운 디바이스(244)와 관련하여, 영역(244)은, 이들 영역이 N형 확산층(222) 위에 배치되는 위치에서 폴리실리콘 막(224)에 의해 표시된다. 또한, 풀 업 디바이스(246)와 관련하여, 영역(246)은, 이들 영역이 P형 확산층(226) 위에 배치되는 위치에서 폴리실리콘 막(224)에 의해 표시된다.
도 1에서 알 수 있는 바와 같이, 전원(Vcc)과 접지(Vss) 접속을 제공할 수 있는 금속층을 이용하여 셀 레이아웃이 완성된다. 금속층은 SRAM 셀 내의 하나의 트리 게이트 트랜지스터의 게이트/소스/드레인을 SRAM 셀 내의 다른 트리 게이트 트랜지스터의 게이트/소스/드레인에 또한 접속할 수 있다. 다른 금속층은 제 1 SRAM 셀 실시예를 제 2 SRAM 셀 실시예에 접속할 수 있다.
본 명세서에 개시되는 바와 같이, N형 트리 게이트 디바이스를, 독립형 S/D 섹션을 가질 수 있는 풀 다운 디바이스(244)로서 이용하면, 또한 N형 트리 게이트 디바이스를, 독립형 S/D 섹션을 또한 가질 수 있는 액세스 디바이스(242)로서 이용하면, 평면 SRAM 셀과 동일한 레이아웃 영역에서 더 높은 셀 비율을 갖는 트리 게이트 SRAM 셀을 설계할 수 있다.
도 2a는 실시예에 따른, 도 2에 도시된 SRAM 셀 레이아웃의 예비 공정 동안의 정면 단면도이다. 반도체 기판(210)을 가진 SRAM 셀(201)이 도시되어 있다. P형 전구체 확산층(225) 뿐만 아니라, 2개의 N형 전구체 확산층(221)이 반도체 기판(210) 내에 도시되어 있다. 트리 게이트 구조물을 지지할 수 있는 반도체 핀(fin)을 형성하기 위한 준비로, 마스크(214)를 적층 및 패터닝함으로써, 공정이 진행된다.
도 2b는 실시예에 따른, 도 2a에 도시된 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다. SRAM 셀(202)은, 마스크(214)(도 2a)를 넘어 에칭한 후, 홈(216)을 형성하여 Z 치수로 연장하는 핀 형상(fin-shaped)의 확산층을 남기도록 도시되어 있다. 도시된 바와 같이, 2개의 핀 형상의 N형 확산층(222)은 도 2a에 도시된 2개의 N형 전구체 확산층(221)으로부터 형성되었다. 마찬가지로, 핀 형상의 P형 확산층(226)은 P형 전구체 확산층(225)으로부터 형성되었다.
도 2c는 실시예에 따른, 도 2b에 도시된 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다. STI(Shallow Trench Isolation) 구조물(218)의 형성 후의 SRAM 셀(203)이 도시되어 있다. 실시예에서, 유전체 물질이 블랭킷 적층되고, 폴리싱되고, 에칭되어, 핀 형상의 확산층(222, 226)을 노출시키는 STI 구조물(218)을 얻게 된다. 실시예에서, 유전체 물질은 실리카(SiO2)이다.
도 2d는 실시예에 따른, 도 2c에 도시된 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다. 해당 단면도는 도 2에 나타낸 절단선(2d)을 따라 절단한 것이다. SRAM 셀(204)은, 폴리실리콘 막을 적층하고, 이 폴리실리콘 막을, 트리 게이트 구조 내의 액세스(또한 패스 게이트라 함) 영역(242)에서 N형 확산층(222) 위에 적층되는 폴리실리콘 막(212)으로서 패터닝함으로써, 트랜지스터의 형성을 위해 처리된다. 게이트 유전체층(209) 및 금속 게이트 전극(211)이 폴리실리콘 막(212) 아래에 배치되고, 이들 3개의 구조물이 함께 패터닝된다. 실시예에서, 게이트 유전체층(209)은 하프늄 산화물(HfO2) 등의 하이-k 물질이다. 실시예에서, 게이트 유전체층(209)은 지르코늄 산화물(ZrO2) 등의 하이-k 물질이다. 실시예에서, 게이트 유전체층(209)은 알루미늄 산화물(Al2O3) 등의 하이-k 물질이다. 실시예에서, 게이트 유전체층(209)은 실리콘 이산화물(SiO2) 등의 하이-k 물질이다. 금속 게이트 전극(211)은 티타늄 질화물(TiN) 등의 물질이다. 실시예에서, 금속 게이트 전극(211)은 탄탈룸 질화물(TaN) 등의 물질이다. 실시예에서, 금속 게이트 전극(211)은 알루미늄(Al) 등의 물질이다. 특정의 유용한 애플리케이션에 따라 다른 금속이 사용될 수 있다.
풀 다운 영역(244)에서 N형 확산층(222) 위에 배치되어 있는 폴리실리콘 막(224)을 패터닝함으로써, 트랜지스터의 형성이 추가로 처리된다. 폴리실리콘 막(224)은 트리 게이트 구조 내의 풀 업 영역(246)에서 P형 확산층(226) 위에 또한 배치되어 있다. 게이트 유전체층(219) 및 금속 게이트 전극(221)은 폴리실리콘 막(224) 아래에 배치되어 있다.
도 2e는 실시예에 따른, 도 2d에 도시된 SRAM 셀 레이아웃의 추가 공정 후의 최상위 평면도이다. 공정 중에 액세스 영역(242)뿐만 아니라 풀 업 영역(246)을 보호하는 제 1 블로킹 마스크(228)를 구비한 SRAM 셀(205)이 도시되어 있다. 제 1 블로킹 마스크(228)는, 이론적으로 풀 업 영역(246) 및 액세스 영역(242)을 보호하지만, 독립형 S/D 섹션을 얻기 위해 풀 다운 영역(244)을 위한 노출된 S/D 섹션을 남겨두는 것을 설명하기 위해 풋프린트 형태로만 도시되어 있다.
도 3은 실시예에 따른, 도 2e에 도시된 SRAM 셀 레이아웃의 공정 동안의 정면 단면도이다. 해당 정면 단면도는 도 2e의 절단선(3)을 따라 절단된 것이다. 액세스 영역(242)을 지지하는 핀 형상의 N형 확산층(222) 뿐만 아니라 핀 형상의 P형 확산층(226)을 보호하는 제 1 블로킹 마스크(228)가 도시되어 있다(도 2e).
공정 실시예에서, 제 1 에피택셜 막(230)은, 블로킹 마스크(228)를 통해 노출되고 풀 다운 영역(244)의 일부분인 핀 형상의 N형 확산층(222) 상에 성장된다. 실시예에서, 제 1 에피택셜 막(230)이 먼저 성장되고, 이후에 도펀트의 주입(232)이 이루어져, S/D 벌크와 S/D 도핑의 양쪽의 관점에서 S/D 구조를 증대시킨다. 실시예에서, 제 1 에피택셜 막(230)은 실레인(silane) 처리에 의해 적층되는 실리콘이다. 실시예에서, 제 1 에피택셜 막(230)은, S/D 벌크와 S/D 도핑의 양쪽의 관점에서 독립형 S/D 구조를 얻는 원위치 도핑(in situ doping)을 이용하여 성장된다. 실시예에서, 제 1 에피택셜 막(230)은 주입(232) 또는 원위치 도핑을 이용하지 않고 성장된다.
도 2f는 실시예에 따른, 도 3에 도시된 SRAM 셀 레이아웃의 추가 공정 후의 최상위 평면도이다. 공정 동안에 풀 다운 영역(242)뿐만 아니라 풀 업 영역(246)을 보호하는 제 2 블로킹 마스크(234)를 구비한 SRAM 셀(206)이 도시되어 있다. 제 2 블로킹 마스크(234)는, 이론적으로 풀 업 영역(246) 및 풀 다운 영역(244)을 보호하지만, 독립형 S/D 섹션을 얻기 위해 액세스 영역(242)을 위한 노출된 S/D 섹션을 남겨두는 것을 설명하기 위해 풋프린트 형태로만 도시되어 있다.
도 4는 실시예에 따른, 도 2f에 도시된 SRAM 셀 레이아웃의 공정 동안의 정면 단면도이다. 해당 정면 단면도는 도 2f에 도시된 절단선(4)을 따라 절단된 것이다. 풀 다운 영역(242)의 일부분인 핀 형상의 N형 확산층(222) 뿐만 아니라 핀 형상의 P형 확산층(226)을 보호하는 제 2 블로킹 마스크(234)가 도시되어 있다(도 2f).
공정 실시예에서, 제 2 에피택셜 막(236)은, 제 2 블로킹 마스크(234)를 통해 노출되고 액세스 영역(242)의 일부분인 핀 형상의 확산층(222) 상에 성장되어 있다. 실시예에서, 제 2 에피택셜 막(236)이 먼저 성장되고, 이후에 도펀트의 주입(238)이 이루어져, S/D 벌크와 S/D 도핑의 양쪽의 관점에서 S/D 구조를 증대시킨다. 실시예에서, 제 2 에피택셜 막(236)은, S/D 벌크와 S/D 도핑의 양쪽의 관점에서 독립형 S/D 구조를 얻는 원위치 도핑을 이용하여 성장된다. 실시예에서, 제 2 에피택셜 막(236)만이 주입(232) 또는 원위치 도핑을 이용하지 않고 성장된다.
제 1 에피택셜 막(230)을 에피택셜 풀 다운 S/D 막(230)이라고도 할 수 있다. 마찬가지로, 제 2 에피택셜 막(236)을 에피택셜 액세스 S/D 막(236)이라고도 할 수 있다.
여기서, SRAM에서 S/D 섹션 액세스 영역에 대한 풀 다운 영역의 S/D 섹션 증대는, 풀 다운 영역의 S/D 섹션 등에서만 에피택셜의 적어도 1회 발생이 이루어짐으로써, 행해질 수 있다는 것을 이해할 수 있다. 결과로, 액세스의 전도율에 대한 풀 다운의 총 전도율로서 정의되는 베타 비율(beta ratio)은, 액세스의 외부 저항률보다 풀 다운의 외부 저항률(Rext)을 낮게 함으로써, 증대된다.
도 2g는 실시예에 따른, 도 4에 도시된 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다. SRAM 셀(207)은 제 2 블로킹 마스크(234)를 벗겨냄으로써 추가로 처리되었다. 제 1 에피택셜 막(230)은 풀 다운 영역(244)의 일부분인 N형 확산층(222)의 위 아래에 배치된다. 제 2 에피택셜 막(236)은 액세스 영역(242)의 일부분인 N형 확산층(222)의 위 아래에 노출된다.
실시예에서, 제 1 에피택셜 막(230)과 제 2 에피택셜 막(236) 사이의 도핑은 구분되어 있다. 도핑 구분은 SRAM 셀의 동작을 변경하는데 유용하다. 실시예에서, 풀 다운 영역(244) 내에 포함되는 트랜지스터가 액세스 영역(242) 내에 포함되는 트랜지스터에 비해 더 낮은 Rext를 갖게 하기 위해, 에피택셜 막 도핑이 실행된다. 공정 실시예에서, 풀 다운 영역(244)의 Rext가 액세스 영역(242)의 Rext에 비해 더 낮은 것과 같이, 풀 다운 영역(244)을 지지하는 에피택셜 막의 체적 크기는 액세스 영역(242)을 지지하는 에피택셜 막의 크기와는 차이가 있다. 공정 실시예에서, 풀 다운 영역(244)의 Rext가 액세스 영역(242)의 Rext에 비해 낮은 것과 같이, 풀 다운 영역(244) 내의 S/D 섹션의 도핑은 액세스 영역(242) 내의 S/D 섹션의 도핑과는 차이가 있다.
풀 다운 영역(242)의 일부분인 핀 형상의 N형 확산층(222)의 도핑은, N형 확산층(222)에 N형 도펀트를 1×1019cm-3 내지 5×1019cm-3의 범위로 1차 주입함으로써, 행해진다. 공정 중에, 제 1 에피택셜 막(230)과 제 2 에피택셜 막(236) 등의 에피택셜 섹션은 1×1020cm-3 내지 1×1022cm-3의 범위로 도핑되고, 풀 다운의 Rext가 액세스의 Rext보다 더 낮게 되도록, 에피택셜 막에서 도핑 구분이 얻어진다.
실시예에서, 핀 형상의 N형 확산층(222)은 1×1019cm-3 내지 5×1019cm-3의 범위의 N형 도펀트가 주입되고, 제 1 에피택셜 막(230)의 도핑 범위는 1×1020cm-3 내지 5×1020cm-3이고, 제 2 에피택셜 막(236)의 도핑 범위는 1×1021cm-3 내지 1×1022cm-3이다.
여기서, 유용한 구성이 액세스의 Rext보다 더 낮은 풀 다운의 Rext를 얻도록, 체적 크기와 도핑 구분의 조합이 실행될 수 있음을 이해할 수 있다. 실시예에서, 이러한 유용한 구성을 얻기 위해 체적 크기가 구분된다. 실시예에서, 체적 크기는 액세스 S/D 에피택시 및 풀 다운 S/D 에피택시 사이에서 실질적으로 동일하지만, 이러한 유용한 구성을 얻기 위해 도핑은 구분된다. 실시예에서, 이러한 유용한 구성을 얻기 위해 액세스 S/D 에피택시(236)와 풀 다운 S/D 에피택시(230) 사이에서 체적 크기와 도핑의 양쪽은 구분된다.
실시예에서, 액세스 S/D 에피택시(236)와 풀 다운 S/D 에피택시(230) 중 적어도 하나에 대해 원위치 도핑을 이용함으로써, 구분이 이루어질 수 있다. 실시예에서, 액세스 S/D 에피택시(236)는 에피택셜 성장 후에 주입되지만, 풀 다운 S/D 에피택시(230)는 에피택셜 성장 중에 원위치 도핑된다. 실시예에서, 풀 다운 S/D 에피택시(230)는 에피택셜 성장 후에 주입되지만, 액세스 S/D 에피택시(236)는 에피택셜 성장 중에 원위치 도핑된다.
SRAM 셀은 본 명세서에 개시되는 기술에 따라 구성될 수 있으며, 여기서, 풀 다운과 액세스 디바이스 중 적어도 하나는 비평면 구성을 포함한다는 것을 이해할 수 있다. 전형적으로, 모든 확산층은 핀 형상일 수 있지만, 몇몇 실시예에 따라서는 반드시 핀 형상일 필요는 없다.
도 5는 실시예에 따른 도 2g에 도시된 SRAM 셀 레이아웃의 최상위 평면도이다. 독립형 S/D 섹션(230, 236)을 구비한 SRAM 셀(207)이 도시되어 있다. 에피택셜 성장 실시예가 나타나 있음을 알 수 있다.
도 6은 실시예에 따른 SRAM 셀 레이아웃의 정면 단면도이다. 공정 조건에 의해 에피택셜 막(630, 636)의 형상이 특별할 수 있다는 것을 제외하고, SRAM 셀(600)은 도 2g에 도시된 SRAM 셀(207)과 유사하다. 에피택셜 막(630, 636)은 이러한 단면도로 나타낸 경우에 반 다이아몬드 형태를 나타낸다. 다른 예시된 구조는 반도체 기판(610), STI 구조물(618), 핀 형상의 N형 확산층(622), 및 P형 확산층(626)을 포함한다.
도 6a는 도 6에 도시된 단면(6a)으로부터의 절단된 상세 단면이다. 실시예에서, 에피택셜 막의 수량은, STI 위에서 연장하는 핀 체적(623)에 의해 분할되는 에피택셜 막 체적 간의 비율로서 정의될 수 있다. 도 6a에 분명히 나타낸 바와 같이, STI(618) 위에서 연장하는 핀 체적(623)은 N형 확산층(622)의 일부분이다. STI(618) 위에서 연장하는 핀 체적(623)의 이러한 장점은, 에피택시(636)의 "에피택시 높이" 또는 "키"로서 불릴 수 있는 에피택시 체적(636)에 의해 분할된다는 것이다.
실시예에서, 에피택시 높이는 1 미만이다. 실시예에서, 에피택시 높이는 1이다. 실시예에서, 에피택시 높이는 1 내지 4의 범위이다. 실시예에서, 에피택시 높이는 대략 2이다. 실시예에서, 에피택시 높이는 대략 3이다. 실시예에서, 에피택시 높이는 3 내지 4의 범위이다.
도 7은 실시예에 따른 SRAM 셀의 정면 단면도이다. 공정 조건에 의해 에피택셜 막(730, 736)의 형상이 특별할 수 있다는 것을 제외하고, SRAM 셀(700)은 SRAM 셀(207, 600)과 유사하다. 에피택셜 막(730, 736)은 이러한 단면도로 나타낸 경우에 반원의 형태를 나타낸다. 다른 구조는 반도체 기판(710), STI 구조물(718), 핀 형상의 N형 확산층(722), 및 P형 확산층(726)을 포함한다.
에피택시(730, 736)가 대략 원형의 프로파일을 가질 수 있는 경우에, 에피택셜 막에 있어서의 에피택시 높이는 확산층 체적을 에피택시 체적과 비교함으로써 또한 수량화될 수 있음을 알 수 있다.
도 8a는 실시예에 따른 SRAM 셀(800)의 공정 동안의 단면도이다. 해당 정면 단면도는 도 2e에 도시된 절단선(3)을 따라 절단될 수 있다. 액세스 영역에 인접하는 핀 형상의 N형 확산층(822) 뿐만 아니라 핀 형상의 P형 확산층(826)을 보호하는 제 1 블로킹 마스크(828)가 도시되어 있다.
공정에서, 제 1 블로킹 마스크(828)를 통해 노출되는 핀 형상의 N형 확산층(822)으로의 도펀트의 주입(832)이 실행된다. 이러한 주입(832)은 S/D 도핑 관점에서 S/D 섹션을 증대시킨다. STI(818)에 의해 차폐되는 N형 확산층(822)의 벌크와는 상이하게 도핑되는 액세스 농축 영역(access enrichment region)(833)이 형성되어 있다.
도 8b는 실시예에 따른, 도 8에 도시된 SRAM 셀 레이아웃의 추가 공정 후의 정면 단면도이다. SRAM 셀(801)은 도 2e에 도시된 절단선(3)과 동일한 위치에 있는 절단선에 의한 정면 단면도로 도시되어 있다. 풀 다운 영역에 인접하는 핀 형상의 N형 확산층(822) 뿐만 아니라 핀 형상의 P형 확산층(826)을 보호하는 제 2 블로킹 마스크(834)가 도시되어 있다.
공정 실시예에서, S/D 벌크와 S/D 도핑의 양쪽 관점에서 S/D 구조를 증대시키기 위해 도펀트의 주입(838)이 실행된다. STI(818)에 의해 차폐되는 N형 확산층(822)의 벌크와는 상이하게 도핑되는 풀 다운 농축 영역(838)이 형성된다.
도 8a 및 도 8b에 도시된 S/D 섹션 증대는 에피택시를 이용하거나 이용하지 않고 실행될 수 있음을 알 수 있다. 실시예에서, 도핑 구분은 도 2g 및 도 5에 도시된 SRAM 레이아웃에 대해 상술한 에피택셜 도핑 구분 실시예의 것을 따른다.
도 9는 실시예에 따른 공정 흐름도(900)이다.
910에서, 공정은 SRAM 레이아웃에 핀 형상의 N형 및 P형 확산층을 형성하는 단계를 포함한다. 비제한의 실시예에서, 이들 확산층 모두가 핀 형상인 것은 아니지만, 적어도 하나의 확산층은 비평면의 확산층이다.
920에서, 공정은 핀 형상의 확산층 위에 패스 영역, 풀 업 영역 및 풀 다운 영역을 형성하는 단계를 포함한다. 비제한의 실시예에서, 이들 확산층 모두가 핀 형상인 것은 아니지만, 적어도 하나의 확산층은 비평면의 확산층이다.
930에서, 공정은 패스 영역 및 풀 다운 영역에 대해 적어도 하나의 S/D 섹션을 증대시키는 단계를 포함한다.
932에서, 930에서의 공정은, 증대시키는 단계가 적어도 하나의 핀 형상의 확산층 위에 에피택셜 막을 성장시키는 단계를 포함하는 경우에, 변경된다. 비제한의 실시예에서, 풀 다운 영역이 패스 영역의 Rext보다 더 낮은 Rext를 갖도록, 패스 영역의 S/D 섹션 위에만 에피택시가 성장된다.
934에서, 930에서의 공정은, 증대시키는 단계가 핀 형상의 확산층 위에 구별되는 에피택셜 막을 성장시키는 단계를 포함하는 경우에, 풀 다운 영역이 패스 영역의 Rext보다 더 낮은 Rext를 갖도록 패스 영역과 풀 다운 영역의 S/D 섹션 위의 에피택시 사이에서 구분되는 경우에, 변경된다.
936에서, 930에서의 공정은, 증대시키는 단계가 S/D 섹션을 상이하게 도핑하는 단계를 포함하는 경우에, 풀 다운 영역이 패스 영역의 Rext보다 더 낮은 Rext를 갖도록, 패스 영역의 S/D 섹션에서의 도핑과 풀 다운 영역의 S/D 섹션에서의 도핑 사이에서 구분되는 경우에, 변경된다.
명세서에 설명되고 도 9에 도시된 개시 내용에 의해, 풀 다운 영역이 패스 영역의 Rext보다 더 낮은 Rext를 갖도록, 공정(932, 934, 936)의 조합이 실행될 수 있음을 이해할 수 있다. 940에서, 풀 다운 영역이 패스 영역의 Rext보다 더 낮은 Rext를 갖는 조건하에서 증대 단계가 실행되는 공정을 요약하여 나타낸다. 실시예에서, 공정(932, 934, 936)의 하나부터 전체 공정을 포함하는 경우에, 공정은 910에서 시작하여 940에서 종료한다.
950에 나타낸 방법 실시예에서, SRAM 레이아웃 실시예는 컴퓨터 시스템 내에 설치된다.
도 10은 실시예에 따른 컴퓨터 시스템의 개략도이다.
도시된 컴퓨터 시스템(1000)(전자 시스템(1000)이라 함)은, 본 명세서에 개시되는 몇몇 실시예 및 그들의 등가 실시예에 따라, 풀 다운 영역이 패스 영역의 Rext보다 더 낮은 Rext를 갖도록, 독립형 S/D 액세스 및 풀 다운 섹션을 가진 6T SRAM 셀을 구현할 수 있다. 실시예에서, 전자 시스템(1000)은 전자 시스템(1000)의 여러 부품을 전기적으로 결합하는 시스템 버스(1020)를 포함하는 컴퓨터 시스템이다. 시스템 버스(1020)는 여러 실시예에 따른 버스의 단일 버스 또는 조합이다. 전자 시스템(1000)은 집적 회로(1010)에 전력을 공급하는 전원(1030)을 포함한다. 몇몇 실시예에서, 전원(1030)은 시스템 버스(1020)를 통해 집적 회로(1010)에 전류를 공급한다.
집적 회로(1010)는 시스템 버스(1020)에 전기적으로 결합되며, 실시예에 따른 회로 중 어느 하나 또는 조합을 포함한다. 실시예에서, 집적 회로(1010)는 임의 형태의 프로세서(1012)를 포함한다. 본 명세서에 사용되는 바와 같이, 프로세서(1012)는 마이크로프로세서, 마이크로콘트롤러, 그래픽 프로세서, 디지털 신호 프로세서, 또는 다른 프로세서 등의 임의 형태의 회로를 의미할 수 있지만, 이들 회로로 한정되지 않는다. 실시예에서, SRAM 실시예를 프로세서의 메모리 캐시에서 찾을 수 있다. 집적 회로(1010)에 포함될 수 있는 다른 형태의 회로는, 셀룰러 폰, 페이저, 휴대용 컴퓨터, 쌍방향 라디오, 및 유사 전자 시스템 등의 무선 디바이스에 사용하기 위한 통신 회로(1014) 등의 주문 제작 회로 또는 ASIC이다. 실시예에서, 프로세서(1010)는 SRAM 등의 온 다이 메모리(on-die memory)(1016)를 포함하며, SRAM은 액세스 및 풀 다운 영역의 독립형 S/D 섹션을 구비한 6T SRAM 셀을 포함할 수 있다. 실시예에서, 프로세서(1010)는 임베디드형 DRAM(Embedded Dynamic Random-Access Memory:eDRAM) 등의 임베디드형 온 다이 메모리(1016)를 포함한다.
실시예에서, 전자 시스템(1000)은, RAM 형태의 메인 메모리(1042) 등의 특정 애플리케이션에 적합한 하나 이상의 메모리 요소, 하나 이상의 하드 드라이브(1044), 및/또는 디스켓, 콤팩트 디스크(CD), DVD(Digital Variable Disk), 플래시 메모리 키, 및 본 기술 분야에서 알려진 다른 탈착가능 매체 등의 탈착가능 매체(1046)를 핸들링하는 하나 이상의 드라이브를 또한 포함할 수 있는 외부 메모리(1040)를 더 포함한다.
실시예에서, 전자 시스템(1000)은 디스플레이 디바이스(1050), 오디오 출력(1060)을 더 포함한다. 실시예에서, 전자 시스템(1000)은, 키보드, 마우스, 트랙볼, 게임 콘트롤러, 마이크로폰, 음성 인식 장치, 또는 정보를 전자 시스템(1000)에 입력하는 다른 디바이스 등의 콘트롤러(1070)를 포함한다.
본 명세서에 도시된 바와 같이, 집적 회로(1010)는, 몇몇 개시된 실시예 중 어느 하나 및 그들의 등가 실시예에 따른 독립형 S/D 액세스 및 풀 다운 섹션을 구비한 6T SRAM 셀, 전자 시스템, 컴퓨터 시스템, 집적 회로를 제조하는 하나 이상의 방법, 및 여러 실시예 및 그들의 등가 실시예로 본 명세서에 설명되는 몇몇 개시된 실시예 중 어느 하나에 따른 독립형 S/D 액세스 및 풀 다운 섹션을 구비한 6T SRAM 셀을 포함하는 전자 어셈블리를 제조하는 하나 이상의 방법을 포함하여, 다수의 상이한 실시예로 구현될 수 있다. 요소, 물질, 배치, 치수 및 동작 순서는 몇몇 개시된 실시예 중 어느 하나 및 그들의 등가 실시예에 따른 독립형 S/D 액세스 및 풀 다운 섹션을 구비한 6T SRAM 셀에 대해 어레이 콘택트 카운트, 어레이 콘택트 구성을 포함한 특정의 I/O 커플링 조건을 충족하도록 변경될 수 있다.
당업자가 기술 내용의 본질 및 취지를 신속하게 알 수 있는 요약을 충족하는 37 C.F.R.§1.72(b)를 따르는 요약서가 제공된다. 이는 청구의 범위 또는 의미를 해석하거나 제한하는데 사용되지 않는다는 것을 알아야 한다.
상세한 설명에서, 본 명세서를 간소화할 목적으로 여러 특징이 하나의 실시예에 함께 그룹화되어 있다. 본 명세서의 이러한 방법은, 본 발명의 청구되는 실시예가 각 청구항에 분명하게 언급된 것보다 더 많은 특징을 요구한다는 의도를 반영하는 것으로서 해석되지 않아야 한다. 오히려, 이하의 청구항이 나타내고 있는 바와 같이, 본 발명의 주된 내용은 하나의 개시된 실시예의 모든 특징보다 적게 존재한다. 따라서, 각 청구항이 개별적인 바람직한 실시예로서 자기 자신을 주장하는 상태에서, 이하의 청구항은 상세한 설명에 포함된다.
당업자라면, 본 발명의 본질을 설명하기 위해 설명되고 예시된 부품 및 방법 단계의 상세, 물질, 및 배열에 대한 여러 다른 변화가, 추가 청구항에서 나타내는 바와 같이 본 발명의 사상과 범주를 벗어나지 않고, 이루어질 수 있다는 것을 쉽게 이해할 수 있다.

Claims (28)

  1. 반도체 기판의 SRAM(static random-access memory) 레이아웃 내에 핀 형상의 N형 확산부 및 P형 확산부를 형성하는 단계와,
    상기 핀 형상의 N형 확산부 및 P형 확산부 위에 패스(pass) 영역, 풀 업(pull-up) 영역, 및 풀 다운(pull-down) 영역을 형성하는 단계와,
    상기 패스 영역에 대한 소스 및 드레인(S/D) 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 중 적어도 하나를 증대(enhancing)시키는 단계를 포함하되,
    상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 중 적어도 하나를 증대시키는 상기 단계는,
    상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 사이의, 구분되는 에피택셜 체적량(differentiated epitaxial volumetric amounts)을 얻는 단계와,
    상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 사이의, 구분되는 에피택셜 도펀트 양(differentiated epitaxial dopant amounts)을 얻는 단계
    중 적어도 한 단계를 포함하는
    프로세스.
  2. 제 1 항에 있어서,
    상기 패스 영역에 대한 S/D 섹션을 증대시키는 상기 단계는 상기 핀 형상의 N형 확산부 위에 에피택셜 막을 성장시키는 단계를 포함하는
    프로세스.
  3. 제 1 항에 있어서,
    상기 패스 영역에 대한 S/D 섹션을 증대시키는 상기 단계는 상기 핀 형상의 N형 확산부 위에 에피택셜 막을 성장시킨 후 상기 에피택셜 막에 N형 도펀트를 주입하는 단계를 포함하는
    프로세스.
  4. 제 1 항에 있어서,
    상기 패스 영역에 대한 S/D 섹션을 증대시키는 상기 단계는, N형 도펀트를 에피택셜 막에 원위치(in situ) 성장시키면서, 상기 핀 형상의 N형 확산부 위에 상기 에피택셜 막을 성장시키는 단계를 포함하는
    프로세스.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 증대시키는 단계는, 상기 풀 다운 영역의 외부 저항률이 상기 패스 영역의 외부 저항률보다 낮은 조건에서 실행되는
    프로세스.
  9. 제 1 항에 있어서,
    상기 SRAM 레이아웃은 6 트랜지스터(6T) 레이아웃이며,
    상기 풀 다운 영역은 상기 풀 업 영역과 상기 패스 영역 사이에 배치되는
    프로세스.
  10. 반도체 기판의 SRAM 레이아웃 내에 N형 확산부 및 P형 확산부를 형성하는 단계와,
    상기 N형 확산부 및 P형 확산부 위에 패스 영역, 풀 업 영역, 및 풀 다운 영역을 형성하는 단계와,
    상기 풀 다운 영역의 외부 저항률이 상기 패스 영역의 외부 저항률보다 낮은 조건하에서, 상기 패스 영역에 대한 소스 및 드레인(S/D) 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 중 적어도 하나를 증대시키는 단계를 포함하되,
    상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 중 적어도 하나를 증대시키는 상기 단계는,
    상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 사이의, 구분되는 에피택셜 체적량(differentiated epitaxial volumetric amounts)을 얻는 단계와,
    상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 사이의, 구분되는 에피택셜 도펀트 양(differentiated epitaxial dopant amounts)을 얻는 단계
    중 적어도 한 단계를 포함하는
    프로세스.
  11. 제 10 항에 있어서,
    상기 패스 영역에 대한 S/D 섹션을 증대시키는 상기 단계는, 상기 N형 확산부 위에 에피택셜 막을 성장시키는 단계를 포함하는
    프로세스.
  12. 제 10 항에 있어서,
    상기 패스 영역에 대한 S/D 섹션을 증대시키는 상기 단계는, 상기 N형 확산부 위에 에피택셜 막을 성장시킨 후, 상기 에피택셜 막에 N형 도펀트를 주입하는 단계를 포함하는
    프로세스.
  13. 제 10 항에 있어서,
    상기 패스 영역에 대한 S/D 섹션을 증대시키는 상기 단계는, N형 도펀트를 에피택셜 막에 원위치(in situ) 성장시키면서, 상기 N형 확산부 위에 상기 에피택셜 막을 성장시키는 단계를 포함하는
    프로세스.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 패스 영역에 대한 소스 및 드레인(S/D) 섹션을 포함하는 적어도 하나의 액세스 디바이스와,
    적어도 하나의 풀 업 디바이스와,
    풀 다운 영역에 대한 S/D 섹션을 포함하는 적어도 하나의 풀 다운 디바이스
    를 포함하되,
    상기 풀 다운 영역에 대한 외부 저항률(Rext)은 상기 패스 영역에 대한 외부 저항률(Rext)보다 더 낮고,
    상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 중 적어도 하나는,
    상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 사이의, 구분되는 에피택셜 체적량과,
    상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 사이의, 구분되는 에피택셜 도펀트 양
    중 적어도 하나를 포함하는
    정적 랜덤 액세스 메모리 회로.
  18. 제 17 항에 있어서,
    상기 풀 다운 디바이스와 상기 액세스 디바이스 중 적어도 하나는 비평면 구성을 포함하는
    정적 랜덤 액세스 메모리 회로.
  19. 제 17 항에 있어서,
    상기 패스 영역의 S/D 섹션과 상기 풀 다운 영역의 S/D 섹션 중 적어도 하나는 에피택시(epitaxy)를 포함하는
    정적 랜덤 액세스 메모리 회로.
  20. 제 17 항에 있어서,
    상기 풀 다운 디바이스와 상기 액세스 디바이스 중 적어도 하나는 비평면 구성을 포함하고,
    상기 패스 영역의 S/D 섹션과 상기 풀 다운 영역의 S/D 섹션 중 적어도 하나는 에피택시를 포함하는
    정적 랜덤 액세스 메모리 회로.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 패스 영역에 대한 소스 및 드레인(S/D) 섹션을 포함하는 적어도 하나의 액세스 디바이스와, 적어도 하나의 풀 업 디바이스와, 풀 다운 영역에 대한 S/D 섹션을 포함하는 적어도 하나의 풀 다운 디바이스를 포함하는 정적 랜덤 액세스 메모리 회로를 포함하는 마이크로일렉트로닉 다이－상기 풀 다운 영역에 대한 외부 저항률(Rext)은 상기 패스 영역에 대한 외부 저항률(Rext)보다 더 낮고, 상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 중 적어도 하나는, 상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 사이의, 구분되는 에피택셜 체적량과, 상기 패스 영역에 대한 S/D 섹션과 상기 풀 다운 영역에 대한 S/D 섹션 사이의, 구분되는 에피택셜 도펀트 양 중 적어도 하나를 포함함－와,
    상기 마이크로일렉트로닉 다이에 결합된 외부 메모리를 포함하는
    컴퓨팅 시스템.
  25. 제 24 항에 있어서,
    상기 컴퓨팅 시스템은, 셀룰러 폰, 페이저, 휴대용 컴퓨터, 데스크탑 컴퓨터, 및 쌍방향 무선기기(two-way radio) 중 하나의 일부인
    컴퓨팅 시스템.
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