JP5419583B2 - Wiring board manufacturing method - Google Patents
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本発明は配線基板の製造方法に係り、さらに詳しくは、ビルドアップ工法で配線層を形成する方法に適用できる配線基板の製造方法に関する。 The present invention relates to a method for manufacturing a wiring board, and more particularly to a method for manufacturing a wiring board that can be applied to a method for forming a wiring layer by a build-up method.
従来、ビルドアップ工法によって形成される多層配線を有する配線基板がある。ビルドアップ工法では、絶縁層の形成、ビアホールの形成、電解めっきを使用する配線形成などを繰り返すことによって多層配線を形成することができる。 Conventionally, there is a wiring board having a multilayer wiring formed by a build-up method. In the build-up method, multilayer wiring can be formed by repeating formation of an insulating layer, formation of a via hole, wiring formation using electrolytic plating, and the like.
特許文献１には、半導体装置用多層基板において、半導体素子搭載層側から外部接続端子の方向に配線を順次積層することにより、半導体素子搭載層を平坦面とすることが記載されている。
特許文献２には、多層プリント配線板の製造方法において、ビアホールの底部の導体層をエッチングし、ビアホールの周壁を除去した後に、ビアホール内にめっき層を形成する方法が記載されている。
後述する関連技術の欄で説明するように、セミアディティブ法を使用して多層配線を形成する際には、配線層上の樹脂層にレーザでビアホールを形成した後に、ビアホール内の樹脂スミアを除去するためにデスミア処理を行う必要がある。 As explained in the related technology section below, when forming a multilayer wiring using the semi-additive method, after forming a via hole in the resin layer on the wiring layer with a laser, the resin smear in the via hole is removed. In order to do so, it is necessary to perform desmear processing.
このとき、デスミア処理によってビアホールの下部の樹脂層が外側にエッチングされる傾向があり、ビアホールの下部にえぐれ部が形成されてしまう。近年では、配線層の微細化の要求から、スパッタ法でシード層を薄膜で形成することが求められている。 At this time, the resin layer under the via hole tends to be etched outward by the desmear process, and a hollow portion is formed under the via hole. In recent years, due to the demand for miniaturization of the wiring layer, it is required to form the seed layer as a thin film by sputtering.
無電解めっきでシード層を形成する場合は、ビアホールのえぐれ部にもシード層を形成できるが、スパッタ法でシード層を形成する場合は、ビアホールのえぐれ部にシード層を形成することは困難である。 When the seed layer is formed by electroless plating, the seed layer can also be formed in the via hole, but when the seed layer is formed by sputtering, it is difficult to form the seed layer in the via hole. is there.
従って、ビアホールのえぐれ部にシード層が存在しない状態で、電解めっきに基づいて配線層を形成すると、ビアホールの底部のえぐれ部がボイド（空間）となってしまい、配線基板の信頼性が得られない問題がある。 Therefore, if a wiring layer is formed based on electrolytic plating in the absence of a seed layer in the via hole, the bottom of the via hole becomes a void (space), and the reliability of the wiring board is obtained. There is no problem.
本発明は以上の課題を鑑みて創作されたものであり、ビアホール内にスパッタ法でシード層を形成し、その上に電解金属めっき層を形成することに基づいて配線層を形成する配線基板の製造方法において、信頼性よく配線層を形成できる方法を提供することを目的とする。 The present invention has been created in view of the above problems, and is a wiring board for forming a wiring layer based on forming a seed layer in a via hole by a sputtering method and forming an electrolytic metal plating layer thereon. An object of the present invention is to provide a method for forming a wiring layer with high reliability in a manufacturing method.
上記課題を解決するため、本発明は、配線基板の製造方法に係り、仮基板の上に分離できる状態で樹脂層を形成する工程と、前記樹脂層をレーザで貫通加工することにより、前記仮基板に到達するビアホールを形成する工程と、前記樹脂層上及び前記ビアホールの内面にシード層を形成する工程と、前記シード層と、前記シード層をめっき給電経路に利用する電解めっきで形成される金属めっき層とを利用することにより、前記ビアホールに充填される配線層を得る工程と、前記仮基板と前記樹脂層とを分離することにより、前記樹脂層の露出面に前記ビアホールの底部の前記配線層上に残った樹脂スミアを露出させる工程と、前記樹脂スミアを露出させる工程の後に、前記ビアホールの底部の前記配線層上の前記樹脂スミアを除去する工程とを有することを特徴とする。 In order to solve the above-mentioned problems, the present invention relates to a method for manufacturing a wiring board, comprising: a step of forming a resin layer in a state where it can be separated on a temporary substrate; and a step of penetrating the resin layer with a laser. Forming a via hole reaching the substrate; forming a seed layer on the resin layer and on an inner surface of the via hole; and forming the seed layer and electrolytic plating using the seed layer as a plating power feeding path. By utilizing a metal plating layer, a step of obtaining a wiring layer filled in the via hole, and separating the temporary substrate and the resin layer, the exposed surface of the resin layer on the bottom of the via hole exposing a remaining resin smear on the wiring layer, after the step of exposing the resin smear, removing the resin smear on the wiring layer at the bottom of the via hole Characterized in that it has a.
本発明では、まず、仮基板上に分離できる状態で樹脂層が形成される。次いで、レーザによって樹脂層にビアホールが形成される。このとき、ビアホール内に樹脂スミアが発生するが、デスミア処理や酸洗浄を省略してビアホール内に樹脂スミアを残した状態でスパッタ法によってシード層が形成される。 In the present invention, first, a resin layer is formed in a state where it can be separated on a temporary substrate. Next, a via hole is formed in the resin layer by a laser. At this time, resin smear is generated in the via hole, but the seed layer is formed by sputtering in a state where the desmear process and the acid cleaning are omitted and the resin smear is left in the via hole.
デスミア処理や酸洗浄を省略することによりビアホールにえぐれ部が発生しないので、スパッタ法によってビアホールの内面に薄膜のシード層を良好なステップカバレジ（被覆性）で形成することができる。 By omitting the desmear treatment and the acid cleaning, no via portion is generated in the via hole, so that a thin film seed layer can be formed on the inner surface of the via hole by a sputtering method with good step coverage.
続いて、シード層とそれをめっき給電経路に利用して形成される電解金属めっき層を利用することにより、ビアホールに充填される配線層が形成される。 Subsequently, by using a seed layer and an electrolytic metal plating layer formed using the seed layer as a plating power feeding path, a wiring layer filled in the via hole is formed.
これにより、ビアホール内にボイドが発生することなく、信頼性の高い微細な配線層が形成される。 As a result, a highly reliable fine wiring layer is formed without generating voids in the via hole.
その後に、仮基板と樹脂層とが分離された後に、樹脂層の露出面に露出する樹脂スミアが除去される。 Thereafter, after the temporary substrate and the resin layer are separated, the resin smear exposed on the exposed surface of the resin layer is removed.
このようにして、ビアホールの底部に配線層が露出する。ビアホールの底部にはえぐれ部が発生していないので、ビアホールの底部の配線層を狭ピッチの接続部として利用することができる。好適には、配線層の接続部は半導体チップが接続されるチップ用接続部として利用される。 In this way, the wiring layer is exposed at the bottom of the via hole. Since no hollow portion is generated at the bottom of the via hole, the wiring layer at the bottom of the via hole can be used as a connection portion with a narrow pitch. Preferably, the connection portion of the wiring layer is used as a chip connection portion to which a semiconductor chip is connected.
配線層を形成する工程の一態様では、セミアディティブ法が使用される。この態様では、まず、シード層の上に、配線層が配置される部分に開口部が設けられためっきレジストが形成される。次いで、電解めっきによってビアホール内及びめっきレジストの開口部に金属めっき層が形成される。さらに、めっきレジストが除去された後に、金属めっき層をマスクにしてシード層がエッチングされる。 In one aspect of the step of forming the wiring layer, a semi-additive method is used. In this aspect, first, a plating resist having an opening in a portion where the wiring layer is disposed is formed on the seed layer. Next, a metal plating layer is formed in the via hole and in the opening of the plating resist by electrolytic plating. Further, after the plating resist is removed, the seed layer is etched using the metal plating layer as a mask.
配線層を形成する工程の他の態様では、ダマシンプロセスが使用される。この態様では、まず、樹脂層の上に開口部が設けられた永久レジストが形成され、永久レジスト及び樹脂層を貫通するビアホールが形成される。 In another aspect of the step of forming the wiring layer, a damascene process is used. In this aspect, first, a permanent resist having an opening provided on the resin layer is formed, and a via hole penetrating the permanent resist and the resin layer is formed.
そして、シード層が永久レジストの上にさらに形成され、ビアホール内及び永久レジストの開口部を埋め込むように金属めっき層が形成される。さらに、金属めっき層及びシード層が永久レジストが露出するまで研磨されて、ビアホール内及び永久レジストの開口部に配線層が得られる。 A seed layer is further formed on the permanent resist, and a metal plating layer is formed so as to fill the via hole and the opening of the permanent resist. Further, the metal plating layer and the seed layer are polished until the permanent resist is exposed, and a wiring layer is obtained in the via hole and in the opening of the permanent resist.
以上説明したように、本発明では、ビアホール内にスパッタ法で形成されるシード層と電解金属めっきとを利用することにより配線層を得る方法において、ボイドの発生がない信頼性の高い配線層を形成することができる。 As described above, in the present invention, in a method for obtaining a wiring layer by utilizing a seed layer formed by sputtering in an via hole and electrolytic metal plating, a highly reliable wiring layer free from voids is formed. Can be formed.
以下、本発明の実施の形態について、添付の図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
（関連技術）
本発明の実施形態を説明する前に、本発明に関連する関連技術の問題点について説明する。図１及び図２は関連技術の配線基板の製造方法を示す断面図である。
(Related technology)
Prior to describing embodiments of the present invention, problems of related technologies related to the present invention will be described. 1 and 2 are cross-sectional views showing a related art method for manufacturing a wiring board.
関連技術の配線基板の製造方法では、図１（ａ）に示すように、第１配線層２００を備えたコア基板１００を用意する。第１配線層２００の表面には密着増強処理層２１０が形成されている。密着増強処理層２１０は、第１配線層２００の表面を黒化処理するなどして粗化することによって得られる。
In the related art wiring board manufacturing method, as shown in FIG. 1A, a
コア基板１００にはその厚み方向に貫通する貫通電極１２０が設けられており、コア基板１００の上面側の配線層２００は貫通電極１２０を介して下面側の配線層（不図示）に接続されている。コア基板１００の両面側に多層配線が形成されるが、以下の説明では上面側のみを参照して説明する。
The
同じく図１（ａ）に示すように、コア基板１００の上に第１配線層２００を被覆する樹脂層３００を形成する。第１配線層２００の表面に密着増強処理層２１０が形成されているため、樹脂層３００は第１配線層２００の上に密着性がよい状態で形成される。
Similarly, as shown in FIG. 1A, a
次いで、図１（ｂ）に示すように、レーザによって樹脂層３００を加工することにより、第１配線層２００に到達するビアホールＶＨを形成する。このとき、ビアホールＶＨの底部に樹脂スミアＲＳが発生する。
Next, as shown in FIG. 1B, the via hole VH reaching the
次いで、図１（ｃ）に示すように、過マンガン酸カリウム法などのデスミア処理によってビアホールＶＨ内の樹脂スミアＲＳを除去してクリーニングする。このとき、デスミア処理によってビアホールの下部の樹脂層３００が外側にエッチングされやすい傾向があり、下部にえぐれ部Ａが形成されてしまう。
Next, as shown in FIG. 1C, the resin smear RS in the via hole VH is removed and cleaned by a desmear process such as a potassium permanganate method. At this time, the
さらに、図１（ｄ）に示すように、ビアホールＶＨ内を希硫酸などで酸洗浄することにより、ビアホールＶＨ内に露出する密着増強処理層２１０を除去して第１配線層２００を露出させる。酸洗浄を行うことによって、ビアホールＶＨの下部のえぐれ部Ａがさらに広がった状態となる。
Further, as shown in FIG. 1D, the inside of the via hole VH is acid cleaned with dilute sulfuric acid or the like, thereby removing the adhesion enhancing
続いて、図２（ａ）に示すように、スパッタ法により、前処理として逆スパッタを行って第１配線層２００の表面を活性化した後に、樹脂層３００上及びビアホールＶＨ内に膜厚が０．１μｍ程度のシード層４２０を形成する。スパッタ法は成膜のステップカバレジ（被覆性）が悪いため、シード層４２０はビアホールＶＨのえぐれ部Ａにはほとんど形成されず、ビアホールＶＨの上部の側面及び底部のみに形成される。
Subsequently, as shown in FIG. 2A, after the reverse sputtering is performed as a pretreatment by the sputtering method to activate the surface of the
なお、無電解めっきによって膜厚が１μｍ程度のシード層を形成する場合は、ビアホールＶＨのえぐれ部Ａの側面にもシード層が成膜される。 Note that when a seed layer having a thickness of about 1 μm is formed by electroless plating, the seed layer is also formed on the side surface of the bottom portion A of the via hole VH.
本実施形態では、第２配線層の微細化を達成するため、スパッタ法によって薄膜のシード層４２０を形成するようにしている。シード層４２０の膜厚を薄くすることにより、後述する金属めっき層をマスクにしてシード層４２０をエッチングする際にエッチング量を減らすことができるので、第２配線層の微細化を達成できるからである。
In the present embodiment, a
次いで、図２（ｂ）に示すように、第２配線層が配置される部分に開口部３２０ａが設けられためっきレジスト３２０をフォトリソグラフィによってシード層４２０の上に形成する。
Next, as shown in FIG. 2B, a plating resist 320 provided with an
さらに、図２（ｃ）に示すように、シード層４２０をめっき給電経路に利用する電解めっきにより、ビアホールＶＨ内及びめっきレジスト３２０の開口部３２０ａに銅などからなる金属めっき層４４０を形成する。
Further, as shown in FIG. 2C, a
このとき、ビアホールＶＨの下部のえぐれ部Ａの側面にはシード層４２０が存在しないので、えぐれ部Ａには電解めっきが施されない。その結果、ビアホールＶＨのストレート形状の領域は金属めっき層４４０で充填されるが、下部のえぐれ部ＡはボイドＢ（空間）となってしまう。
At this time, since the
次いで、図２（ｄ）に示すように、めっきレジスト３２０を除去した後に、金属めっき層４４０をマスクにしてシード層４２０をエッチングする。これにより、シード層４２０及び金属めっき層４４０によって構成される第２配線層４００が樹脂層３００の上に形成される。第２配線層４００はビアホールＶＨ（ビア導体）を介して第１配線層２００に接続される。
Next, as shown in FIG. 2D, after the plating resist 320 is removed, the
前述したように、セミアディティブ法で使用されるシード層４２０をスパッタ法によって薄膜で形成することにより、シード層４２０のエッチング量を減らすことができるので、第２配線層４００の微細化を達成できる。
As described above, since the
しかしながら、ビアホールＶＨを形成した後にデスミア処理や酸洗浄を行うとビアホールＶＨの下部に金属めっき層４４０が充填されないボイドＢが形成されてしまうので、配線基板の信頼性を確保できない問題がある。
However, if the desmear process or the acid cleaning is performed after the via hole VH is formed, the void B that is not filled with the
本願発明者は前述した問題を鑑み、デスミア処理せずにビアホール内に樹脂スミアを残した状態で、スパッタ法でシード層を形成し、ビアホールを埋め込む配線層を得た後に、ビアホールの底部を露出させて樹脂スミアを除去する方法を考案した。 In view of the above-mentioned problems, the present inventor formed a seed layer by sputtering while leaving a resin smear in the via hole without performing desmear treatment, and after obtaining a wiring layer for embedding the via hole, the bottom of the via hole was exposed. And devised a method for removing resin smear.
（第１の実施の形態）
図３〜図９は本発明の第１実施形態の配線基板の製造方法を示す断面図、図１０は図９（ｂ）の配線基板に半導体チップが実装された様子を示す断面図である。
(First embodiment)
3 to 9 are cross-sectional views showing a method of manufacturing a wiring board according to the first embodiment of the present invention, and FIG. 10 is a cross-sectional view showing a state in which a semiconductor chip is mounted on the wiring board of FIG.
第１実施形態の配線基板の製造方法では、図３（ａ）に示すように、まず、仮基板１０の両面側にエポキシ樹脂やポリイミド樹脂などの樹脂フィルムを貼付するなどして第１樹脂層２０をそれぞれ形成する。仮基板１０は、その上にビルドアップ配線を形成した後に、ビルドアップ配線から容易に分離できるようになっている。
In the method for manufacturing a wiring board according to the first embodiment, as shown in FIG. 3A, first, a first resin layer is formed by sticking a resin film such as an epoxy resin or a polyimide resin on both sides of the
例えば、仮基板１０の両面側には離型処理（シリコーン処理など）が施されており、ビルドアップ配線との界面から仮基板１０を分離することができる。
For example, a release treatment (silicone treatment or the like) is performed on both surfaces of the
あるいは、仮基板１０の上に銅箔（不図示）の周縁側のみを接着剤で接着し、銅箔の上にビルドアップ配線を形成してもよい。この場合は、仮基板１０の接着剤の内側部分を切断することにより、銅箔及びビルドアップ配線を仮基板１０から分離することができる。
Or only the peripheral side of copper foil (not shown) may be adhere | attached on the temporary board |
次いで、図３（ｂ）に示すように、両面側の第１樹脂層２０をレーザによって加工することにより、仮基板１０に到達する第１ビアホールＶＨ１をそれぞれ形成する。このとき、第１ビアホールＶＨ１内に樹脂スミアＲＳが発生する。
Next, as shown in FIG. 3B, the first via holes VH1 reaching the
本実施形態では、前述した関連技術と違って、第１ビアホールＶＨ１にえぐれ部が形成されないように、デスミア処理を省略する。デスミア処理を省略することにより、第１ビアホールＶＨ１はレーザで加工された直後の形状が維持される。 In the present embodiment, unlike the related technology described above, the desmear process is omitted so that no hollow portion is formed in the first via hole VH1. By omitting the desmear process, the shape of the first via hole VH1 immediately after being processed by the laser is maintained.
つまり、第１ビアホールＶＨ１は、ストレート形状又は上側から下側になるにつれて径が小さくなる順テーパ形状に維持される。また、第１樹脂層２０の下には接続すべく配線層が存在しないことから、酸洗浄をさらに省略できるので、第１ビアホールＶＨ１の上記形状が維持される。
That is, the first via hole VH1 is maintained in a straight shape or a forward tapered shape whose diameter decreases from the upper side to the lower side. Further, since there is no wiring layer to be connected under the
次いで、図３（ｃ）に示すように、仮基板１０の両面側において、第１ビアホールＶＨ１内に樹脂スミアＲＳを残した状態で、スパッタ法により、前処理として逆スパッタを行った後に、第１ビアホールＶＨ１内及び第１樹脂層２０の上にシード層３２をそれぞれ形成する。シード層３２としては、ニッケル（Ｎｉ）層、クロム（Ｃｒ）層又はチタン（Ｔｉ）層などが使用される。
Next, as shown in FIG. 3C, after performing reverse sputtering as a pretreatment by the sputtering method with the resin smear RS left in the first via hole VH1 on both sides of the
本実施形態では、第１ビアホールＶＨ１にえぐれ部が形成されないので、スパッタ法により、第１ビアホールＶＨ１の底部から側面全体にわたって薄膜（膜厚：０．１μｍ程度）のシード層３２を成膜することができる。 In the present embodiment, since no hollow portion is formed in the first via hole VH1, a thin seed layer 32 (film thickness: about 0.1 μm) is formed from the bottom of the first via hole VH1 to the entire side surface by sputtering. Can do.
このようにして、第１ビアホールＶＨ１の底部の樹脂スミアＲＳは、仮基板１０とシード層３２とによって挟まれた状態となる。
Thus, the resin smear RS at the bottom of the first via hole VH1 is sandwiched between the
本実施形態と違って、第１ビアホールＶＨを形成した後に、デスミア処理や酸洗浄を行うと第１樹脂層２０の表面がエッチングされてその中に含まれるフィラー（シリカ粒子）が露出する。フィラーは、第１樹脂層２０の熱膨張率を調整するために添加される。スパッタ法で形成されるシード層３２は、第１樹脂層２０の表面にフィラーが露出して表面改質されていると密着性が悪くなる傾向がある。
Unlike the present embodiment, after the first via hole VH is formed, when the desmear process or the acid cleaning is performed, the surface of the
デスミア処理や酸洗浄を省略することは、スパッタ法で形成されるシード層３２と第１樹脂層２０との密着性を向上させるという観点からも都合がよい。
Omitting the desmear treatment and the acid cleaning is also convenient from the viewpoint of improving the adhesion between the
次いで、図４（ａ）に示すように、コア基板１０の両面側において、第１配線層が配置される部分に開口部１２ａが設けられためっきレジスト１２をシード層３２の上にそれぞれ形成する。めっきレジスト１２の開口部１２ａは第１ビアホールＶＨ１に連通して配置される。
Next, as shown in FIG. 4A, on both sides of the
さらに、図４（ｂ）に示すように、シード層３２をめっき給電経路に利用する電解めっきにより、第１ビアホールＶＨ１内及びめっきレジスト１２の開口部１２ａに銅などからなる金属めっき層３４を形成する。
Further, as shown in FIG. 4B, a
このとき、第１ビアホールＶＨ１の内面全体がシード層３２で被覆されているので、金属めっき層３４はボイドが発生することなく、第１ビアホールＶＨ１に安定して充填される。
At this time, since the entire inner surface of the first via hole VH1 is covered with the
次いで、図５（ａ）に示すように、仮基板１０の両面側において、めっきレジスト１２を除去することによりその下のシード層３２を露出させる。
Next, as shown in FIG. 5A, the
さらに、図５（ｂ）に示すように、仮基板１０の両面側において、金属めっき層３４をマスクにしてシード層３２をそれぞれエッチングする。これにより、両面側の第１樹脂層２０の上に、シード層３２及び金属めっき層３４によって構成される第１配線層３０がそれぞれ形成される。
Further, as shown in FIG. 5B, the
本実施形態では、第１配線層３０を構成するシード層３２はスパッタ法によって薄膜（０．１μｍ程度）で形成することができる。このため、無電解めっきで厚膜（１μｍ程度）のシード層を形成する場合より、シード層３２をエッチングする際の第１配線層３０の細りが低減されると共に、微細化する際のパターン飛びの発生が防止される。
In the present embodiment, the
さらには、デスミア処理を省略することにより第１樹脂層２０の表面が粗化されないため、シード層３２のエッチング残渣が発生しにくくなり、微細な第１配線層３０を歩留りよく形成することができる。本実施形態では、第１配線層３０の配線ピッチを３０μｍ以下（ライン：スペース＝１５：１５μｍ以下）に微細化して形成することができる。
Furthermore, since the surface of the
次いで、図６（ａ）に示すように、仮基板１０の両面側において、第１樹脂層２０及び第１配線層３０の上に樹脂フィルムを貼付するなどして第２樹脂層４０をそれぞれ形成する。さらに、両面側の第２樹脂層４０をレーザで加工することにより、第１配線層３０に到達する第２ビアホールＶＨ２をそれぞれ形成する。第２ビアホールＶＨ２を形成する際にも底部に樹脂スミアＲＳが発生する。
Next, as shown in FIG. 6A, the
第２ビアホールＶＨ２は第１配線層３０に接続する必要があるので、第２ビアホールＶＨ２内の樹脂スミアＲＳを除去する必要がある。
Since the second via hole VH2 needs to be connected to the
このため、図６（ｂ）に示すように、第２ビアホールＶＨ２内をデスミア処理することにより樹脂スミアＲＳを除去してクリーニングする。さらに、第２ビアホールＶＨ２内を酸洗浄する。これにより、第２ビアホールＶＨ２の下部にえぐれ部Ａが発生する。第２配線層は第１配線層３０より配線ピッチ（ライン：スペース）が広く設定されるため、無電解めっきによる厚膜のシード層５２を使用することができる。
Therefore, as shown in FIG. 6B, the resin smear RS is removed and cleaned by desmearing the inside of the second via hole VH2. Further, the inside of the second via hole VH2 is acid cleaned. As a result, a hollow portion A is generated below the second via hole VH2. Since the second wiring layer has a wider wiring pitch (line: space) than the
次いで、図７（ａ）に示すように、無電解めっきで形成されたシード層５２及び金属めっき層５４によって構成される第２配線層５０を第２樹脂層４０の上に形成する。第２配線層５０は第２ビアホールＶＨ２（ビア導体）を介して第１配線層３０に電気接続される。
Next, as shown in FIG. 7A, the
形成過程を詳しく説明すると、第２ビアホールＶＨ２内及び第２樹脂層４０の上に無電解めっきによってシード層５２を形成する。このとき、無電解めっきによって形成されるシード層５２は第２ビアホールＶＨ２のえぐれ部Ａの側面を被覆して形成される。
The formation process will be described in detail. The
その後に、第１配線層３０の形成方法と同様に、第２配線層５０が配置される部分に開口部が設けられためっきレジスト（不図示）を形成する。さらに、電解めっきによって第２ビアホールＶＨ２内及びめっきレジストの開口部に金属めっき層５４を形成する。
Thereafter, in the same manner as the method for forming the
第２ビアホールＶＨ２のえぐれ部Ａはシード層５２で被覆されているので、金属めっき層５４はボイドが発生することなく第２ビアホールＶＨ２内に充填される。その後に、めっきレジストを除去した後に、金属めっき層５４をマスクにしてシード層５２をエッチングする。
Since the hollow portion A of the second via hole VH2 is covered with the
これにより、第１配線層３０と第２配線層５０との接続部に樹脂スミアＲＳが残ることなく、第１配線層３０と第２配線層５０とが信頼性よく電気接続される。
Accordingly, the resin wiring smear RS does not remain at the connection portion between the
続いて、図７（ｂ）に示すように、コア基板１０の両面側において、第２配線層５０のパッド部上に開口部１４ａが設けられたソルダレジスト１４を第２樹脂層４０の上にそれぞれ形成する。
Subsequently, as shown in FIG. 7B, the solder resist 14 provided with the
これにより、仮基板１０の両面側にビルドアップ配線２がそれぞれ形成される。
As a result, the build-up
本実施形態では、第１配線層３０の上に第２配線層５０を積層する形態を例示するが、積層数は任意に設定することができ、第１配線層３０に接続されるｎ層（ｎは１以上の整数）の上側配線層を積層してもよい。
In the present embodiment, an example in which the
また、第２配線層５０を含む上側配線層の形成方法としては、前述したセミアディティブ法の他に、サブトラクティブ法などを使用してもよい。
Further, as a method for forming the upper wiring layer including the
次いで、図８に示すように、仮基板１０とビルドアップ配線２の第１樹脂層２０との界面から剥離することにより、仮基板１０とビルドアップ配線２とを分離する。このとき、ビルドアップ配線２の第１樹脂層２０の露出面に第１ビアホールＶＨ１の底部に残った樹脂スミアＲＳが露出した状態となる。
Next, as shown in FIG. 8, the
あるいは、前述したように、仮基板１０の上に銅箔の周縁側のみを接着剤で接着し、銅箔の上にビルドアップ配線２を形成する場合は、仮基板１０の接着剤の内側部分を切断することにより、銅箔及びビルドアップ配線２が仮基板１０から分離される。この場合は、銅箔がウェットエッチングによってビルドアップ配線２から除去されて、樹脂スミアが露出する。
Alternatively, as described above, when only the peripheral side of the copper foil is bonded onto the
あるいは、仮基板１０を銅などの金属板や金属箔から形成し、横方向から仮基板１０をウェットエッチングすることによりビルドアップ配線２を分離することも可能である。
Alternatively, the build-up
次いで、図９（ａ）に示すように、図８のビルドアップ配線２の露出面の樹脂スミアＲＳをデスミア処理によって除去する。これにより、第１ビアホールＶＨ１の底部（図９（ａ）では上部）のシード層３２が露出する。デスミア処理の他に、ドライエッチング又はＣＭＰ（Chemical Mechanical Polishing）などによって樹脂スミアＲＳを除去してもよい。
Next, as shown in FIG. 9A, the resin smear RS on the exposed surface of the build-up
その後に、図９（ｂ）に示すように、第１ビアホールＶＨ１の底部（図９（ｂ）では上部）のシード層３２をエッチングによって除去することにより、第１配線層３０の金属めっき層（銅）３４を露出させる。
Thereafter, as shown in FIG. 9B, the
さらに、露出した金属めっき層３４の上にニッケル（Ｎｉ）／金（Ａｕ）めっき層を順次形成するなどして、半導体チップが接続されるチップ用接続部Ｃ１を得る。このとき同時に、ビルドアップ配線２の下面側のソルダレジスト１４の開口部１４内の第１配線層３０にニッケル／金めっき層などからなる端子用接続部Ｃ２が形成される。
Further, a nickel (Ni) / gold (Au) plating layer is sequentially formed on the exposed
なお、第１ビアホールＶＨ１の底部（図９（ｂ）では上部）にシード層３２を残しても差し支えない場合は、シード層３２の上にチップ用接続部Ｃが形成される。
If the
これにより、第１実施形態の配線基板１が得られる。
Thereby, the
以上説明したように、第１実施形態の配線基板の製造方法では、仮基板１０上の第１樹脂層２０にレーザによって第１ビアホールＶＨ１が形成される。次いで、デスミア処理や酸洗浄を省略して第１ビアホールＶＨ１内に樹脂スミアを残した状態でスパッタ法によってシード層３２が形成される。
As described above, in the wiring board manufacturing method of the first embodiment, the first via hole VH1 is formed in the
デスミア処理や酸洗浄を省略することにより、第１ビアホールＶＨにはえぐれ部が発生しないので、スパッタ法によって第１ビアホールＶＨ１の内面に薄膜のシード層３２を良好なステップカバレジ（被覆性）で形成することができる。
By omitting the desmear process and the acid cleaning, the first via hole VH does not have a void portion, so that the
従って、第１ビアホールＶＨ１内にボイドが発生することなく、信頼性の高い微細な第１配線層３０をセミアディティブ法によって形成することができる。
Therefore, the highly reliable fine
第１配線層３０の上に配置される第２ビアホールＶＨ２はデスミア処理によって樹脂スミアが除去される。その後に、無電解めっきによるシード層及び電解金属めっき層から第２配線層５０が形成されて、ビルドアップ配線２が得られる。第２配線層５０は第１配線層３０より配線ピッチ（ライン：スペース）が広く設定される。
Resin smear is removed from the second via hole VH2 disposed on the
そして、仮基板１０とビルドアップ配線２とが分離された後に、ビルドアップ配線２の露出面の樹脂スミアＲＳが除去される。
Then, after the
このようにして、第１ビアホールＶＨ１の底部に第１配線層３０が露出し、チップ用接続部Ｃ１として利用される。第１ビアホールＶＨ１の底部にえぐれ部が発生しないので、狭ピッチのチップ用接続部Ｃ１を歩留りよく形成することができる。
In this way, the
これにより、狭ピッチの接続パッドを備えた高性能な半導体チップを実装するための配線基板として使用することができる。 Thereby, it can be used as a wiring board for mounting a high-performance semiconductor chip having connection pads with a narrow pitch.
図１０には図９（ｂ）の配線基板１に半導体チップが実装された様子が示されている。図１０に示すように、半導体チップ６０がはんだなどのバンプ電極６２によって配線基板１の第１配線層３０のチップ用接続部Ｃ１にフリップチップ接続される。
FIG. 10 shows a state in which a semiconductor chip is mounted on the
このとき、チップ用接続部Ｃ１は第１樹脂層２０と同一面に形成されて平坦化されており、ソルダレジストの段差もないため、半導体チップ６０をフリップチップ実装しやすいという利点がある。
At this time, the chip connecting portion C1 is formed on the same surface as the
さらに、半導体チップ６０の下側の隙間にアンダーフィル樹脂６４が充填される。そして、配線基板１の下面側の第２配線層５０の端子用接続部Ｃ２にはんだボールなどが搭載されて外部接続端子６６が設けられる。
Further, an
（第２の実施の形態）
図１１〜図１４は本発明の第２実施形態の配線基板の製造方法を示す断面図、図１５は図１４（ｂ）の配線基板に半導体チップが実装される様子を示す断面図である。第２実施形態では、第１実施形態と同一工程についてはその詳しい説明を省略する。第２実施形態では、第１配線層がダマシンプロセスによって形成される。
(Second Embodiment)
FIGS. 11 to 14 are cross-sectional views showing a method for manufacturing a wiring board according to a second embodiment of the present invention, and FIG. 15 is a cross-sectional view showing how a semiconductor chip is mounted on the wiring board of FIG. In the second embodiment, detailed description of the same steps as those in the first embodiment is omitted. In the second embodiment, the first wiring layer is formed by a damascene process.
第２実施形態の配線基板の製造方法では、図１１（ａ）に示すように、第１実施形態の図３（ａ）と同様に、仮基板１０の両面側に第１樹脂層２０をそれぞれ形成する。次いで、図１１（ｂ）に示すように、両面側の第１樹脂層２０の上に、第１配線層が配置される部分に開口部２２ａが設けられた永久レジスト２２をフォトリソグラフィによって形成する。
In the method of manufacturing the wiring board according to the second embodiment, as shown in FIG. 11A, the first resin layers 20 are respectively formed on both sides of the
永久レジスト２２は、めっきレジストとして機能すると共に、それ以降は剥離せずに層間絶縁層として使用される。 The permanent resist 22 functions as a plating resist and thereafter is used as an interlayer insulating layer without peeling off.
次いで、図１２（ａ）に示すように、コア基板１０の両面側において、永久レジスト２２及び第１樹脂層２０をレーザで加工することにより、仮基板１０に到達する第１ビアホールＶＨ１をそれぞれ形成する。このとき、第１ビアホールＶＨ１の底部に樹脂スミアＲＳが発生する。
Next, as shown in FIG. 12A, the first via holes VH1 reaching the
ここで、第１実施形態と同様に、デスミア処理及び酸洗浄が省略される。これにより、図１２（ａ）の第１ビアホールＶＨ１の形状と、永久レジスト２２及びその開口部２２ａの形状が変形することなく維持される。
Here, as in the first embodiment, desmear treatment and acid cleaning are omitted. Thereby, the shape of the first via hole VH1 in FIG. 12A and the shapes of the permanent resist 22 and the
本実施形態と違って、図１２（ａ）において第１ビアホールＶＨ１内の樹脂スミアＲＳをデスミア処理で除去する場合について言及する。 Unlike the present embodiment, the case where the resin smear RS in the first via hole VH1 is removed by desmear processing in FIG.
この場合は、第１ビアホールＶＨ１の下部にえぐれ部が発生するばかりではなく、永久レジスト２２が極端に細ったり、パターン飛びが発生したりするので、めっきレジストとして機能しなくなることが理解される。 In this case, it is understood that not only does a hollow portion occur in the lower portion of the first via hole VH1, but the permanent resist 22 becomes extremely thin or pattern skipping occurs, so that it does not function as a plating resist.
また、デスミア処理による永久レジスト２２のダメージを回避するために、第１樹脂層２０に第１ビアホールＶＨ１を形成し、デスミア処理した後に、永久レジスト２２をパターン化する方法が考えられる。
In order to avoid the damage of the permanent resist 22 due to the desmear process, a method of patterning the permanent resist 22 after forming the first via hole VH1 in the
しかしながら、第１ビアホールＶＨ１の段差が発生した第１樹脂層２０の上に永久レジスト２２をパターン精度よく形成することは困難を極める。
However, it is extremely difficult to form the permanent resist 22 with high pattern accuracy on the
続いて、図１２（ｂ）に示すように、仮基板１０の両面側において、第１ビアホールＶＨ１内に樹脂スミアＲＳを残した状態で、スパッタ法により、前処理として逆スパッタを行った後に、第１ビアホールＶＨ１内、第１樹脂層２０及び永久レジスト２２の上にシード層３２を形成する。これにより、仮基板１０とシード層３２との間に樹脂スミアＲＳが挟まれた状態となる。
Subsequently, as shown in FIG. 12B, on the both sides of the
続いて、図１３（ａ）に示すように、仮基板１０の両面側において、シード層３２をめっき給電経路に利用する電解めっきにより、第１ビアホールＶＨ１内及び永久レジスト２２の開口部を埋め込む金属めっき層３４をそれぞれ形成する。
Subsequently, as shown in FIG. 13A, on both sides of the
次いで、図１３（ｂ）に示すように、両面側の金属めっき層３４及びシード層３２を永久レジスト２２が露出するまでＣＭＰなどでそれぞれ研磨する。これにより、第１ビアホールＶＨ１内及び永久レジスト２２の開口部にシード層３２及び金属めっき層３４から構成される第１配線層３０が埋め込まれて形成される。
Next, as shown in FIG. 13B, the
第２実施形態では、第１ビアホールＶＨ１及び永久レジスト２２のパターン形状が変形しないので、設計スペック内の寸法精度のよい第１配線層３０が形成される。
In the second embodiment, since the pattern shapes of the first via hole VH1 and the permanent resist 22 are not deformed, the
続いて、図１４（ａ）に示すように、第１実施形態の図６（ａ）〜図７（ｂ）と同一の工程を遂行する。これにより、第２ビアホールＶＨ２（ビア導体）を介して第１配線層３０に接続される第２配線層５０が第２樹脂層４０の上に形成される。第２配線層５０はシード層５２及び金属めっき層５４によって構成される。
Subsequently, as shown in FIG. 14A, the same steps as those in FIGS. 6A to 7B of the first embodiment are performed. Thereby, the
第１実施形態と同様に、第２樹脂層４０に形成された第２ビアホールＶＨ２内に発生する樹脂スミアがデスミア処理で除去されることにより、第２ビアホールＶＨ２の下部にえぐれ部Ａが形成される。そして、第２配線層５０を構成するシード層５２は無電解めっきによって形成される。
Similar to the first embodiment, the resin smear generated in the second via hole VH2 formed in the
さらに、仮基板１０の両面側において、第２配線層５０のパッド部上に開口部１４ａが設けられたソルダレジスト１４がそれぞれ形成される。
Further, on both sides of the
このようにして、仮基板１０の両面側にビルドアップ配線２がそれぞれ形成される。
In this way, the build-up
第１実施形態と同様に、第１配線層３０に接続されるｎ層（ｎは１以上の整数）の上側配線層を積層してもよい。また、第２配線層５０を含む上側配線層の形成方法としては、前述したセミアディティブ法の他に、サブトラクティブ法などを使用してもよい。
Similarly to the first embodiment, an upper wiring layer of n layers (n is an integer of 1 or more) connected to the
次いで、図１４（ｂ）に示すように、第１実施形態と同様に、仮基板１０とビルドアップ配線２とを分離することにより、ビルドアップ配線２の第１樹脂層２０の露出面に樹脂スミアＲＳを露出させる。
Next, as shown in FIG. 14B, as in the first embodiment, the
さらに、図１５（ａ）に示すように、ビルドアップ配線２の第１樹脂層２０の露出面をデスミア処理する。これにより、樹脂スミアＲＳが除去されて第１ビアホールＶＨ１の底部（図１５（ａ）では上部）の第１配線層３０のシード層３２を露出させる。
Further, as shown in FIG. 15A, the exposed surface of the
続いて、図１５（ｂ）に示すように、ビルドアップ配線２の第１樹脂層２０の露出面に露出するシード層３２をエッチングして金属めっき層３４を露出させ、その上にＮｉ／Ａｕめっき層を形成するなどしてチップ用接続部Ｃ１を得る。なお、第１ビアホールＶＨ１の底部（図１５（ｂ）では上部）にシード層３２を残しても差し支えない場合は、シード層３２の上にチップ用接続部Ｃが形成される。
Subsequently, as shown in FIG. 15B, the
また同時に、ビルドアップ配線２のソルダレジスト１４の開口部１４内の第２配線層５０にＮｉ／Ａｕめっき層などの端子用接続部Ｃ２が形成される。これにより、第２実施形態の配線基板１ａが得られる。
At the same time, a terminal connection portion C2 such as a Ni / Au plating layer is formed in the
第２実施形態の配線基板の製造方法は、第１実施形態と同様な効果を奏する。第２実施形態では、ダマシンプロセスを使用するので、第１ビアホールＶＨ１及び永久レジスト２２の開口部２２ａに対応して第１配線層３０が形成される。第１実施形態で説明したセミアディティブ法と違って、シード層３２のエッチング工程がないので、第１実施形態より第１配線層３０の微細化を図ることができる。
The method for manufacturing a wiring board according to the second embodiment has the same effects as those of the first embodiment. In the second embodiment, since a damascene process is used, the
そして、図１６に示すように、第１実施形態と同様に、配線基板１ａのチップ用接続部Ｃに半導体チップ６０がはんだなどのバンプ電極６２によってフリップチップ接続される。また、半導体チップ６０の下側の隙間にアンダーフィル樹脂６４が充填される。
Then, as shown in FIG. 16, as in the first embodiment, the
さらに、配線基板１ａの端子用接続部Ｃ２にはんだボールを搭載するなどして外部接続端子６６が設けられる。
Furthermore,
なお、前述した第１、第２実施形態では、仮基板１０の両面側にビルドアップ配線２をそれぞれ形成しているが、仮基板１０の片面上のみにビルドアップ配線２を形成することにより、配線基板１，１ａを製造してもよい。
In the first and second embodiments described above, the build-up
１，１ａ…配線基板、２…ビルドアップ配線、１０…仮基板、１２…めっきレジスト、１２ａ，１４ａ，２２ａ…開口部、１４…ソルダレジスト、２０…第１樹脂層、２２…永久レジスト、３０…第１配線層、３２，５２…シード層、３４，５４…金属めっき層、４０…第２樹脂層、５０…第２配線層、６０…半導体チップ、６２…バンプ電極、６４…アンダーフィル樹脂、６６…外部接続端子、Ａ…えぐれ部、Ｂ…ボイド（空間）、ＲＳ…樹脂スミア、ＶＨ１…第１ビアホール、ＶＨ２…第２ビアホール。
DESCRIPTION OF
Claims (7)
前記樹脂層をレーザで貫通加工することにより、前記仮基板に到達するビアホールを形成する工程と、
前記樹脂層上及び前記ビアホールの内面にシード層を形成する工程と、
前記シード層と、前記シード層をめっき給電経路に利用する電解めっきで形成される金属めっき層とを利用することにより、前記ビアホールに充填される配線層を得る工程と、
前記仮基板と前記樹脂層とを分離することにより、前記樹脂層の露出面に前記ビアホールの底部の前記配線層上に残った樹脂スミアを露出させる工程と、
前記樹脂スミアを露出させる工程の後に、前記ビアホールの底部の前記配線層上の前記樹脂スミアを除去する工程とを有することを特徴とする配線基板の製造方法。 Forming a resin layer in a state where it can be separated on the temporary substrate;
Forming a via hole reaching the temporary substrate by penetrating the resin layer with a laser; and
Forming a seed layer on the resin layer and on the inner surface of the via hole;
Obtaining a wiring layer filling the via hole by using the seed layer and a metal plating layer formed by electrolytic plating using the seed layer as a plating power feeding path;
Separating the temporary substrate and the resin layer to expose the resin smear remaining on the wiring layer at the bottom of the via hole on the exposed surface of the resin layer;
After said step of exposing the resin smear, method for manufacturing a wiring substrate, characterized by a step of removing the resin smear on the wiring layer at the bottom of the via hole.
前記シード層の上に、前記配線層が配置される部分に開口部が設けられためっきレジストを形成する工程と、
前記ビアホール内及び前記めっきレジストの開口部に前記金属めっき層を形成する工程と、
前記めっきレジストを除去する工程と、
前記金属めっき層をマスクにして前記シード層をエッチングする工程とを含むことを特徴とする請求項１に記載の配線基板の製造方法。 The step of obtaining the wiring layer includes
Forming a plating resist having an opening in a portion where the wiring layer is disposed on the seed layer;
Forming the metal plating layer in the via hole and in the opening of the plating resist;
Removing the plating resist;
The method according to claim 1, further comprising: etching the seed layer using the metal plating layer as a mask.
前記樹脂層の上に、開口部が設けられた永久レジストを形成することを含み、
前記ビアホールを形成する工程において、
前記永久レジスト及び前記樹脂層を貫通する前記ビアホールを形成し、
前記シード層を形成する工程において、
前記シード層が前記永久レジストの上にさらに形成され、
前記配線層を得る工程は、
前記ビアホール内及び前記永久レジストの開口部を埋め込むように前記金属めっき層を形成する工程と、
前記金属めっき層及びシード層を前記永久レジストが露出するまで研磨することにより、前記ビアホール内及び前記永久レジストの開口部に前記配線層を得る工程とを含むことを特徴とする請求項１に記載の配線基板の製造方法。 The step of forming the resin layer includes
Forming a permanent resist provided with openings on the resin layer;
In the step of forming the via hole,
Forming the via hole penetrating the permanent resist and the resin layer;
In the step of forming the seed layer,
The seed layer is further formed on the permanent resist;
The step of obtaining the wiring layer includes
Forming the metal plating layer so as to fill the via hole and the opening of the permanent resist;
2. The step of polishing the metal plating layer and the seed layer until the permanent resist is exposed to obtain the wiring layer in the via hole and in the opening of the permanent resist. Wiring board manufacturing method.
前記配線層の上にそれに電気接続されるｎ層（ｎは１以上の整数）の上側配線層を形成する工程をさらに有することを特徴とする請求項１乃至３のいずれか一項に記載の配線基板の製造方法。 After the step of obtaining the wiring layer and before the step of separating the temporary substrate and the resin layer,
4. The method according to claim 1, further comprising forming an upper wiring layer of n layers (n is an integer of 1 or more) electrically connected to the wiring layer. 5. A method for manufacturing a wiring board.
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