JP5407276B2 - 半導体素子の製造方法 - Google Patents

Description

本発明は半導体素子の製造方法に関する。より詳細には、絶縁膜上に半導体膜が形成された半導体基板をドライエッチングして半導体素子を製造する際のサイドエッチングを抑制する技術に関する。

ドライエッチングは、半導体基板に、エッチングパターンが形成されたマスクを設け、反応室内の下部電極上に半導体基板を装填し、反応室内の気圧を下げて反応ガスを流しながら、上部電極または／および下部電極に周波数電力を印加して反応室内にプラズマを発生させて半導体基板を加工する技術である（例えば、非特許文献１参照。）。

ドライエッチングにおいて、プラズマ熱、反応熱やヒータからの輻射熱などによって半導体基板温度が上昇する。このため、マスク層の材料としてフォトレジスト材料が用いられる場合には、レジスト層のダメージやパターン寸法の変化を回避する必要がある。そこで、半導体基板の冷却のために、外部に設置された冷却媒体の熱伝導ガスとしてのヘリウムの吹き付けが一般的に行われている（例えば、特許文献１参照。）。このとき、ヘリウムガスなどの吹き付けにより半導体基板が移動しないように、クランプを用いて下部電極に向かう力を加えることにより半導体基板を押さえて固定する。

特開２０００−４０６９４号公報 関根誠、「プラズマエッチング装置技術開発の経緯，課題と展望」、プラズマ・核融合学会誌、 Ｖｏｌ．８３， Ｎｏ．４（２００７０４２５） ｐｐ．３１９−３２４、社団法人プラズマ・核融合学会

近年、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）の技術を用いて種々の素子が形成されるようになった。このような素子の形成においては、従来のドライエッチングよりもさらにアスペクト比の高いエッチングを行う必要があり、例えばＤＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）の技術が用いられる。この場合に、フォトレジスト材料を用いてマスクを形成するには、マスクの膜の厚みを従来の半導体素子の形成のためのドライエッチングにおけるよりも数十μm大きくする必要がある。

このようにフォトレジスト材料のマスクの膜の厚みを大きくした場合、絶縁性を有するセラミックスを用いて形成されたクランプを用いてドライエッチングを行うと、半導体基板の温度上昇により半導体基板がクランプに貼り付いてしまうことが頻発し、クランプと半導体基板とを分離することが非常に困難となる。そこで、クランプの材料として導電性を有し放熱性が高いアルミニウムなどの金属が用いられている。しかし、導電性を有するクランプをエッチング装置に用いる場合には、下部電極とクランプとに電位差が生じ半導体基板を介して電流が流れてしまうとバイアスパワーの損失が生じてしまう。これを防ぐために、下部電極とクランプとは同じ電位となるように構成されている。

しかしながら、このような構成では、半導体基板がＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のように絶縁層の上に形成された半導体層を有する場合には、半導体層に対するエッチングにより形成される溝が絶縁層に到達すると、半導体基板の上面に、クランプと電気的に導通する部分と、クランプと絶縁状態となる部分とが生じてそれらの部分の間には電位差が生じることがある。クランプと電気的に導通せず電気的に孤立した領域が半導体基板に形成された場合にこのような電位差が生じる。このため、クランプと電気的に導通する部分の壁面にイオンの引き込みが発生し、サイドエッチングが生じて加工不良が発生する。

そこで、本発明は、少なくとも半導体素子が形成される領域におけるサイドエッチングの発生を抑制しながら半導体素子を製造する技術を提供する。

すなわち、本発明の一実施形態においては、半導体素子を形成する領域に溝を形成するマスクを半導体膜の一方に備え、絶縁膜を前記半導体膜の他方に備える半導体基板を、ドライエッチング装置の下部電極上に置く。このとき、マスクを備える面が被加工面になるように置く。そして、その半導体基板の外周部をその下部電極と略同電位となる金属性のクランプにて押さえる。その後、前記絶縁膜をエッチングストッパ層とするドライエッチングを開始する。そのドライエッチングにおいては、少なくとも、その領域の周囲に形成される溝の底面がその絶縁膜に達した後は、その領域とそのクランプとを電気的に絶縁状態にする。

これにより、すくなくとも、半導体素子が形成される領域の周囲に形成される溝の底面がエッチングストッパ層である絶縁膜に到達した後には、半導体素子が形成される領域とクランプと電気的に絶縁した状態となるので、上述したサイドエッチングが抑制され、課題が解決される。

半導体素子が形成される領域である所定領域がクランプと電気的に絶縁状態にするためには、前記ドライエッチングよりも先に、その半導体素子が形成される領域の周囲に溝を形成してもよい。

また、半導体素子が形成される領域を取り囲む溝の底面をその絶縁膜に到達させた後、そのマスクをその半導体膜の一方に形成してもよい。

また、別のマスク材料を配置してその領域の周囲に形成される溝に対応する第２のマスクを形成し、その第２のマスクを用いてその領域の周囲に形成される溝を形成し、その第２のマスクを除去した後、そのドライエッチングを行ってもよい。

また、そのマスクにおいてその領域の周囲に形成される溝の幅がその領域に形成される溝の幅よりも大きくなっていてもよい。これにより、マイクロローディング効果によって、半導体素子が形成される領域を取り囲む溝がその領域に形成される溝よりも先に絶縁膜に到達し、半導体素子の形成のための溝の底面がエッチングストッパ層である絶縁膜に到達する前から、半導体素子が形成される領域である所定領域がクランプと電気的に絶縁した状態となり、半導体素子の形成のための溝の底面がエッチングストッパ層である絶縁膜に到達した後は、半導体素子が形成される領域がクランプと電気的に絶縁状態となる。

また、その半導体膜のうちその半導体基板の外周部をその絶縁膜まで除去して、その領域とクランプとを電気的に絶縁状態にしてもよい。

また、上面のうちその半導体基板の外周部に絶縁物質を形成して、前記所定領域と前記クランプとを電気的に絶縁状態にしてもよい。

本発明により、半導体素子を形成するための溝の壁面をドライエッチングで形成する際のサイドエッチングの発生を抑制することができる。これにより、加工不良の発生を抑制し、形成される半導体素子の品質及び歩留まりを向上させることができる。

以下、本発明を実施するための最良の形態について図面を参照しながら説明を行う。なお、本発明は以下の説明に限定されるものではない。適宜拡張、変更が可能であり、そのように拡張、変更した形態も本発明の要旨に含まれる。

（本発明の実施に用いられるドライエッチング装置）
図１は、ドライエッチング装置を側面から観察した場合の概要構成例（断面図）を示す。図１において、反応室１内に、上部電極２と下部電極３とが設けられている。下部電極４の周囲には、支持部４が配置され、その上にクランプ５を設置することが可能である。クランプ５は導電性を有する金属で構成される。例えばクランプ５はアルミニウムで構成される。そして、クランプ５と下部電極３とは略同電位にする。もし、クランプ５と下部電極３との間に電位差が存在すると、半導体基板がシリコン単結晶で構成されている場合や半導体基板を貫くコンタクトが存在している場合など上面と下面とが電気的に導通する場合には、クランプ５と下部電極３との間に電流が流れ、エネルギーの損失が発生するからである。クランプ５と下部電極３とを略同電位とするためには、例えば、下部電極３とクランプ５との間に伝導性を有するコンタクト６を配置し、下部電極３とクランプ５とを電気的に導通させる。コンタクト６は、柱状をしており、複数のコンタクトが下部電極３の上に配置される。あるいはコンタクト６は環状あるいはバネ状となっていてもよく、下部電極３の周囲に配置される。またコンタクト６の役割には、クランプ５を支持部４とともに支えることが含まれていても良い。

半導体基板７は、下部電極３の上に置かれる。本発明では、半導体基板としては、上面と下面とが電気的に導通しないものが用いられる。そのような半導体基板は、半導体素子の形成のための溝に対応するマスクを半導体膜の一方に備え、絶縁膜をその半導体膜の他方に備える。例えば、ＳＯＩ基板のようにシリコン層の間に酸化シリコン層を有し、さらに、シリコン層の一方にマスクを形成した半導体基板がある。この場合は、酸化シリコン膜が絶縁膜となる。また、ガラス基板の上に半導体膜を有する半導体基板がある。この場合には、ガラス基板が絶縁膜となる。

マスクは、例えば、フォトレジスト材料を塗布し、半導体素子の形成のための溝の部分のレジストが除去されて形成される開口によるパターンを形成し、半導体膜の一方の面に備えられる。マスクの材料はフォトレジスト材料に限られることはなく、窒化珪素などによってマスクが形成されていてもよい。この場合には、窒化珪素などを堆積などした後にフォトレジストを塗布してフォトレジストにパターンを形成して窒化珪素などのエッチングを行って、マスクを形成する。マスクを備える面を下部電極３とは逆の面にして半導体基板を置くことで、マスクを備える面が被加工面となる。ドライエッチングを行うと、マスクに形成された開口を通してイオンが衝突して半導体膜がエッチングされる。エッチングガスの材料を適宜選択することにより、エッチングは一般的には異方性を有するものとなり、半導体基板に垂直な方向にエッチングが進むことになる。したがって、エッチングにより形成される溝の壁面は半導体基板に垂直となる。

そして半導体基板７の外周部にクランプ５が置かれ、半導体基板７には下部電極に向かう力が加えられることで、半導体基板７が押さえられる。これにより半導体基板７が下部電極３上に固定される。半導体基板７の下面の全体が下部電極３と接触するようになっていてもよいが、半導体基板７の上面のうちクランプ５からの力が加わる上面の外周部に対応する下面の外周部が下部電極３と接触するようになっており、他の部分はヘリウムなどの冷却のためのガスを半導体基板７に吹き付けられるように、隙間が存在していてもよい。

また、クランプ５の上部を覆うように、シールド８が設けられていてもよい。シールド８は導電性のある材料で形成され、すくなくともドライエッチングの間は接地がされる。下部電極３に低周波数（例えば数キロヘルツから数メガヘルツ）のバイアス周波数電力を印加する場合、プラズマ中のイオンがバイアス周波数に追従して下部電極３及びクランプ４に衝突する向きに移動する。このため、シールド８が設けられていないと、イオンがクランプ５に衝突し、スパッタリングが発生し、半導体基板７が汚染される。これを防ぐために、接地したシールド８によりクランプ５の上部を覆い、シールド８とプラズマとに電位差が生ずるようにして、クランプ５のスパッタリングの発生を防止する。

なお、下部電極３に高周波数（例えば数ギガヘルツ）のバイアス周波数電力を印加する場合には、イオンの質量の存在により、プラズマ中のイオンはバイアス周波数に追従できない。このためシールド８が無くてもクランプ５のスパッタリングは発生しない。ただし、バイアスの電位変化が大きく、また、反応室１内の気圧が低い場合には、クランプ５のスパッタリングが発生し得るので、シールド８を設けるのがよい。

下部電極３にバイアス周波数電力を供給するために電源９が下部電極３に接続される。また上部電極２には周波数電力の供給のための電源１０が接続される。この場合、電源９と下部電極３との間、電源１０と上部電極２との間には、整合回路（図示せず）が設けられる。なお、電源９と電源１０とは、同じ周波数電力を供給してもよいし、異なる周波数電力を供給してもよい。また、電源９と電源１０との２つの電源を用いる必要はなく、１つの電源を上部電極２と下部電極３とに接続し、例えば、上部電極２を接地してもよい。

そして、排気管１２から排気を行い反応室１内の気圧を下げ、導入管１１よりエッチングガスを反応室１内に供給し、プラズマ１３を発生させる。また、ドライエッチングを行っている間、半導体基板７の温度上昇を防ぐために、冷却ガス導入管１３よりヘリウムなどの冷却のためのガスを供給し、半導体基板７に吹き付けて冷却を行う。

図２は、クランプの上面図と断面図とを示す。図２（ａ）はクランプの上面図の一例である。図２（ａ）においてクランプ２１は環状であり中心部分に円形の開口を有する。これは通常の半導体基板が円形であるために、半導体基板の外周部に力を加えて押さえ、固定するためである。開口が円形であれば、クランプのその他の部分の形状は任意で良いが、形成の便宜などのために外周部が円形である環状であるのがよい。

また、図２（ｂ）は別のクランプの上面図の一例である。図２（ｂ）においてもクランプ２２は環状に構成されているが、クランプ２２の内周には半導体基板の外周部を点接触により力を加えて押さえ、下部電極３に固定するための爪２３が設けられている。

図２（ｃ）は、図２（ａ）のＡ−Ａ線、または図２（ｂ）のＢ−Ｂ線で切断したクランプの断面図の一例である。例えば、クランプ２４の上面よりも下面の長さが大きくなっている。また、クランプ２４の外側の壁面は上面と下面と略垂直になっており、クランプ２４の開口側面においては、テーパー状になっている。

図３（ａ）は、本実施形態に係るドライエッチング装置により形成される半導体素子の中間生成物などの上面図の一例であり、図３（ｂ）は、Ｃ−Ｃ線で切断した断面図の一例を示す。図３（ａ）において、フレーム１２１で囲まれた内部に、略クローバー形状の錘部１４２が形成されている。フレーム１２１と錘部１４２とは同じ材料（例えばシリコン単結晶）で形成されており、フレーム１２１と錘部１４２との間はエッチングにより溝が形成されている。図３（ｂ）において、シリコン膜３０の上に酸化シリコン膜１３０が形成され、その上に別のシリコン膜が形成されている。ここに、シリコン膜３０、酸化シリコン膜１３０、別のシリコン膜のそれぞれの厚さは例えば５μｍ、２μｍ、６００μｍである。そして、別のシリコン膜に対して、上述したドライエッチング装置を用いて酸化シリコン膜１３０をエッチングのストッパ層（エッチングストッパ層）とするドライエッチング処理が施されることで、フレーム１２１と錘部１４２との間に酸化シリコン膜１３０に達する溝が形成される。

なお、図３（ａ）の中間生成物などにより加速度センサなどが製造される場合、シリコン膜３０には、ピエゾ抵抗素子が形成されることがある。ピエゾ抵抗素子が形成される以外の部分に開口部などを設けることにより、ピエゾ抵抗素子を有する可撓部が形成される。錘部１４２に加わる力により可撓部が撓むと、ピエゾ抵抗素子の抵抗値が変化する。また、図３（ｂ）においては、フレーム１２１と錘部１４２とは同じ高さになっているが、上述の溝の形成の後または前に錘部１４２の高さを小さくする加工処理が行われ、錘部１４２がある程度自由に移動できるようにしてもよい。

図３に示した半導体素子の一辺の長さは例えば１〜２ｍｍである。それに対して、一般的な半導体基板の直径は１５０ｍｍ〜２００ｍｍ程度である。このため、一枚の半導体基板に多数の半導体素子を形成することが可能である。図４（ａ）は、一枚の半導体基板３１に、半導体素子を製造するためのパターン３２を多数配置した模式図を示す。

図４（ｂ）は、図４（ａ）のＤ−Ｄ線で切断した切断面の一例である。図４（ｂ）において、絶縁膜３３の上にシリコン膜３４が形成され、シリコン膜３４に図４（ａ）に示したパターン３２が形成されたレジストパターンが形成されている。上述したドライエッチング装置を用いて、図４（ｂ）に対してドライエッチングを開始すると、開始からしばらくの間は、半導体基板の上面は、クランプ５により下部電極３とほぼ同電位となるので、垂直にエッチングが行われ、形成される溝の壁面は半導体基板に対して垂直となる。しかし、エッチングにより形成された溝の一部の底面が絶縁膜３３まで達するとサイドエッチングが発生する場合がある。

パターン３２は、半導体素子の形成のための溝に対応しており、開口を有している。ドライエッチングが進行すると、プラズマによって生成されたイオンがパターン３２の開口に進入し、エッチングがされて溝が形成される。そしてパターン３２の幅の異なることにより発生するマイクロローディング効果などにより一般的には、溝の形成は一様に進まず、溝の形成の進行にばらつきが生じる。図４（ｃ）は、ドライエッチングが進行し、一部の溝の底面が絶縁膜３３まで達した状態を示す。すなわち、壁面３６と壁面３７とで形成される溝の底面と、壁面３８と壁面３７とで形成される溝の底面とが絶縁膜３３にまで到達し、その他の溝の底面が絶縁膜３３にまで到達していない。このため、壁面３７と壁面３８とで囲まれるシリコン層３４の領域が他の部分と電気的に導通せず、孤立した状態となっている。この場合、クランプが接触している部分３５と壁面３６、部分３５と壁面３９、は下部電極３と略同電位となるが、壁面３７、壁面３８はフローティング状態となる。このため、例えば、壁面３６と壁面３７とで形成される溝に進入したイオンは壁面３６の方に引き寄せられ、壁面３６に衝突し、壁面３６がドライエッチングされてしまい、サイドエッチングが発生してしまう。このため、壁面３６を垂直に維持することができなくなり、壁３６を用いて形成される半導体素子の特性が劣ることになる。壁面３９についても同じことが言える。本願発明は、このようなサイドエッチングの発生を抑制する。

（実施形態１）
本発明の実施形態１として、半導体素子が形成される領域（パターン領域ともいう）の周囲を、あらかじめ溝により取り囲んでおくことにより、サイドエッチングの発生を抑制する実施形態を説明する。したがって、本実施形態では、パターン領域に形成される溝よりも先に、パターン領域の周囲に形成される溝の底面を絶縁膜に到達させることにより、前記パターン領域と前記クランプとを電気的に絶縁状態に維持する。

図５は半導体基板の垂直断面を示している。図５（ａ）に示されるように、絶縁膜５１の上に半導体膜５２が形成されている。そして、パターン領域５３を取り囲む溝５４が形成されている。すなわち、半導体素子の形成のための溝が形成される前に、溝５４が形成されている。溝５４は、半導体膜５２の上面から形成され、溝５４の底面は絶縁膜５１に達している。「パターン領域５３を取り囲む」とは、半導体基板を半導体膜５２の側の上面から観察した場合、溝５４が閉曲線を含んでおり、その閉曲線の内部の領域が、パターン領域５３と一致すること、または、パターン領域５３を含むことをいう。また、「パターン領域５３」とは、半導体素子を形成するための溝に対応するパターンが形成される領域をいう。パターン領域５３は、半導体基板に複数形成されていてよく、複数の閉曲線が溝５４により形成されていてもよい。

また、溝５４は、半導体基板の上面のうちクランプに接触しない領域に形成される。言い換えれば、外周部の内側に溝５４が形成される。このように溝５４を形成することにより、半導体基板がドライエッチング装置に装填される際に、外周部にクランプが接触していても、パターン領域５３はクランプに電気的に導通しない。すなわち、パターン領域５３とクランプとを、電気的に絶縁状態とすることができる。このため、図５（ｂ）に示されるようにパターン領域５３内に新たに形成される溝の壁面は、その溝の底面が絶縁膜５１に達するか否かに拘らず、フローティング状態に保たれる。このため、パターン領域５３では、イオンが壁面に引き込まれることはなく、サイドエッチングの発生が抑制される。

図６は、半導体基板を半導体膜５２の側の上面から観察した一例図である。図６においては、溝５４は、半導体基板の外周の内側に形成されており、１本の閉曲線を含んでいる。したがって、図６の場合は、その閉曲線で囲まれる内部の領域は一個であり、その唯一の領域の中にパターン領域が設けられる。また、溝５４で仕切られる外側に、ドライエッチング装置に装填した場合のクランプが接触することとなる。すなわち、溝５４で仕切られる外側に外周部が位置する。なお、閉曲線は一つのリング（輪）である必要はなく、次に説明するように、複数のリングを含むようになっていてもよい。

図７、図８は、半導体基板上の溝が形成する閉曲線が複数のリングを含む場合の例を示す。すなわち、閉曲線で囲まれる内部の領域が複数存在し、その中にパターン領域が形成され、全体としてパターン領域が複数存在する場合の一例である。図７、図８では、複数の溝が縦方向と横方向に並べられ、それらが直交し、溝により囲まれる複数の矩形または正方形などの領域にパターン領域が配置されている状態の一部を取り出して示している。図７は、溝５４で囲まれる内部の領域が、パターン領域よりも大きくなっており、半導体基板をダイシングして個々の素子に分割するためのダイシングラインがパターン領域の縁と離れている。一方、図８においては、溝５４で囲まれる内部の領域がパターン領域と一致しており、ダイシングラインがパターン領域と接するようになっている。図７のようにすることにより、ダイシングの際に、半導体素子を傷つけることを防止できる。一方、図８のようにすることにより、一枚の半導体基板で形成される半導体素子の数を多くすることができる。

なお、本実施形態において、半導体膜５２の上のマスクの形成工程を２回行ってからドライエッチングを行ってもよい。すなわち、最初の形成工程において、溝５４のパターンとパターン領域に形成する溝のパターンとを第１のマスクとして形成する。次の形成工程においては、別のマスク材料を用いて、第１のマスクの上に、溝５４のマスクを第２のマスクとして形成する。そして、第２のマスクを用いてエッチングを行って溝５４を形成し、第２のマスクを除去し、第１のマスクを残す。そうして、パターン領域５３のドライエッチングを行う。なお、第２のマスクを用いて、ドライエッチングを行うことが主に想定されるが、場合によっては、ウェットエッチングを行ってもよい。溝５４の幅は、パターン領域５３に形成される溝の幅より大きくても良いからである。

また、本実施形態においては、溝５４の底面を絶縁膜５１に到達させてから、パターン領域５３のドライエッチングを開始する必要はない。例えば、図９（ａ）に示すように、絶縁膜９１の上に形成された半導体膜９２に溝９４を形成する際、溝９４の底面が絶縁膜９１に到達する前に溝９４のエッチングを停止してもよい。そして次に、パターン領域９３と溝９４とのドライエッチングを行う。このようにすることにより、図９（ｂ）に示すように、パターン領域９３に形成される溝よりも先に溝９４が絶縁膜に到達し、パターン領域９３と外周部に接触するクランプとを電気的に絶縁状態にできる。

以上のように、本実施形態では、パターン領域を取り囲む溝を先に形成することで、パターン領域をクランプと電気的に絶縁状態にすることができる。これにより、パターン領域をフローティング状態に維持することができ、サイドエッチングを抑制することができる。

（実施形態２）
本発明の実施形態２として、マイクロローディング効果を利用して、すくなくともパターン領域の周囲に形成される溝の底面が絶縁膜に到達した後は所定領域とクランプとを電気的に絶縁状態とする形態を説明する。実施形態１では、マスクの形成工程を２回行う必要があるが、実施形態２では、１回の形成工程で済ませることができる。

本実施形態では、図１０（ａ）に示す半導体基板の絶縁膜１０１の上にマスクを形成する際、パターン領域におけるパターンの幅とパターン領域を取り囲む溝パターンの幅とを異なるようにする。例えば、パターン領域を取り囲む溝のパターンの幅をパターン領域における溝のパターンの幅よりも大きくする。このようにパターンの幅を異ならせることにより、ドライエッチングを行った際に、パターン領域におけるドライエッチングの進み方よりも、パターン領域を取り囲む溝におけるドライエッチングの進み方が大きくなるようにできる（マイクロローディング効果）。また、パターン領域を取り囲む溝のパターンの幅をパターン領域におけるパターンの幅よりも小さくしてもよい。例えば、パターン領域を取り囲む溝のパターンの幅よりもパターン領域におけるパターンの幅の方が極端に大きくなる場合には、パターン領域を取り囲む溝のエッチングの進み方が大きくなる場合があるからである。

これにより、図１０（ｂ）に示すように、パターン領域１０３において形成される溝の底面を絶縁膜１０１に到達させるよりも早く、パターン領域１０４を取り囲む溝１０４の底面を絶縁膜１０１に到達させることができる。これにより、所定領域と前記クランプとを電気的に絶縁状態にすることができる。したがって、パターン領域１０４をフローティング状態にすることができ、パターン領域１０４におけるサイドエッチングの発生を抑制することができる。

（実施形態３）
本発明の実施形態３として、パターン領域のドライエッチング時の開始時から、パターン領域が所定領域と前記クランプとを電気的に絶縁状態にして半導体素子を製造する方法を説明する。

図１１（ａ）は、実施形態４における半導体基板の断面図である。本実施形態においては、絶縁膜１１０１の上に半導体膜１１０２が形成されている。ただし、クランプが半導体基板と接触する外周部を含む部分が、切欠部１１０４として半導体膜１１０２が絶縁膜１１０１まで欠如した状態となっている。切欠部１１０４に含まれる外周部にクランプを接触させ、パターン領域１１０３に接触しないようにすることにより、パターン領域１１０３をクランプと電気的に絶縁状態にすることができる。

例えば、絶縁膜１１０１の全面が半導体膜１１０２で覆われた半導体基板において、半導体膜１１０２の外周部であってドライエッチング装置のクランプが接触する部分以外をフォトレジストで覆うように露光、現像を行い、ウェットエッチングなどにより、切欠部１１４を形成する。これにより、図１１（ａ）の状態が得られる。その後、フォトレジストを取り除き、別のフォトレジストを塗布し、パターン領域１１０３に溝を形成するパターンを露光して現像し、ドライエッチング装置に装填しドライエッチングを行い、図１１（ｂ）の状態を得る。

本実施形態では、クランプは切欠部１１４にのみ接触するので、パターン領域１１０３はクランプと電気的に絶縁状態となる。すなわち、パターン領域１１０３は、フローティング状態が保たれる。これによりサイドエッチングの発生を抑制することができる。

また、図１２（ａ）に示すように、絶縁膜１２０１の上に形成された半導体膜１２０２の上全面に、ＳｉＯ_２やＳｉ_３Ｎ_４などの絶縁性の物質の膜１２０４を形成し、ドライエッチング装置のクランプが半導体基板に接触する外周部の部分以外を残してエッチング（ドライエッチング、ウェットエッチングの何れも可能である）で除去する。例えば、図１２（ｂ）に示すように、半導体基板の外周部からクランプが接触する部分の長さの幅にリング状の絶縁性の物質の膜１２０４を形成する。そして、膜１２０４が形成されていない部分の内部に、パターン領域１２０３が含まれるようにすることもできる。

この状態で、パターン領域１２０３にフォトレジストでパターンを形成し、ドライエッチング装置に装填してドライエッチングを行えば、パターン領域１２０３をフローティング状態に保つことができ、サイドエッチングの発生を抑制することができる。

ドライエッチング装置を側面から観察した場合の概要構成図である。 ドライエッチング装置のクランプの上面図と断面図である。 ドライエッチングによって製造される素子の一例の上面図と断面図である。 塗布されたレジストに素子パターンを形成した半導体基板の上面図と断面図である。 本発明の実施形態１に係る半導体基板の断面図である。 本発明の実施形態１に係る半導体基板の上面図である。 本発明の実施形態１に係る半導体基板の上面の部分の一例図である。 本発明の実施形態１に係る半導体基板の上面の部分の一例図である。 本発明の実施形態１に係る半導体基板の断面図である。 本発明の実施形態２に係る半導体基板の断面図である。 本発明の実施形態３に係る半導体基板の断面図である。 本発明の実施形態３に係る半導体基板の断面図と上面図である。

符号の説明

５１…絶縁膜、５２…半導体膜、５３…パターン領域、５４…パターン領域を取り囲む溝

Claims (4)

1. 半導体膜を備える半導体基板であり、前記半導体膜の一方にマスクを備え、絶縁膜を前記半導体膜の他方に備え、前記マスクは、半導体素子を形成する領域内部に底部が前記絶縁膜に到達する溝と前記領域を取り囲み底部が前記絶縁膜に到達する溝とを同時に形成するためのマスクである前記半導体基板を、ドライエッチング装置の下部電極上に、前記マスクを備える面が被加工面になるように置き、
   前記半導体基板の前記領域を取り囲み底部が前記絶縁膜に到達する溝が形成される位置よりも外周部を前記下部電極と略同電位となる金属性のクランプにて押さえ、
   前記絶縁膜をエッチングストッパ層とする前記マスクを用いるドライエッチングを開始し、
   前記領域内部に形成される溝の底部が前記絶縁膜に到達する前に前記領域を取り囲んで形成される溝により前記領域と前記クランプとを電気的に絶縁状態にする、半導体素子の製造方法。
2. 前記マスクを第２のマスクとして用いる前記ドライエッチングよりも前に、前記領域を取り囲み底部が前記絶縁膜に到達する溝が形成される位置に底部が前記絶縁膜に到達していない溝が第１のマスクにより形成されている請求項１に記載の、半導体素子の製造方法。
3. 前記第２のマスクの前記領域の上に別のマスク材料を配置して前記第１のマスクを形成し、
   前記第１のマスクを用いて前記底部が前記絶縁膜に到達していない溝を形成し、
   前記第１のマスクを除去した後、前記マスクを第２のマスクとして用いる前記ドライエッチングを行う請求項２に記載の、半導体素子の製造方法。
4. 前記マスクにおいて前記領域を取り囲み底部が前記絶縁膜に到達する溝のパターンの幅が前記半導体素子を形成する領域内部に底部が前記絶縁膜に到達する溝のパターンの幅よりも大きい請求項１に記載の、半導体素子の製造方法。

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