JP5385967B2 - Wiring board and manufacturing method thereof - Google Patents
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Description
本発明は、配線板及びその製造方法に関する。 The present invention relates to a wiring board and a manufacturing method thereof.
特許文献1には、スルーホール導体上にビア導体がスタックされて構成されるスタック構造を有する配線板が開示されている。
特許文献2には、複数のビア導体がスタックされて構成されるスタック構造を有する配線板が開示されている。
特許文献1又は特許文献2に記載される配線板では、層間絶縁層(例えば樹脂)の熱膨張率とビア導体(例えば金属)の熱膨張率との差に起因して、スタック構造を構成するビア導体(特に、コア基板に近いビア導体)に大きな応力が生じ易くなると考えられる。また、こうした応力は、スタック構造の階数(層数)が増えるほど大きくなると考えられる。
In the wiring board described in
本発明は、こうした実情に鑑みてなされたものであり、配線板における電気的接続の信頼性を向上させることを目的とする。 The present invention has been made in view of such circumstances, and an object thereof is to improve the reliability of electrical connection in a wiring board.
本発明に係る配線板は、
第1面及び第2面を有するコア基板と、
前記コア基板の前記第1面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第1積層部と、
前記コア基板の前記第2面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第2積層部と、
を有する配線板であって、
前記コア基板は、前記第1積層部の層間絶縁層及び前記第2積層部の層間絶縁層のいずれを構成する材料よりも耐熱性の高い材料からなり、
前記コア基板の前記第1面上には、第1の面状導体パターンが形成され、前記コア基板の前記第2面上には、第2の面状導体パターンが形成され、
前記コア基板には、導体群を構成する複数の第1ビア導体と、該導体群を構成しない第2ビア導体と、が形成され、前記第1積層部の最下層の層間絶縁層には第3ビア導体が形成され、前記第2積層部の最下層の層間絶縁層には第4ビア導体が形成され、
前記第1ビア導体及び前記第2ビア導体は、相互に略同一の太さを有し、
前記導体群を構成する第1ビア導体の各々は、一端が共通の前記第1の面状導体パターンに、他端が共通の前記第2の面状導体パターンに、それぞれ接続され、
前記第3ビア導体の一端は、前記第1の面状導体パターンの、前記導体群を構成する各第1ビア導体の一端の外縁で区画される領域に接続され、前記第4ビア導体の一端は、前記第2の面状導体パターンの、前記導体群を構成する各第1ビア導体の他端の外縁で区画される領域に接続される。
本発明に係る配線板は、
第1面及び第2面を有するコア基板と、
前記コア基板の前記第1面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第1積層部と、
前記コア基板の前記第2面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第2積層部と、
を有する配線板であって、
前記コア基板、前記第1積層部の最下層の層間絶縁層、及び前記第2積層部の最下層の層間絶縁層は、前記第1積層部における前記最下層の層間絶縁層以外の層間絶縁層、及び、前記第2積層部における前記最下層の層間絶縁層以外の層間絶縁層のいずれを構成する材料よりも耐熱性の高い材料からなり、
前記コア基板の前記第1面上には、第1の面状導体パターンが形成され、前記コア基板の前記第2面上には、第2の面状導体パターンが形成され、
前記コア基板には、導体群を構成する複数の第1ビア導体と、該導体群を構成しない第2ビア導体と、が形成され、前記第1積層部の最下層の層間絶縁層には第3ビア導体が形成され、前記第2積層部の最下層の層間絶縁層には第4ビア導体が形成され、
前記第1ビア導体及び前記第2ビア導体は、相互に略同一の太さを有し、
前記導体群を構成する第1ビア導体の各々は、一端が共通の前記第1の面状導体パターンに、他端が共通の前記第2の面状導体パターンに、それぞれ接続され、
前記第3ビア導体の一端は、前記第1の面状導体パターンの、前記導体群を構成する各第1ビア導体の一端の外縁で区画される領域に接続され、前記第4ビア導体の一端は、前記第2の面状導体パターンの、前記導体群を構成する各第1ビア導体の他端の外縁で区画される領域に接続される。
The wiring board according to the present invention is
A core substrate having a first surface and a second surface;
A first stacked portion formed on the first surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A second stacked portion formed on the second surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A wiring board having
The core substrate is made of a material having higher heat resistance than a material constituting any of the interlayer insulating layer of the first stacked unit and the interlayer insulating layer of the second stacked unit,
A first planar conductor pattern is formed on the first surface of the core substrate, and a second planar conductor pattern is formed on the second surface of the core substrate,
A plurality of first via conductors constituting a conductor group and a second via conductor not constituting the conductor group are formed on the core substrate, and a first interlayer insulating layer in the lowermost layer of the first stacked portion includes a first via conductor. 3 via conductors are formed, a fourth via conductor is formed in the lowermost interlayer insulating layer of the second stacked portion,
The first via conductor and the second via conductor have substantially the same thickness.
Each of the first via conductors constituting the conductor group is connected to the first planar conductor pattern having one end and the second planar conductor pattern having the other end common,
One end of the third via conductor is connected to a region of the first planar conductor pattern defined by an outer edge of one end of each first via conductor constituting the conductor group, and one end of the fourth via conductor. Is connected to a region of the second planar conductor pattern defined by the outer edge of the other end of each first via conductor constituting the conductor group.
The wiring board according to the present invention is
A core substrate having a first surface and a second surface;
A first stacked portion formed on the first surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A second stacked portion formed on the second surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A wiring board having
The core substrate, the lowermost interlayer insulating layer of the first stacked portion, and the lowermost interlayer insulating layer of the second stacked portion are interlayer insulating layers other than the lowermost interlayer insulating layer in the first stacked portion. And a material having higher heat resistance than a material constituting any of the interlayer insulating layers other than the lowermost interlayer insulating layer in the second stacked portion,
A first planar conductor pattern is formed on the first surface of the core substrate, and a second planar conductor pattern is formed on the second surface of the core substrate,
A plurality of first via conductors constituting a conductor group and a second via conductor not constituting the conductor group are formed on the core substrate, and a first interlayer insulating layer in the lowermost layer of the first stacked portion includes a first via conductor. 3 via conductors are formed, a fourth via conductor is formed in the lowermost interlayer insulating layer of the second stacked portion,
The first via conductor and the second via conductor have substantially the same thickness.
Each of the first via conductors constituting the conductor group is connected to the first planar conductor pattern having one end and the second planar conductor pattern having the other end common,
One end of the third via conductor is connected to a region of the first planar conductor pattern defined by an outer edge of one end of each first via conductor constituting the conductor group, and one end of the fourth via conductor. Is connected to a region of the second planar conductor pattern defined by the outer edge of the other end of each first via conductor constituting the conductor group.
前記導体群を構成する第1ビア導体の各々と、前記第3ビア導体と、前記第4ビア導体とは、相互に略同一の太さを有する、ことが好ましい。 It is preferable that each of the first via conductors, the third via conductors, and the fourth via conductors constituting the conductor group have substantially the same thickness.
前記第1積層部及び前記第2積層部はそれぞれ、少なくとも4組の層間絶縁層及び導体層を含み、
前記第3ビア導体上に、前記第1積層部の層間絶縁層に形成されたビア導体がスタックされることにより、前記第1積層部には、4段以上のビア導体から構成される第1スタック構造が形成され、
前記第4ビア導体上に、前記第2積層部の層間絶縁層に形成されたビア導体がスタックされることにより、前記第2積層部には、4段以上のビア導体から構成される第2スタック構造が形成される、ことが好ましい。
Each of the first stacked unit and the second stacked unit includes at least four sets of interlayer insulating layers and conductor layers,
On the third via conductor, via conductors formed in the interlayer insulating layer of the first stacked portion are stacked, whereby the first stacked portion includes first via conductors having four or more stages. A stack structure is formed,
On the fourth via conductor, a via conductor formed in the interlayer insulating layer of the second stacked unit is stacked, so that the second stacked unit includes a second layer composed of four or more stages of via conductors. It is preferred that a stack structure is formed.
前記第3ビア導体を含む前記第1積層部の全層のビア導体が第1スタック構造を構成し、前記第4ビア導体を含む前記第2積層部の全層のビア導体が第2スタック構造を構成する、ことが好ましい。 Via conductors in all layers of the first stacked portion including the third via conductor constitute a first stack structure, and via conductors in all layers of the second stacked portion including the fourth via conductor are in a second stack structure. It is preferable to constitute.
前記第1スタック構造を構成する全てのビア導体が互いに略同一の太さを有し、前記第2スタック構造を構成する全てのビア導体が互いに略同一の太さを有する、ことが好ましい。 It is preferable that all via conductors constituting the first stack structure have substantially the same thickness, and all via conductors constituting the second stack structure have substantially the same thickness.
前記導体群を構成する第1ビア導体はそれぞれ、めっきから構成され、
前記コア基板の前記第1面上には、第1金属箔及び第1めっきから構成される第1導体層が形成され、
前記コア基板の前記第2面上には、第2金属箔及び第2めっきから構成される第2導体層が形成され、
前記コア基板、前記第1金属箔、及び前記第2金属箔を貫通する開口部にめっきが充填されることにより、前記第1ビア導体を構成する前記めっきと前記第1めっきと前記第2めっきとは、互いに一体的に形成される、ことが好ましい。
Each of the first via conductors constituting the conductor group is composed of plating,
A first conductor layer composed of a first metal foil and a first plating is formed on the first surface of the core substrate,
A second conductor layer composed of a second metal foil and a second plating is formed on the second surface of the core substrate,
The plating that constitutes the first via conductor, the first plating, and the second plating are performed by filling an opening that penetrates the core substrate, the first metal foil, and the second metal foil. Are preferably formed integrally with each other.
前記コア基板、前記第1金属箔、及び前記第2金属箔を貫通する前記開口部は、前記第1金属箔を貫通する第1開口部と、前記第2金属箔を貫通する第2開口部と、前記コア基板を貫通する第3開口部と、から構成され、
前記第3開口部は、前記第1面から前記第2面に向かって細くなるようにテーパしており、
前記第2開口部の幅は、前記第2面における前記第3開口部の幅よりも小さい、ことが好ましい。
The opening that penetrates the core substrate, the first metal foil, and the second metal foil includes a first opening that penetrates the first metal foil and a second opening that penetrates the second metal foil. And a third opening that penetrates the core substrate,
The third opening is tapered so as to become thinner from the first surface toward the second surface,
The width of the second opening is preferably smaller than the width of the third opening on the second surface.
前記コア基板は、前記第1積層部の層間絶縁層及び前記第2積層部の層間絶縁層のいずれを構成する材料よりも耐熱性の高い材料からなる、ことが好ましい。 The core substrate is preferably made of a material having higher heat resistance than a material constituting any of the interlayer insulating layer of the first stacked portion and the interlayer insulating layer of the second stacked portion.
前記コア基板は、FR−5材から構成され、
前記第1積層部の層間絶縁層及び前記第2積層部の層間絶縁層はそれぞれ、FR−4材から構成される、ことが好ましい。
The core substrate is made of FR-5 material,
It is preferable that the interlayer insulating layer of the first stacked unit and the interlayer insulating layer of the second stacked unit are each made of FR-4 material.
前記コア基板、前記第1積層部の最下層の層間絶縁層、及び前記第2積層部の最下層の層間絶縁層はそれぞれ、FR−5材から構成され、
前記第1積層部における前記最下層の層間絶縁層以外の層間絶縁層、及び、前記第2積層部における前記最下層の層間絶縁層以外の層間絶縁層は、それぞれFR−4材から構成される、ことが好ましい。
Each of the core substrate, the lowermost interlayer insulating layer of the first stacked portion, and the lowermost interlayer insulating layer of the second stacked portion is made of FR-5 material,
The interlayer insulating layer other than the lowermost interlayer insulating layer in the first stacked portion and the interlayer insulating layer other than the lowermost interlayer insulating layer in the second stacked portion are each made of FR-4 material. Is preferable.
前記第1積層部の最下層の層間絶縁層に形成され、一端が、前記第1の面状導体パターンの、前記導体群を構成する各第1ビア導体の一端の外縁で区画される領域に接続される前記第3ビア導体を、複数有する、ことが好ましい。 Formed in the lowermost interlayer insulating layer of the first laminated portion, one end of the first planar conductor pattern in a region defined by the outer edge of one end of each first via conductor constituting the conductor group It is preferable to have a plurality of third via conductors to be connected.
前記第2積層部の最下層の層間絶縁層に形成され、一端が、前記第2の面状導体パターンの、前記導体群を構成する各第1ビア導体の他端の外縁で区画される領域に接続される前記第4ビア導体を、複数有する、ことが好ましい。 A region formed in the lowermost interlayer insulating layer of the second stacked portion and having one end defined by the outer edge of the other end of each first via conductor constituting the conductor group of the second planar conductor pattern It is preferable to have a plurality of the fourth via conductors connected to each other.
本発明に係る配線板は、
第1面及び第2面を有するコア基板と、
前記コア基板の前記第1面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第1積層部と、
前記コア基板の前記第2面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第2積層部と、
を有する配線板であって、
前記コア基板は、前記第1積層部の層間絶縁層及び前記第2積層部の層間絶縁層のいずれを構成する材料よりも耐熱性の高い材料からなり、
前記コア基板に形成された第1ビア導体と、前記第1積層部の少なくとも1つの層間絶縁層に形成された第3ビア導体と、前記第2積層部の少なくとも1つの層間絶縁層に形成された第4ビア導体とが、スタックされ、
前記コア基板には、前記スタックされない第2ビア導体が形成され、
前記第1ビア導体及び前記第2ビア導体の各々は、相互に略同一の太さを有し、
前記第1ビア導体は、前記スタックされた第3ビア導体及び第4ビア導体のいずれよりも太い。
本発明に係る配線板は、
第1面及び第2面を有するコア基板と、
前記コア基板の前記第1面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第1積層部と、
前記コア基板の前記第2面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第2積層部と、
を有する配線板であって、
前記コア基板、前記第1積層部の最下層の層間絶縁層、及び前記第2積層部の最下層の層間絶縁層は、前記第1積層部における前記最下層の層間絶縁層以外の層間絶縁層、及び、前記第2積層部における前記最下層の層間絶縁層以外の層間絶縁層のいずれを構成する材料よりも耐熱性の高い材料からなり、
前記コア基板に形成された第1ビア導体と、前記第1積層部の少なくとも1つの層間絶縁層に形成された第3ビア導体と、前記第2積層部の少なくとも1つの層間絶縁層に形成された第4ビア導体とが、スタックされ、
前記コア基板には、前記スタックされない第2ビア導体が形成され、
前記第1ビア導体及び前記第2ビア導体の各々は、相互に略同一の太さを有し、
前記第1ビア導体は、前記スタックされた第3ビア導体及び第4ビア導体のいずれよりも太い。
The wiring board according to the present invention is
A core substrate having a first surface and a second surface;
A first stacked portion formed on the first surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A second stacked portion formed on the second surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A wiring board having
The core substrate is made of a material having higher heat resistance than a material constituting any of the interlayer insulating layer of the first stacked unit and the interlayer insulating layer of the second stacked unit,
A first via conductor formed on the core substrate; a third via conductor formed on at least one interlayer insulating layer of the first stacked portion; and at least one interlayer insulating layer of the second stacked portion. The fourth via conductor is stacked,
A second via conductor not stacked is formed on the core substrate;
Each of the first via conductor and the second via conductor has substantially the same thickness as each other,
The first via conductor is thicker than any of the stacked third and fourth via conductors.
The wiring board according to the present invention is
A core substrate having a first surface and a second surface;
A first stacked portion formed on the first surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A second stacked portion formed on the second surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A wiring board having
The core substrate, the lowermost interlayer insulating layer of the first stacked portion, and the lowermost interlayer insulating layer of the second stacked portion are interlayer insulating layers other than the lowermost interlayer insulating layer in the first stacked portion. And a material having higher heat resistance than a material constituting any of the interlayer insulating layers other than the lowermost interlayer insulating layer in the second stacked portion,
A first via conductor formed on the core substrate; a third via conductor formed on at least one interlayer insulating layer of the first stacked portion; and at least one interlayer insulating layer of the second stacked portion. The fourth via conductor is stacked,
A second via conductor not stacked is formed on the core substrate;
Each of the first via conductor and the second via conductor has substantially the same thickness as each other,
The first via conductor is thicker than any of the stacked third and fourth via conductors.
前記第1積層部及び前記第2積層部はそれぞれ、少なくとも4組の層間絶縁層及び導体層を含み、
前記第1積層部には、4段以上の第3ビア導体から構成される第1スタック構造が形成され、
前記第2積層部には、4段以上の第4ビア導体から構成される第2スタック構造が形成される、ことが好ましい。
Each of the first stacked unit and the second stacked unit includes at least four sets of interlayer insulating layers and conductor layers,
The first stacked portion is formed with a first stack structure composed of four or more third via conductors,
It is preferable that a second stack structure including four or more stages of fourth via conductors is formed in the second stacked portion.
前記第1積層部の全層の第3ビア導体が第1スタック構造を構成し、前記第2積層部の全層の第4ビア導体が第2スタック構造を構成する、ことが好ましい。 It is preferable that the third via conductors in all layers of the first stacked portion constitute a first stack structure, and the fourth via conductors in all layers of the second stacked portion constitute a second stack structure.
前記第1スタック構造を構成する全ての第3ビア導体が互いに略同一の太さを有し、前記第2スタック構造を構成する全ての第4ビア導体が互いに略同一の太さを有する、ことが好ましい。 All the third via conductors constituting the first stack structure have substantially the same thickness, and all the fourth via conductors constituting the second stack structure have substantially the same thickness. Is preferred.
前記第1ビア導体は、めっきから構成され、
前記コア基板の前記第1面上には、第1金属箔及び第1めっきから構成される第1導体層が形成され、
前記コア基板の前記第2面上には、第2金属箔及び第2めっきから構成される第2導体層が形成され、
前記コア基板、前記第1金属箔、及び前記第2金属箔を貫通する開口部にめっきが充填されることにより、前記第1ビア導体を構成する前記めっきと前記第1めっきと前記第2めっきとは、互いに一体的に形成される、ことが好ましい。
The first via conductor is composed of plating,
A first conductor layer composed of a first metal foil and a first plating is formed on the first surface of the core substrate,
A second conductor layer composed of a second metal foil and a second plating is formed on the second surface of the core substrate,
The plating that constitutes the first via conductor, the first plating, and the second plating are performed by filling an opening that penetrates the core substrate, the first metal foil, and the second metal foil. Are preferably formed integrally with each other.
前記コア基板、前記第1金属箔、及び前記第2金属箔を貫通する前記開口部は、前記第1金属箔を貫通する第1開口部と、前記第2金属箔を貫通する第2開口部と、前記コア基板を貫通する第3開口部と、から構成され、
前記第3開口部は、前記第1面から前記第2面に向かって細くなるようにテーパしており、
前記第2開口部の幅は、前記第2面における前記第3開口部の幅よりも小さい、ことが好ましい。
The opening that penetrates the core substrate, the first metal foil, and the second metal foil includes a first opening that penetrates the first metal foil and a second opening that penetrates the second metal foil. And a third opening that penetrates the core substrate,
The third opening is tapered so as to become thinner from the first surface toward the second surface,
The width of the second opening is preferably smaller than the width of the third opening on the second surface.
前記コア基板、前記第1積層部の最下層の層間絶縁層、及び前記第2積層部の最下層の層間絶縁層は、前記第1積層部における前記最下層の層間絶縁層以外の層間絶縁層、及び、前記第2積層部における前記最下層の層間絶縁層以外の層間絶縁層のいずれを構成する材料よりも耐熱性の高い材料からなる、ことが好ましい。 The core substrate, the lowermost interlayer insulating layer of the first stacked portion, and the lowermost interlayer insulating layer of the second stacked portion are interlayer insulating layers other than the lowermost interlayer insulating layer in the first stacked portion. It is preferable that the second laminated portion is made of a material having higher heat resistance than a material constituting any of the interlayer insulating layers other than the lowermost interlayer insulating layer.
前記第1積層部の最下層の層間絶縁層において前記第1ビア導体上にスタックされる第3ビア導体を複数有する、ことが好ましい。 It is preferable to have a plurality of third via conductors stacked on the first via conductor in the lowermost interlayer insulating layer of the first stacked portion.
前記第2積層部の最下層の層間絶縁層において前記第1ビア導体上にスタックされる第4ビア導体を複数有する、ことが好ましい。 It is preferable to have a plurality of fourth via conductors stacked on the first via conductor in the lowermost interlayer insulating layer of the second stacked portion.
本発明に係る配線板の製造方法は、
コア基板と、該コア基板の両面にそれぞれ積層された少なくとも1組の層間絶縁層及び導体層と、を有する配線板の製造方法であって、
前記層間絶縁層を構成する材料よりも耐熱性の高い材料からなり、第1面及び第2面を有するコア基板を準備することと、
前記コア基板の前記第1面上に位置する第1の面状導体パターンと、前記コア基板の前記第2面上に位置する第2の面状導体パターンと、それぞれ前記コア基板を貫通し、一端が共通の前記第1の面状導体パターンに接続され、他端が共通の前記第2の面状導体パターンに接続される複数の第1ビア導体から構成される導体群と、前記第1ビア導体と略同一の太さを有し、前記導体群を構成しない第2ビア導体と、を形成することと、
前記コア基板の前記第1面上及び前記第1の面状導体パターン上に、第1層間絶縁層を形成することと、
前記第1層間絶縁層を貫通し、一端が、前記第1の面状導体パターンの、前記導体群を構成する各第1ビア導体の一端の外縁で区画される領域に接続される第3ビア導体を形成することと、
前記コア基板の前記第2面上及び前記第2の面状導体パターン上に、第2層間絶縁層を形成することと、
前記第2層間絶縁層を貫通し、一端が、前記第2の面状導体パターンの、前記導体群を構成する各第1ビア導体の他端の外縁で区画される領域に接続される第4ビア導体を形成することと、
前記第3ビア導体を介して前記第1の面状導体パターンに電気的に接続される第1上層導体層を、前記第1層間絶縁層上に形成することと、
前記第4ビア導体を介して前記第2の面状導体パターンに電気的に接続される第2上層導体層を、前記第2層間絶縁層上に形成することと、
を含む。
本発明に係る配線板の製造方法は、
コア基板と、該コア基板の両面にそれぞれ積層された少なくとも1組の層間絶縁層及び導体層と、を有する配線板の製造方法であって、
前記層間絶縁層に含まれる第1層間絶縁層と第2層間絶縁層以外の前記層間絶縁層を構成する材料よりも耐熱性の高い材料からなり、第1面及び第2面を有するコア基板を準備することと、
前記コア基板の前記第1面上に位置する第1の面状導体パターンと、前記コア基板の前記第2面上に位置する第2の面状導体パターンと、それぞれ前記コア基板を貫通し、一端が共通の前記第1の面状導体パターンに接続され、他端が共通の前記第2の面状導体パターンに接続される複数の第1ビア導体から構成される導体群と、前記第1ビア導体と略同一の太さを有し、前記導体群を構成しない第2ビア導体と、を形成することと、
前記コア基板の前記第1面上及び前記第1の面状導体パターン上に、前記第1層間絶縁層を形成することと、
前記第1層間絶縁層を貫通し、一端が、前記第1の面状導体パターンの、前記導体群を構成する各第1ビア導体の一端の外縁で区画される領域に接続される第3ビア導体を形成することと、
前記コア基板の前記第2面上及び前記第2の面状導体パターン上に、前記第2層間絶縁層を形成することと、
前記第2層間絶縁層を貫通し、一端が、前記第2の面状導体パターンの、前記導体群を構成する各第1ビア導体の他端の外縁で区画される領域に接続される第4ビア導体を形成することと、
前記第3ビア導体を介して前記第1の面状導体パターンに電気的に接続される第1上層導体層を、前記第1層間絶縁層上に形成することと、
前記第4ビア導体を介して前記第2の面状導体パターンに電気的に接続される第2上層導体層を、前記第2層間絶縁層上に形成することと、
を含む。
A method for manufacturing a wiring board according to the present invention includes:
A method of manufacturing a wiring board comprising: a core substrate; and at least one set of interlayer insulating layers and conductor layers laminated on both surfaces of the core substrate,
A core substrate made of a material having higher heat resistance than the material constituting the interlayer insulating layer and having a first surface and a second surface;
A first planar conductor pattern located on the first surface of the core substrate, a second planar conductor pattern located on the second surface of the core substrate, respectively, penetrating the core substrate, A conductor group composed of a plurality of first via conductors having one end connected to the common first planar conductor pattern and the other end connected to the common second planar conductor pattern; Forming a second via conductor having substantially the same thickness as the via conductor and not constituting the conductor group;
Forming a first interlayer insulating layer on the first surface and the first planar conductor pattern of the core substrate;
A third via that penetrates through the first interlayer insulating layer and has one end connected to a region defined by an outer edge of one end of each first via conductor constituting the conductor group of the first planar conductor pattern. Forming a conductor;
Forming a second interlayer insulating layer on the second surface and the second planar conductor pattern of the core substrate;
A fourth connected to a region penetrating the second interlayer insulating layer and having one end defined by the outer edge of the other end of each first via conductor constituting the conductor group of the second planar conductor pattern; Forming via conductors;
Forming a first upper conductor layer electrically connected to the first planar conductor pattern via the third via conductor on the first interlayer insulating layer;
Forming a second upper conductor layer electrically connected to the second planar conductor pattern via the fourth via conductor on the second interlayer insulating layer;
including.
A method for manufacturing a wiring board according to the present invention includes:
A method of manufacturing a wiring board comprising: a core substrate; and at least one set of interlayer insulating layers and conductor layers laminated on both surfaces of the core substrate,
A core substrate made of a material having higher heat resistance than a material constituting the interlayer insulating layer other than the first interlayer insulating layer and the second interlayer insulating layer included in the interlayer insulating layer, and having a first surface and a second surface. To prepare,
A first planar conductor pattern located on the first surface of the core substrate, a second planar conductor pattern located on the second surface of the core substrate, respectively, penetrating the core substrate, A conductor group composed of a plurality of first via conductors having one end connected to the common first planar conductor pattern and the other end connected to the common second planar conductor pattern; Forming a second via conductor having substantially the same thickness as the via conductor and not constituting the conductor group;
Forming the first interlayer insulating layer on the first surface and the first planar conductor pattern of the core substrate;
A third via that penetrates through the first interlayer insulating layer and has one end connected to a region defined by an outer edge of one end of each first via conductor constituting the conductor group of the first planar conductor pattern. Forming a conductor;
Forming the second interlayer insulating layer on the second surface and the second planar conductor pattern of the core substrate;
A fourth connected to a region penetrating the second interlayer insulating layer and having one end defined by the outer edge of the other end of each first via conductor constituting the conductor group of the second planar conductor pattern; Forming via conductors;
Forming a first upper conductor layer electrically connected to the first planar conductor pattern via the third via conductor on the first interlayer insulating layer;
Forming a second upper conductor layer electrically connected to the second planar conductor pattern via the fourth via conductor on the second interlayer insulating layer;
including.
本発明に係る配線板の製造方法は、
コア基板と、該コア基板の両面にそれぞれ積層された少なくとも1組の層間絶縁層及び導体層と、を有する配線板の製造方法であって、
前記層間絶縁層を構成する材料よりも耐熱性の高い材料からなり、第1面及び第2面を有するコア基板を準備することと、
前記コア基板の前記第1面上に位置する第1の面状導体パターンと、前記コア基板の前記第2面上に位置する第2の面状導体パターンと、前記コア基板を貫通し、一端が前記第1の面状導体パターンに、他端が前記第2の面状導体パターンに、それぞれ接続される第1ビア導体と、前記第1ビア導体と略同一の太さを有し、前記第1の面状導体パターン及び前記第2の面状導体パターンのいずれにも接続されない第2ビア導体と、を形成することと、
前記コア基板の前記第1面上及び前記第1の面状導体パターン上に、第1層間絶縁層を形成することと、
前記第1ビア導体よりも細くて、前記第1層間絶縁層を貫通し、前記第1の面状導体パターンに接続される第3ビア導体を形成することと、
前記コア基板の前記第2面上及び前記第2の面状導体パターン上に、第2層間絶縁層を形成することと、
前記第1ビア導体よりも細くて、前記第2層間絶縁層を貫通し、前記第2の面状導体パターンに接続される第4ビア導体を形成することと、
前記第3ビア導体を介して前記第1の面状導体パターンに電気的に接続される第1上層導体層を、前記第1層間絶縁層上に形成することと、
前記第4ビア導体を介して前記第2の面状導体パターンに電気的に接続される第2上層導体層を、前記第2層間絶縁層上に形成することと、
を含む。
本発明に係る配線板の製造方法は、
コア基板と、該コア基板の両面にそれぞれ積層された少なくとも1組の層間絶縁層及び導体層と、を有する配線板の製造方法であって、
前記層間絶縁層に含まれる第1層間絶縁層と第2層間絶縁層以外の前記層間絶縁層を構成する材料よりも耐熱性の高い材料からなり、第1面及び第2面を有するコア基板を準備することと、
前記コア基板の前記第1面上に位置する第1の面状導体パターンと、前記コア基板の前記第2面上に位置する第2の面状導体パターンと、前記コア基板を貫通し、一端が前記第1の面状導体パターンに、他端が前記第2の面状導体パターンに、それぞれ接続される第1ビア導体と、前記第1ビア導体と略同一の太さを有し、前記第1の面状導体パターン及び前記第2の面状導体パターンのいずれにも接続されない第2ビア導体と、を形成することと、
前記コア基板の前記第1面上及び前記第1の面状導体パターン上に、前記第1層間絶縁層を形成することと、
前記第1ビア導体よりも細くて、前記第1層間絶縁層を貫通し、前記第1の面状導体パターンに接続される第3ビア導体を形成することと、
前記コア基板の前記第2面上及び前記第2の面状導体パターン上に、前記第2層間絶縁層を形成することと、
前記第1ビア導体よりも細くて、前記第2層間絶縁層を貫通し、前記第2の面状導体パターンに接続される第4ビア導体を形成することと、
前記第3ビア導体を介して前記第1の面状導体パターンに電気的に接続される第1上層導体層を、前記第1層間絶縁層上に形成することと、
前記第4ビア導体を介して前記第2の面状導体パターンに電気的に接続される第2上層導体層を、前記第2層間絶縁層上に形成することと、
を含む。
A method for manufacturing a wiring board according to the present invention includes:
A method of manufacturing a wiring board comprising: a core substrate; and at least one set of interlayer insulating layers and conductor layers laminated on both surfaces of the core substrate,
A core substrate made of a material having higher heat resistance than the material constituting the interlayer insulating layer and having a first surface and a second surface;
A first planar conductor pattern located on the first surface of the core substrate; a second planar conductor pattern located on the second surface of the core substrate; and one end penetrating the core substrate. Has a first via conductor connected to the first planar conductor pattern and the other end connected to the second planar conductor pattern, respectively, and a thickness substantially the same as the first via conductor, Forming a first via conductor pattern and a second via conductor not connected to any of the second planar conductor pattern;
Forming a first interlayer insulating layer on the first surface and the first planar conductor pattern of the core substrate;
Forming a third via conductor that is narrower than the first via conductor, penetrates the first interlayer insulating layer, and is connected to the first planar conductor pattern;
Forming a second interlayer insulating layer on the second surface and the second planar conductor pattern of the core substrate;
Forming a fourth via conductor that is narrower than the first via conductor, penetrates the second interlayer insulating layer, and is connected to the second planar conductor pattern;
Forming a first upper conductor layer electrically connected to the first planar conductor pattern via the third via conductor on the first interlayer insulating layer;
Forming a second upper conductor layer electrically connected to the second planar conductor pattern via the fourth via conductor on the second interlayer insulating layer;
including.
A method for manufacturing a wiring board according to the present invention includes:
A method of manufacturing a wiring board comprising: a core substrate; and at least one set of interlayer insulating layers and conductor layers laminated on both surfaces of the core substrate,
A core substrate made of a material having higher heat resistance than a material constituting the interlayer insulating layer other than the first interlayer insulating layer and the second interlayer insulating layer included in the interlayer insulating layer, and having a first surface and a second surface. To prepare,
A first planar conductor pattern located on the first surface of the core substrate; a second planar conductor pattern located on the second surface of the core substrate; and one end penetrating the core substrate. Has a first via conductor connected to the first planar conductor pattern and the other end connected to the second planar conductor pattern, respectively, and a thickness substantially the same as the first via conductor, Forming a first via conductor pattern and a second via conductor not connected to any of the second planar conductor pattern;
Forming the first interlayer insulating layer on the first surface and the first planar conductor pattern of the core substrate;
Forming a third via conductor that is narrower than the first via conductor, penetrates the first interlayer insulating layer, and is connected to the first planar conductor pattern;
Forming the second interlayer insulating layer on the second surface and the second planar conductor pattern of the core substrate;
Forming a fourth via conductor that is narrower than the first via conductor, penetrates the second interlayer insulating layer, and is connected to the second planar conductor pattern;
Forming a first upper conductor layer electrically connected to the first planar conductor pattern via the third via conductor on the first interlayer insulating layer;
Forming a second upper conductor layer electrically connected to the second planar conductor pattern via the fourth via conductor on the second interlayer insulating layer;
including.
本発明によれば、配線板における電気的接続の信頼性を向上させることが可能になる。 According to the present invention, it is possible to improve the reliability of electrical connection in a wiring board.
以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Z1、Z2は、それぞれ配線板の主面(表裏面)の法線方向に相当する配線板の積層方向(又は配線板の厚み方向)を指す。一方、矢印X1、X2及びY1、Y2は、それぞれ積層方向に直交する方向(又は各層の側方)を指す。配線板の主面は、X−Y平面となる。また、配線板の側面は、X−Z平面又はY−Z平面となる。積層方向において、配線板のコアに近い側を下層、コアから遠い側を上層という。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the figure, arrows Z1 and Z2 indicate the stacking direction of the wiring boards (or the thickness direction of the wiring boards) corresponding to the normal direction of the main surface (front and back surfaces) of the wiring boards. On the other hand, arrows X1 and X2 and Y1 and Y2 respectively indicate directions orthogonal to the stacking direction (or sides of each layer). The main surface of the wiring board is an XY plane. The side surface of the wiring board is an XZ plane or a YZ plane. In the stacking direction, the side closer to the core of the wiring board is referred to as the lower layer, and the side farther from the core is referred to as the upper layer.
導体層は、一乃至複数の導体パターンで構成される層である。導体層は、電気回路を構成する導体パターン、例えば配線(グランドも含む)、パッド、又はランド等を含む場合もあれば、電気回路を構成しない面状の導体パターン等を含む場合もある。 The conductor layer is a layer composed of one or more conductor patterns. The conductor layer may include a conductor pattern that constitutes an electric circuit, for example, a wiring (including a ground), a pad, a land, or the like, or a planar conductor pattern that does not constitute an electric circuit.
開口部には、孔及び溝のほか、切欠及び切れ目等も含まれる。 The opening includes notches and cuts in addition to holes and grooves.
開口部内に形成される導体のうち、ビアホール内に形成される導体をビア導体といい、スルーホール内に形成される導体をスルーホール導体といい、開口部の壁面(側面及び底面)に形成された導体膜をコンフォーマル導体といい、開口部に充填された導体をフィルド導体という。 Of the conductors formed in the opening, the conductor formed in the via hole is referred to as the via conductor, the conductor formed in the through hole is referred to as the through-hole conductor, and is formed on the wall surface (side surface and bottom surface) of the opening. The conductive film is called a conformal conductor, and the conductor filled in the opening is called a filled conductor.
ランドは、孔(ビアホール又はスルーホール等)の上又は縁部に形成される導体であり、少なくとも一部が孔内の導体(ビア導体又はスルーホール導体等)と一体的に形成される。 The land is a conductor formed on or at the edge of a hole (via hole or through hole), and at least a part thereof is formed integrally with a conductor (via conductor or through hole conductor) in the hole.
スタックとは、ビア導体が、その下層に形成されたビア導体のランド上に形成されていることをいう。すなわち、ビア導体の底面が、その下層のビア導体のランドからはみ出さなければ、スタックされていることになる。 The stack means that the via conductor is formed on the land of the via conductor formed in the lower layer. That is, if the bottom surface of the via conductor does not protrude from the land of the underlying via conductor, the via conductor is stacked.
めっきには、電解めっき又は無電解めっき等の湿式めっきのほか、PVD(Physical Vapor Deposition)又はCVD(Chemical Vapor Deposition)等の乾式めっきも含まれる。 The plating includes wet plating such as electrolytic plating or electroless plating, and dry plating such as PVD (Physical Vapor Deposition) or CVD (Chemical Vapor Deposition).
FRは、プリント配線板の部材である銅張積層板の難燃性(耐熱性)を示す指標であり、「FR−X」(X:1〜6の整数)と記述され、「X」の数字が大きいほど難燃性が高い。 FR is an index indicating the flame retardancy (heat resistance) of a copper clad laminate as a member of a printed wiring board, and is described as “FR-X” (X: an integer of 1 to 6). The higher the number, the higher the flame retardancy.
孔又は柱体(突起)の「幅(又は太さ)」は、特に指定がなければ、円の場合には直径を意味し、円以外の場合には2√(断面積/π)を意味する。ただし、他の寸法を指すことを明記している場合は、この限りでない。また、寸法が均一でない場合(凹凸がある場合又はテーパしている場合など)は、原則として、その寸法の平均値(異常値を除いた有効値のみの平均)を用いる。ただし、最大値など、平均値以外の値を用いることを明記している場合は、この限りでない。 Unless otherwise specified, “width (or thickness)” of a hole or column (projection) means a diameter in the case of a circle, and 2√ (cross-sectional area / π) otherwise. To do. However, this does not apply when it is clearly stated that other dimensions are indicated. When the dimensions are not uniform (when there are irregularities or when they are tapered, etc.), in principle, the average value of the dimensions (average of only effective values excluding abnormal values) is used. However, this does not apply when it is clearly stated that a value other than the average value is used, such as the maximum value.
(実施形態1)
本実施形態に係る配線板100は、例えば図1に示すような多層プリント配線板である。本実施形態の配線板100は、両面リジッド配線板である。ただし、本発明に係る配線板は、リジッド配線板には限定されず、例えばフレキシブル配線板又はフレックスリジッド配線板であってもよい。また、配線板100において、導体層及び絶縁層の寸法、層数等は、任意に変更することができる。
(Embodiment 1)
The
配線板100は、図1に示すように、コア絶縁層10a(コア基板)と、絶縁層20a、30a、40a、50a、60a、70a、80a、90a(層間絶縁層)と、導体層11a、11b、21、31、41、51、61、71、81、91と、ビア導体12、22、32、42、52、62、72、82、92と、を有する。コア絶縁層10aは、第1面F1(Z1側)及びその反対側の第2面F2(Z2側)を有し、ビア導体12は、コア絶縁層10aを貫通する。コア絶縁層10a、ビア導体12、及び導体層11a、11bは、コア部に相当する。また、コア絶縁層10aの第1面F1上には、ビルドアップ部B1(第1積層部)が形成され、コア絶縁層10aの第2面F2上には、ビルドアップ部B2(第2積層部)が形成される。ビルドアップ部B1は、4組の層間絶縁層及び導体層(絶縁層20a、40a、60a、80a及び導体層21、41、61、81)を含み、ビルドアップ部B2は、4組の層間絶縁層及び導体層(絶縁層30a、50a、70a、90a及び導体層31、51、71、91)を含む。
As shown in FIG. 1, the
コア絶縁層10aの第1面F1側には、5層の導体層11a、21、41、61、81と4層の絶縁層20a、40a、60a、80aとが交互に積層される。絶縁層20a、40a、60a、80aはそれぞれ、導体層11a、21、41、61、81の各層間に形成される。
On the first surface F1 side of the core insulating
コア絶縁層10aの第2面F2側には、5層の導体層11b、31、51、71、91と4層の絶縁層30a、50a、70a、90aとが交互に積層される。絶縁層30a、50a、70a、90aはそれぞれ、導体層11b、31、51、71、91の各層間に形成される。
On the second surface F2 side of the core insulating
コア絶縁層10aには、コア絶縁層10aを貫通する孔12aが形成される。ビア導体12は、フィルド導体であり、孔12aに導体が充填されて構成される。コア絶縁層10aの第1面F1上に形成される導体層11aとコア絶縁層10aの第2面F2上に形成される導体層11bとは、ビア導体12を介して、互いに電気的に接続される。
A
コア絶縁層10aは、例えばFR−5材から構成される。コア絶縁層10aは、例えば心材を樹脂含浸してなる。FR−5材は、例えばガラス繊維の布にエポキシ樹脂をしみ込ませて熱硬化処理を施したものを板状にすることで、形成することができる。ただしこれに限定されず、コア絶縁層10aの材料は任意である。
The core insulating
ビア導体12の形状は、例えばコア絶縁層10aの第1面F1から第2面F2に向かって縮径されるようにテーパしたテーパ円柱(円錐台)であり、ビア導体12の平面形状(X−Y平面)は例えば真円である。しかしこれに限定されず、ビア導体12の形状は任意である。
The shape of the via
絶縁層20a、30a、40a、50a、60a、70a、80a、90aには、それぞれビア導体22、32、42、52、62、72、82、92が形成される。これらビア導体22等はそれぞれ、フィルド導体であり、ビアホール22a、32a、42a、52a、62a、72a、82a、92aに導体が充填されて構成される。ビア導体22、32、42、52、62、72、82、92の形状はそれぞれ、例えばコア絶縁層10aに向かって縮径されるようにテーパしたテーパ円柱(円錐台)であり、その平面形状(X−Y平面)は例えば真円である。しかしこれに限定されず、ビア導体22等の形状は任意である。
Via
絶縁層20a(第1積層部の最下層の層間絶縁層)、絶縁層30a(第2積層部の最下層の層間絶縁層)、及びこれらよりも上層の絶縁層40a、50a、60a、70a、80a、90aはそれぞれ、例えばFR−4材から構成される。これらの絶縁層はそれぞれ、例えば心材を樹脂含浸してなる。FR−4材は、例えばガラス繊維の布にエポキシ樹脂をしみ込ませて熱硬化処理を施したものを板状にすることで、形成することができる。ただしこれに限定されず、各絶縁層の材料は任意である。
Insulating
本実施形態の配線板100には、図1に示すように、配線板100の全層を貫通するスルーホール102aが形成される。スルーホール102aは、配線板100をZ方向(積層方向)に貫通する。本実施形態では、スルーホール導体102の一端が、最外層の導体層81(詳しくは、導体層81に含まれるランド81a)に接続され、スルーホール導体102の他端が、最外層の導体層91(詳しくは、導体層91に含まれるランド91a)に接続される。
In the
スルーホール102aは、例えば図2に示すように、配線板100の周縁部に配置される。スルーホール102aの形状は、例えば円柱であり、スルーホール102aの開口形状は、例えば図2に示すように、長円である。スルーホール102aの開口形状が長円であることで、X−Y平面における広い領域の強度を効果的に向上させることができると考えられる。ただしこれに限られず、スルーホール102aの数、開口形状、及び配置等は任意である。
The through
本実施形態では、スルーホール102aの壁面に、スルーホール導体102が形成される。スルーホール導体102は、コンフォーマル導体からなる。コンフォーマル導体は、スルーホール102aに導体が充填されるフィルド導体とは異なり、スルーホール102aの壁面のみに導体を有するため、スルーホール102a内に空洞が形成され、配線板100の歪みが緩和され易くなる。ただしこれに限定されず、コンフォーマル導体に代えて、フィルド導体を用いてもよい。
In the present embodiment, the through-
図3に、本実施形態に係る配線板100のスタック構造を拡大して示す。また、図4Aに、本実施形態の配線板100における第1の面状導体パターンと導体群と第3ビア導体との位置関係(詳しくは、X−Y平面に投影したときの位置関係)を示し、図4Bに、本実施形態の配線板100における第2の面状導体パターンと導体群と第4ビア導体との位置関係(詳しくは、X−Y平面に投影したときの位置関係)を示す。
FIG. 3 shows an enlarged stack structure of the
図3、図4A、及び図4Bに示されるように、本実施形態の配線板100では、コア絶縁層10aに形成された複数(例えば2つ)のビア導体12で、導体群12gが形成される。以下、導体群12gを構成するビア導体12を、ビア導体12sという。
As shown in FIGS. 3, 4A, and 4B, in the
コア絶縁層10aの第1面F1上には、ビア導体12sのランド111s(第1の面状導体パターン)が形成され、コア絶縁層10aの第2面F2上には、ビア導体12sのランド112s(第2の面状導体パターン)が形成される。ランド111sは導体層11aに含まれ、ランド112sは導体層11bに含まれる。導体層11aには、ランド111sと一体的に形成される配線11w等も含まれる。ランド111s、112sの形状は、例えば図3、図4A、及び図4Bに示すような楕円板状である。
A
導体群12gを構成するビア導体12sの各々は、一端(上面F121)が共通のランド111s(第1の面状導体パターン)に、他端(底面F122)が共通のランド112s(第2の面状導体パターン)に、それぞれ接続される。ビア導体12sの上面F121は、ビア導体12sとランド111sとの境界面に相当し、ビア導体12sの底面F122は、ビア導体12sとランド112sとの境界面に相当する。すなわち、本実施形態に係る配線板100のコア部では、2つの平板(ランド111s、112s)が、複数(例えば2つ)の柱(ビア導体12s)を介して、相互に接続される。
Each of the
ビルドアップ部B1の最下層の絶縁層20aには複数のビア導体22が形成され、ビルドアップ部B2の最下層の絶縁層30aには複数のビア導体32が形成される。本実施形態では、図3及び図4Aに示すように、ビア導体22の1つ(以下、ビア導体22sという)の一端(底面F222)が、ランド111s(第1の面状導体パターン)の、導体群12gを構成する2つのビア導体12sの各々の一端(上面F121)の外縁で区画される領域R11に接続される。また、図3及び図4Bに示すように、ビア導体32の1つ(以下、ビア導体32sという)の一端(底面F322)が、ランド112s(第2の面状導体パターン)の、導体群12gを構成する2つのビア導体12sの各々の他端(底面F122)の外縁で区画される領域R12に接続される。
A plurality of via
領域R11及びR12はそれぞれ、例えば接線等の補助線によって区画される。本実施形態では、領域R11及びR12の境界が、例えばビア導体12sの上面F121及び底面F122の形状(例えば円)に対して引いた接線で決まる。図4A及び図4Bに示す例では、ビア導体12sの上面F121の全体が領域R11内に含まれ、ビア導体12sの底面F122の全体が領域R12内に含まれる。
Each of the regions R11 and R12 is partitioned by an auxiliary line such as a tangent line. In the present embodiment, the boundary between the regions R11 and R12 is determined by, for example, a tangent line drawn with respect to the shape (for example, a circle) of the upper surface F121 and the bottom surface F122 of the via
本実施形態では、図4A及び図4Bに示すように、ビア導体22s及び32sがそれぞれ、導体群12gを構成する2つのビア導体12sの間(例えば中間)に位置する。また、ランド111s上のビア導体22sの底面F222は、ランド111s上に投影した2つのビア導体12sの各上面F121の外縁で区画される領域R11内に完全に含まれる。また、ランド112s上のビア導体32sの底面F322は、ランド112s上に投影した2つのビア導体12sの各底面F122の外縁で区画される領域R12内に完全に含まれる。
In the present embodiment, as shown in FIGS. 4A and 4B, the via
さらに、本実施形態では、図1及び図3に示すように、ビア導体22s(第3ビア導体)上に、ビルドアップ部B1(第1積層部)の絶縁層40a、60a、80a(それぞれ層間絶縁層)に形成されたビア導体42、62、82の各1つ(以下、それぞれビア導体42s、62s、82sという)がスタックされることにより、ビルドアップ部B1には、4段のビア導体から構成される第1スタック構造S1が形成される。また、図1及び図3に示すように、ビア導体32s(第4ビア導体)上に、ビルドアップ部B2(第2積層部)の絶縁層50a、70a、90a(それぞれ層間絶縁層)に形成されたビア導体52、72、92の各1つ(以下、それぞれビア導体52s、72s、92sという)がスタックされることにより、ビルドアップ部B2には、4段のビア導体から構成される第2スタック構造S2が形成される。ビア導体22s、32s、42s、52s、62s、72s、82s、92sは、例えば同軸(Z軸)上にスタックされる。ただし、これらビア導体22等が、同軸(Z軸)上にスタックされることは必須ではない。
Further, in the present embodiment, as shown in FIGS. 1 and 3, the insulating
本実施形態では、ビルドアップ部B1(第1積層部)の全層のビア導体22s、42s、62s、82sが第1スタック構造S1を構成し、ビルドアップ部B2(第2積層部)の全層のビア導体32s、52s、72s、92sが第2スタック構造S2を構成する。このため、配線スペースの確保が容易になり、配線パターンの設計自由度が高くなる。その結果、高密度配線を実現し易くなる。また、X方向又はY方向の配線を省略できるため、配線長の短縮を図ることができる。
In the present embodiment, the via
第1スタック構造S1及び第2スタック構造S2の各々では、隣接するフィルド導体同士が密着(接触)し、互いに導通する。また、第1スタック構造S1と第2スタック構造S2とは、コア部における導体群12g及びランド111s、112sを介して、互いに電気的に接続される。導体群12gの一側(詳しくは、ランド111s上)には、第1スタック構造S1を構成するビア導体22sがスタックされ、導体群12gの他側(詳しくは、ランド112s上)には、第2スタック構造S2を構成するビア導体32sがスタックされる。以下、コア部の導体群12gと、ビルドアップ部B1の第1スタック構造S1と、ビルドアップ部B2の第2スタック構造S2と、によって構成されるスタック構造を、スタック構造Sという。スタック構造Sは、配線板100の全層の層間に形成された導体(ビア導体12s、22s、32s、42s、52s、62s、72s、82s、92s)がスタックされて構成されている。以下、こうした配線板の全層にわたるスタック構造を、フルスタック構造という。スタック構造Sは、配線板100の両面の最外導体層、すなわち導体層81と導体層91とを相互に電気的に接続する。
In each of the first stack structure S1 and the second stack structure S2, adjacent filled conductors are in close contact (contact) and are electrically connected to each other. The first stack structure S1 and the second stack structure S2 are electrically connected to each other via the
本実施形態では、1つのスタック構造Sが、例えば図2に示すように、配線板100の中央に配置される。なお、スタック構造Sの配置や数は、任意である。例えばスタック構造Sが複数あってもよい。
In the present embodiment, one stack structure S is disposed at the center of the
図3に示すように、導体層11a(ランド111s及び配線11wを含む)は、金属箔111a(例えば銅箔)と、例えば銅の無電解めっき膜111bと、例えば銅の電解めっき111cと、から構成される。導体層21(ランド211sを含む)は、金属箔211a(例えば銅箔)と、例えば銅の無電解めっき膜211bと、例えば銅の電解めっき211cと、から構成される。導体層41(ランド411sを含む)は、金属箔411a(例えば銅箔)と、例えば銅の無電解めっき膜411bと、例えば銅の電解めっき411cと、から構成される。導体層61(ランド611sを含む)は、金属箔611a(例えば銅箔)と、例えば銅の無電解めっき膜611bと、例えば銅の電解めっき611cと、から構成される。導体層81(ランド811sを含む)は、金属箔811a(例えば銅箔)と、例えば銅の無電解めっき膜811bと、例えば銅の電解めっき811cと、から構成される。
As shown in FIG. 3, the
図3に示すように、導体層11b(ランド112sを含む)は、金属箔112a(例えば銅箔)と、例えば銅の無電解めっき膜112bと、例えば銅の電解めっき112cと、から構成される。導体層31(ランド311sを含む)は、金属箔311a(例えば銅箔)と、例えば銅の無電解めっき膜311bと、例えば銅の電解めっき311cと、から構成される。導体層51(ランド511sを含む)は、金属箔511a(例えば銅箔)と、例えば銅の無電解めっき膜511bと、例えば銅の電解めっき511cと、から構成される。導体層71(ランド711sを含む)は、金属箔711a(例えば銅箔)と、例えば銅の無電解めっき膜711bと、例えば銅の電解めっき711cと、から構成される。導体層91(ランド911sを含む)は、金属箔911a(例えば銅箔)と、例えば銅の無電解めっき膜911bと、例えば銅の電解めっき911cと、から構成される。
As shown in FIG. 3, the
図3に示すように、ビア導体12(導体群12gを構成する2つのビア導体12sを含む)の各々は、孔12aの壁面上に形成された無電解めっき膜110bと、孔12aにおける無電解めっき膜110bの内側に充填された電解めっき110cと、から構成される。
As shown in FIG. 3, each of the via conductors 12 (including the two via
また、ビア導体22、32、42、52、62、72、82、92(それぞれビア導体22s、32s、42s、52s、62s、72s、82s、92sを含む)はそれぞれ、ビアホール22a、32a、42a、52a、62a、72a、82a、92aの壁面上及び底面上に形成された無電解めっき膜211b、311b、411b、511b、611b、711b、811b、911bと、各ビアホールにおける各無電解めっき膜の内側に充填された電解めっき211c、311c、411c、511c、611c、711c、811c、911cと、から構成される。
The via
ビアホール12a、22a、32a、42a、52a、62a、72a、82a、92aはそれぞれ、絶縁層の一側に導体層がある状態で穴開けを行うことによって形成され、絶縁層の他側からその導体層に至る(例えば、後述の図12B、図12C、図13B、図17を参照)。ビア導体12、22、32、42、52、62、72、82、92はそれぞれ、絶縁層の一側に導体層がある状態で形成されるため、ビア導体と絶縁層の一側の導体層とは、非連続になり、両者の間には界面が形成される。
Each of the via
具体的には、例えば図3に示されるように、無電解めっき膜211b及び電解めっき211cは、ビア導体22とその上層側の導体層21との両方にわたって連続して(切れ目なく)形成される。そして、ビア導体12、42、62、82も、これと同様の構造を有する。一方、ビア導体12とその底面の導体層11bとの間、ビア導体22とその下層側の導体層11aとの間、ビア導体42とその下層側の導体層21との間、ビア導体62とその下層側の導体層41との間、及びビア導体82とその下層側の導体層61との間にはそれぞれ、界面(切れ目)が形成され、ビア導体とその下層側の導体層とは不連続になる。
Specifically, as shown in FIG. 3, for example, the
コア絶縁層10aの第2面F2側に関しては、無電解めっき膜311b及び電解めっき311cが、ビア導体32とその上層側の導体層31との両方にわたって連続して(切れ目なく)形成される。そして、ビア導体52、72、92も、これと同様の構造を有する。一方、ビア導体32とその下層側の導体層11bとの間、ビア導体52とその下層側の導体層31との間、ビア導体72とその下層側の導体層51との間、及びビア導体92とその下層側の導体層71との間にはそれぞれ、界面(切れ目)が形成され、ビア導体とその下層側の導体層とは不連続になる。
On the second surface F2 side of the core insulating
図5に示されるビア導体12sの寸法のうち、ビア導体12sの上面F121の幅D1(直径)は、例えば100μmであり、ビア導体12sの底面F122の幅D2(直径)は、例えば80μmである。
Of the dimensions of the via
本実施形態では、コア絶縁層10aに形成される全てのビア導体12(導体群12gを構成する2つのビア導体12sを含む)が、互いに略同じ寸法を有する。すなわち、本実施形態では、導体群12gを構成する2つのビア導体12sの各々と、導体群12gを構成しないビア導体12とが、略同一の太さ(幅)を有する。こうした構造によれば、電気的特性又は製造条件等を均一にし易くなる。
In the present embodiment, all the via conductors 12 (including the two via
本実施形態では、ビア導体22、32、42、52、62、72、82、92(それぞれビア導体22s、32s、42s、52s、62s、72s、82s、92sを含む)の各々が、コア絶縁層10aに形成されたビア導体12と略同じ寸法を有する。すなわち、導体群12gを構成するビア導体12sの各々と、ビア導体22s(第3ビア導体)と、ビア導体32s(第4ビア導体)とは、略同一の太さを有する。こうした構造によれば、電気的特性又は製造条件等を均一にし易くなる。ただしこれに限られず、これらのビア導体は、コア基板のビア導体12と異なる寸法を有していてもよい。
In this embodiment, each of the via
本実施形態では、コア絶縁層10a(コア基板)、絶縁層20a(第1積層部の最下層の層間絶縁層)、及び絶縁層30a(第2積層部の最下層の層間絶縁層)がそれぞれ、心材を樹脂含浸してなる。そして、図6に示すように、コア絶縁層10aに形成されたビア導体12sの側面における心材の突き出し量D101(複数ある場合は平均的な値)は、絶縁層20aに形成されたビア導体22s(第3ビア導体)の側面における心材の突き出し量D102(複数ある場合は平均的な値)、及び、絶縁層30aに形成されたビア導体32s(第4ビア導体)の側面における心材の突き出し量D103(複数ある場合は平均的な値)のいずれよりも大きい。
In the present embodiment, the
こうした構造によれば、コア部において、ビアホール内の表面積(ひいては、ビア導体と層間絶縁層との接触面積)が大きくなるため、ビア導体と層間絶縁層との密着性が向上する。また、心材のCTE(熱膨張係数)は、層間絶縁層を構成する樹脂のCTEよりも小さくて、ビア導体のCTEに近いため、コア部におけるビア導体の底面でのクラック発生率を低減し易くなると考えられる。 According to such a structure, since the surface area in the via hole (and hence the contact area between the via conductor and the interlayer insulating layer) is increased in the core portion, the adhesion between the via conductor and the interlayer insulating layer is improved. In addition, since the CTE (thermal expansion coefficient) of the core material is smaller than the CTE of the resin constituting the interlayer insulating layer and close to the CTE of the via conductor, it is easy to reduce the crack occurrence rate at the bottom surface of the via conductor in the core portion. It is considered to be.
好ましい一例では、突き出し量D101及びD102及びD103はそれぞれ、約1〜約3μmの範囲にある。 In a preferred example, the protrusions D101, D102, and D103 are each in the range of about 1 to about 3 μm.
以下、比較例を用いて、本実施形態の配線板100の特性について説明する。
Hereinafter, the characteristic of the
図7に、比較例に係る配線板を示す。図7に示す配線板は、フルスタック構造を有する。ただし、図7に示す配線板のスタック構造Sは、ビア導体10s、22s、32s、42s、52s、62s、72s、82s、92sが、同軸(Z軸)上に1つずつスタックされて構成される。すなわち、図7に示す配線板のスタック構造Sは、コア部に導体群を有さない。この点で、図7に示す比較例に係る配線板と、図1に示した本実施形態の配線板100とは異なる。なお、図7では、図1に示した要素と同一の要素に各々同一の符号を付して示している。
FIG. 7 shows a wiring board according to a comparative example. The wiring board shown in FIG. 7 has a full stack structure. However, the wiring board stack structure S shown in FIG. 7 is formed by stacking via
比較例に係る配線板についてシミュレーションを行った結果を、図8A〜図9に示す。 The result of having performed the simulation about the wiring board which concerns on a comparative example is shown to FIG. 8A-FIG.
図8A及び図8Bは、6層、8層、及び10層の配線板(6層品、8層品、10層品)にかかる応力(特にヒートサイクルによる熱応力)について、シミュレーションをした結果を示す図である。10層品は、図7に示す構造を有する配線板であり、8層品は、10層品から両面の最外層(絶縁層80a、90a及び導体層81、91)がなくなった配線板であり、6層品は、10層品から両面の最外2層(絶縁層60a、70a、80a、90a及び導体層61、71、81、91)がなくなった配線板である。図8A中、線L1は、6層品に係るデータであり、線L2は、8層品に係るデータであり、線L3は、10層品に係るデータである。
FIG. 8A and FIG. 8B show the results of simulating stress (especially thermal stress due to heat cycle) applied to 6-layer, 8-layer, and 10-layer wiring boards (6-layer products, 8-layer products, and 10-layer products). FIG. The 10-layer product is a wiring board having the structure shown in FIG. 7, and the 8-layer product is a wiring board in which the outermost layers (insulating
図8A及び図8Bに示されるように、6層品、8層品、及び10層品のいずれにおいても、コアにかかる応力が最も大きく、コアから離れるほど応力は小さくなる。また、6層品、8層品、及び10層品の各々にかかる応力を比較すると、10層品における応力が最も大きく、次に8層品における応力が大きく、6層品における応力が最も小さい。このことから、層数が多くなるほど、配線板における応力は大きくなると推察される。 As shown in FIG. 8A and FIG. 8B, in any of the 6-layer product, the 8-layer product, and the 10-layer product, the stress applied to the core is the largest, and the stress decreases as the distance from the core increases. In addition, when the stress applied to each of the 6-layer product, the 8-layer product, and the 10-layer product is compared, the stress in the 10-layer product is the largest, the stress in the 8-layer product is next largest, and the stress in the 6-layer product is smallest . From this, it is surmised that the stress in the wiring board increases as the number of layers increases.
図9に、8層品、10層品の各層におけるクラック占有率について、シミュレーションをした結果を示す。 In FIG. 9, the result of having simulated about the crack occupation rate in each layer of an 8-layer product and a 10-layer product is shown.
図9に示されるように、クラックの大半は、コア(コア基板)に集中すると考えられる。これにより、コア部における接続信頼性の低下が懸念される。また上述のように、層数が多くなるほど配線板における応力は大きくなると考えられるため、コア部周辺におけるクラックの発生は、配線板の層数が多くなるほど深刻になると考えられる。 As shown in FIG. 9, it is considered that most of the cracks are concentrated on the core (core substrate). As a result, there is a concern that the connection reliability in the core portion is lowered. Further, as described above, it is considered that the stress in the wiring board increases as the number of layers increases. Therefore, the occurrence of cracks around the core portion is considered to become more serious as the number of layers of the wiring board increases.
この点、本実施形態の配線板100は、コア基板(コア絶縁層10a)に、コア基板を貫通する複数のビア導体12sから構成される導体群12gが形成され、ビア導体12sの各々は、一端(上面F121)が共通の第1の面状導体パターン(ランド111s)に、他端(底面F122)が共通の第2の面状導体パターン(ランド112s)に、それぞれ接続される。そして、絶縁層20a(コア絶縁層10aの第1面F1上の層間絶縁層)に形成された第3ビア導体(ビア導体22s)の一端(底面F222)は、第1の面状導体パターンの、導体群12gを構成する2つのビア導体12sの各々の一端(上面F121)の外縁で区画される領域R11に接続され(図4A参照)、絶縁層30a(コア絶縁層10aの第2面F2上の層間絶縁層)に形成された第4ビア導体(ビア導体32s)の一端(底面F322)は、第2の面状導体パターンの、導体群12gを構成するビア導体12sの各々の他端(底面F122)の外縁で区画される領域R12に接続される(図4B参照)。こうした構造では、コア基板に、複数のビア導体12sから構成される導体群12gが形成されるため、大きな応力が生じ易いコア部の強度又は放熱性が向上する。その結果、熱応力が小さくなり、ビア導体12sの底面F122でのクラック、又は底面F122と導体層11bとのデラミネーションが、生じにくくなると考えられる。また、コア部の放熱性が高まることにより、配線板の耐熱性は向上すると考えられる。また、第1の面状導体パターン(ランド111s)と第2の面状導体パターン(ランド112s)とが複数のビア導体12sを介して接続されるため、1本のビア導体を介して接続される場合よりも、導通抵抗が低くなる。
In this regard, in the
本実施形態の配線板100では、コア基板(コア絶縁層10a)が、第1積層部(ビルドアップ部B1)の層間絶縁層及び第2積層部(ビルドアップ部B2)の層間絶縁層(絶縁層20a、30a、40a、50a、60a、70a、80a、90a)のいずれを構成する材料よりも耐熱性の高い材料からなる。すなわち、コア基板の耐熱性を選択的に高めている。具体的には、コア絶縁層10aが、FR−5材から構成され、絶縁層20a、30a、40a、50a、60a、70a、80a、90aがそれぞれ、FR−4材から構成される。こうした構造では、大きな応力が生じ易いコア部の耐熱性が向上する。その結果、コア部に生じる熱応力が小さくなると考えられる。以下、図10A及び図10Bを参照して、このことについて説明する。
In the
図10A及び図10Bはそれぞれ、図1に示した構造を有する配線板(試料A〜試料F)についてシミュレーションを行った結果を示す図である。ただし、試料A〜試料Cでは、本実施形態の配線板100とは異なり、コア絶縁層10a及び絶縁層20a、30a、40a、50a、60a、70a、80a、90aがそれぞれ、FR−4材から構成される。一方、試料D〜試料Fでは、本実施形態の配線板100と同様、コア絶縁層10aが、FR−5材から構成され、絶縁層20a、30a、40a、50a、60a、70a、80a、90aがそれぞれ、FR−4材から構成される。
FIG. 10A and FIG. 10B are diagrams showing the results of a simulation performed on the wiring boards (sample A to sample F) having the structure shown in FIG. However, in the samples A to C, unlike the
シミュレーションでは、試料A、Dについてそれぞれ、温度25℃の状態から加熱して温度150℃にしたときに生じた応力を求めた。また、試料B、Eについてはそれぞれ、温度25℃の状態から加熱して温度60℃にしたときに生じた応力を求めた。また、試料C、Fについてはそれぞれ、温度25℃の状態から加熱して温度45℃にしたときに生じた応力を求めた。 In the simulation, the stresses generated when the samples A and D were each heated from a temperature of 25 ° C. to a temperature of 150 ° C. were obtained. For samples B and E, the stress generated when the temperature was 25 ° C and the temperature was 60 ° C was determined. Moreover, about the samples C and F, the stress which arises when it heated from the state of temperature 25 degreeC and was made into temperature 45 degreeC was calculated | required, respectively.
図10A及び図10Bに示されるように、上記加熱により生じたコア基板にかかる応力は、試料Aで215MPaであり、試料Bで208MPaであり、試料Cで147MPaであり、試料Dで139MPaであり、試料Eで104MPaであり、試料Fで74MPaであった。このように、いずれの加熱においても、コア基板がFR−4材から構成される配線板(試料A〜試料C)よりも、コア基板がFR−5材から構成される配線板(試料D〜試料F)の方が、応力が小さくなった。このことから、コア基板の材料の耐熱性を、コア基板の両面に積層される第1積層部の層間絶縁層及び第2積層部の層間絶縁層のいずれを構成する材料の耐熱性よりも高くすることで、コア部に生じる熱応力を小さくすることができると考えられる。 As shown in FIGS. 10A and 10B, the stress applied to the core substrate caused by the heating is 215 MPa for sample A, 208 MPa for sample B, 147 MPa for sample C, and 139 MPa for sample D. Sample E had 104 MPa and Sample F had 74 MPa. Thus, in any heating, the wiring board (samples D to D) in which the core substrate is made of the FR-5 material rather than the wiring boards (sample A to sample C) in which the core board is made of the FR-4 material. The stress was smaller in the sample F). From this, the heat resistance of the material of the core substrate is higher than the heat resistance of the material constituting either the interlayer insulating layer of the first stacked portion or the interlayer insulating layer of the second stacked portion laminated on both surfaces of the core substrate. By doing so, it is considered that the thermal stress generated in the core portion can be reduced.
また、本実施形態の配線板100は、スルーホール導体102を有する。スルーホール導体102によれば、配線板100の全層が平均的に補強されるため、コア基板の上層(絶縁層20a〜90a)におけるクラックの発生が抑制されると考えられる。
Further, the
また、本実施形態の配線板100は、スタック構造Sを有する。スタック構造Sにより、配線スペースの確保が容易になり、配線パターンの設計自由度が高くなる。その結果、高密度配線を実現し易くなる。また、X方向又はY方向の配線を省略できるため、配線長の短縮を図ることができる。
Further, the
以上説明したように、本実施形態の配線板100に係る上記構造によれば、高い信頼性の電気的接続、高放熱性、低導通抵抗、及び高密度配線を有するプリント配線板が得られると考えられる。
As described above, according to the above structure according to the
本実施形態の配線板100では、コア絶縁層10aの第1面F1側に形成される導体層の層数及びコア絶縁層10aの第2面F2側に形成される導体層の層数がそれぞれ、5層以上である。本実施形態の配線板100では、上記構造により層間の電気的接続の信頼性が向上するため、こうした多層配線板についても、高い歩留まりで製造することが可能になる。ただしこれに限定されず、上記構造が適用される配線板の層数(導体層の数)は任意である。
In the
以下、本実施形態に係る配線板100の製造方法について説明する。配線板100は、例えば図11に示すような手順で製造される。
Hereinafter, a method for manufacturing the
ステップS11では、コア基板が準備される。 In step S11, a core substrate is prepared.
具体的には、図12Aに示すように、両面銅張積層板1000(出発材料)を準備する。両面銅張積層板1000は、コア絶縁層10a(コア基板)と、金属箔111a及び112a(それぞれ例えば銅箔)と、を有する。コア絶縁層10aの第1面F1上には金属箔111aが形成され、コア絶縁層10aの第2面F2上には金属箔112aが形成される。コア絶縁層10aは、例えば完全に硬化したFR−5材から構成される。
Specifically, as shown in FIG. 12A, a double-sided copper-clad laminate 1000 (starting material) is prepared. The double-sided copper-clad
本実施形態では、例えばエッチングで厚さを調整することなく、はじめから所定の厚さ(例えば7.5μm)の金属箔111a、112aをコア絶縁層10aに貼り付ける。ただしこれに限られず、金属箔111a、112aの形成方法は任意である。例えば比較的厚い(例えば12μm)金属箔をコア絶縁層10aに貼り付けた後、その金属箔をハーフエッチングすることで、所定の厚さ(例えば7.5μm)の金属箔111a、112aを得てもよい。
In the present embodiment, for example, without adjusting the thickness by etching, the metal foils 111a and 112a having a predetermined thickness (for example, 7.5 μm) are attached to the core insulating
また、本実施形態では、出発材料である両面銅張積層板1000の金属箔111a及び112aの厚さが5μm以上である。こうした寸法にすることで、両面銅張積層板1000の強度が高まり、そのハンドリング性が向上すると考えられる。ただし、金属箔111a及び112aの厚さは、この範囲に限定されず、適宜変更してもよい。
Moreover, in this embodiment, the thickness of the
続けて、図11のステップS12では、コア絶縁層10a(コア基板)に導体群を形成するとともに、コア絶縁層10a(コア基板)の両面にそれぞれ導体層を形成する。
Subsequently, in step S12 of FIG. 11, conductor groups are formed on the
具体的には、図12Bに示すように、例えばレーザにより、金属箔111a及びコア絶縁層10aを貫通し、金属箔112aを貫通しない開口部110dを形成する。開口部110dは、金属箔111aを貫通する開口部111dと、コア絶縁層10aを貫通する孔12aと、から構成される。開口部110dの形成後、必要に応じて、デスミアやソフトエッチをする。
Specifically, as illustrated in FIG. 12B, an
続けて、図12Cに示すように、例えば銅のパネルめっきにより、金属箔111a上、及び開口部110d内にめっき1001を形成し、金属箔112a上に、めっき1002を形成する。これにより、開口部110dには、めっき1001が充填される。その結果、ビア導体12(導体群12gを構成する2つのビア導体12sを含む)が形成される。コア絶縁層10aには、ビア導体12s(第1ビア導体)と一緒に、ビア導体12sと略同一の太さを有し、導体群12gを構成しないビア導体12(第2ビア導体)も形成される。
Subsequently, as shown in FIG. 12C, the
めっき1001は、例えば、無電解めっきを行って無電解めっき膜を形成し、続けてその無電解めっき膜をシード層として電解めっきを行うことで、形成される。めっき1001は、図3に示す無電解めっき膜110b、111bと電解めっき110c、111cとを構成し、めっき1002は、図3に示す無電解めっき膜112bと電解めっき112cとを構成する。
The
無電解めっきのめっき液としては、例えば還元剤等が添加された硫酸銅溶液などを用いることができる。また、電解めっきのめっき液としては、例えば硫酸銅溶液、ピロリン酸銅溶液、青(シアン)化銅溶液、又はホウフッ化銅溶液などを用いることができる。 As a plating solution for electroless plating, for example, a copper sulfate solution to which a reducing agent or the like is added can be used. Moreover, as a plating solution for electrolytic plating, for example, a copper sulfate solution, a copper pyrophosphate solution, a blue (cyanide) copper solution, or a copper borofluoride solution can be used.
続けて、図12Dに示すように、例えばリソグラフィ技術により、コア絶縁層10aの両面の導体層をパターニングする。これにより、コア絶縁層10aの第1面F1上に導体層11aが形成され、コア絶縁層10aの第2面F2上に導体層11bが形成される。導体層11aにはランド111sが含まれ、導体層11bにはランド112sが含まれる。ランド111sとランド112sとは、導体群12gを構成する2つのビア導体12sを介して、相互に接続される。
Subsequently, as shown in FIG. 12D, the conductor layers on both surfaces of the core insulating
上記のように、本実施形態では、開口部110d(開口部111d及び孔12a)の形成後に、ビア導体12及び導体層11a、11bを形成するためのめっきが行われる。
As described above, in this embodiment, plating for forming the via
続けて、図11のステップS13では、コア絶縁層10a(コア基板)の第1面F1上及び第2面F2上の各々に、1組の層間絶縁層及び導体層(第1積層部及び第2積層部の1段目)を形成する。層間絶縁層にはビア導体が形成され、層間絶縁層上の導体層とコア基板上の導体層とが、そのビア導体を介して、互いに電気的に接続される。
Subsequently, in step S13 of FIG. 11, a pair of interlayer insulating layers and conductor layers (the first stacked portion and the first laminated portion and the first layer are formed on each of the first surface F1 and the second surface F2 of the core insulating
具体的には、例えば図13Aに示すように、コア絶縁層10aの第1面F1上及び導体層11a上に、絶縁層20a(層間絶縁層)と、金属箔1011(例えば銅箔)とを、この順で配置し、コア絶縁層10aの第2面F2上及び導体層11b上に、絶縁層30a(層間絶縁層)と、金属箔1012(例えば銅箔)とを、この順で配置する。この段階では、絶縁層20a及び30aはそれぞれ、FR−4材のプリプレグ(半硬化状態の接着シート)からなる。ただし、プリプレグに代えて、RCF(Resin Coated copper Foil)などを用いることもできる。その後、必要に応じて、金属箔1011及び1012をハーフエッチングする。以下、こうして得られた図13Aに示す配線板を、配線板1000aという。
Specifically, for example, as shown in FIG. 13A, an insulating
続けて、配線板1000aをZ方向に加熱プレスする。すなわち、プレス及び加熱処理を同時に行う。プレス及び加熱により、プリプレグ(絶縁層20a、30a)は硬化し、部材同士は付着する。その結果、配線板1000aは一体化する。なお、プレス及び加熱処理は、複数回に分けて行ってもよい。また、加熱処理とプレスとは別々に行ってもよいが、同時に行った方が効率は良い。加熱プレスの後、別途一体化のための加熱処理を行ってもよい。
Subsequently, the
続けて、例えば図13Bに示すように、例えばレーザにより、絶縁層20aにビアホール22aを形成し、絶縁層30aにビアホール32aを形成する。ビアホール22aの底面(図4Aに示すビア導体22sの底面F222に相当)は、ランド111sの、導体群12gを構成する2つのビア導体12sの各々の一端(上面F121)の外縁で区画される領域R11(図4A参照)内に配置され、ビアホール32aの底面(図4Bに示すビア導体32sの底面F322に相当)は、ランド112sの、導体群12gを構成する2つのビア導体12sの各々の他端(底面F122)の外縁で区画される領域R12(図4B参照)内に配置される。なお、必要に応じて、穴開け(レーザ照射)の前に黒化処理を施すことが好ましい。また、穴開け後、必要に応じて、デスミアやソフトエッチをする。
Subsequently, for example, as shown in FIG. 13B, via
続けて、図13Cに示すように、例えば銅のパネルめっきにより、金属箔1011上及びビアホール22a内にめっき1013を形成し、金属箔1012上及びビアホール32a内にめっき1014を形成する。めっき1013、1014は、例えば図12Cの工程と同様、無電解めっきを行って無電解めっき膜を形成し、続けてその無電解めっき膜をシード層として電解めっきを行うことで、形成される。これにより、ビアホール22a、32aには、それぞれめっき1013、1014が充填される。その結果、ビア導体22及び32が形成される。ビア導体22は、図4Aに示すような配置を有し、ビア導体32は、図4Bに示すような配置を有する。すなわち、ビア導体22sの底面F222は、ランド111sの、導体群12gを構成する2つのビア導体12sの各々の一端(上面F121)の外縁で区画される領域R11(図4A参照)に接続され、ビア導体32sの底面F322は、ランド112sの、導体群12gを構成する2つのビア導体12sの各々の他端(底面F122)の外縁で区画される領域R12(図4B参照)に接続される。
Subsequently, as shown in FIG. 13C, plating 1013 is formed on the
続けて、図13Dに示すように、例えばリソグラフィ技術により、絶縁層20a上の導体層と絶縁層30a上の導体層とをそれぞれパターニングする。これにより、絶縁層20a上に導体層21が形成され、絶縁層30a上に導体層31が形成される。
Subsequently, as shown in FIG. 13D, the conductor layer on the insulating
続けて、図11のステップS14では、導体層21上及び導体層31上の各々に、1組の層間絶縁層及び導体層(第1積層部及び第2積層部の2段目)を形成する。1段目と同様、2段目の層間絶縁層にもビア導体が形成され、1段目の層間絶縁層上の導体層と2段目の層間絶縁層上の導体層とが、そのビア導体を介して、互いに電気的に接続される。
Subsequently, in step S14 of FIG. 11, a pair of interlayer insulating layers and conductor layers (second stage of the first stacked portion and the second stacked portion) are formed on the
具体的には、1段目と同様の工程(図11のステップS13)を経て、図14に示すように、絶縁層40a及び50a(それぞれ層間絶縁層)、ビアホール42a及び52a、ビア導体42及び52、並びに導体層41及び51を形成する。第1スタック構造S1(図1参照)を構成するビア導体42は、第1スタック構造S1を構成する他のビア導体22と同軸(Z軸)上にスタックされる。また、第2スタック構造S2(図1参照)を構成するビア導体52は、第2スタック構造S2を構成する他のビア導体32と同軸(Z軸)上にスタックされる。
Specifically, through the same process as the first stage (step S13 in FIG. 11), as shown in FIG. 14, insulating
続けて、図11のステップS15では、導体層41上及び導体層51上の各々に、1組の層間絶縁層及び導体層(第1積層部及び第2積層部の3段目)を形成する。2段目と同様、3段目の層間絶縁層にもビア導体が形成され、2段目の層間絶縁層上の導体層と3段目の層間絶縁層上の導体層とが、そのビア導体を介して、互いに電気的に接続される。
Subsequently, in step S15 of FIG. 11, a pair of interlayer insulating layers and conductor layers (third layer of the first stacked portion and the second stacked portion) are formed on the
具体的には、1段目と同様の工程(図11のステップS13)を経て、図15に示すように、絶縁層60a及び70a(それぞれ層間絶縁層)、ビアホール62a及び72a、ビア導体62及び72、並びに導体層61及び71を形成する。第1スタック構造S1(図1参照)を構成するビア導体62は、第1スタック構造S1を構成する他のビア導体22等と同軸(Z軸)上にスタックされる。また、第2スタック構造S2(図1参照)を構成するビア導体72は、第2スタック構造S2を構成する他のビア導体32等と同軸(Z軸)上にスタックされる。
Specifically, through the same process as the first stage (step S13 in FIG. 11), as shown in FIG. 15, insulating
続けて、図11のステップS16では、導体層61上及び導体層71上の各々に、1組の層間絶縁層及び導体層(第1積層部及び第2積層部の4段目)を形成するとともに、コア部及び1〜4段目の積層部の全層を貫通するスルーホールを形成する。
Subsequently, in step S <b> 16 of FIG. 11, a pair of interlayer insulating layers and conductor layers (fourth stage of the first stacked portion and the second stacked portion) are formed on the
具体的には、例えば図16に示すように、絶縁層60a上及び導体層61上に、絶縁層80a(層間絶縁層)と、金属箔1021(例えば銅箔)とを、この順で配置し、絶縁層70a上及び導体層71上に、絶縁層90a(層間絶縁層)と、金属箔1022(例えば銅箔)とを、この順で配置する。この段階では、絶縁層80a及び90aはそれぞれ、FR−4材のプリプレグ(半硬化状態の接着シート)となっている。ただし、プリプレグに代えて、RCF(Resin Coated copper Foil)などを用いることもできる。その後、必要に応じて、金属箔1021及び1022をハーフエッチングする。以下、こうして得られた図16に示す配線板を、配線板1000bという。
Specifically, for example, as shown in FIG. 16, an insulating
続けて、配線板1000bをZ方向に加熱プレスする。すなわち、プレス及び加熱処理を同時に行う。プレス及び加熱により、プリプレグ(絶縁層80a、90a)は硬化し、部材同士は付着する。その結果、配線板1000bは一体化する。なお、プレス及び加熱処理は、複数回に分けて行ってもよい。また、加熱処理とプレスとは別々に行ってもよいが、同時に行った方が効率は良い。加熱プレスの後、別途一体化のための加熱処理を行ってもよい。
Subsequently, the
続けて、例えば図17に示すように、例えばレーザにより、絶縁層80aを貫通するビアホール82a、絶縁層90aを貫通するビアホール92a、及び配線板1000bの全層を貫通するスルーホール102aを形成する。ビアホール82aは、ビア導体62と同軸(Z軸)上に形成され、ビアホール92aは、ビア導体72と同軸(Z軸)上に形成される。なお、必要に応じて、穴開け(レーザ照射)の前に黒化処理を施すことが好ましい。また、穴開け後、必要に応じて、デスミアやソフトエッチをする。
Subsequently, for example, as shown in FIG. 17, a via
上記レーザの照射においては、例えば遮光マスクを設けた状態で被照射体の全面にレーザ光を照射する。ただしこれに限られず、遮光マスクを用いずに、非照射部分においてはレーザ照射を止めて、照射すべき部位のみにレーザ光を照射するようにしてもよい。また、レーザ光の走査中において、ビアホール82a及び92aを形成する部位よりも、スルーホール102aを形成する部位に照射するレーザ光の強度(光量)を強めることで、ビアホール82a及び92a、並びにスルーホール102aを、1回の走査で形成することができる。この際、レーザ強度(光量)の調整は、パルス制御で行うことが好ましい。具体的には、例えばレーザ強度を変更する場合には、1ショット(1回の照射)あたりのレーザ強度は変えずに、ショット数(照射回数)を変更するようにする。すなわち、1ショットでは所望のレーザ強度が得られない場合には、同じ照射位置に、再度レーザ光を照射する。例えば、コア部の孔12aは2ショットで形成し、ビルドアップ部B1、B2のビアホール22a、32a、42a、52a、62a、72a、82a、92aは1ショットで形成する。そして、スルーホール102aの形成では、さらにショット数を増やす。こうした制御方法によれば、照射条件を変える時間を省略できるため、スループットが向上すると考えられる。ただしこれに限られず、レーザ強度の調整方法は任意である。例えば照射位置ごとに照射条件を決め、照射回数を一定(例えば1つの照射位置につき1ショット)にしてもよい。スルーホール102aは、配線板1000bの一側のみからレーザ光を照射することによっても、あるいは配線板1000bの両側から同時にレーザ光を照射することによっても、形成することができる。さらに、配線板1000bの一側からレーザ光を照射して有底孔(非貫通孔)を形成した後、他側からレーザ光を照射してその底部を貫通させることにより、スルーホール102aを形成してもよい。また、スルーホール102aの形成方法は任意であり、例えばドリルにより、スルーホール102aを形成してもよい。
In the laser irradiation, for example, the entire surface of the irradiated object is irradiated with laser light with a light shielding mask provided. However, the present invention is not limited to this, and the laser irradiation may be stopped in the non-irradiated portion without using the light shielding mask, and the laser beam may be irradiated only on the portion to be irradiated. Further, during the scanning of the laser beam, the via
続けて、図18に示すように、例えば銅のパネルめっきにより、金属箔1021上、ビアホール82a内、金属箔1022上、ビアホール92a内、及びスルーホール102a内に、めっき1023を形成する。めっき1023は、例えば図12Cの工程と同様、無電解めっきを行って無電解めっき膜を形成し、続けてその無電解めっき膜をシード層として電解めっきを行うことで、形成される。これにより、ビアホール82a、92aには、それぞれめっき1023が充填され、スルーホール102aの壁面には、めっき1023が形成される。その結果、ビア導体82、92、及びスルーホール導体102が形成される。第1スタック構造S1(図1参照)を構成するビア導体82は、第1スタック構造S1を構成する他のビア導体22等と同軸(Z軸)上にスタックされる。また、第2スタック構造S2(図1参照)を構成するビア導体92は、第2スタック構造S2を構成する他のビア導体32等と同軸(Z軸)上にスタックされる。
Subsequently, as shown in FIG. 18, plating 1023 is formed on the
本実施形態では、スルーホール102aの壁面へのめっき1023の形成と、最外層のビアホール(ビアホール82a及び92a)へのめっき1023の形成とが、同時に行われる。このため、工程数の削減、ひいてはコスト削減が図られると考えられる。
In the present embodiment, the formation of the
続けて、例えばリソグラフィ技術により、両面の導体層をパターニングする。これにより、絶縁層80a上に導体層81が形成され、絶縁層90a上に導体層91が形成される。その結果、図1に示す本実施形態に係る配線板100が完成する。その後、例えば最外層に外部接続端子を形成することで、その外部接続端子を通じて、配線板100を他の配線板と接続したり、配線板100に電子部品を実装したりすることが可能になる。
Subsequently, the conductive layers on both sides are patterned by lithography, for example. Thereby, the
なお、導体パターンの形成方法は任意である。例えばめっきレジストを用いてパターン部のみに選択的にめっきする手法、いわゆるパターンめっき法により、各導体層を形成してもよい。 In addition, the formation method of a conductor pattern is arbitrary. For example, each conductor layer may be formed by a method of selectively plating only a pattern portion using a plating resist, that is, a so-called pattern plating method.
本実施形態に係る配線板の製造方法は、
第1面F1及び第2面F2を有するコア絶縁層10a(コア基板)を準備することと、
コア絶縁層10aの第1面F1上に位置するランド111s(第1の面状導体パターン)と、コア絶縁層10aの第2面F2上に位置するランド112s(第2の面状導体パターン)と、それぞれコア絶縁層10aを貫通し、一端(上面F121)が共通のランド111sに接続され、他端(底面F122)が共通のランド112sに接続される複数のビア導体12s(それぞれ第1ビア導体)から構成される導体群12gと、ビア導体12sと略同一の太さを有し、導体群12gを構成しないビア導体12(第2ビア導体)と、を形成することと、
コア絶縁層10aの第1面F1上及びランド111s上に、絶縁層20a(第1層間絶縁層)を形成することと、
絶縁層20aを貫通し、一端(底面F222)が、ランド111sの、導体群12gを構成するビア導体12sの各々の一端(上面F121)の外縁で区画される領域に接続されるビア導体22s(第3ビア導体)を形成することと、
コア絶縁層10aの第2面F2上及びランド112s上に、絶縁層30a(第2層間絶縁層)を形成することと、
絶縁層30aを貫通し、一端(底面F322)が、ランド112sの、導体群12gを構成するビア導体12sの各々の他端(底面F122)の外縁で区画される領域に接続されるビア導体32s(第4ビア導体)を形成することと、
ビア導体22sを介してランド111sに電気的に接続される導体層21(第1上層導体層)を、絶縁層20a上に形成することと、
ビア導体32sを介してランド112sに電気的に接続される導体層31(第2上層導体層)を、絶縁層30a上に形成することと、
を含む。
The manufacturing method of the wiring board according to the present embodiment is as follows:
Preparing a core insulating
Forming an insulating
Via
Forming an insulating
Via
Forming a conductor layer 21 (first upper conductor layer) electrically connected to the
Forming a conductor layer 31 (second upper conductor layer) electrically connected to the
including.
本実施形態の製造方法によれば、配線板100(図1)を製造することができる。本実施形態の製造方法は、配線板100の製造に適している。こうした製造方法であれば、低コストで、良好な配線板100が得られる。
According to the manufacturing method of this embodiment, the wiring board 100 (FIG. 1) can be manufactured. The manufacturing method of this embodiment is suitable for manufacturing the
(実施形態2)
本発明の実施形態2について、上記実施形態1との相違点を中心に説明する。なおここでは、上記図1等に示した要素と同一の要素には各々同一の符号を付し、既に説明した共通の部分、すなわち説明が重複する部分については、その説明を省略又は簡略化する。
(Embodiment 2)
The second embodiment of the present invention will be described focusing on the differences from the first embodiment. Here, the same elements as those shown in FIG. 1 and the like are denoted by the same reference numerals, and the description of the already explained common parts, that is, the duplicated explanations, is omitted or simplified. .
本実施形態の配線板100aは、図19に示すように、実施形態1の配線板100と同様、フルスタック構造を有する。ただし、配線板100aのスタック構造Sは、ビア導体12s、22s、32s、42s、52s、62s、72s、82s、92sが、同軸(Z軸)上に1つずつスタックされて構成される。すなわち、配線板100aのスタック構造Sは、コア部に導体群を有さない。
As shown in FIG. 19, the
本実施形態の配線板100aでは、図20に示すように、スタック構造Sを構成するビア導体12s、22s、32s、42s、52s、62s、72s、82s、92sのうち、ビア導体12sの幅が、ビア導体22s、32s、42s、52s、62s、72s、82s、92sのいずれの幅よりも大きくなっている。また、スタック構造Sを構成するビア導体12(ビア導体12s)が、スタック構造Sを構成しないビア導体12よりも太くなっている。
In the
具体的には、図21Aに示すように、ビア導体12sの上面F121の幅D11及びビア導体12sの底面F122の幅D12がそれぞれ、ビア導体22sの上面F221の幅D21よりも大きく、且つ、ビア導体22sの底面F222の幅D22よりも大きい。
Specifically, as shown in FIG. 21A, the width D11 of the upper surface F121 of the via
また、図21Bに示すように、ビア導体12sの底面F122の幅D12は、ビア導体32sの上面F321の幅D31よりも大きく、且つ、ビア導体32sの底面F322の幅D32よりも大きい。
As shown in FIG. 21B, the width D12 of the bottom surface F122 of the via
なお、配線板100aにおけるビア導体12s及び各ビア導体は、底面よりも大きな幅の上面を有する。すなわち、幅D11は幅D12よりも大きく(D11>D12)、幅D21は幅D22よりも大きく(D21>D22)、幅D31は幅D32よりも大きい(D31>D32)。
Note that the via
好ましい一例では、幅D11は125μmであり、幅D12は105μmであり、幅D21及びD31はそれぞれ、100μmであり、幅D22及びD32はそれぞれ、80μmである。 In a preferred example, the width D11 is 125 μm, the width D12 is 105 μm, the widths D21 and D31 are each 100 μm, and the widths D22 and D32 are each 80 μm.
ビア導体42s、62s、82sの形状及び寸法はそれぞれ、例えばビア導体22sの形状及び寸法と同じであり、ビア導体52s、72s、92sの形状及び寸法はそれぞれ、例えばビア導体32sの形状及び寸法と同じである。
The shapes and dimensions of the
また、スタック構造Sを構成しないビア導体12(ビア導体12s以外のビア導体12)の形状及び寸法は、図19に示されるように、スタック構造Sを構成するビア導体12(ビア導体12s)と略同一の太さを有する。本実施形態では、コア絶縁層10a(コア基板)に形成される全てのビア導体が、略同じ太さになっている。
The via conductors 12 (via
図21Aに示すように、X−Y平面において、ビア導体22sの上面F221及び底面F222はそれぞれ、ビア導体12sの底面F122の直上領域(投影した領域)内に位置する。また、図21Bに示すように、X−Y平面において、ビア導体32sの上面F321及び底面F322はそれぞれ、ビア導体12sの底面F122の直上領域(投影した領域)内に位置する。
As shown in FIG. 21A, in the XY plane, the upper surface F221 and the bottom surface F222 of the via
本実施形態の配線板100aでは、コア基板(コア絶縁層10a)に形成されたビア導体12sと、ビルドアップ部B1(第1積層部)の層間絶縁層に形成されたビア導体22s、42s、62s、82sと、ビルドアップ部B2(第2積層部)の層間絶縁層に形成されたビア導体32s、52s、72s、92sとが、スタックされる。ビア導体12sは、それらスタックされたビア導体22s、32s、42s、52s、62s、72s、82s、92sのいずれよりも太い。すなわち、ビア導体12sの幅は、ビア導体22s、32s、42s、52s、62s、72s、82s、92sのいずれの幅よりも大きい。
In the
本実施形態の配線板100aでは、スタック構造Sにおいて特に応力が生じ易いコア絶縁層10a(コア基板)のビア導体12s(フィルド導体)が、他のビア導体(フィルド導体)よりも太くなる。これにより、ビア導体12sの強度が高くなり、コア部におけるクラック又はデラミネーション等が抑制される。また、ビア導体12sの電気抵抗の低下又は放熱性の向上により、コア部に熱応力が生じにくくなる。その結果、接続信頼性が向上する。
In the
本実施形態の配線板100aでも、実施形態1の配線板100(図6参照)と同様、コア絶縁層10a(コア基板)、絶縁層20a(第1積層部の最下層の層間絶縁層)、及び絶縁層30a(第2積層部の最下層の層間絶縁層)がそれぞれ、心材を樹脂含浸してなる。そして、コア絶縁層10aに形成されたビア導体12sの側面における心材の突き出し量は、絶縁層20aに形成されたビア導体22sの側面における心材の突き出し量、及び、絶縁層30aに形成されたビア導体の側面における心材の突き出し量のいずれよりも大きい。
Also in the
こうした構造によれば、コア部において、ビアホール内の表面積(ひいては、ビア導体と層間絶縁層との接触面積)が大きくなるため、ビア導体と層間絶縁層との密着性が向上する。また、心材のCTE(熱膨張係数)は、層間絶縁層を構成する樹脂のCTEよりも小さくて、ビア導体のCTEに近いため、コア部におけるビア導体の底面でのクラック発生率を低減し易くなると考えられる。 According to such a structure, since the surface area in the via hole (and hence the contact area between the via conductor and the interlayer insulating layer) is increased in the core portion, the adhesion between the via conductor and the interlayer insulating layer is improved. In addition, since the CTE (thermal expansion coefficient) of the core material is smaller than the CTE of the resin constituting the interlayer insulating layer and close to the CTE of the via conductor, it is easy to reduce the crack occurrence rate at the bottom surface of the via conductor in the core portion. It is considered to be.
本実施形態の配線板100aは、実施形態1の製造方法に準ずる方法によって、製造することができる。ただし、コア絶縁層10a(コア基板)にビア導体12sを形成するための工程(図12B〜図12Dに示す工程に相当する工程)では、スタック構造Sを構成するビア導体12s(及びその孔12a)の数を1つにして、そのビア導体12s(及びその孔12a)の幅が、後工程で形成するビア導体22s、32s、42s、52s、62s、72s、82s、92s(及びそのビアホール22a、32a、42a、52a、62a、72a、82a、92a)の幅よりも大きくなるようにする。
The
本実施形態に係る配線板の製造方法は、
第1面F1及び第2面F2を有するコア絶縁層10a(コア基板)を準備することと、
コア絶縁層10aの第1面F1上に位置するランド111s(第1の面状導体パターン)と、コア絶縁層10aの第2面F2上に位置するランド112s(第2の面状導体パターン)と、コア絶縁層10aを貫通し、一端(上面F121)がランド111sに、他端(底面F122)がランド112sに、それぞれ接続されるビア導体12s(第1ビア導体)と、ビア導体12sと略同一の太さを有し、ランド111s及び112sのいずれにも接続されない(スタック構造Sを構成しない)ビア導体12(第2ビア導体)と、を形成することと、
コア絶縁層10aの第1面F1上及びランド111s上に、絶縁層20a(第1層間絶縁層)を形成することと、
ビア導体12sよりも細くて、絶縁層20aを貫通し、ランド111sに接続されるビア導体22s(第3ビア導体)を形成することと、
コア絶縁層10aの第2面F2上及びランド112s上に、絶縁層30a(第2層間絶縁層)を形成することと、
ビア導体12sよりも細くて、絶縁層30aを貫通し、ランド112sに接続されるビア導体32s(第4ビア導体)を形成することと、
ビア導体22sを介してランド111sに電気的に接続される導体層21(第1上層導体層)を、絶縁層20a上に形成することと、
ビア導体32sを介してランド112sに電気的に接続される導体層31(第2上層導体層)を、絶縁層30a上に形成することと、
を含む。
The manufacturing method of the wiring board according to the present embodiment is as follows:
Preparing a core insulating
Forming an insulating
Forming a via
Forming an insulating
Forming a via
Forming a conductor layer 21 (first upper conductor layer) electrically connected to the
Forming a conductor layer 31 (second upper conductor layer) electrically connected to the
including.
本実施形態の製造方法によれば、配線板100a(図19)を製造することができる。本実施形態の製造方法は、配線板100aの製造に適している。こうした製造方法であれば、低コストで、良好な配線板100aが得られる。
According to the manufacturing method of this embodiment, the
実施形態1と同様の構成及び処理については、本実施形態でも、前述した実施形態1の効果に準ずる効果が得られる。 With regard to the same configuration and processing as in the first embodiment, an effect similar to the effect of the first embodiment described above can also be obtained in this embodiment.
(他の実施形態)
図22A又は図22Bに示すように、金属箔111aを貫通する開口部111d(第1開口部)と、金属箔112aを貫通する開口部112d(第2開口部)と、コア絶縁層10aを貫通する孔12a(第3開口部)と、が形成され、開口部111dと開口部112dと孔12aとがつながって、コア絶縁層10a、金属箔111a、及び金属箔112aを貫通する開口部が形成されてもよい。なお、底面に孔(例えば小孔)が形成された導体も、ビア導体と称する。
(Other embodiments)
As shown in FIG. 22A or 22B, an
図22A又は図22Bの例では、コア絶縁層10a(コア基板)の第1面F1上には、金属箔111a(第1金属箔)と、無電解めっき膜111b及び電解めっき111c(第1めっき)と、から構成される導体層11a(第1導体層)が形成され、コア絶縁層10a(コア基板)の第2面F2上には、金属箔112a(第2金属箔)と、無電解めっき膜112b及び電解めっき112c(第2めっき)と、から構成される導体層11b(第2導体層)が形成される。
In the example of FIG. 22A or 22B, the
こうした開口部(開口部111d、開口部112d、及び孔12a)の形成は、例えばビア導体12及び導体層11a、11bを形成するためのめっきに先だって行われる。このため、ビア導体12sを構成する無電解めっき膜110bと、導体層11aを構成する無電解めっき膜111bと、導体層11bを構成する無電解めっき膜112bとが、互いに一体的に(切れ目なく)形成され、また、ビア導体12sを構成する電解めっき110cと、導体層11aを構成する電解めっき111cと、導体層11bを構成する電解めっき112cとが、互いに一体的に(切れ目なく)形成される。こうした構造によれば、ビア導体12sの底面F122でのクラック、又は底面F122と導体層11bとのデラミネーションが、生じにくくなると考えられる。
The openings (
図22A又は図22Bに示されるようなビア導体12は、絶縁層を貫通する孔の両端が導体層で塞がれていない状態で形成される。このため、ビア導体と絶縁層の両側の導体層とは、連続する。以下、図22Aに示すコア部の形成方法について詳述する。
The via
両面銅張積層板1000を準備(例えば図12A参照)した後、図23Aに示すように、例えばレーザにより、金属箔111a、112a及びコア絶縁層10aを貫通する開口部110eを形成する。開口部110eは、金属箔111aを貫通する開口部111d(第1開口部)と、金属箔112aを貫通する開口部112d(第2開口部)と、コア絶縁層10aを貫通する孔12a(第3開口部)と、から構成される。本実施形態では、開口部111d、孔12a、及び開口部112dが連続して(例えば、連続のレーザ照射で)形成されるため、開口部112dの幅が、第2面F2における孔12aの幅と略一致する。開口部110eの形成後、必要に応じて、デスミアやソフトエッチをする。
After preparing the double-sided copper-clad laminate 1000 (see, for example, FIG. 12A), as shown in FIG. 23A,
例えば一側からレーザ光を照射して開口部110eの全体を形成することができる。ただしこれに限られず、一側からレーザ光を照射して開口部111d及び孔12a(有底孔)のみを形成した後、他側からレーザ光を照射してその底部を貫通させることにより、開口部112dを形成してもよい。
For example, the
続けて、図23Bに示すように、例えば銅のパネルめっきにより、金属箔111a上、金属箔112a上、及び開口部110e内にめっき1001を形成する。これにより、開口部110eには、めっき1001が充填される。その結果、ビア導体12(導体群12gを構成する2つのビア導体12sを含む)が形成される。めっき1001は、例えば、無電解めっきを行って無電解めっき膜を形成し、続けてその無電解めっき膜をシード層として電解めっきを行うことで、形成される。めっき1001は、図22Aに示す無電解めっき膜110b、111b、112bと電解めっき110c、111c、112cとを構成する。
Subsequently, as shown in FIG. 23B, plating 1001 is formed on the
上記形成方法により、コア絶縁層10a(コア基板)に形成される全てのビア導体を、図22A又は図22Bに示されるような構造にすることができる。
By the above formation method, all via conductors formed in the
金属箔112aに形成された開口部112dの幅は、例えば第2面F2(底面F122)における孔12aの幅と略一致することが好ましい。しかしこれに限られず、例えば図24A又は図24Bに示すように、金属箔112aに形成された開口部112dの幅は、第2面F2(底面F122)における孔12aの幅よりも小さくてもよい。この場合も、ビア導体12sを構成する無電解めっき膜110bと、導体層11aを構成する無電解めっき膜111bと、導体層11bを構成する無電解めっき膜112bとが、互いに一体的に(切れ目なく)形成され、また、ビア導体12sを構成する電解めっき110cと、導体層11aを構成する電解めっき111cと、導体層11bを構成する電解めっき112cとが、互いに一体的に(切れ目なく)形成される。こうした開口部112dは、例えばレーザ(第1のレーザ照射)により、開口部111d及び孔12aを形成した後、第1のレーザ照射よりも小径のレーザを金属箔112aに照射すること(第2のレーザ照射)で、形成することができる。
The width of the
第2面F2(底面F122)における孔12aの幅D12よりも小さな幅D13を有する開口部112dの数は、図25Aに示すように、1つであってもよいし、図25Bに示すように、複数(例えば4つ)であってもよい。金属箔112aに形成される開口部112dは、X−Y平面において、ビア導体12sの底面F122の中央部に配置されても、端部に配置されてもよい。
The number of
図25A及び図25B中、第2面F2(底面F122)における孔12aの幅D12は、例えば80μmであり、開口部112dの幅D13は、例えば15μmである。
25A and 25B, the width D12 of the
スタック構造Sを構成する導体群12gをコア部に有する配線板(例えば、実施形態1を参照)において、導体群12gを構成するビア導体12s(フィルド導体)の各々の配置は、図4A、図4Bに示したものに限られない。例えば図26A、図26Bに示すように、X−Y平面において、コア絶縁層10a(コア基板)上の絶縁層20a、30aに形成されるビア導体22s、32sの一部が、コア絶縁層10aに形成される複数のビア導体12sの外縁で区画される領域R11、R12からはみ出すように配置されてもよい。ビア導体22s、32sの少なくとも一部が領域R11、R12内にあれば、電気的接続信頼性の向上等の効果は奏されると考えられる。
In the wiring board (for example, see Embodiment 1) having the
図26Aの例では、X−Y平面において、ビア導体22sの底面F222の一部が、2つのビア導体12sの上面F121の外縁で区画される領域R11内に位置し、ビア導体22sの底面F222の他の部分が、領域R11からはみ出している。図26Bの例では、X−Y平面において、ビア導体32sの底面F322の一部が、2つのビア導体12sの底面F122の外縁で区画される領域R12内に位置し、ビア導体32sの底面F322の他の部分が、領域R12からはみ出している。
In the example of FIG. 26A, in the XY plane, a part of the bottom surface F222 of the via
上記実施形態1では、導体群12gを構成するビア導体12sの数が2つであるが、これに限られない。例えば図27Aに示すように、コア絶縁層10aに、正三角形の頂点に配置される3つのビア導体12sによって、導体群12gが形成されてもよい。また、例えば図27Bに示すように、コア絶縁層10aに、正四角形の頂点に配置される4つのビア導体12sによって、導体群12gが形成されてもよい。これらの場合も、X−Y平面において、ビア導体22s、32sの少なくとも一部が、3つ又は4つのビア導体12sの外縁で区画される領域R11(又は領域R12)に接続されれば、電気的接続信頼性の向上等の効果は奏されると考えられる。
In the first embodiment, the number of via
上記実施形態1では、コア絶縁層10a(コア基板)上の絶縁層20a又は30aに形成されてスタック構造Sを構成するビア導体22s、32sの数がそれぞれ1つであるが、これに限られない。例えば図28Aに示すように、絶縁層20aに、スタック構造Sを構成する複数(例えば2つ)のビア導体22sが形成されてもよい。あるいは、絶縁層30aに、スタック構造Sを構成する複数(例えば2つ)のビア導体32sが形成されてもよい。また、例えば図28Bに示すように、絶縁層20aに、スタック構造Sを構成する複数(例えば2つ)のビア導体22sが形成されるとともに、絶縁層30aに、スタック構造Sを構成する複数(例えば2つ)のビア導体32sが形成されてもよい。
In the first embodiment, the number of the
コア絶縁層10a(コア基板)上の絶縁層20aに形成されてスタック構造Sを構成するビア導体22sの数が2以上である場合には、例えば図29Aに示すように、導体群12gを構成するビア導体12sの各々の同軸上に、ビア導体22sを配置してもよい。また、例えば図29B又は図29Cに示すように、隣り合うビア導体12sの間に、それぞれビア導体22sを配置してもよい。なお、こうした配置は、ビア導体32sに適用することもできる。
When the number of via
スタック構造Sを構成するビア導体のうち、ビア導体22s、32sよりも上層のビア導体の数を複数にしてもよい。ただし、少ないビア導体で効率良く電気的接続信頼性を高めるためには、スタック構造Sにおいて特に応力が生じ易いコア部周辺のビア導体の数を選択的に増やすことが望ましい。
Of the via conductors constituting the stack structure S, a plurality of via
スタック構造Sを構成するコア部のビア導体(フィルド導体)が太い配線板(例えば、実施形態2を参照)において、スタック構造Sを構成するビア導体12sの各々の寸法の関係性は、図21A、図21Bに示したものに限られない。
In a wiring board having a thick via conductor (filled conductor) in the core portion constituting the stack structure S (see, for example, Embodiment 2), the relationship between the dimensions of the
例えば図30Aに示すように、ビア導体12sの上面F121の幅D11(ビア導体12sの最大幅)を、ビア導体22sの上面F221の幅D21(ビア導体22sの最大幅)よりも大きくし、ビア導体12sの底面F122の幅D12を、ビア導体22sの上面F221の幅D21よりも小さくしてもよい。また、例えば図30Bに示すように、ビア導体12sの上面F121の幅D11(ビア導体12sの最大幅)を、ビア導体32sの上面F321の幅D31(ビア導体32sの最大幅)よりも大きくし、ビア導体12sの底面F122の幅D12を、ビア導体32sの上面F321の幅D31よりも小さく、且つ、ビア導体32sの底面F322の幅D32よりも大きくしてもよい。
For example, as shown in FIG. 30A, the width D11 (the maximum width of the via
スタック構造Sを構成するビア導体12s及びビア導体22s、32s、42s、52s、62s、72s、82s、92sのうち、コア絶縁層10a(コア基板)に形成されるビア導体12sが、ビルドアップ部B1、B2(第1積層部又は第2積層部)に形成されるビア導体22s、32s、42s、52s、62s、72s、82s、92sよりも太くなっていれば、電気的接続信頼性の向上等の効果は奏されると考えられる。
Of the via
上記実施形態2では、コア絶縁層10a(コア基板)上の絶縁層20a又は30aに形成されてスタック構造Sを構成するビア導体22s、32sの数がそれぞれ1つであるが、これに限らない。ビア導体22s、32sの数は複数であってもよい。例えば図31Aに示すように、絶縁層20aに、スタック構造Sを構成する複数(例えば2つ)のビア導体22sが形成されてもよい。あるいは、絶縁層30aに、スタック構造Sを構成する複数(例えば2つ)のビア導体32sが形成されてもよい。また、例えば図31Bに示すように、絶縁層20aに、スタック構造Sを構成する複数(例えば2つ)のビア導体22sが形成されるとともに、絶縁層30aに、スタック構造Sを構成する複数(例えば2つ)のビア導体32sが形成されてもよい。
In the second embodiment, the number of via
コア絶縁層10a(コア基板)上の絶縁層20a又は30aに形成されてスタック構造Sを構成するビア導体22s、32sの数が2以上である場合には、例えば図32Aに示すように、X−Y平面において、コア絶縁層10a(コア基板)に形成されるビア導体12sの上面F121の直上領域(投影した領域)に、複数(例えば3つ)のビア導体22sをそれぞれ、その底面F222全部が含まれるように配置してもよい。あるいは、例えば図32Bに示すように、X−Y平面において、ビア導体12sの上面F121の直上領域に、複数(例えば3つ)のビア導体22sをそれぞれ、その底面F222の一部が含まれ、他の部分がビア導体12sの上面F121とランド111sとの間の領域に含まれるように配置してもよい。あるいは、例えば図32Cに示すように、X−Y平面において、ビア導体22sの底面F222の全部が、ビア導体12sの上面F121とランド111sとの間の領域に含まれるように配置してもよい。なお、図32A〜図32Cのいずれの例でも、ビア導体22sの底面F222は、その下層のビア導体12sのランド111sからはみ出していないため、ビア導体22sはビア導体12s上にスタックされているといえる。また、ビア導体32sについても、同様の配置を適用することができる。
When the number of via
ビア導体12s、22s、32s、42s、52s、62s、72s、82s、92s、スルーホール導体102、及びそれらの開口部(孔)の平面形状(X−Y平面)は、円(真円又は楕円等)に限られず任意である。これらの平面形状は、例えば図33Aに示されるように、略正方形であってもよい。また、略正六角形、略正八角形など、略正方形以外の略正多角形であってもよい。なお、多角形の角の形状は任意であり、例えば略直角でも、鋭角でも、鈍角でも、丸みを帯びていてもよい。ただし、熱応力の集中を防止する上では、角が丸みを帯びていた方が好ましい。
The via
さらに、上記平面形状の各々は、略長方形又は略三角形等であってもよいし、図33Bに示す略十字形又は図33Cに示す略正多角星形など、中心から放射状に直線を引いた形(複数の羽根を放射状に配置した形)であってもよい。 Further, each of the planar shapes may be a substantially rectangular shape or a substantially triangular shape, or a shape in which a straight line is drawn radially from the center, such as a substantially cross shape shown in FIG. 33B or a substantially regular polygonal star shape shown in FIG. 33C. (A shape in which a plurality of blades are arranged radially) may be used.
図34A又は図34Bに示すように、コア基板(コア絶縁層10a)、第1積層部(ビルドアップ部B1)の最下層の層間絶縁層(絶縁層20a)、及び第2積層部(ビルドアップ部B2)の最下層の層間絶縁層(絶縁層30a)が、それ以外の層間絶縁層(絶縁層40a、50a、60a、70a、80a、90a)のいずれを構成する材料よりも耐熱性の高い材料からなってもよい。具体的には、例えばコア絶縁層10a、及び絶縁層20a、30aがそれぞれ、FR−5材から構成され、絶縁層40a、50a、60a、70a、80a、90aがそれぞれ、FR−4材から構成される。こうした構造によれば、大きな応力が生じ易いコア部周辺の耐熱性が向上する。
As shown in FIG. 34A or 34B, the core substrate (
また、コア基板(コア絶縁層10a)のみが心材を含み、それ以外の層間絶縁層は心材を含んでいなくてもよい。また、コア基板(コア絶縁層10a)及び絶縁層20a、30aのみが心材を含み、それ以外の層間絶縁層は心材を含んでいなくてもよい。また、コア部に十分な耐熱性を確保できるのであれば、全層の絶縁層が、心材を含んでいなくてもよい。
Further, only the core substrate (
図35に示すように、最外層に、開口部1031a、1032aを有するソルダーレジスト1031、1032を形成し、開口部1031a、1032aの各々に露出したパッド(導体層81、91)に、それぞれ半田1031b、1032bを介して、電子部品200を実装してもよい。図35の例では、両面に電子部品200を実装しているが、片面のみに電子部品を実装してもよい。
As shown in FIG. 35, solder resists 1031 and 1032 having
図35の例では、スタック構造Sを構成する導体群12gをコア部に有する配線板(例えば、実施形態1を参照)に電子部品を実装させているが、これに限られない。例えばスタック構造Sを構成するコア部のビア導体が太い配線板(例えば、実施形態2を参照)に、同じように電子部品を実装させてもよい。こうした電子デバイスは、携帯機器(携帯電話等)の回路基板などに用いることができる。
In the example of FIG. 35, the electronic component is mounted on the wiring board (for example, see Embodiment 1) having the
図36に示すように、最外層のビア導体がそれぞれコンフォーマル導体からなってもよい。図36の例では、図1に示す配線板のビア導体82及び92をそれぞれコンフォーマル導体で形成している。
As shown in FIG. 36, the outermost via conductors may each be a conformal conductor. In the example of FIG. 36, the via
その他の点についても、上記各実施形態の配線板100、100aの構成、特に、その構成要素の種類、性能、寸法、材質、形状、層数、又は配置等は、本発明の趣旨を逸脱しない範囲において任意に変更することができる。
With respect to other points as well, the configuration of the
例えばビア導体等の側面(又は各開口部の壁面)は、テーパしていても、テーパしていなくてもよい。 For example, a side surface (or a wall surface of each opening) such as a via conductor may be tapered or not tapered.
本発明に係る配線板の製造方法は、実施形態で示した順序及び内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、必要ない工程を割愛してもよい。 The method for manufacturing a wiring board according to the present invention is not limited to the order and contents shown in the embodiment, and the order and contents can be arbitrarily changed without departing from the gist of the present invention. Moreover, you may omit the process which is not required according to a use etc.
上記実施形態及び変形例は、任意に組み合わせることができる。用途等に応じて適切な組み合わせを選ぶことが好ましい。 The said embodiment and modification can be combined arbitrarily. It is preferable to select an appropriate combination according to the application.
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。 The embodiment of the present invention has been described above. However, various modifications and combinations required for design reasons and other factors are not limited to the invention described in the “claims” or the “mode for carrying out the invention”. It should be understood that it is included in the scope of the invention corresponding to the specific examples described in the above.
本発明に係る配線板は、携帯電話などの回路基板に適している。本発明に係る配線板の製造方法は、そうした配線板の製造に適している。 The wiring board according to the present invention is suitable for a circuit board such as a mobile phone. The method for manufacturing a wiring board according to the present invention is suitable for manufacturing such a wiring board.
10a コア絶縁層
10s ビア導体
11a、11b 導体層
11w 配線
12 ビア導体
12a 孔
12a 導体層
12g 導体群
12s ビア導体
20a、40a、60a、80a 絶縁層
21、41、61、81 導体層
22、42、62、82 ビア導体
22a、42a、62a、82a ビアホール
22s、42s、62s、82s ビア導体
30a、50a、70a、90a 絶縁層
31、51、71、91 導体層
32、52、72、92 ビア導体
32a、52a、72a、92a ビアホール
32s、52s、72s、92s ビア導体
81a、91a ランド
100、100a 配線板
102 スルーホール導体
102a スルーホール
110b 無電解めっき膜
110c 電解めっき
110d、110e 開口部
111a、112a 金属箔
111b、112b 無電解めっき膜
111c、112c 電解めっき
111d、112d 開口部
111s、112s ランド
200 電子部品
211a、411a、611a、811a 金属箔
211b、411b、611b、811b 無電解めっき膜
211c、411c、611c、811c 電解めっき
211s、411s、611s、811s ランド
311a、511a、711a、911a 金属箔
311b、511b、711b、911b 無電解めっき膜
311c、511c、711c、911c 電解めっき
311s、511s、711s、911s ランド
1000 両面銅張積層板
1000a、1000b 配線板
1001 めっき
1011、1012 金属箔
1021、1022 金属箔
1023 めっき
1031、1032 ソルダーレジスト
1031a、1032a 開口部
1031b、1032b 半田
B1、B2 ビルドアップ部
F1 第1面
F2 第2面
F121、F221、F321 上面
F122、F222、F322 底面
R11、R12 領域
S スタック構造
S1 第1スタック構造
S2 第2スタック構造
10a Core insulating layer 10s Via conductor 11a, 11b Conductor layer 11w Wiring 12 Via conductor 12a Hole 12a Conductor layer 12g Conductor group 12s Via conductor 20a, 40a, 60a, 80a Insulating layer 21, 41, 61, 81 Conductor layer 22, 42, 62, 82 Via conductor 22a, 42a, 62a, 82a Via hole 22s, 42s, 62s, 82s Via conductor 30a, 50a, 70a, 90a Insulating layer 31, 51, 71, 91 Conductive layer 32, 52, 72, 92 Via conductor 32a , 52a, 72a, 92a Via hole 32s, 52s, 72s, 92s Via conductor 81a, 91a Land 100, 100a Wiring board 102 Through hole conductor 102a Through hole 110b Electroless plating film 110c Electrolytic plating 110d, 110e Opening 111a, 112a Gold Foil 111b, 112b Electroless plating film 111c, 112c Electrolytic plating 111d, 112d Opening 111s, 112s Land 200 Electronic component 211a, 411a, 611a, 811a Metal foil 211b, 411b, 611b, 811b Electroless plating film 211c, 411c, 611c , 811c Electrolytic plating 211s, 411s, 611s, 811s Lands 311a, 511a, 711a, 911a Metal foils 311b, 511b, 711b, 911b Electroless plating films 311c, 511c, 711c, 911c Electrolytic plating 311s, 511s, 711s, 911s Lands Double-sided copper-clad laminate 1000a, 1000b Wiring board 1001 Plating 1011, 1012 Metal foil 1021, 1022 Metal foil 1023 Plating 1031, 10 32 Solder resist 1031a, 1032a Opening 1031b, 1032b Solder B1, B2 Build-up part F1 First surface F2 Second surface F121, F221, F321 Upper surface F122, F222, F322 Bottom surface R11, R12 Region S Stack structure S1 First stack structure S2 Second stack structure
Claims (27)
前記コア基板の前記第1面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第1積層部と、
前記コア基板の前記第2面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第2積層部と、
を有する配線板であって、
前記コア基板は、前記第1積層部の層間絶縁層及び前記第2積層部の層間絶縁層のいずれを構成する材料よりも耐熱性の高い材料からなり、
前記コア基板の前記第1面上には、第1の面状導体パターンが形成され、前記コア基板の前記第2面上には、第2の面状導体パターンが形成され、
前記コア基板には、導体群を構成する複数の第1ビア導体と、該導体群を構成しない第2ビア導体と、が形成され、前記第1積層部の最下層の層間絶縁層には第3ビア導体が形成され、前記第2積層部の最下層の層間絶縁層には第4ビア導体が形成され、
前記第1ビア導体及び前記第2ビア導体は、相互に略同一の太さを有し、
前記導体群を構成する第1ビア導体の各々は、一端が共通の前記第1の面状導体パターンに、他端が共通の前記第2の面状導体パターンに、それぞれ接続され、
前記第3ビア導体の一端は、前記第1の面状導体パターンの、前記導体群を構成する各第1ビア導体の一端の外縁で区画される領域に接続され、前記第4ビア導体の一端は、前記第2の面状導体パターンの、前記導体群を構成する各第1ビア導体の他端の外縁で区画される領域に接続される、
ことを特徴とする配線板。 A core substrate having a first surface and a second surface;
A first stacked portion formed on the first surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A second stacked portion formed on the second surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A wiring board having
The core substrate is made of a material having higher heat resistance than a material constituting any of the interlayer insulating layer of the first stacked unit and the interlayer insulating layer of the second stacked unit,
A first planar conductor pattern is formed on the first surface of the core substrate, and a second planar conductor pattern is formed on the second surface of the core substrate,
A plurality of first via conductors constituting a conductor group and a second via conductor not constituting the conductor group are formed on the core substrate, and a first interlayer insulating layer in the lowermost layer of the first stacked portion includes a first via conductor. 3 via conductors are formed, a fourth via conductor is formed in the lowermost interlayer insulating layer of the second stacked portion,
The first via conductor and the second via conductor have substantially the same thickness.
Each of the first via conductors constituting the conductor group is connected to the first planar conductor pattern having one end and the second planar conductor pattern having the other end common,
One end of the third via conductor is connected to a region of the first planar conductor pattern defined by an outer edge of one end of each first via conductor constituting the conductor group, and one end of the fourth via conductor. Is connected to a region defined by the outer edge of the other end of each first via conductor constituting the conductor group of the second planar conductor pattern,
A wiring board characterized by that.
前記コア基板の前記第1面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第1積層部と、
前記コア基板の前記第2面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第2積層部と、
を有する配線板であって、
前記コア基板、前記第1積層部の最下層の層間絶縁層、及び前記第2積層部の最下層の層間絶縁層は、前記第1積層部における前記最下層の層間絶縁層以外の層間絶縁層、及び、前記第2積層部における前記最下層の層間絶縁層以外の層間絶縁層のいずれを構成する材料よりも耐熱性の高い材料からなり、
前記コア基板の前記第1面上には、第1の面状導体パターンが形成され、前記コア基板の前記第2面上には、第2の面状導体パターンが形成され、
前記コア基板には、導体群を構成する複数の第1ビア導体と、該導体群を構成しない第2ビア導体と、が形成され、前記第1積層部の最下層の層間絶縁層には第3ビア導体が形成され、前記第2積層部の最下層の層間絶縁層には第4ビア導体が形成され、
前記第1ビア導体及び前記第2ビア導体は、相互に略同一の太さを有し、
前記導体群を構成する第1ビア導体の各々は、一端が共通の前記第1の面状導体パターンに、他端が共通の前記第2の面状導体パターンに、それぞれ接続され、
前記第3ビア導体の一端は、前記第1の面状導体パターンの、前記導体群を構成する各第1ビア導体の一端の外縁で区画される領域に接続され、前記第4ビア導体の一端は、前記第2の面状導体パターンの、前記導体群を構成する各第1ビア導体の他端の外縁で区画される領域に接続される、
ことを特徴とする配線板。 A core substrate having a first surface and a second surface;
A first stacked portion formed on the first surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A second stacked portion formed on the second surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A wiring board having
The core substrate, the lowermost interlayer insulating layer of the first stacked portion, and the lowermost interlayer insulating layer of the second stacked portion are interlayer insulating layers other than the lowermost interlayer insulating layer in the first stacked portion. And a material having higher heat resistance than a material constituting any of the interlayer insulating layers other than the lowermost interlayer insulating layer in the second stacked portion,
A first planar conductor pattern is formed on the first surface of the core substrate, and a second planar conductor pattern is formed on the second surface of the core substrate,
A plurality of first via conductors constituting a conductor group and a second via conductor not constituting the conductor group are formed on the core substrate, and a first interlayer insulating layer in the lowermost layer of the first stacked portion includes a first via conductor. 3 via conductors are formed, a fourth via conductor is formed in the lowermost interlayer insulating layer of the second stacked portion,
The first via conductor and the second via conductor have substantially the same thickness.
Each of the first via conductors constituting the conductor group is connected to the first planar conductor pattern having one end and the second planar conductor pattern having the other end common,
One end of the third via conductor is connected to a region of the first planar conductor pattern defined by an outer edge of one end of each first via conductor constituting the conductor group, and one end of the fourth via conductor. Is connected to a region defined by the outer edge of the other end of each first via conductor constituting the conductor group of the second planar conductor pattern,
A wiring board characterized by that.
ことを特徴とする請求項1又は2に記載の配線板。 Each of the first via conductors constituting the conductor group, the third via conductor, and the fourth via conductor have substantially the same thickness.
The wiring board according to claim 1 or 2 , wherein
前記第3ビア導体上に、前記第1積層部の層間絶縁層に形成されたビア導体がスタックされることにより、前記第1積層部には、4段以上のビア導体から構成される第1スタック構造が形成され、
前記第4ビア導体上に、前記第2積層部の層間絶縁層に形成されたビア導体がスタックされることにより、前記第2積層部には、4段以上のビア導体から構成される第2スタック構造が形成される、
ことを特徴とする請求項1乃至3のいずれか一項に記載の配線板。 Each of the first stacked unit and the second stacked unit includes at least four sets of interlayer insulating layers and conductor layers,
On the third via conductor, via conductors formed in the interlayer insulating layer of the first stacked portion are stacked, whereby the first stacked portion includes first via conductors having four or more stages. A stack structure is formed,
On the fourth via conductor, a via conductor formed in the interlayer insulating layer of the second stacked unit is stacked, so that the second stacked unit includes a second layer composed of four or more stages of via conductors. A stack structure is formed,
The wiring board as described in any one of Claims 1 thru | or 3 characterized by the above-mentioned.
ことを特徴とする請求項1乃至4のいずれか一項に記載の配線板。 Via conductors in all layers of the first stacked portion including the third via conductor constitute a first stack structure, and via conductors in all layers of the second stacked portion including the fourth via conductor are in a second stack structure. Make up,
The wiring board as described in any one of Claims 1 thru | or 4 characterized by the above-mentioned.
ことを特徴とする請求項5に記載の配線板。 All via conductors constituting the first stack structure have substantially the same thickness, and all via conductors constituting the second stack structure have substantially the same thickness,
The wiring board according to claim 5 .
前記コア基板の前記第1面上には、第1金属箔及び第1めっきから構成される第1導体層が形成され、
前記コア基板の前記第2面上には、第2金属箔及び第2めっきから構成される第2導体層が形成され、
前記コア基板、前記第1金属箔、及び前記第2金属箔を貫通する開口部にめっきが充填されることにより、前記第1ビア導体を構成する前記めっきと前記第1めっきと前記第2めっきとは、互いに一体的に形成される、
ことを特徴とする請求項1乃至6のいずれか一項に記載の配線板。 Each of the first via conductors constituting the conductor group is composed of plating,
A first conductor layer composed of a first metal foil and a first plating is formed on the first surface of the core substrate,
A second conductor layer composed of a second metal foil and a second plating is formed on the second surface of the core substrate,
The plating that constitutes the first via conductor, the first plating, and the second plating are performed by filling an opening that penetrates the core substrate, the first metal foil, and the second metal foil. Are formed integrally with each other,
Wiring board according to any one of claims 1 to 6, characterized in that.
前記第3開口部は、前記第1面から前記第2面に向かって細くなるようにテーパしており、
前記第2開口部の幅は、前記第2面における前記第3開口部の幅よりも小さい、
ことを特徴とする請求項7に記載の配線板。 The opening that penetrates the core substrate, the first metal foil, and the second metal foil includes a first opening that penetrates the first metal foil and a second opening that penetrates the second metal foil. And a third opening that penetrates the core substrate,
The third opening is tapered so as to become thinner from the first surface toward the second surface,
A width of the second opening is smaller than a width of the third opening in the second surface;
The wiring board according to claim 7 .
ことを特徴とする請求項2に記載の配線板。 The core substrate is made of a material having higher heat resistance than a material constituting any of the interlayer insulating layer of the first stacked unit and the interlayer insulating layer of the second stacked unit.
The wiring board according to claim 2 .
前記第1積層部の層間絶縁層及び前記第2積層部の層間絶縁層はそれぞれ、FR−4材から構成される、
ことを特徴とする請求項1乃至9のいずれか一項に記載の配線板。 The core substrate is made of FR-5 material,
The interlayer insulating layer of the first stacked portion and the interlayer insulating layer of the second stacked portion are each made of FR-4 material.
The wiring board according to any one of claims 1 to 9, wherein:
前記第1積層部における前記最下層の層間絶縁層以外の層間絶縁層、及び、前記第2積層部における前記最下層の層間絶縁層以外の層間絶縁層は、それぞれFR−4材から構成される、
ことを特徴とする請求項1乃至9のいずれか一項に記載の配線板。 Each of the core substrate, the lowermost interlayer insulating layer of the first stacked portion, and the lowermost interlayer insulating layer of the second stacked portion is made of FR-5 material,
The interlayer insulating layer other than the lowermost interlayer insulating layer in the first stacked portion and the interlayer insulating layer other than the lowermost interlayer insulating layer in the second stacked portion are each made of FR-4 material. ,
The wiring board according to any one of claims 1 to 9, wherein:
ことを特徴とする請求項1乃至11のいずれか一項に記載の配線板。 Formed in the lowermost interlayer insulating layer of the first laminated portion, one end of the first planar conductor pattern in a region defined by the outer edge of one end of each first via conductor constituting the conductor group A plurality of the third via conductors to be connected;
The wiring board according to any one of claims 1 to 11, wherein:
ことを特徴とする請求項12に記載の配線板。 A region formed in the lowermost interlayer insulating layer of the second stacked portion and having one end defined by the outer edge of the other end of each first via conductor constituting the conductor group of the second planar conductor pattern A plurality of the fourth via conductors connected to
The wiring board according to claim 12.
前記コア基板の前記第1面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第1積層部と、
前記コア基板の前記第2面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第2積層部と、
を有する配線板であって、
前記コア基板は、前記第1積層部の層間絶縁層及び前記第2積層部の層間絶縁層のいずれを構成する材料よりも耐熱性の高い材料からなり、
前記コア基板に形成された第1ビア導体と、前記第1積層部の少なくとも1つの層間絶縁層に形成された第3ビア導体と、前記第2積層部の少なくとも1つの層間絶縁層に形成された第4ビア導体とが、スタックされ、
前記コア基板には、前記スタックされない第2ビア導体が形成され、
前記第1ビア導体及び前記第2ビア導体の各々は、相互に略同一の太さを有し、
前記第1ビア導体は、前記スタックされた第3ビア導体及び第4ビア導体のいずれよりも太い、
ことを特徴とする配線板。 A core substrate having a first surface and a second surface;
A first stacked portion formed on the first surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A second stacked portion formed on the second surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A wiring board having
The core substrate is made of a material having higher heat resistance than a material constituting any of the interlayer insulating layer of the first stacked unit and the interlayer insulating layer of the second stacked unit,
A first via conductor formed on the core substrate; a third via conductor formed on at least one interlayer insulating layer of the first stacked portion; and at least one interlayer insulating layer of the second stacked portion. The fourth via conductor is stacked,
A second via conductor not stacked is formed on the core substrate;
Each of the first via conductor and the second via conductor has substantially the same thickness as each other,
The first via conductor is thicker than any of the stacked third and fourth via conductors,
A wiring board characterized by that.
前記コア基板の前記第1面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第1積層部と、
前記コア基板の前記第2面上に形成され、少なくとも1組の層間絶縁層及び導体層を含む第2積層部と、
を有する配線板であって、
前記コア基板、前記第1積層部の最下層の層間絶縁層、及び前記第2積層部の最下層の層間絶縁層は、前記第1積層部における前記最下層の層間絶縁層以外の層間絶縁層、及び、前記第2積層部における前記最下層の層間絶縁層以外の層間絶縁層のいずれを構成する材料よりも耐熱性の高い材料からなり、
前記コア基板に形成された第1ビア導体と、前記第1積層部の少なくとも1つの層間絶縁層に形成された第3ビア導体と、前記第2積層部の少なくとも1つの層間絶縁層に形成された第4ビア導体とが、スタックされ、
前記コア基板には、前記スタックされない第2ビア導体が形成され、
前記第1ビア導体及び前記第2ビア導体の各々は、相互に略同一の太さを有し、
前記第1ビア導体は、前記スタックされた第3ビア導体及び第4ビア導体のいずれよりも太い、
ことを特徴とする配線板。 A core substrate having a first surface and a second surface;
A first stacked portion formed on the first surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A second stacked portion formed on the second surface of the core substrate and including at least one pair of interlayer insulating layers and conductor layers;
A wiring board having
The core substrate, the lowermost interlayer insulating layer of the first stacked portion, and the lowermost interlayer insulating layer of the second stacked portion are interlayer insulating layers other than the lowermost interlayer insulating layer in the first stacked portion. And a material having higher heat resistance than a material constituting any of the interlayer insulating layers other than the lowermost interlayer insulating layer in the second stacked portion,
A first via conductor formed on the core substrate; a third via conductor formed on at least one interlayer insulating layer of the first stacked portion; and at least one interlayer insulating layer of the second stacked portion. The fourth via conductor is stacked,
A second via conductor not stacked is formed on the core substrate;
Each of the first via conductor and the second via conductor has substantially the same thickness as each other,
The first via conductor is thicker than any of the stacked third and fourth via conductors,
A wiring board characterized by that.
前記第1積層部には、4段以上の第3ビア導体から構成される第1スタック構造が形成され、
前記第2積層部には、4段以上の第4ビア導体から構成される第2スタック構造が形成される、
ことを特徴とする請求項14又は15に記載の配線板。 Each of the first stacked unit and the second stacked unit includes at least four sets of interlayer insulating layers and conductor layers,
The first stacked portion is formed with a first stack structure composed of four or more third via conductors,
In the second stacked portion, a second stack structure composed of four or more fourth via conductors is formed.
The wiring board according to claim 14 or 15, wherein
ことを特徴とする請求項14乃至16のいずれか一項に記載の配線板。 The third via conductors in all layers of the first stacked portion constitute a first stack structure, and the fourth via conductors in all layers of the second stacked portion constitute a second stack structure.
The wiring board according to any one of claims 14 to 16, wherein the wiring board is characterized in that
ことを特徴とする請求項17に記載の配線板。 All third via conductors constituting the first stack structure have substantially the same thickness, and all fourth via conductors constituting the second stack structure have substantially the same thickness,
The wiring board according to claim 17.
前記コア基板の前記第1面上には、第1金属箔及び第1めっきから構成される第1導体層が形成され、
前記コア基板の前記第2面上には、第2金属箔及び第2めっきから構成される第2導体層が形成され、
前記コア基板、前記第1金属箔、及び前記第2金属箔を貫通する開口部にめっきが充填されることにより、前記第1ビア導体を構成する前記めっきと前記第1めっきと前記第2めっきとは、互いに一体的に形成される、
ことを特徴とする請求項14乃至18のいずれか一項に記載の配線板。 The first via conductor is composed of plating,
A first conductor layer composed of a first metal foil and a first plating is formed on the first surface of the core substrate,
A second conductor layer composed of a second metal foil and a second plating is formed on the second surface of the core substrate,
The plating that constitutes the first via conductor, the first plating, and the second plating are performed by filling an opening that penetrates the core substrate, the first metal foil, and the second metal foil. Are formed integrally with each other,
The wiring board according to any one of claims 14 to 18, characterized in that:
前記第3開口部は、前記第1面から前記第2面に向かって細くなるようにテーパしており、
前記第2開口部の幅は、前記第2面における前記第3開口部の幅よりも小さい、
ことを特徴とする請求項19に記載の配線板。 The opening that penetrates the core substrate, the first metal foil, and the second metal foil includes a first opening that penetrates the first metal foil and a second opening that penetrates the second metal foil. And a third opening that penetrates the core substrate,
The third opening is tapered so as to become thinner from the first surface toward the second surface,
A width of the second opening is smaller than a width of the third opening in the second surface;
The wiring board according to claim 19.
ことを特徴とする請求項14に記載の配線板。 The core substrate, the lowermost interlayer insulating layer of the first stacked portion, and the lowermost interlayer insulating layer of the second stacked portion are interlayer insulating layers other than the lowermost interlayer insulating layer in the first stacked portion. And made of a material having higher heat resistance than the material constituting any of the interlayer insulating layers other than the lowermost interlayer insulating layer in the second stacked portion,
The wiring board according to claim 14 .
ことを特徴とする請求項14乃至21のいずれか一項に記載の配線板。 A plurality of third via conductors stacked on the first via conductor in the lowermost interlayer insulating layer of the first stacked unit;
The wiring board according to any one of claims 14 to 21 , wherein the wiring board is characterized in that
ことを特徴とする請求項22に記載の配線板。 A plurality of fourth via conductors stacked on the first via conductor in the lowermost interlayer insulating layer of the second stacked portion;
The wiring board according to claim 22 .
前記層間絶縁層を構成する材料よりも耐熱性の高い材料からなり、第1面及び第2面を有するコア基板を準備することと、
前記コア基板の前記第1面上に位置する第1の面状導体パターンと、前記コア基板の前記第2面上に位置する第2の面状導体パターンと、それぞれ前記コア基板を貫通し、一端が共通の前記第1の面状導体パターンに接続され、他端が共通の前記第2の面状導体パターンに接続される複数の第1ビア導体から構成される導体群と、前記第1ビア導体と略同一の太さを有し、前記導体群を構成しない第2ビア導体と、を形成することと、
前記コア基板の前記第1面上及び前記第1の面状導体パターン上に、第1層間絶縁層を形成することと、
前記第1層間絶縁層を貫通し、一端が、前記第1の面状導体パターンの、前記導体群を構成する各第1ビア導体の一端の外縁で区画される領域に接続される第3ビア導体を形成することと、
前記コア基板の前記第2面上及び前記第2の面状導体パターン上に、第2層間絶縁層を形成することと、
前記第2層間絶縁層を貫通し、一端が、前記第2の面状導体パターンの、前記導体群を構成する各第1ビア導体の他端の外縁で区画される領域に接続される第4ビア導体を形成することと、
前記第3ビア導体を介して前記第1の面状導体パターンに電気的に接続される第1上層導体層を、前記第1層間絶縁層上に形成することと、
前記第4ビア導体を介して前記第2の面状導体パターンに電気的に接続される第2上層導体層を、前記第2層間絶縁層上に形成することと、
を含む、
ことを特徴とする配線板の製造方法。 A method of manufacturing a wiring board comprising: a core substrate; and at least one set of interlayer insulating layers and conductor layers laminated on both surfaces of the core substrate,
A core substrate made of a material having higher heat resistance than the material constituting the interlayer insulating layer and having a first surface and a second surface;
A first planar conductor pattern located on the first surface of the core substrate, a second planar conductor pattern located on the second surface of the core substrate, respectively, penetrating the core substrate, A conductor group composed of a plurality of first via conductors having one end connected to the common first planar conductor pattern and the other end connected to the common second planar conductor pattern; Forming a second via conductor having substantially the same thickness as the via conductor and not constituting the conductor group;
Forming a first interlayer insulating layer on the first surface and the first planar conductor pattern of the core substrate;
A third via that penetrates through the first interlayer insulating layer and has one end connected to a region defined by an outer edge of one end of each first via conductor constituting the conductor group of the first planar conductor pattern. Forming a conductor;
Forming a second interlayer insulating layer on the second surface and the second planar conductor pattern of the core substrate;
A fourth connected to a region penetrating the second interlayer insulating layer and having one end defined by the outer edge of the other end of each first via conductor constituting the conductor group of the second planar conductor pattern; Forming via conductors;
Forming a first upper conductor layer electrically connected to the first planar conductor pattern via the third via conductor on the first interlayer insulating layer;
Forming a second upper conductor layer electrically connected to the second planar conductor pattern via the fourth via conductor on the second interlayer insulating layer;
including,
A method for manufacturing a wiring board.
前記層間絶縁層に含まれる第1層間絶縁層と第2層間絶縁層以外の前記層間絶縁層を構成する材料よりも耐熱性の高い材料からなり、第1面及び第2面を有するコア基板を準備することと、
前記コア基板の前記第1面上に位置する第1の面状導体パターンと、前記コア基板の前記第2面上に位置する第2の面状導体パターンと、それぞれ前記コア基板を貫通し、一端が共通の前記第1の面状導体パターンに接続され、他端が共通の前記第2の面状導体パターンに接続される複数の第1ビア導体から構成される導体群と、前記第1ビア導体と略同一の太さを有し、前記導体群を構成しない第2ビア導体と、を形成することと、
前記コア基板の前記第1面上及び前記第1の面状導体パターン上に、前記第1層間絶縁層を形成することと、
前記第1層間絶縁層を貫通し、一端が、前記第1の面状導体パターンの、前記導体群を構成する各第1ビア導体の一端の外縁で区画される領域に接続される第3ビア導体を形成することと、
前記コア基板の前記第2面上及び前記第2の面状導体パターン上に、前記第2層間絶縁層を形成することと、
前記第2層間絶縁層を貫通し、一端が、前記第2の面状導体パターンの、前記導体群を構成する各第1ビア導体の他端の外縁で区画される領域に接続される第4ビア導体を形成することと、
前記第3ビア導体を介して前記第1の面状導体パターンに電気的に接続される第1上層導体層を、前記第1層間絶縁層上に形成することと、
前記第4ビア導体を介して前記第2の面状導体パターンに電気的に接続される第2上層導体層を、前記第2層間絶縁層上に形成することと、
を含む、
ことを特徴とする配線板の製造方法。 A method of manufacturing a wiring board comprising: a core substrate; and at least one set of interlayer insulating layers and conductor layers laminated on both surfaces of the core substrate,
A core substrate made of a material having higher heat resistance than a material constituting the interlayer insulating layer other than the first interlayer insulating layer and the second interlayer insulating layer included in the interlayer insulating layer, and having a first surface and a second surface. To prepare,
A first planar conductor pattern located on the first surface of the core substrate, a second planar conductor pattern located on the second surface of the core substrate, respectively, penetrating the core substrate, A conductor group composed of a plurality of first via conductors having one end connected to the common first planar conductor pattern and the other end connected to the common second planar conductor pattern; Forming a second via conductor having substantially the same thickness as the via conductor and not constituting the conductor group;
And that the core on the first surface of the substrate and the first planar conductor pattern is formed over the first interlayer insulating layer,
A third via that penetrates through the first interlayer insulating layer and has one end connected to a region defined by an outer edge of one end of each first via conductor constituting the conductor group of the first planar conductor pattern. Forming a conductor;
And that the core on the second surface of the substrate and the second planar conductor pattern is formed over the second interlayer insulating layer,
A fourth connected to a region penetrating the second interlayer insulating layer and having one end defined by the outer edge of the other end of each first via conductor constituting the conductor group of the second planar conductor pattern; Forming via conductors;
Forming a first upper conductor layer electrically connected to the first planar conductor pattern via the third via conductor on the first interlayer insulating layer;
Forming a second upper conductor layer electrically connected to the second planar conductor pattern via the fourth via conductor on the second interlayer insulating layer;
including,
A method for manufacturing a wiring board.
前記層間絶縁層を構成する材料よりも耐熱性の高い材料からなり、第1面及び第2面を有するコア基板を準備することと、
前記コア基板の前記第1面上に位置する第1の面状導体パターンと、前記コア基板の前記第2面上に位置する第2の面状導体パターンと、前記コア基板を貫通し、一端が前記第1の面状導体パターンに、他端が前記第2の面状導体パターンに、それぞれ接続される第1ビア導体と、前記第1ビア導体と略同一の太さを有し、前記第1の面状導体パターン及び前記第2の面状導体パターンのいずれにも接続されない第2ビア導体と、を形成することと、
前記コア基板の前記第1面上及び前記第1の面状導体パターン上に、第1層間絶縁層を形成することと、
前記第1ビア導体よりも細くて、前記第1層間絶縁層を貫通し、前記第1の面状導体パターンに接続される第3ビア導体を形成することと、
前記コア基板の前記第2面上及び前記第2の面状導体パターン上に、第2層間絶縁層を形成することと、
前記第1ビア導体よりも細くて、前記第2層間絶縁層を貫通し、前記第2の面状導体パターンに接続される第4ビア導体を形成することと、
前記第3ビア導体を介して前記第1の面状導体パターンに電気的に接続される第1上層導体層を、前記第1層間絶縁層上に形成することと、
前記第4ビア導体を介して前記第2の面状導体パターンに電気的に接続される第2上層導体層を、前記第2層間絶縁層上に形成することと、
を含む、
ことを特徴とする配線板の製造方法。 A method of manufacturing a wiring board comprising: a core substrate; and at least one set of interlayer insulating layers and conductor layers laminated on both surfaces of the core substrate,
A core substrate made of a material having higher heat resistance than the material constituting the interlayer insulating layer and having a first surface and a second surface;
A first planar conductor pattern located on the first surface of the core substrate; a second planar conductor pattern located on the second surface of the core substrate; and one end penetrating the core substrate. Has a first via conductor connected to the first planar conductor pattern and the other end connected to the second planar conductor pattern, respectively, and a thickness substantially the same as the first via conductor, Forming a first via conductor pattern and a second via conductor not connected to any of the second planar conductor pattern;
Forming a first interlayer insulating layer on the first surface and the first planar conductor pattern of the core substrate;
Forming a third via conductor that is narrower than the first via conductor, penetrates the first interlayer insulating layer, and is connected to the first planar conductor pattern;
Forming a second interlayer insulating layer on the second surface and the second planar conductor pattern of the core substrate;
Forming a fourth via conductor that is narrower than the first via conductor, penetrates the second interlayer insulating layer, and is connected to the second planar conductor pattern;
Forming a first upper conductor layer electrically connected to the first planar conductor pattern via the third via conductor on the first interlayer insulating layer;
Forming a second upper conductor layer electrically connected to the second planar conductor pattern via the fourth via conductor on the second interlayer insulating layer;
including,
A method for manufacturing a wiring board.
前記層間絶縁層に含まれる第1層間絶縁層と第2層間絶縁層以外の前記層間絶縁層を構成する材料よりも耐熱性の高い材料からなり、第1面及び第2面を有するコア基板を準備することと、
前記コア基板の前記第1面上に位置する第1の面状導体パターンと、前記コア基板の前記第2面上に位置する第2の面状導体パターンと、前記コア基板を貫通し、一端が前記第1の面状導体パターンに、他端が前記第2の面状導体パターンに、それぞれ接続される第1ビア導体と、前記第1ビア導体と略同一の太さを有し、前記第1の面状導体パターン及び前記第2の面状導体パターンのいずれにも接続されない第2ビア導体と、を形成することと、
前記コア基板の前記第1面上及び前記第1の面状導体パターン上に、前記第1層間絶縁層を形成することと、
前記第1ビア導体よりも細くて、前記第1層間絶縁層を貫通し、前記第1の面状導体パターンに接続される第3ビア導体を形成することと、
前記コア基板の前記第2面上及び前記第2の面状導体パターン上に、前記第2層間絶縁層を形成することと、
前記第1ビア導体よりも細くて、前記第2層間絶縁層を貫通し、前記第2の面状導体パターンに接続される第4ビア導体を形成することと、
前記第3ビア導体を介して前記第1の面状導体パターンに電気的に接続される第1上層導体層を、前記第1層間絶縁層上に形成することと、
前記第4ビア導体を介して前記第2の面状導体パターンに電気的に接続される第2上層導体層を、前記第2層間絶縁層上に形成することと、
を含む、
ことを特徴とする配線板の製造方法。 A method of manufacturing a wiring board comprising: a core substrate; and at least one set of interlayer insulating layers and conductor layers laminated on both surfaces of the core substrate,
A core substrate made of a material having higher heat resistance than a material constituting the interlayer insulating layer other than the first interlayer insulating layer and the second interlayer insulating layer included in the interlayer insulating layer, and having a first surface and a second surface. To prepare,
A first planar conductor pattern located on the first surface of the core substrate; a second planar conductor pattern located on the second surface of the core substrate; and one end penetrating the core substrate. Has a first via conductor connected to the first planar conductor pattern and the other end connected to the second planar conductor pattern, respectively, and a thickness substantially the same as the first via conductor, Forming a first via conductor pattern and a second via conductor not connected to any of the second planar conductor pattern;
And that the core on the first surface of the substrate and the first planar conductor pattern is formed over the first interlayer insulating layer,
Forming a third via conductor that is narrower than the first via conductor, penetrates the first interlayer insulating layer, and is connected to the first planar conductor pattern;
And that the core on the second surface of the substrate and the second planar conductor pattern is formed over the second interlayer insulating layer,
Forming a fourth via conductor that is narrower than the first via conductor, penetrates the second interlayer insulating layer, and is connected to the second planar conductor pattern;
Forming a first upper conductor layer electrically connected to the first planar conductor pattern via the third via conductor on the first interlayer insulating layer;
Forming a second upper conductor layer electrically connected to the second planar conductor pattern via the fourth via conductor on the second interlayer insulating layer;
including,
A method for manufacturing a wiring board.
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