JP2015038909A - Wiring board and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、スタック構造を有する配線板及びその製造方法に関する。 The present invention relates to a wiring board having a stack structure and a manufacturing method thereof.
特許文献１には、複数のビア導体と各ビア導体のランドとから構成されるスタック構造を有する配線板が開示されている。
例えば携帯機器に配線板を搭載した場合などには、機器の落下などにより配線板が衝撃を受け易くなる。この点、特許文献１に開示される配線板では、剛直な金属柱がスタック構造を構成していることから、そのスタック構造におけるビア導体間の接続信頼性がそれほど高くないと考えられる。このため、配線板が落下等による衝撃を受けた場合には、その衝撃（外力）により、配線板（特に、スタック構造の外層側）の電気特性が低下し易いと考えられる。
For example, when a wiring board is mounted on a portable device, the wiring board is easily subjected to an impact due to dropping of the device. In this regard, in the wiring board disclosed in
本発明は、こうした実情に鑑みてなされたものであり、配線板におけるスタック構造の接続信頼性を高めることを目的とする。また、本発明は、配線板表面について高い平坦性を得ることを他の目的とする。また、本発明は、接続信頼性の高いスタック構造を有する配線板を容易に製造することを他の目的とする。 The present invention has been made in view of such circumstances, and an object thereof is to improve connection reliability of a stack structure in a wiring board. Another object of the present invention is to obtain high flatness on the surface of the wiring board. Another object of the present invention is to easily manufacture a wiring board having a stack structure with high connection reliability.
本発明に係る配線板は、
積層される複数の絶縁層と、互いに異なる前記絶縁層に形成された複数のビア導体が、前記絶縁層の積層方向にスタックされてなるスタック構造と、を有する配線板であって、
前記スタック構造は、同じ向きの複数のビア導体がスタックされてなる第１スタック部を有し、
前記スタック構造の前記第１スタック部を構成するビア導体のうち、最上ビア導体のランドの表面には凹部が形成されており、最下ビア導体のランドの表面には、前記最上ビア導体の前記凹部よりも小さな深さを有する凹部が形成されているか、又は凹部が形成されていない、ことが好ましい。
The wiring board according to the present invention is
A wiring board having a plurality of insulating layers to be stacked and a stack structure in which a plurality of via conductors formed in different insulating layers are stacked in the stacking direction of the insulating layers,
The stack structure has a first stack portion in which a plurality of via conductors in the same direction are stacked,
Of the via conductors constituting the first stack portion of the stack structure, a recess is formed on the surface of the land of the uppermost via conductor, and the surface of the land of the lowermost via conductor is formed on the surface of the land of the uppermost via conductor. It is preferable that the recessed part which has a depth smaller than a recessed part is formed, or the recessed part is not formed.
前記スタック構造の前記第１スタック部を構成するビア導体のうち、前記最上ビア導体と前記最下ビア導体との間に位置する全ての中間ビア導体のランドの表面には、前記最上ビア導体の前記凹部よりも小さな深さを有する凹部が形成されており、前記最下ビア導体のランドの表面には、前記中間ビア導体のいずれの前記凹部よりも小さな深さを有する凹部が形成されているか、又は凹部が形成されていない、ことが好ましい。 Of the via conductors constituting the first stack portion of the stack structure, the lands of all the intermediate via conductors located between the uppermost via conductor and the lowermost via conductor have a surface of the uppermost via conductor. A recess having a depth smaller than that of the recess is formed, and on the surface of the land of the lowermost via conductor, is a recess having a depth smaller than any of the recesses of the intermediate via conductor formed? It is preferable that no recess is formed.
前記スタック構造の前記第１スタック部を構成する前記中間ビア導体には、互いに異なる絶縁層に形成された複数のビア導体が含まれ、前記中間ビア導体においては、前記最上ビア導体の近くに位置するビア導体ほど、そのランドの表面に形成される前記凹部の深さが大きくなっている、ことが好ましい。 The intermediate via conductor constituting the first stack portion of the stack structure includes a plurality of via conductors formed in different insulating layers, and the intermediate via conductor is positioned near the uppermost via conductor. It is preferable that the depth of the concave portion formed on the surface of the land is larger as the via conductor is made.
前記スタック構造の前記第１スタック部を構成する前記最上ビア導体が形成されている絶縁層には、前記スタック構造を構成しないビア導体も形成されており、前記スタック構造を構成しない前記ビア導体のランドの表面には、前記スタック構造の前記第１スタック部を構成する前記最上ビア導体の前記凹部よりも小さな深さを有する凹部が形成されているか、又は凹部が形成されていない、ことが好ましい。 In the insulating layer in which the uppermost via conductor constituting the first stack portion of the stack structure is formed, a via conductor not constituting the stack structure is also formed, and the via conductor not constituting the stack structure is formed. It is preferable that a recess having a depth smaller than the recess of the uppermost via conductor constituting the first stack portion of the stack structure is formed on the surface of the land, or a recess is not formed. .
前記スタック構造の前記第１スタック部を構成するビア導体のうち、前記最上ビア導体のランドの表面には、１２〜２０μｍの範囲にある深さを有する凹部が形成されており、前記最下ビア導体のランドの表面には、１〜１０μｍの範囲にある深さを有する凹部が形成されているか、又は凹部が形成されていない、ことが好ましい。 Of the via conductors constituting the first stack portion of the stack structure, a recess having a depth in the range of 12 to 20 μm is formed on the surface of the land of the uppermost via conductor, and the lowermost via It is preferable that a recess having a depth in the range of 1 to 10 μm is formed on the surface of the land of the conductor, or no recess is formed.
前記スタック構造の前記第１スタック部を構成するビア導体は、より上に位置するビア導体ほど大きな幅を有する、ことが好ましい。 It is preferable that the via conductor constituting the first stack portion of the stack structure has a larger width as the via conductor positioned further upward.
前記スタック構造は、前記第１スタック部を構成するビア導体とは逆向きの複数のビア導体がスタックされてなる第２スタック部を有し、前記スタック構造の前記第２スタック部を構成するビア導体のうち、最上ビア導体のランドの表面には凹部が形成されており、最下ビア導体のランドの表面には、前記第２スタック部を構成する前記最上ビア導体の前記凹部よりも小さな深さを有する凹部が形成されているか、又は凹部が形成されていない、ことが好ましい。 The stack structure has a second stack part in which a plurality of via conductors opposite to the via conductors constituting the first stack part are stacked, and the vias constituting the second stack part of the stack structure Of the conductors, a recess is formed on the surface of the land of the uppermost via conductor, and a depth smaller than the recess of the uppermost via conductor constituting the second stack portion is formed on the surface of the land of the lowermost via conductor. It is preferable that the recessed part which has thickness is formed, or the recessed part is not formed.
前記配線板が、
第１面及びその反対側の第２面を有するコア絶縁層と、
前記コア絶縁層の前記第１面上に形成される第１導体層と、
前記コア絶縁層の前記第１面上及び前記第１導体層上に形成される少なくとも２組の層間絶縁層及び導体層から構成される第１積層部と、
を有し、
前記コア絶縁層にはビア導体が形成され、前記第１導体層は、前記コア絶縁層に形成された前記ビア導体のランドを含み、
前記コア絶縁層に形成された前記ビア導体は、前記スタック構造の前記第１スタック部の前記最下ビア導体を構成し、
前記スタック構造の前記第１スタック部は、前記第１積層部の層間絶縁層に形成された少なくとも１つのビア導体が、前記第１導体層に含まれる前記ランドを介して、前記コア絶縁層に形成された前記ビア導体上にスタックされてなる、ことが好ましい。
The wiring board is
A core insulating layer having a first surface and a second surface opposite thereto;
A first conductor layer formed on the first surface of the core insulating layer;
A first laminated portion composed of at least two sets of interlayer insulating layers and conductor layers formed on the first surface of the core insulating layer and the first conductor layer;
Have
A via conductor is formed in the core insulating layer, and the first conductor layer includes a land of the via conductor formed in the core insulating layer,
The via conductor formed in the core insulating layer constitutes the lowermost via conductor of the first stack portion of the stack structure;
In the first stack portion of the stack structure, at least one via conductor formed in the interlayer insulating layer of the first stacked portion is connected to the core insulating layer via the land included in the first conductor layer. It is preferably stacked on the formed via conductor.
前記配線板が、
前記コア絶縁層の前記第２面上に形成される第２導体層と、
前記コア絶縁層の前記第２面上及び前記第２導体層上に形成される少なくとも２組の層間絶縁層及び導体層から構成される第２積層部と、
を有し、
前記第２導体層は、前記コア絶縁層に形成された前記ビア導体の底面に接続される面状の導体パターンを含み、
前記スタック構造の前記第２スタック部は、前記第２積層部の層間絶縁層に形成されたビア導体が、前記第２導体層に含まれる前記面状の導体パターンを介して、前記コア絶縁層に形成された前記ビア導体上にスタックされてなる、ことが好ましい。
The wiring board is
A second conductor layer formed on the second surface of the core insulating layer;
A second laminated portion composed of at least two sets of interlayer insulating layers and conductor layers formed on the second surface of the core insulating layer and the second conductor layer;
Have
The second conductor layer includes a planar conductor pattern connected to the bottom surface of the via conductor formed in the core insulating layer,
In the second stack portion of the stack structure, via conductors formed in the interlayer insulating layer of the second stacked portion are connected to the core insulating layer via the planar conductor pattern included in the second conductor layer. It is preferable to be stacked on the via conductor formed in the above.
前記第１積層部を構成する全ての層間絶縁層に、前記スタック構造の前記第１スタック部を構成するビア導体が形成され、前記第２積層部を構成する全ての層間絶縁層に、前記スタック構造の前記第２スタック部を構成するビア導体が形成される、ことが好ましい。 Via conductors constituting the first stack part of the stack structure are formed in all interlayer insulating layers constituting the first stacked part, and the stacks are formed on all interlayer insulating layers constituting the second laminated part. Preferably, via conductors forming the second stack part of the structure are formed.
前記スタック構造の前記第１スタック部及び前記第２スタック部はそれぞれ、４つ以上のビア導体がスタックされてなる、ことが好ましい。 Each of the first stack portion and the second stack portion of the stack structure is preferably formed by stacking four or more via conductors.
前記スタック構造を構成するビア導体が形成されている全ての絶縁層は、心材を樹脂含浸してなる、ことが好ましい。 It is preferable that all the insulating layers on which the via conductors constituting the stack structure are formed are impregnated with a core material.
前記スタック構造において、ビア導体がスタックされる各ランドの表面に形成される凹部はそれぞれ、その全体が、該スタックされるビア導体の底面に形成される、ことが好ましい。 In the stack structure, it is preferable that the concave portion formed on the surface of each land on which the via conductor is stacked is entirely formed on the bottom surface of the stacked via conductor.
本発明に係る配線板の製造方法は、
積層される複数の絶縁層を形成することと、
前記絶縁層の積層方向にスタックされるように前記複数の絶縁層にビア導体を形成することにより、同じ向きの複数のビア導体がスタックされてなる第１スタック部を有するスタック構造を形成することと、
を含む配線板の製造方法であって、
前記スタック構造の形成では、前記第１スタック部を構成する最上ビア導体のランドの表面に凹部を形成し、前記第１スタック部を構成する最下ビア導体のランドの表面には、前記最上ビア導体の前記凹部よりも小さな深さを有する凹部を形成するか、又は凹部は形成しない。
A method for manufacturing a wiring board according to the present invention includes:
Forming a plurality of laminated insulating layers;
By forming via conductors in the plurality of insulating layers so as to be stacked in the stacking direction of the insulating layers, a stack structure having a first stack portion in which a plurality of via conductors in the same direction are stacked is formed. When,
A method of manufacturing a wiring board including:
In the formation of the stack structure, a recess is formed on the surface of the land of the uppermost via conductor constituting the first stack portion, and the surface of the land of the lowermost via conductor constituting the first stack portion is formed on the surface of the uppermost via. A recess having a depth smaller than the recess of the conductor is formed, or no recess is formed.
前記スタック構造の前記第１スタック部を構成するビア導体をそれぞれ、レーザにより絶縁層にビアホールを形成し、該ビアホール内にめっきを行うことによって形成することを含む、ことが好ましい。 Preferably, each of the via conductors constituting the first stack portion of the stack structure includes forming a via hole in the insulating layer with a laser and plating in the via hole.
前記スタック構造の形成では、前記スタック構造の前記第１スタック部を構成するビア導体のうち、前記最上ビア導体と前記最下ビア導体との間に位置する全ての中間ビア導体のランドの表面に、前記最上ビア導体の前記凹部よりも小さな深さを有する凹部を形成し、前記最下ビア導体のランドの表面には、前記中間ビア導体のいずれの前記凹部よりも小さな深さを有する凹部を形成するか、又は凹部を形成しない、ことが好ましい。 In the formation of the stack structure, among the via conductors constituting the first stack portion of the stack structure, all intermediate via conductor lands located between the uppermost via conductor and the lowermost via conductor are formed on the surface of the land. Forming a recess having a depth smaller than the recess of the uppermost via conductor, and forming a recess having a depth smaller than any of the recesses of the intermediate via conductor on the surface of the land of the lowermost via conductor. Preferably, it is formed or no recess is formed.
前記スタック構造の形成では、前記中間ビア導体に、互いに異なる絶縁層に形成された複数のビア導体が含まれ、前記中間ビア導体においては、前記最上ビア導体の近くに位置するビア導体ほど、そのランドの表面に形成される前記凹部の深さが大きくなるように、前記スタック構造を構成するビア導体及び各ビア導体のランドを形成する、ことが好ましい。 In the formation of the stack structure, the intermediate via conductor includes a plurality of via conductors formed in different insulating layers, and in the intermediate via conductor, the via conductor located closer to the uppermost via conductor It is preferable to form via conductors constituting the stack structure and lands of the respective via conductors so that the depth of the concave portion formed on the surface of the land is increased.
本発明によれば、例えば配線板におけるスタック構造の接続信頼性を高めることが可能になる。また、本発明によれば、この効果に加えて又はこの効果に代えて、配線板表面について高い平坦性を得ることが可能になるという効果が奏される場合がある。また、本発明によれば、上記効果に加えて又は上記効果に代えて、接続信頼性の高いスタック構造を有する配線板を容易に製造することが可能になるという効果が奏される場合がある。 According to the present invention, for example, the connection reliability of a stack structure in a wiring board can be improved. Moreover, according to this invention, in addition to this effect or instead of this effect, the effect that it becomes possible to obtain high flatness about the wiring board surface may be show | played. Further, according to the present invention, in addition to the above effect or instead of the above effect, there may be an effect that it is possible to easily manufacture a wiring board having a stack structure with high connection reliability. .
以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向に相当する配線板の積層方向（又は配線板の厚み方向）を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（又は各層の側方）を指す。配線板の主面は、Ｘ−Ｙ平面となる。また、配線板の側面は、Ｘ−Ｚ平面又はＹ−Ｚ平面となる。積層方向において、配線板のコアに近い側を下層（又は内層）、コアから遠い側を上層（又は外層）という。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the figure, arrows Z1 and Z2 indicate the stacking direction of the wiring boards (or the thickness direction of the wiring boards) corresponding to the normal direction of the main surface (front and back surfaces) of the wiring boards. On the other hand, arrows X1 and X2 and Y1 and Y2 respectively indicate directions orthogonal to the stacking direction (or sides of each layer). The main surface of the wiring board is an XY plane. The side surface of the wiring board is an XZ plane or a YZ plane. In the stacking direction, the side closer to the core of the wiring board is referred to as a lower layer (or inner layer), and the side far from the core is referred to as an upper layer (or outer layer).
導体層は、一乃至複数の導体パターンで構成される層である。導体層は、電気回路を構成する導体パターン、例えば配線（グランドも含む）、パッド、又はランド等を含む場合もあれば、電気回路を構成しない面状の導体パターン等を含む場合もある。 The conductor layer is a layer composed of one or more conductor patterns. The conductor layer may include a conductor pattern that constitutes an electric circuit, for example, a wiring (including a ground), a pad, a land, or the like, or a planar conductor pattern that does not constitute an electric circuit.
ランドは、孔（例えばビアホール）の上又は縁部に形成される導体であり、少なくとも一部が孔内の導体（例えばビア導体）と一体的に形成される。 The land is a conductor formed on or at the edge of a hole (for example, a via hole), and at least a part thereof is integrally formed with a conductor (for example, a via conductor) in the hole.
ビア導体の底面は、ランドとは反対側に位置する。ランド（又は底面）が同じ側にあるビア導体を、同じ向きのビア導体という。例えば図１において、コア絶縁層１０ａ及び積層部Ｂ１に形成されたビア導体（ビア導体１２、３２、５２、７２、９２）はいずれも、Ｚ１側にランドを有するため、これらのビア導体は、同じ向きのビア導体に相当する。また、積層部Ｂ２に形成されたビア導体（ビア導体２２、４２、６２、８２）はいずれも、Ｚ２側にランドを有するため、これらのビア導体は、同じ向きのビア導体に相当する。他方、積層部Ｂ１のビア導体と積層部Ｂ２のビア導体とでは、ランドの位置が異なる（Ｚ１側又はＺ２側）ため、積層部Ｂ１のビア導体と積層部Ｂ２のビア導体とは、互いに逆向きのビア導体に相当する。
The bottom surface of the via conductor is located on the side opposite to the land. Via conductors having lands (or bottom surfaces) on the same side are referred to as via conductors in the same direction. For example, in FIG. 1, since the via conductors (via
スタックとは、ビア導体が、その下層に形成されたビア導体のランド上に形成されていることをいう。すなわち、ビア導体の底面が、その下層のビア導体のランドからはみ出さなければ、スタックされていることになる。また、互いに逆向きのビア導体に関しては、各ビア導体の底面が共通の面状導体パターンに接続されていればスタックされていることになる（図６、図２７等を参照）。 The stack means that the via conductor is formed on the land of the via conductor formed in the lower layer. That is, if the bottom surface of the via conductor does not protrude from the land of the underlying via conductor, the via conductor is stacked. In addition, via conductors that are opposite to each other are stacked if the bottom surfaces of the via conductors are connected to a common planar conductor pattern (see FIGS. 6, 27, etc.).
めっきには、電解めっきや無電解めっき等の湿式めっきのほか、ＰＶＤ（Physical Vapor Deposition）やＣＶＤ（Chemical Vapor Deposition）等の乾式めっきも含まれる。 In addition to wet plating such as electrolytic plating and electroless plating, plating includes dry plating such as PVD (Physical Vapor Deposition) and CVD (Chemical Vapor Deposition).
光は、可視光に限定することを意味せず、光には、可視光のほか、紫外線又はＸ線等の短い波長の電磁波、及び赤外線等の長い波長の電磁波も含まれる。 Light does not mean to be limited to visible light, and light includes short-wave electromagnetic waves such as ultraviolet rays or X-rays and long-wave electromagnetic waves such as infrared rays, in addition to visible light.
孔又は柱体（突起）の「幅」は、特に指定がなければ、円の場合には直径を意味し、円以外の場合には２√（断面積／π）を意味する。凹部の深さは、最大値（最も深い部分で測定した値）を指す。ただし、他の寸法を指すことを明記している場合は、この限りでない。 Unless otherwise specified, the “width” of a hole or a column (projection) means a diameter in the case of a circle, and 2√ (cross-sectional area / π) otherwise. The depth of the concave portion indicates the maximum value (value measured at the deepest portion). However, this does not apply when it is clearly stated that other dimensions are indicated.
本実施形態の配線板１００は、図１に示すように、コア絶縁層１０ａと、絶縁層２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａ、８０ａ、９０ａと、導体層１１１、１１２、２１、３１、４１、５１、６１、７１、８１、９１と、ビア導体１２、２２、３２、４２、５２、６２、７２、８２、９２と、を有する。配線板１００は、多層プリント配線板である。以下、コア絶縁層１０ａの表裏面（２つの主面）の一方を面Ｆ１、他方を面Ｆ２という。
As shown in FIG. 1, the
本実施形態では、コア絶縁層１０ａが、面Ｆ１（第１面）及びその反対側の面Ｆ２（第２面）を有する。コア絶縁層１０ａの面Ｆ１上には、導体層１１１（第１導体層）が形成され、コア絶縁層１０ａの面Ｆ１上及び導体層１１１上には、積層部Ｂ１（第１積層部）が形成される。また、コア絶縁層１０ａの面Ｆ２上には、導体層１１２（第２導体層）が形成され、コア絶縁層１０ａの面Ｆ２上及び導体層１１２上には、積層部Ｂ２（第２積層部）が形成される。
In the present embodiment, the
積層部Ｂ１及びＢ２はそれぞれ、４組の層間絶縁層及び導体層から構成される。すなわち、コア絶縁層１０ａの面Ｆ１上及び導体層１１１上には、４層の絶縁層３０ａ、５０ａ、７０ａ、９０ａ（それぞれ層間絶縁層）と４層の導体層３１、５１、７１、９１とが交互に積層される。また、コア絶縁層１０ａの面Ｆ２上及び導体層１１２上には、４層の絶縁層２０ａ、４０ａ、６０ａ、８０ａ（それぞれ層間絶縁層）と４層の導体層２１、４１、６１、８１とが交互に積層される。
Each of the stacked portions B1 and B2 includes four sets of interlayer insulating layers and conductor layers. That is, on the surface F1 and the
導体層１１１、１１２、２１、３１、４１、５１、６１、７１、８１、９１はそれぞれ、例えば電気回路を構成する配線、ランド、又は配線板１００の強度を高めるための面状の導体パターンなどを有する。
The conductor layers 111, 112, 21, 31, 41, 51, 61, 71, 81, 91 are, for example, a wiring, land, or a planar conductor pattern for increasing the strength of the
導体層８１、９１（それぞれ最外導体層）上にはそれぞれ、ソルダーレジスト８３、９３が形成される。ただし、ソルダーレジスト８３、９３にはそれぞれ、開口部８３ａ、９３ａが形成されている。このため、導体層８１の所定の部位（開口部８３ａに位置する部位）は、ソルダーレジスト８３に覆われず露出しており、パッドＰ１０２となる。また、導体層９１の所定の部位（開口部９３ａに位置する部位）は、パッドＰ１０１となる。パッドＰ１０１は、例えば他の配線板と電気的に接続するための外部接続端子となり、パッドＰ１０２は、例えば電子部品を実装するための外部接続端子となる。ただしこれに限られず、パッドＰ１０１、Ｐ１０２の用途は任意である。
Solder resists 83 and 93 are formed on the conductor layers 81 and 91 (each outermost conductor layer). However,
本実施形態では、コア絶縁層１０ａが、配線板１００のコア基板に相当する。配線板１００において、異なる層に位置する導体層同士は、その層間に位置する絶縁層（層間絶縁層）に形成されたビア導体を介して、相互に電気的に接続される。コア絶縁層１０ａの両面に形成された導体層（導体層１１１、１１２）は、コア絶縁層１０ａに形成されたビア導体１２を介して、相互に電気的に接続される。
In the present embodiment, the
コア絶縁層１０ａには、コア絶縁層１０ａを貫通するビアホール１２ａが形成され、ビアホール１２ａに導体（例えば銅のめっき）が充填される。ビアホール１２ａ内の導体が、ビア導体１２を構成する。
In the core insulating
絶縁層２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａ、８０ａ、９０ａにはそれぞれ、ビアホール２２ａ、３２ａ、４２ａ、５２ａ、６２ａ、７２ａ、８２ａ、９２ａが形成され、各ビアホールに導体（例えば銅のめっき）が充填される。ビアホール２２ａ、３２ａ、４２ａ、５２ａ、６２ａ、７２ａ、８２ａ、９２ａ内の導体がそれぞれ、ビア導体２２、３２、４２、５２、６２、７２、８２、９２を構成する。
Via
ビア導体１２の形状は、例えばコア絶縁層１０ａの面Ｆ１から面Ｆ２に向かって縮径されるようにテーパしたテーパ円柱（円錐台）である。ビア導体２２、３２、４２、５２、６２、７２、８２、９２の形状はそれぞれ、例えばコア絶縁層１０ａに向かって縮径されるようにテーパしたテーパ円柱（円錐台）である。しかしこれに限定されず、各ビア導体の形状は任意である。
The shape of the via
配線板１００には、全層を貫通するスルーホール１０２ａが形成され、スルーホール１０２ａの壁面には、例えば銅のめっきからなるスルーホール導体１０２（例えばコンフォーマル導体）が形成されている。スルーホール１０２ａは、配線板１００をＺ方向（積層方向）に貫通する。スルーホール１０２ａの開口形状は、例えば長円である。スルーホール１０２ａは、例えば配線板１００の周縁部に配置される。スルーホール導体１０２は、配線板１００のグランドライン等と電気的に接続されていてもよいし、他の導体の全てと絶縁されて電気的に孤立していてもよい。なお、スルーホール１０２ａの数、開口形状、又は配置等は任意である。必要がなければ、スルーホール１０２ａを割愛してもよい。
The
本実施形態の配線板１００は、スタック構造Ｓ１１を有する。スタック構造Ｓ１１は、複数のビア導体と各ビア導体のランドとから構成される。詳しくは、スタック構造Ｓ１１は、全層のビア導体がスタックされた構造、いわゆるフルスタックになっている。スタック構造Ｓ１１において、隣接するビア導体同士は密着（接触）し、互いに導通する。このため、配線スペースの確保が容易になり、配線パターンの設計自由度が高くなる。また、Ｘ方向又はＹ方向の配線を省略できるため、層間接続における配線長の短縮を図ることができる。
The
本実施形態では、スタック構造Ｓ１１を構成する全てのビア導体のＺ方向の軸が互いに略一致する。なお、ビア導体のＺ方向の軸は、ビア導体の各Ｘ−Ｙ断面の重心（円の場合は中心）を通るＺ方向の線に相当する。 In the present embodiment, the Z-direction axes of all via conductors constituting the stack structure S11 substantially coincide with each other. The Z-direction axis of the via conductor corresponds to a Z-direction line passing through the center of gravity (center in the case of a circle) of each XY cross section of the via conductor.
スタック構造Ｓ１１は、Ｚ方向に沿って延設され、配線板１００の導体層８１（一側の最外導体層）と導体層９１（他側の最外導体層）とを相互に電気的に接続する。なお、図１には、１つのスタック構造Ｓ１１を示しているが、スタック構造の配置及び数は任意である。スタック構造Ｓ１１は、配線板１００の縁部に形成されてもよいし、配線板１００の中央部に形成されてもよい。
The stack structure S11 extends along the Z direction, and electrically connects the conductor layer 81 (one outermost conductor layer) and the conductor layer 91 (other outermost conductor layer) of the
図２に、スタック構造Ｓ１１を拡大して示す。スタック構造Ｓ１１を構成するビア導体は、コア絶縁層１０ａ及び積層部Ｂ１、Ｂ２に形成される。以下、ビア導体１２、２２、３２、４２、５２、６２、７２、８２、９２のうち、スタック構造Ｓ１１を構成するビア導体をそれぞれ、ビア導体１２１、２２１、３２１、４２１、５２１、６２１、７２１、８２１、９２１という。
FIG. 2 shows the stack structure S11 in an enlarged manner. Via conductors constituting the stack structure S11 are formed in the
図２に示すように、ビア導体１２１、２２１、３２１、４２１、５２１、６２１、７２１、８２１、９２１は、それぞれビアホール１２１ａ、２２１ａ、３２１ａ、４２１ａ、５２１ａ、６２１ａ、７２１ａ、８２１ａ、９２１ａ内の導体（例えば銅のめっき）から構成され、それぞれランド１２１ｄ、２２１ｄ、３２１ｄ、４２１ｄ、５２１ｄ、６２１ｄ、７２１ｄ、８２１ｄ、９２１ｄに接続される。
As shown in FIG. 2, the via
ビアホール１２１ａ、２２１ａ、３２１ａ、４２１ａ、５２１ａ、６２１ａ、７２１ａ、８２１ａ、９２１ａはそれぞれ、開口１２１ｃ、２２１ｃ、３２１ｃ、４２１ｃ、５２１ｃ、６２１ｃ、７２１ｃ、８２１ｃ、９２１ｃ及び底面１２１ｂ、２２１ｂ、３２１ｂ、４２１ｂ、５２１ｂ、６２１ｂ、７２１ｂ、８２１ｂ、９２１ｂを有する。各ビアホールの開口は、それぞれコア絶縁層１０ａ、絶縁層２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａ、８０ａ、９０ａの開口に相当し、各ビアホールの底面は、それぞれ導体層１１２の下面、導体層１１２、１１１、２１、３１、４１、５１、６１、７１の上面に相当する。なお、各ビアホールの底面１２１ｂ、２２１ｂ、３２１ｂ、４２１ｂ、５２１ｂ、６２１ｂ、７２１ｂ、８２１ｂ、９２１ｂは、各ビアホール内にビア導体が形成されることで、ビア導体１２１、２２１、３２１、４２１、５２１、６２１、７２１、８２１、９２１の底面にもなる。
Via
本実施形態において、スタック構造Ｓ１１を構成する各ビア導体のランド１２１ｄ、２２１ｄ、３２１ｄ、４２１ｄ、５２１ｄ、６２１ｄ、７２１ｄ、８２１ｄ、９２１ｄはそれぞれ、導体層１１１、２１、３１、４１、５１、６１、７１、８１、９１に含まれる。ランド１２１ｄ、２２１ｄ、３２１ｄ、４２１ｄ、５２１ｄ、６２１ｄ、７２１ｄ、８２１ｄ、９２１ｄの表面にはそれぞれ、凹部１２１ｅ、２２１ｅ、３２１ｅ、４２１ｅ、５２１ｅ、６２１ｅ、７２１ｅ、８２１ｅ、９２１ｅが形成されている。
In the present embodiment, the
図２に示すように、スタック構造Ｓ１１の一部（以下、第１スタック部という）は、コア絶縁層１０ａ及び積層部Ｂ１に形成された同じ向きの５つのビア導体（ビア導体１２１、３２１、５２１、７２１、９２１）から構成され、スタック構造Ｓ１１の他の一部（以下、第２スタック部という）は、積層部Ｂ２に形成された同じ向き（第１スタック部のビア導体とは逆向き）の４つのビア導体（ビア導体２２１、４２１、６２１、８２１）から構成される。スタック構造Ｓ１１の第１スタック部を構成するビア導体は、より上に位置するビア導体ほど（ビア導体９２１に近いビア導体ほど）大きな幅を有し（詳しくは、後述の図７Ａなどを参照）、スタック構造Ｓ１１の第２スタック部を構成するビア導体は、より上に位置するビア導体ほど（ビア導体８２１に近いビア導体ほど）大きな幅を有する（詳しくは、後述の図７Ｂなどを参照）。
As shown in FIG. 2, a part of the stack structure S11 (hereinafter referred to as a first stack part) includes five via conductors (via
スタック構造Ｓ１１を構成するいずれのビア導体においても、そのビア導体に関するビアホールの底面及び開口、並びにランド及びその凹部は、概ね図３に示すような関係（寸法及び位置等）を有する。図３において、Ｐ１は、ランドに形成された凹部（以下、凹部Ｐ１という）、Ｐ２は、ビアホールの底面（以下、底面Ｐ２という）、Ｐ３は、ビアホールの開口（以下、開口Ｐ３という）、Ｐ４はランド（以下、ランドＰ４という）、Ｐ５は、ランドに接続（詳しくは、ランドと一体的に形成）された配線（以下、配線Ｐ５という）を示している。 In any of the via conductors constituting the stack structure S11, the bottom surface and opening of the via hole related to the via conductor, and the land and the concave portion thereof have a relationship (dimensions, position, etc.) as shown in FIG. In FIG. 3, P1 is a recess formed in the land (hereinafter referred to as recess P1), P2 is a bottom surface of the via hole (hereinafter referred to as bottom surface P2), P3 is an opening of the via hole (hereinafter referred to as opening P3), P4 Indicates a land (hereinafter referred to as a land P4), and P5 indicates a wiring (hereinafter referred to as a wiring P5) connected to the land (specifically, integrally formed with the land).
図３に示されるように、１つのビア導体に関して、凹部Ｐ１の幅Ｄ２０１、底面Ｐ２の幅Ｄ２０２、開口Ｐ３の幅Ｄ２０３、ランドＰ４の幅Ｄ２０４は、小さい方から、幅Ｄ２０１、Ｄ２０２、Ｄ２０３、Ｄ２０４の順になっている。１つのビア導体に関して、凹部Ｐ１、底面Ｐ２、開口Ｐ３、及びランドＰ４は、例えばそれらの平面形状（Ｘ−Ｙ平面）が同心円になるように形成される。配線Ｐ５は、例えば電源又はグランドに接続される。ただしこれに限られず、配線Ｐ５は、必要がなければ割愛してもよい。 As shown in FIG. 3, with respect to one via conductor, the width D201 of the recess P1, the width D202 of the bottom surface P2, the width D203 of the opening P3, and the width D204 of the land P4 are, from the smallest, the widths D201, D202, D203, The order is D204. With respect to one via conductor, the recess P1, the bottom surface P2, the opening P3, and the land P4 are formed, for example, so that their planar shapes (XY plane) are concentric circles. The wiring P5 is connected to, for example, a power supply or a ground. However, the present invention is not limited to this, and the wiring P5 may be omitted if it is not necessary.
図４は、本実施形態に係るスタック構造Ｓ１１を構成する各ビア導体の構造を説明するための図である。図４には、代表としてビア導体３２１を示しているが、スタック構造Ｓ１１を構成する全てのビア導体が、概ね同じ構造を有している。
FIG. 4 is a view for explaining the structure of each via conductor constituting the stack structure S11 according to the present embodiment. FIG. 4 shows the via
本実施形態では、配線板１００を構成する各導体層が、金属箔（下層）と、無電解めっき膜（中間層）と、電解めっき（上層）と、から構成される。具体的には、例えば図４に示されるように、導体層１１１は、金属箔Ｐ１１（例えば銅箔）と、例えば銅の無電解めっき膜Ｐ１２と、例えば銅の電解めっきＰ１３と、から構成され、導体層３１は、金属箔Ｐ２１（例えば銅箔）と、例えば銅の無電解めっき膜Ｐ２２と、例えば銅の電解めっきＰ２３と、から構成される。
In this embodiment, each conductor layer constituting the
金属箔Ｐ２１は、絶縁層３０ａ上にのみ形成される。無電解めっき膜Ｐ２２は、金属箔Ｐ２１上、並びにビアホール３２１ａの壁面上及び底面上に、一続きに（一体的に）形成される。また、電解めっきＰ２３は、無電解めっき膜Ｐ２２の表面に形成されることで、ビアホール３２１ａにおける無電解めっき膜Ｐ２２の内側に充填される。無電解めっき膜Ｐ２２及び電解めっきＰ２３の各々が、その一部でランド３２１ｄを構成し、他の部分でビア導体３２１を構成していることにより、ランド３２１ｄの一部はビア導体３２１と一体的に形成される。
The metal foil P21 is formed only on the insulating
本実施形態では、ランド３２１ｄが、金属箔Ｐ２１と、無電解めっき膜Ｐ２２と、電解めっきＰ２３と、から構成され、ビア導体３２１が、無電解めっき膜Ｐ２２と、電解めっきＰ２３と、から構成される。ただしこれに限られず、例えば金属箔Ｐ２１などを割愛してもよい（後述の図２９、図３０等を参照）。
In the present embodiment, the
本実施形態では、凹部３２１ｅが、例えばランド３２１ｄの電解めっきＰ２３の部分に形成される。凹部３２１ｅの深さは、例えばランド３２１ｄの厚さよりも小さい。ただしこれに限られず、例えば凹部３２１ｅはランド３２１ｄを貫通してもよい（後述の図２５、図２６等を参照）。
In this embodiment, the recessed
凹部３２１ｅの幅は、深さに応じて変化してもよい。本実施形態では、図４に示されるように、凹部３２１ｅの幅（及び開口面積）が、底面に向かって小さくなる。より詳しくは、凹部３２１ｅの側面は曲面であり、凹部３２１ｅの縮幅率は、底面に近づくほど大きくなる。ただしこれに限られず、例えば図５Ａに示すように、凹部３２１ｅの縮幅率は、一定であってもよい。図５Ａの例では、凹部３２１ｅの側面が、平面になる。また、図５Ｂに示すように、凹部３２１ｅの幅は、例えば略一定であってもよい。凹部３２１ｅの形状は、図４に示すようなドーム型（部分球）であってもよいし、図５Ａに示すような円錐台（テーパ円柱）であってもよいし、図５Ｂに示すような直方体（又は立方体）であってもよい。
The width of the
ビア導体３２１は、最下層（コア）に位置するビア導体１２１のランド１２１ｄ上に形成され、スタック構造Ｓ１１の第１スタック部を構成する他のビア導体（ビア導体５２１、７２１、９２１）もそれぞれ、その下層に形成されたビア導体のランド上に形成される。スタック構造Ｓ１１の第１スタック部は、ビア導体１２１上に、ビア導体３２１、５２１、７２１、９２１が、この順でスタックされて構成されている。一方、スタック構造Ｓ１１の第２スタック部も、第１スタック部と同様にして、ビア導体２２１上に、ビア導体４２１、６２１、８２１が、この順でスタックされて構成されている。以下、第１スタック部及び第２スタック部の各々について、各ビア導体の位置を、下から順に、第１階層（ビア導体１２１、２２１）、第２階層（ビア導体３２１、４２１）、第３階層（ビア導体５２１、６２１）、第４階層（ビア導体７２１、８２１）、第５階層（ビア導体９２１）という。
The via
本実施形態では、スタック構造Ｓ１１の第１スタック部を構成するビア導体１２１、３２１、５２１、７２１とスタック構造Ｓ１１の第２スタック部を構成するビア導体２２１、４２１、６２１、８２１とが、導体層１１２に関して対照的な構造（形状、寸法、及び位置）を有する。
In the present embodiment, the via
詳しくは、例えば図６に示すように、導体層１１２は、面状の導体パターン１１２ａと、導体パターン１１２ａに接続される配線１１２ｂと、を含む。ビア導体１２１のビアホール１２１ａとビア導体２２１のビアホール２２１ａとは互いに異なる向きに開口し、各ビア導体の底面は共通の面状導体パターン（導体パターン１１２ａ）に接続される（図２参照）。より詳しくは、ビア導体１２１の底面１２１ｂとビア導体２２１の底面２２１ｂとは、面状の導体パターン１１２ａ（境界面）を挟んで互いに対向する位置（同じＸＹ座標）に形成される。ビア導体１２１の底面１２１ｂとビア導体２２１の底面２２１ｂとは、導体パターン１１２ａ（Ｘ−Ｙ平面）に投影すると、互いにちょうど重なる（略一致する）。また、スタック構造Ｓ１１の第１スタック部及び第２スタック部において同一階層に位置するビア導体の底面は、Ｘ−Ｙ平面に投影したときに、略一致する。
Specifically, as shown in FIG. 6, for example, the
スタック構造Ｓ１１の第１スタック部を構成する各ビア導体におけるビアホールの底面及び開口、並びにランドに形成された凹部は、概ね図７Ａに示すような関係（寸法及び位置等）を有する。 The bottom surface and opening of the via hole in each via conductor constituting the first stack portion of the stack structure S11 and the recess formed in the land have a relationship (dimensions, position, etc.) as shown in FIG. 7A.
図７Ａに示されるように、ビアホールの底面の幅は、小さい方から、底面１２１ｂ、３２１ｂ、５２１ｂ、７２１ｂ、９２１ｂの順になっている。ビアホールの開口の幅は、小さい方から、開口１２１ｃ、３２１ｃ、５２１ｃ、７２１ｃ、９２１ｃの順になっている。ランド１２１ｄ、３２１ｄ、５２１ｄ、７２１ｄ、９２１ｄの各々に形成された凹部の幅は、小さい方から、凹部１２１ｅ、３２１ｅ、５２１ｅ、７２１ｅ、９２１ｅの順になっている。第１スタック部における各ビア導体は、例えばそのビアホールの底面及び開口、並びにランドに形成された凹部の平面形状（Ｘ−Ｙ平面）となる円が、互いに略同心円になるように配置される。
As shown in FIG. 7A, the width of the bottom surface of the via hole is in order of the
スタック構造Ｓ１１の第１スタック部において、各ランドの表面に形成される凹部１２１ｅ、３２１ｅ、５２１ｅ、７２１ｅはそれぞれ、その全体が、そのランド上にスタックされるビア導体の底面３２１ｂ、５２１ｂ、７２１ｂ、９２１ｂに形成される。すなわち、各底面の面積は各凹部の開口面積よりも大きくなっており、各凹部（開口部）の全体が各底面に位置する。
In the first stack portion of the stack structure S11, the
スタック構造Ｓ１１の第２スタック部を構成する各ビア導体におけるビアホールの底面及び開口、並びにランドに形成された凹部は、概ね図７Ｂに示すような関係（寸法及び位置等）を有する。 The bottom surface and opening of the via hole in each via conductor constituting the second stack portion of the stack structure S11 and the recess formed in the land have a relationship (dimensions, position, etc.) as shown in FIG. 7B.
図７Ｂに示されるように、ビアホールの底面の幅は、小さい方から、底面２２１ｂ、４２１ｂ、６２１ｂ、８２１ｂの順になっている。ビアホールの開口の幅は、小さい方から、開口２２１ｃ、４２１ｃ、６２１ｃ、８２１ｃの順になっている。ランド２２１ｄ、４２１ｄ、６２１ｄ、８２１ｄに形成された凹部の幅は、小さい方から、凹部２２１ｅ、４２１ｅ、６２１ｅ、８２１ｅの順になっている。第２スタック部における各ビア導体は、例えばそのビアホールの底面及び開口、並びにランドに形成された凹部の平面形状（Ｘ−Ｙ平面）となる円が、互いに略同心円になるように配置される。
As shown in FIG. 7B, the width of the bottom surface of the via hole is in order of the
スタック構造Ｓ１１の第２スタック部において、各ランドの表面に形成される凹部２２１ｅ、４２１ｅ、６２１ｅはそれぞれ、その全体が、そのランド上にスタックされるビア導体の底面４２１ｂ、６２１ｂ、８２１ｂに形成される。すなわち、各底面の面積は各凹部の開口面積よりも大きくなっており、各凹部（開口部）の全体が各底面に位置する。
In the second stack portion of the stack structure S11, the
スタック構造Ｓ１１の第１スタック部を構成するビア導体のうち、最上ビア導体（ビア導体９２１）のランド９２１ｄの表面には凹部９２１ｅが形成されており、最下ビア導体（ビア導体１２１）のランド１２１ｄの表面には、凹部９２１ｅ（最上ランドの凹部）よりも小さな深さを有する凹部１２１ｅが形成されている。また、スタック構造Ｓ１１の第１スタック部を構成するビア導体のうち、最上ビア導体（ビア導体９２１）と最下ビア導体（ビア導体１２１）との間に位置する全ての中間ビア導体のランド（ランド３２１ｄ、５２１ｄ、７２１ｄ）の表面には、凹部９２１ｅ（最上ビア導体の凹部）よりも小さな深さを有する凹部（凹部３２１ｅ、５２１ｅ、７２１ｅ）が形成されている。
Of the via conductors constituting the first stack portion of the stack structure S11, a
図２において、各凹部の深さは、凹部１２１ｅの深さＤ１１＜凹部３２１ｅの深さＤ１３＜凹部５２１ｅの深さＤ１５＜凹部７２１ｅの深さＤ１７＜凹部９２１ｅの深さＤ１９、の関係を有する。すなわち、最下ビア導体（コア絶縁層１０ａに形成されたビア導体１２１）のランドの表面に形成されている凹部（凹部１２１ｅ）は、中間ビア導体のいずれの凹部（凹部３２１ｅ、５２１ｅ、７２１ｅ）よりも小さな深さを有し、中間ビア導体（ビア導体３２１、５２１、７２１）においては、最上ビア導体（ビア導体９２１）の近くに位置するビア導体ほど、そのランドの表面に形成される凹部の深さが大きくなっている。
In FIG. 2, the depth of each recess has a relationship of the depth D11 of the
スタック構造Ｓ１１の第２スタック部を構成するビア導体のうち、最上ビア導体（ビア導体８２１）のランド８２１ｄの表面には凹部８２１ｅが形成されており、最下ビア導体（ビア導体２２１）のランド２２１ｄの表面には、凹部８２１ｅ（最上ランドの凹部）よりも小さな深さを有する凹部２２１ｅが形成されている。また、スタック構造Ｓ１１の第２スタック部を構成するビア導体のうち、最上ビア導体（ビア導体８２１）と最下ビア導体（ビア導体２２１）との間に位置する全ての中間ビア導体のランド（ランド４２１ｄ、６２１ｄ）の表面には、凹部８２１ｅ（最上ビア導体の凹部）よりも小さな深さを有する凹部（凹部４２１ｅ、６２１ｅ）が形成されている。
Of the via conductors constituting the second stack portion of the stack structure S11, a
図２において、各凹部の深さは、凹部２２１ｅの深さＤ１２＜凹部４２１ｅの深さＤ１４＜凹部６２１ｅの深さＤ１６＜凹部８２１ｅの深さＤ１８、の関係を有する。すなわち、最下ビア導体のランドの表面に形成されている凹部（凹部２２１ｅ）は、中間ビア導体のいずれの凹部（凹部４２１ｅ、６２１ｅ）よりも小さな深さを有し、中間ビア導体（ビア導体４２１、６２１）においては、最上ビア導体（ビア導体８２１）の近くに位置するビア導体ほど、そのランドの表面に形成される凹部の深さが大きくなっている。
In FIG. 2, the depth of each recess has a relationship of the depth D12 of the
本実施形態では、同じ向きのビア導体に関しては、ビアホールの幅に応じて、ランドに形成される凹部の深さが大きくなっている。すなわち、ビアホールの幅が大きいほどランドに形成される凹部の深さが大きくなる。また、スタック構造Ｓ１１において、同一階層に位置するビア導体は、例えば互いに略同じ幅を有する。 In the present embodiment, regarding the via conductors in the same direction, the depth of the recess formed in the land is increased according to the width of the via hole. That is, the depth of the recess formed in the land increases as the via hole width increases. In the stack structure S11, via conductors located on the same level have, for example, substantially the same width.
本実施形態に係る配線板１００は、上記構成を有することにより、積層部Ｂ１、Ｂ２の下層領域においては、深さの小さい凹部がランドに形成されることで、高い平坦性を確保することが可能になる。このため、その上層の平坦性が損なわれにくくなる。一方、積層部Ｂ１、Ｂ２の上層領域においては、深さの大きい凹部がランドに形成されることで、ランド上に形成される導体がランドの凹部内に入り込み易くなる。そのため、こうしたランドを有するビア導体上に別のビア導体をスタックさせたり半田ボールを形成したりする場合には、ビア導体のランドとその上の導体（別のビア導体又は半田ボール等）との接続信頼性を向上させることが可能になる。すなわち、剛直な金属柱がスタック構造Ｓ１１を構成していても、スタック構造Ｓ１１（特に、その外層側）について高い接続信頼性が得られ易くなる。また、接触面積が大きくなることで、接続強度を向上させることが可能になる。
Since the
本実施形態の配線板１００では、スタック構造Ｓ１１の最上階層に位置するビア導体９２１のランド９２１ｄ（図２）が、パッドＰ１０１（図１）を構成する。パッドＰ１０１の表面には、例えば図８に示すように、Ｎｉ等からなる耐食層９４ａ（下層）と、Ａｕ等からなる耐食層９４ｂ（上層）と、が形成される。耐食層９４ａ及び９４ｂはそれぞれ、電解めっき又はスパッタリング等により形成することができる。また、耐食層９４ｂ上には、塗布又は印刷等により、例えば半田９４を形成する。本実施形態の配線板１００では、深さの大きい凹部９２１ｅがランド９２１ｄに形成されていることで、ランド９２１ｄの凹部９２１ｅを通じて半田９４をランド９２１ｄ（又はビア導体９２１）の内部まで入り込ませることが可能になる。その結果、ランド９２１ｄ（又はビア導体９２１）と半田９４との接続強度、ひいては接続信頼性を向上させることが可能になる。パッドＰ１０２（図１）を、図８に示すような構造にしてもよい。
In the
なお、ＯＳＰ処理を行うことにより、耐食層９４ａ及び９４ｂに代えて、有機保護膜からなる耐食層を形成してもよい。また、耐食層は必須の構成ではなく、必要がなければ割愛してもよい。
Note that by performing the OSP treatment, a corrosion-resistant layer made of an organic protective film may be formed instead of the corrosion-
本実施形態の配線板１００では、スタック構造Ｓ１１の第１スタック部及び第２スタック部の各々について、最下ビア導体のランドの表面に凹部が形成されている。これにより、接続信頼性の高いスタック構造を有する配線板を容易に製造することが可能になる。例えばビア導体（以下、下層ビア導体という）上に別のビア導体（以下、上層ビア導体という）をスタックする場合に、レーザ照射により、下層ビア導体のランド上の絶縁層を除去して、上層ビア導体のためのビアホールを形成することとする。こうしたレーザ照射の際に、下層ビア導体のランドの表面に凹部が形成されていると、レーザ光が下層ビア導体のランドの表面に形成された凹部で乱反射して、上層ビア導体のビアホールの幅（開口径）が大きくなり易いと考えられる（詳しくは、後述の図１３等を参照）。これにより、ビアホールに導体が完全には充填されにくくなり、上層ビア導体のランドの表面には、下層ビア導体の凹部よりも深さの大きい凹部が形成され易くなると考えられる。このように、レーザ光の乱反射を利用することで、スタック構造Ｓ１１を構成する各ビア導体を、上層に位置するビア導体ほどそのランドの表面に形成される凹部の深さが大きくなるように、形成し易くなると考えられる。
In the
本実施形態の配線板１００では、スタック構造Ｓ１１の第１スタック部が５つのビア導体がスタックされてなり、スタック構造Ｓ１１の第２スタック部が４つのビア導体がスタックされてなる。すなわち、スタック構造Ｓ１１の第１スタック部及び第２スタック部がそれぞれ、４つ以上のビア導体がスタックされてなる。レーザ光の乱反射を利用して上層ランドに形成される凹部の深さを大きくする配線板の製造方法の作用及び効果は、スタックされるビア導体が４つ以上になった場合に、特に顕著に現れる。このため、上層ランドの凹部の深さを大きくした構造は、４つ以上のビア導体から構成されるスタック構造に適用することが特に好ましい。ただしこれに限られず、スタック構造を構成するビア導体の数は任意である。第１スタック部及び第２スタック部はそれぞれ、５つ以上のビア導体から構成されてもよいし、４つ未満のビア導体から構成されてもよい。また、積層部Ｂ１及びＢ２はそれぞれ、５組以上の層間絶縁層及び導体層から構成されてもよいし、４組未満の層間絶縁層及び導体層から構成されてもよい。
In the
本実施形態の配線板１００では、図１に示されるように、スタック構造Ｓ１１を構成する最上ビア導体が形成されている層間絶縁層（絶縁層８０ａ、９０ａ）には、スタック構造Ｓ１１を構成しないビア導体も形成されている。そして、スタック構造Ｓ１１を構成しないビア導体のランドの表面には、スタック構造Ｓ１１を構成する最上ビア導体の凹部よりも小さな深さを有する凹部が形成されている。例えば図９に示すように、最外の絶縁層９０ａには、スタック構造Ｓ１１を構成するビア導体９２１と、スタック構造Ｓ１１を構成しないビア導体９２２と、が形成されている。ビア導体９２２は、他のビア導体にスタックされず、ビア導体９２２のビアホール９２２ａの底面９２２ｂは、略平坦になっている。このため、前述したレーザ光の乱反射（後述の図１３等を参照）が生じない。本実施形態では、ビア導体９２２のランド９２２ｄの表面には、スタック構造Ｓ１１を構成するビア導体９２１の凹部９２１ｅよりも小さな深さを有する凹部９２２ｅが形成されている。また、ビア導体９２１の幅は、ビア導体９２２の幅よりも大きくなっている。
In the
以下、本実施形態の配線板１００に係る材料の好ましい例を示す。
Hereinafter, preferable examples of the material according to the
本実施形態では、コア絶縁層１０ａが、心材を含む樹脂からなる。詳しくは、コア絶縁層１０ａが、例えばガラスクロス（心材）にエポキシ樹脂を含浸させたもの（以下、ガラエポという）からなる。心材は、主材料（本実施形態ではエポキシ樹脂）よりも熱膨張率の小さい材料である。心材としては、例えばガラス繊維（例えばガラス布又はガラス不織布）、アラミド繊維（例えばアラミド不織布）、又はシリカフィラー等の無機材料が好ましいと考えられる。ただし、コア絶縁層１０ａの材料は、基本的に任意である。例えばコア絶縁層１０ａは、心材とは別に、無機フィラー（例えばシリカ系フィラー）を含有していてもよい。また、コア絶縁層１０ａは、心材を含まない樹脂からなってもよい。また、エポキシ樹脂に代えて、ポリエステル樹脂、ビスマレイミドトリアジン樹脂（ＢＴ樹脂）、イミド樹脂（ポリイミド）、フェノール樹脂、又はアリル化フェニレンエーテル樹脂（Ａ−ＰＰＥ樹脂）等を用いてもよい。コア絶縁層１０ａは、異種材料からなる複数の層から構成されていてもよい。
In the present embodiment, the
本実施形態では、絶縁層２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａ、８０ａ、９０ａの各々が、心材を樹脂に含浸してなる。具体的には、絶縁層２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａ、８０ａ、９０ａはそれぞれ、例えばガラエポからなる。ただしこれに限定されず、例えば各絶縁層は、心材とは別に、無機フィラー（例えばシリカ系フィラー）を含有していてもよい。また、各絶縁層はそれぞれ、心材を含まない樹脂からなってもよい。また、エポキシ樹脂に代えて、ポリエステル樹脂、ビスマレイミドトリアジン樹脂（ＢＴ樹脂）、イミド樹脂（ポリイミド）、フェノール樹脂、又はアリル化フェニレンエーテル樹脂（Ａ−ＰＰＥ樹脂）等を用いてもよい。各絶縁層は、異種材料からなる複数の層から構成されていてもよい。
In this embodiment, each of the insulating
本実施形態では、スタック構造Ｓ１１を構成するビア導体が形成されている全ての絶縁層（コア絶縁層１０ａ及び絶縁層２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａ、８０ａ、９０ａ）が、互いに同一の材料（例えばガラエポ）からなり、それぞれ心材を樹脂含浸してなる。これにより、レーザによる加工態様を均一にし易くなる。また、各絶縁層が心材を含むことで、各絶縁層の応力に対する耐性（強度）が向上する。ただしこれに限られず、これらの絶縁層は、互いに異なる材料からなってもよい。
In this embodiment, all the insulating layers (
本実施形態では、ビア導体１２、２２、３２、４２、５２、６２、７２、８２、９２の各々が、例えば銅めっきからなる。
In the present embodiment, each of the via
導体層１１１、１１２、２１、３１、４１、５１、６１、７１、８１、９１はそれぞれ、例えば銅箔と、銅めっきと、から構成される。 The conductor layers 111, 112, 21, 31, 41, 51, 61, 71, 81, 91 are each composed of, for example, copper foil and copper plating.
ただし、各導体層及び各ビア導体の材料は、導体であれば任意であり、金属でも非金属でもよい。各導体層及び各ビア導体は、異種材料からなる複数の層から構成されていてもよい。 However, the material of each conductor layer and each via conductor is arbitrary as long as it is a conductor, and may be metal or nonmetal. Each conductor layer and each via conductor may be composed of a plurality of layers made of different materials.
以下、本実施形態の配線板１００に係る寸法の好ましい例を示す。
Hereinafter, preferable examples of dimensions according to the
図１において、コア絶縁層１０ａの厚さＤ１０１は、例えば約６０μｍである。図２において、導体層１１１の厚さＤ１及び導体層１１２の厚さＤ０はそれぞれ、例えば約１８μｍである。本実施形態では、導体層１１１の厚さＤ１と導体層１１２の厚さＤ０とが、互いに同一である。ただしこれに限られず、これらの厚さは互いに異なっていてもよい。
In FIG. 1, the thickness D101 of the core insulating
図１において、絶縁層２０ａの厚さＤ１０２、絶縁層３０ａの厚さＤ１０３、絶縁層４０ａの厚さＤ１０４、及び絶縁層５０ａの厚さＤ１０５はそれぞれ、例えば約６０μｍである。本実施形態では、絶縁層２０ａの厚さＤ１０２、絶縁層３０ａの厚さＤ１０３、絶縁層４０ａの厚さＤ１０４、及び絶縁層５０ａの厚さＤ１０５が、互いに同一である。ただしこれに限られず、これらは互いに異なっていてもよい。
In FIG. 1, the thickness D102 of the insulating
図１において、絶縁層６０ａの厚さＤ１０６、絶縁層７０ａの厚さＤ１０７、絶縁層８０ａの厚さＤ１０８、及び絶縁層９０ａの厚さＤ１０９はそれぞれ、例えば約５０μｍである。本実施形態では、絶縁層６０ａの厚さＤ１０６、絶縁層７０ａの厚さＤ１０７、絶縁層８０ａの厚さＤ１０８、及び絶縁層９０ａの厚さＤ１０９が、互いに同一である。ただしこれに限られず、これらは互いに異なっていてもよい。
In FIG. 1, the thickness D106 of the insulating
図２において、導体層２１の厚さＤ２、導体層３１の厚さＤ３、導体層４１の厚さＤ４、導体層５１の厚さＤ５、導体層６１の厚さＤ６、及び導体層７１の厚さＤ７はそれぞれ、例えば約１８μｍである。導体層２１の厚さＤ２、導体層３１の厚さＤ３、導体層４１の厚さＤ４、導体層５１の厚さＤ５、導体層６１の厚さＤ６、及び導体層７１の厚さＤ７は、互いに同一である。ただしこれに限られず、これらは互いに異なっていてもよい。
In FIG. 2, the thickness D2 of the
図２において、導体層８１の厚さＤ８及び導体層９１の厚さＤ９はそれぞれ、例えば約２５μｍである。導体層８１の厚さＤ８及び導体層９１の厚さＤ９は、互いに同一である。ただしこれに限られず、これらは互いに異なっていてもよい。
In FIG. 2, the thickness D8 of the
なお、上記各導体層の厚さは、下層の絶縁層（又はコア基板）の上面を基準（ゼロ）にし、各絶縁層の厚さは、下層の導体層の上面を基準（ゼロ）にしている（図１及び図２参照）。 The thickness of each conductor layer is based on the upper surface of the lower insulating layer (or core substrate) (zero), and the thickness of each insulating layer is based on the upper surface of the lower conductor layer (zero). (See FIGS. 1 and 2).
本実施形態では、積層部Ｂ１及びＢ２の内層側の１、２段目よりも外層側の３、４段目の方が、絶縁層の厚さが小さい。このため、外層側の３、４段目の絶縁層にビアホールを形成する際には、レーザ加工に必要な時間を短くし易くなる。その結果、乱反射によりビアホールの幅が大きくなることを抑制し易くなる。また、ビアホールの幅が小さくなると、ビアホール内に導体（例えば電解めっき）が充填され易くなる。その結果、配線板１００の外層において、ビア導体のランドに形成される凹部の深さが大きくなり過ぎることを抑制することが可能になる。
In the present embodiment, the thickness of the insulating layer is smaller in the third and fourth stages on the outer layer side than in the first and second stages on the inner layer side of the stacked portions B1 and B2. For this reason, when forming a via hole in the third and fourth insulating layers on the outer layer side, it is easy to shorten the time required for laser processing. As a result, it becomes easy to suppress an increase in the width of the via hole due to irregular reflection. Further, when the width of the via hole is reduced, the via hole is easily filled with a conductor (for example, electrolytic plating). As a result, in the outer layer of the
本実施形態では、外層２層の絶縁層の厚さを他の絶縁層（内層２層）の厚さよりも小さくしているが、これに限られない。例えば外層１層の絶縁層の厚さを他の絶縁層（内層３層）の厚さよりも小さくしてもよい。また、積層部Ｂ１及びＢ２の絶縁層の厚さを、大きい方から、１段目、２段目、３段目、４段目の順で外層に近づくほど小さくなるように、段階的に小さくしてもよい。 In the present embodiment, the thickness of the insulating layer of the two outer layers is made smaller than the thickness of the other insulating layers (two inner layers), but is not limited thereto. For example, the thickness of the insulating layer of one outer layer may be made smaller than the thickness of other insulating layers (three inner layers). In addition, the thickness of the insulating layers of the stacked portions B1 and B2 is decreased stepwise so that the thickness becomes smaller as the outer layer is approached in the order of the first, second, third, and fourth steps from the largest. May be.
また、平坦性を確保する必要がある場合などには、内層２層の絶縁層の厚さを他の絶縁層（外層２層）の厚さよりも小さくしてもよい。また、内層１層の絶縁層の厚さを他の絶縁層（外層３層）の厚さよりも小さくしてもよい。また、積層部Ｂ１及びＢ２の絶縁層の厚さを、小さい方から、１段目、２段目、３段目、４段目の順で外層に近づくほど大きくなるように、段階的に大きくしてもよい。 Further, when it is necessary to ensure flatness, the thickness of the inner two insulating layers may be smaller than the thickness of the other insulating layers (two outer layers). Further, the thickness of the insulating layer of one inner layer may be smaller than the thickness of other insulating layers (three outer layers). In addition, the thickness of the insulating layers of the stacked portions B1 and B2 is increased stepwise so that the thickness increases from the smallest to the outer layer in the order of the first, second, third, and fourth steps. May be.
また、全ての絶縁層を同じ厚さにしてもよい。こうした構成によれば、製造が容易になる。 Further, all the insulating layers may have the same thickness. According to such a structure, manufacture becomes easy.
図２において、スタック構造Ｓ１１の第１スタック部を構成するビア導体１２１、３２１、５２１、７２１、９２１に関しては、底面１２１ｂ、３２１ｂ、５２１ｂ、７２１ｂ、９２１ｂの幅がそれぞれ、例えば約６０μｍ、約６５μｍ、約７０μｍ、約７５μｍ、約８０μｍである。スタック構造Ｓ１１の第２スタック部を構成するビア導体２２１、４２１、６２１、８２１に関しては、底面２２１ｂ、４２１ｂ、６２１ｂ、８２１ｂの幅がそれぞれ、例えば約６０μｍ、約６５μｍ、約７０μｍ、約７５μｍである。各ビア導体の底面の幅は、図３に示す底面Ｐ２の幅Ｄ２０２に相当する。
In FIG. 2, regarding the via
図２において、スタック構造Ｓ１１の第１スタック部を構成するビア導体１２１、３２１、５２１、７２１、９２１に関しては、開口１２１ｃ、３２１ｃ、５２１ｃ、７２１ｃ、９２１ｃの幅がそれぞれ、例えば約８０μｍ、約８５μｍ、約９０μｍ、約９５μｍ、約１００μｍである。スタック構造Ｓ１１の第２スタック部を構成するビア導体２２１、４２１、６２１、８２１に関しては、開口２２１ｃ、４２１ｃ、６２１ｃ、８２１ｃの幅がそれぞれ、例えば約８０μｍ、約８５μｍ、約９０μｍ、約９５μｍである。各ビア導体の開口の幅は、図３に示す開口Ｐ３の幅Ｄ２０３に相当する。
In FIG. 2, regarding the via
図２において、スタック構造Ｓ１１の第１スタック部を構成するビア導体１２１、３２１、５２１、７２１、９２１に関しては、ランド１２１ｄ、３２１ｄ、５２１ｄ、７２１ｄ、９２１ｄが、例えば互いに略同一の幅を有し、例えば約４００μｍの幅を有する。スタック構造Ｓ１１の第２スタック部を構成するビア導体２２１、４２１、６２１、８２１に関しては、ランド２２１ｄ、４２１ｄ、６２１ｄ、８２１ｄが、例えば互いに略同一の幅を有し、例えば約４００μｍの幅を有するである。各ビア導体のランドの幅は、図３に示すランドＰ４の幅Ｄ２０４に相当する。
In FIG. 2, for the via
図２において、スタック構造Ｓ１１の第１スタック部を構成するビア導体１２１、３２１、５２１、７２１、９２１に関しては、ランドに形成された凹部１２１ｅ、３２１ｅ、５２１ｅ、７２１ｅ、９２１ｅの幅がそれぞれ、例えば約３０μｍ、約３５μｍ、約４０μｍ、約４５μｍ、約５０μｍである。スタック構造Ｓ１１の第２スタック部を構成するビア導体２２１、４２１、６２１、８２１に関しては、ランドに形成された凹部２２１ｅ、４２１ｅ、６２１ｅ、８２１ｅの幅がそれぞれ、例えば約３０μｍ、約３５μｍ、約４０μｍ、約４５μｍである。各ビア導体のランドに形成された凹部の幅は、図３に示す凹部Ｐ１の幅Ｄ２０１に相当する。
In FIG. 2, regarding the via
図２において、凹部１２１ｅの深さＤ１１は例えば約３μｍであり、凹部３２１ｅの深さＤ１３は例えば約６μｍであり、凹部５２１ｅの深さＤ１５は例えば約９μｍであり、凹部７２１ｅの深さＤ１７は例えば約１２μｍであり、凹部９２１ｅの深さＤ１９は例えば約１５μｍである。
In FIG. 2, the depth D11 of the
図２において、凹部２２１ｅの深さＤ１２は例えば約３μｍであり、凹部４２１ｅの深さＤ１４は例えば約６μｍであり、凹部６２１ｅの深さＤ１６は例えば約９μｍであり、凹部８２１ｅの深さＤ１８は例えば約１２μｍである。
In FIG. 2, the depth D12 of the
スタック構造Ｓ１１の第１スタック部を構成するビア導体のうち、最上ビア導体（ビア導体９２１）のランド９２１ｄの表面には、１２〜２０μｍの範囲にある深さＤ１９を有する凹部９２１ｅが形成されており、最下ビア導体（ビア導体１２１）のランド１２１ｄの表面には、１〜１０μｍの範囲にある深さＤ１１を有する凹部１２１ｅが形成されている、ことが好ましい。また、スタック構造Ｓ１１の第２スタック部を構成するビア導体のうち、最上ビア導体（ビア導体８２１）のランド８２１ｄの表面には、１０〜２０μｍの範囲にある深さＤ１８を有する凹部８２１ｅが形成されており、最下ビア導体（ビア導体２２１）のランド２２１ｄの表面には、１μｍ以下の深さＤ１２を有する凹部２２１ｅが形成されている、ことが好ましい。
Of the via conductors constituting the first stack portion of the stack structure S11, a
以下、本実施形態に係る配線板１００の製造方法について説明する。図１０は、本実施形態に係る配線板１００の製造方法の概略的な内容及び手順を示すフローチャートである。
Hereinafter, a method for manufacturing the
図１０のステップＳ１０１では、配線板１００のコア基板を準備する。具体的には、図１１Ａに示すように、両面銅張積層板１０００（出発材料）を準備する。両面銅張積層板１０００は、コア絶縁層１０ａ（コア基板）と、金属箔１００１及び１００２（それぞれ例えば銅箔）と、を有する。コア絶縁層１０ａの面Ｆ１上には金属箔１００１が形成され、コア絶縁層１０ａの面Ｆ２上には金属箔１００２が形成される。本実施形態では、この段階において、コア絶縁層１０ａが、完全に硬化した状態（Ｃステージ）のガラエポからなる。
In step S101 of FIG. 10, a core substrate of the
本実施形態では、例えばエッチングで厚さを調整することなく、はじめから所定の厚さの金属箔１００１及び１００２をコア絶縁層１０ａに貼り付ける。ただしこれに限られず、金属箔１００１及び１００２の形成方法は任意である。例えば比較的厚い金属箔をコア絶縁層１０ａに貼り付けた後、その金属箔をハーフエッチングすることで、所定の厚さの金属箔１００１及び１００２を得てもよい。
In the present embodiment, for example, without adjusting the thickness by etching, the metal foils 1001 and 1002 having a predetermined thickness are attached to the core insulating
続けて、図１０のステップＳ１０２では、コア絶縁層１０ａ（コア基板）にビア導体を形成するとともに、コア絶縁層１０ａ（コア基板）の両面にそれぞれ導体層を形成する。
Subsequently, in step S102 in FIG. 10, via conductors are formed on the
具体的には、図１１Ｂに示すように、例えばレーザ（ＣＯ２レーザ）により、金属箔１００１及びコア絶縁層１０ａを貫通し、金属箔１００２を貫通しないビアホール１２ａを形成する。ビアホール１２ａの形成後、必要に応じて、デスミア又はソフトエッチを行ってもよい。
Specifically, as shown in FIG. 11B, via
続けて、図１１Ｃに示すように、例えば銅のパネルめっきにより、金属箔１００１上、及びビアホール１２ａ内にめっき１００３を形成し、金属箔１００２上に、めっき１００４を形成する。これにより、ビアホール１２ａには、めっき１００３が充填される。その結果、ビア導体１２（図２に示すスタック構造Ｓ１１を構成するビア導体１２１を含む）が形成される。
Subsequently, as shown in FIG. 11C, plating 1003 is formed on the
めっき１００３は、例えば、無電解めっきを行って無電解めっき膜を形成し、続けてその無電解めっき膜をシード層として電解めっきを行うことで、形成される。めっき１００３は、無電解めっき膜（下層）と電解めっき（上層）とから構成され、めっき１００４は、無電解めっき膜（下層）と電解めっき（上層）とから構成される（図４参照）。
The
無電解めっきのめっき液としては、例えば還元剤等が添加された硫酸銅溶液などを用いることができる。また、電解めっきのめっき液としては、例えば硫酸銅溶液、ピロリン酸銅溶液、青（シアン）化銅溶液、又はホウフッ化銅溶液などを用いることができる。 As a plating solution for electroless plating, for example, a copper sulfate solution to which a reducing agent or the like is added can be used. Moreover, as a plating solution for electrolytic plating, for example, a copper sulfate solution, a copper pyrophosphate solution, a blue (cyanide) copper solution, or a copper borofluoride solution can be used.
続けて、図１１Ｄに示すように、例えばリソグラフィ技術（エッチングレジスト等）により、コア絶縁層１０ａの両面の導体層をパターニングする。これにより、コア絶縁層１０ａの面Ｆ１上に導体層１１１が形成され、コア絶縁層１０ａの面Ｆ２上に導体層１１２が形成される。導体層１１１にはランド１２１ｄ（図２）が含まれ、導体層１１２には面状の導体パターン１１２ａ（図６）が含まれる。ランド１２１ｄと面状の導体パターン１１２ａとは、ビア導体１２１（図２）を介して、相互に接続される。
Subsequently, as shown in FIG. 11D, the conductor layers on both surfaces of the core insulating
ビア導体１２１のランド１２１ｄの表面には、凹部１２１ｅ（図４参照）が形成される。凹部１２１ｅは、電解めっきをビアホール１２１ａ内に完全には充填しないことで形成することができる。なお、必要があれば、ランド１２１ｄの表面をエッチング等で削ってもよい。
A
なお、導体層１１１、１１２のパターニングは、エッチングではなく、めっきレジストを用いたパターンめっきにより、行ってもよい。 The patterning of the conductor layers 111 and 112 may be performed by pattern plating using a plating resist instead of etching.
続けて、図１０のステップＳ１０３〜Ｓ１０５では、コア絶縁層１０ａ（コア基板）の面Ｆ１上及びＦ２上の各々に、１組の層間絶縁層及び導体層（積層部Ｂ１及びＢ２の１段目）を形成する。層間絶縁層にはビア導体が形成され、層間絶縁層上の導体層とコア基板上の導体層とが、そのビア導体を介して、互いに電気的に接続される。
Subsequently, in steps S103 to S105 of FIG. 10, a pair of interlayer insulating layers and conductor layers (first stage of the stacked portions B1 and B2) are respectively formed on the surfaces F1 and F2 of the core insulating
具体的には、図１０のステップＳ１０３で、例えば図１２Ａに示すように、コア絶縁層１０ａの面Ｆ１上及び導体層１１１上に、絶縁層３０ａ（層間絶縁層）と、金属箔１０１１（例えば銅箔）とを、この順で配置し、コア絶縁層１０ａの面Ｆ２上及び導体層１１２上に、絶縁層２０ａ（層間絶縁層）と、金属箔１０１２（例えば銅箔）とを、この順で配置する。以下、コア絶縁層１０ａ上に、絶縁層２０ａ、３０ａ及び金属箔１０１１、１０１２が積層されたもの（図１２Ａ参照）を、第１積層板という。
Specifically, in step S103 of FIG. 10, for example, as shown in FIG. 12A, the insulating
絶縁層２０ａ、３０ａ及び金属箔１０１１、１０１２は、例えば樹脂付き銅箔として準備することができる。この段階では、絶縁層２０ａ及び３０ａはそれぞれ、例えば熱硬化性を有するガラエポのプリプレグ（Ｂステージの接着シート）からなる。ただし、プリプレグに代えて、ＡＢＦ（Ajinomoto Build-up Film：味の素ファインテクノ株式会社製）などを用いることもできる。ＡＢＦは、絶縁材料を２枚の保護シートで挟んだフィルムである。
The insulating
続けて、第１積層板をＺ方向に加熱プレスする。プレス及び加熱処理は、例えば同時に行う。プレス及び加熱により、プリプレグ（絶縁層２０ａ、３０ａ）は硬化し、部材同士は付着する。その結果、第１積層板は一体化する。なお、プレス及び加熱処理は、複数回に分けて行ってもよい。また、加熱処理とプレスとは別々に行ってもよいが、同時に行った方が効率は良い。加熱プレスの後、別途一体化のための加熱処理を行ってもよい。
Subsequently, the first laminated plate is heated and pressed in the Z direction. The pressing and heat treatment are performed simultaneously, for example. The prepreg (insulating
続けて、図１０のステップＳ１０４で、図１２Ｂに示すように、例えばレーザ（ＣＯ２レーザ等）により、絶縁層２０ａにビアホール２２ａ（図２に示すスタック構造Ｓ１１を構成するビアホール２２１ａを含む）を形成し、絶縁層３０ａにビアホール３２ａ（図２に示すスタック構造Ｓ１１を構成するビアホール３２１ａを含む）を形成する。ビアホール３２１ａの形成では、例えば図１３に示すように、レーザ照射により、ビア導体１２１のランド１２１ｄ上の絶縁層３０ａを除去する。この際、ビア導体１２１のランド１２１ｄの表面に凹部１２１ｅが形成されていることで、レーザ光が凹部１２１ｅで乱反射して、ビアホール３２１ａの側面に当たり易くなる。このため、ビアホール３２１ａの幅Ｄ２１２（開口及び底面を含む全体の幅）は、ビアホール１２１ａの幅Ｄ２１１（開口及び底面を含む全体の幅）よりも大きくなり易い。本実施形態では、ビアホール１２１ａの幅Ｄ２１１よりも大きな幅Ｄ２１２を有するビアホール３２１ａを形成する。一方、ビアホール２２１ａは、例えばビアホール１２１ａと略同じ幅を有する。本実施形態では、ビアホール１２１ａ、２２１ａ、３２１ａのＺ方向の軸が互いに略一致する。
Subsequently, in step S104 of FIG. 10, as shown in FIG. 12B, via
なお、必要に応じて、穴開け（レーザ照射）の前に黒化処理を施すことが好ましい。また、穴開け後、必要に応じて、デスミアやソフトエッチをする。 In addition, it is preferable to perform a blackening process before drilling (laser irradiation) as needed. In addition, after drilling, desmear or soft etch is performed as necessary.
本実施形態では、例えば遮光マスクを用いずに、非照射部分においてはレーザ照射を止めて、照射すべき部位のみにレーザ光を照射する。ただしこれに限られず、例えば遮光マスクを設けた状態で被照射体の全面にレーザ光を照射してもよい。レーザ強度（光量）の調整は、パルス制御で行うことが好ましい。具体的には、例えばレーザ強度を変更する場合には、１ショット（１回の照射）あたりのレーザ強度は変えずに、ショット数（照射回数）を変更するようにする。すなわち、１ショットでは所望のレーザ強度が得られない場合には、同じ照射位置に、再度レーザ光を照射する。こうした制御方法によれば、照射条件を変える時間を省略できるため、スループットが向上すると考えられる。ただしこれに限られず、レーザ強度の調整方法は任意である。例えば照射位置ごとに照射条件を決め、照射回数を一定（例えば１つの照射位置につき１ショット）にしてもよい。 In the present embodiment, for example, without using a light-shielding mask, laser irradiation is stopped in a non-irradiated portion, and laser light is irradiated only on a portion to be irradiated. However, the present invention is not limited to this. For example, the entire surface of the irradiated object may be irradiated with laser light in a state where a light shielding mask is provided. The laser intensity (light quantity) is preferably adjusted by pulse control. Specifically, for example, when changing the laser intensity, the number of shots (number of irradiations) is changed without changing the laser intensity per shot (one irradiation). That is, when a desired laser intensity cannot be obtained with one shot, the same irradiation position is irradiated with laser light again. According to such a control method, the time for changing the irradiation condition can be omitted, so that it is considered that the throughput is improved. However, the method is not limited to this, and the laser intensity adjustment method is arbitrary. For example, the irradiation conditions may be determined for each irradiation position, and the number of irradiations may be fixed (for example, one shot for one irradiation position).
続けて、図１０のステップＳ１０５で、図１４に示すように、例えば銅のパネルめっきにより、金属箔１０１１上及びビアホール３２ａ内にめっき１０１３を形成し、金属箔１０１２上及びビアホール２２ａ内にめっき１０１４を形成する。めっき１０１３、１０１４はそれぞれ、例えば図１１Ｃの工程と同様、無電解めっきを行って無電解めっき膜を形成し、続けてその無電解めっき膜をシード層として電解めっきを行うことで、形成される。これにより、ビアホール３２ａ、２２ａにはそれぞれ、めっき１０１３、１０１４が充填される。その結果、ビア導体２２（図２に示すスタック構造Ｓ１１を構成するビア導体２２１を含む）及びビア導体３２（図２に示すスタック構造Ｓ１１を構成するビア導体３２１を含む）が形成される。
Subsequently, in step S105 of FIG. 10, as shown in FIG. 14, a
ビア導体２２１のランド２２１ｄの表面には、凹部２２１ｅが形成され、ビア導体３２１のランド３２１ｄの表面には、凹部３２１ｅが形成される（図２参照）。凹部２２１ｅ及び３２１ｅはそれぞれ、電解めっきをビアホール２２１ａ又は３２１ａ内に完全には充填しないことで形成することができる。
A
本実施形態では、ビアホール３２１ａの幅（開口径）がビアホール１２１ａの幅（開口径）よりも大きいため、ビアホール１２１ａに導体を充填する場合に比べて、ビアホール３２１ａには導体が充填されにくくなる。このため、ビア導体３２１のランド３２１ｄの表面には、ビア導体１２１の凹部１２１ｅよりも深さの大きい凹部３２１ｅが形成され易くなる。本実施形態では、電解めっきをビアホール３２１ａ内に完全には充填しないことで、ビア導体３２１のランド３２１ｄの表面に、凹部１２１ｅよりも深い凹部３２１ｅを形成する。一方、ビア導体２２１のランド２２１ｄの表面には、凹部１２１ｅと略同じ深さを有する凹部２２１ｅが形成される。
In this embodiment, since the width (opening diameter) of the via
続けて、図１５に示すように、例えばリソグラフィ技術（エッチングレジスト等）により、絶縁層２０ａ上の導体層と絶縁層３０ａ上の導体層とをそれぞれパターニングする。これにより、絶縁層２０ａ上に導体層２１が形成され、絶縁層３０ａ上に導体層３１が形成される。その後、必要に応じて、導体層２１、３１の粗化処理を行う。
Subsequently, as shown in FIG. 15, the conductor layer on the insulating
なお、導体層２１、３１のパターニングは、エッチングではなく、めっきレジストを用いたパターンめっきにより、行ってもよい。 The patterning of the conductor layers 21 and 31 may be performed by pattern plating using a plating resist instead of etching.
続けて、図１０のステップＳ１０６では、積層部Ｂ１及びＢ２の２、３段目を形成する。 Subsequently, in step S106 of FIG. 10, the second and third stages of the stacked portions B1 and B2 are formed.
具体的には、例えば図１６に示すように、積層部Ｂ１及びＢ２の２段目を構成する１組の層間絶縁層及び導体層を形成する。積層部Ｂ１及びＢ２の２段目は、例えば積層部Ｂ１及びＢ２の１段目と同じように、すなわち絶縁層及び金属箔（例えば樹脂付き銅箔）の積層、プレス、樹脂の硬化、ビアホールの形成（レーザ照射）、ビア導体の形成、及び導体層の形成（粗化処理を含む）を行うことで、形成することができる。 Specifically, for example, as shown in FIG. 16, a pair of interlayer insulating layers and conductor layers constituting the second stage of the stacked portions B1 and B2 are formed. The second stage of the laminated parts B1 and B2, for example, is the same as the first stage of the laminated parts B1 and B2, that is, lamination of an insulating layer and metal foil (for example, copper foil with resin), pressing, resin curing, and via hole It can be formed by performing formation (laser irradiation), formation of a via conductor, and formation of a conductor layer (including roughening treatment).
これにより、絶縁層２０ａ上及び導体層２１上に、１組の絶縁層４０ａ及び導体層４１が形成され、絶縁層３０ａ上及び導体層３１上に、１組の絶縁層５０ａ及び導体層５１が形成される。絶縁層４０ａにはビア導体４２（図２に示すスタック構造Ｓ１１を構成するビア導体４２１を含む）が形成され、絶縁層５０ａにはビア導体５２（図２に示すスタック構造Ｓ１１を構成するビア導体５２１を含む）が形成される。
As a result, a pair of insulating
ビアホール５２１ａ、４２１ａの形成では、ビアホール３２１ａの形成と同様（図１３参照）、レーザ光が凹部３２１ｅ又は２２１ｅで乱反射して、ビアホール５２１ａ、４２１ａの幅（開口径）がそれぞれ、下層のビアホール３２１ａ、２２１ａの幅（開口径）よりも大きくなり易くなる（図２参照）。本実施形態では、ビアホール３２１ａの幅よりも大きな幅を有するビアホール５２１ａと、ビアホール２２１ａの幅よりも大きな幅を有するビアホール４２１ａと、を形成する（図２参照）。本実施形態では、ビアホール２２１ａ、３２１ａ、４２１ａ、５２１ａのＺ方向の軸が互いに略一致する。
In the formation of the via holes 521a and 421a, similarly to the formation of the via holes 321a (see FIG. 13), the laser light is irregularly reflected by the
また、ビア導体５２１、４２１の形成では、ビアホール５２１ａ、４２１ａの幅（開口径）がそれぞれ下層のビアホール３２１ａ、２２１ａの幅（開口径）よりも大きいため、下層のビアホール３２１ａ、２２１ａに導体を充填する場合に比べて、ビアホール５２１ａ、４２１ａには導体が充填されにくくなる（図２参照）。本実施形態では、電解めっきをビアホール５２１ａ、４２１ａ内に完全には充填しないことで、ビア導体５２１のランド５２１ｄの表面に、凹部３２１ｅよりも深い凹部５２１ｅを形成し、ビア導体４２１のランド４２１ｄの表面に、凹部２２１ｅよりも深い凹部４２１ｅを形成する（図２参照）。
Further, in forming the via
なお、導体層４１、５１のパターニングは、エッチングではなく、めっきレジストを用いたパターンめっきにより、行ってもよい。 The patterning of the conductor layers 41 and 51 may be performed by pattern plating using a plating resist instead of etching.
続けて、例えば図１７に示すように、積層部Ｂ１及びＢ２の３段目を構成する１組の層間絶縁層及び導体層を形成する。積層部Ｂ１及びＢ２の３段目は、例えば積層部Ｂ１及びＢ２の１段目と同じように、すなわち絶縁層及び金属箔（例えば樹脂付き銅箔）の積層、プレス、樹脂の硬化、ビアホールの形成（レーザ照射）、ビア導体の形成、及び導体層の形成（粗化処理を含む）を行うことで、形成することができる。 Subsequently, as shown in FIG. 17, for example, a pair of interlayer insulating layers and conductor layers constituting the third stage of the stacked portions B1 and B2 are formed. The third stage of the laminated parts B1 and B2 is, for example, the same as the first stage of the laminated parts B1 and B2, that is, lamination of an insulating layer and metal foil (for example, copper foil with resin), pressing, resin curing, via hole It can be formed by performing formation (laser irradiation), formation of a via conductor, and formation of a conductor layer (including roughening treatment).
これにより、絶縁層４０ａ上及び導体層４１上に、１組の絶縁層６０ａ及び導体層６１が形成され、絶縁層５０ａ上及び導体層５１上に、１組の絶縁層７０ａ及び導体層７１が形成される。絶縁層６０ａにはビア導体６２（図２に示すスタック構造Ｓ１１を構成するビア導体６２１を含む）が形成され、絶縁層７０ａにはビア導体７２（図２に示すスタック構造Ｓ１１を構成するビア導体７２１を含む）が形成される。
As a result, a pair of insulating
ビアホール７２１ａ、６２１ａの形成では、ビアホール３２１ａの形成と同様（図１３参照）、レーザ光が凹部５２１ｅ又は４２１ｅで乱反射して、ビアホール７２１ａ、６２１ａの幅（開口径）がそれぞれ、下層のビアホール５２１ａ、４２１ａの幅（開口径）よりも大きくなり易くなる（図２参照）。本実施形態では、ビアホール５２１ａの幅よりも大きな幅を有するビアホール７２１ａと、ビアホール４２１ａの幅よりも大きな幅を有するビアホール６２１ａと、を形成する（図２参照）。本実施形態では、ビアホール４２１ａ、５２１ａ、６２１ａ、７２１ａのＺ方向の軸が互いに略一致する。
In the formation of the via holes 721a and 621a, similarly to the formation of the via holes 321a (see FIG. 13), the laser light is irregularly reflected by the
また、ビア導体７２１、６２１の形成では、ビアホール７２１ａ、６２１ａの幅（開口径）がそれぞれ下層のビアホール５２１ａ、４２１ａの幅（開口径）よりも大きいため、下層のビアホール５２１ａ、４２１ａに導体を充填する場合に比べて、ビアホール７２１ａ、６２１ａには導体が充填されにくくなる。本実施形態では、電解めっきをビアホール７２１ａ、６２１ａ内に完全には充填しないことで、ビア導体７２１のランド７２１ｄの表面に、凹部５２１ｅよりも深い凹部７２１ｅを形成し、ビア導体６２１のランド６２１ｄの表面に、凹部４２１ｅよりも深い凹部６２１ｅを形成する。
In forming the via
なお、導体層６１、７１のパターニングは、エッチングではなく、めっきレジストを用いたパターンめっきにより、行ってもよい。 The patterning of the conductor layers 61 and 71 may be performed by pattern plating using a plating resist instead of etching.
続けて、図１０のステップＳ１０７〜Ｓ１０９では、積層部Ｂ１及びＢ２の４段目を形成するとともに、コア基板及び積層部Ｂ１、Ｂ２の全層を貫通するスルーホールを形成する。 Subsequently, in steps S107 to S109 in FIG. 10, the fourth stage of the laminated parts B1 and B2 is formed, and a through hole penetrating all the layers of the core substrate and the laminated parts B1 and B2 is formed.
具体的には、図１０のステップＳ１０７で、例えば図１８に示すように、絶縁層７０ａ上及び導体層７１上に、絶縁層９０ａ（最外絶縁層）と、金属箔１０３１（例えば銅箔）とを、この順で配置し、絶縁層６０ａ上及び導体層６１上に、絶縁層８０ａ（最外絶縁層）と、金属箔１０３２（例えば銅箔）とを、この順で配置する。以下、絶縁層６０ａ、７０ａ及び金属箔１０３１、１０３２が積層されたもの（図１８参照）を、第２積層板という。
Specifically, in step S107 of FIG. 10, for example, as shown in FIG. 18, an insulating
絶縁層７０ａ、８０ａ及び金属箔１０３１、１０３２は、例えば樹脂付き銅箔として準備することができる。この段階では、絶縁層７０ａ及び８０ａはそれぞれ、例えば熱硬化性を有するガラエポのプリプレグ（Ｂステージの接着シート）からなる。ただし、プリプレグに代えて、ＡＢＦ（Ajinomoto Build-up Film：味の素ファインテクノ株式会社製）などを用いることもできる。ＡＢＦは、絶縁材料を２枚の保護シートで挟んだフィルムである。
The insulating
続けて、第２積層板をＺ方向に加熱プレスする。プレス及び加熱処理は、例えば同時に行う。プレス及び加熱により、プリプレグ（絶縁層７０ａ、８０ａ）は硬化し、部材同士は付着する。その結果、第２積層板は一体化する。なお、プレス及び加熱処理は、複数回に分けて行ってもよい。また、加熱処理とプレスとは別々に行ってもよいが、同時に行った方が効率は良い。加熱プレスの後、別途一体化のための加熱処理を行ってもよい。
Subsequently, the second laminated plate is heated and pressed in the Z direction. The pressing and heat treatment are performed simultaneously, for example. The prepreg (insulating
続けて、図１０のステップＳ１０８で、図１９に示すように、例えばレーザ（ＣＯ２レーザ等）により、絶縁層８０ａを貫通するビアホール８２ａ（図２に示すスタック構造Ｓ１１を構成するビアホール８２１ａを含む）、絶縁層９０ａを貫通するビアホール９２ａ（図２に示すスタック構造Ｓ１１を構成するビアホール９２１ａを含む）、及び第２積層板の全層を貫通するスルーホール１０２ａを形成する。なお、必要に応じて、穴開け（レーザ照射）の前に黒化処理を施すことが好ましい。また、穴開け後、必要に応じて、デスミアやソフトエッチをする。
Subsequently, in step S108 of FIG. 10, as shown in FIG. 19, via
レーザ光の走査中において、ビアホール８２ａ及び９２ａを形成する部位よりも、スルーホール１０２ａを形成する部位に照射するレーザ光の強度（光量）を強めることで、ビアホール８２ａ及び９２ａ、並びにスルーホール１０２ａを、１回の走査で形成することができる。スルーホール１０２ａは、第２積層板の一側のみからレーザ光を照射することによっても、あるいは第２積層板の両側から同時にレーザ光を照射することによっても、形成することができる。さらに、第２積層板の一側からレーザ光を照射して有底孔（非貫通孔）を形成した後、他側からレーザ光を照射してその底部を貫通させることにより、スルーホール１０２ａを形成してもよい。また、スルーホール１０２ａの形成方法は任意であり、例えばビアホール８２ａ及び９２ａの形成とは別に、ドリル等により、スルーホール１０２ａを形成してもよい。
During the scanning of the laser beam, the intensity (light quantity) of the laser beam applied to the site where the through
ビアホール９２１ａ、８２１ａの形成では、ビアホール３２１ａの形成と同様（図１３参照）、レーザ光が凹部７２１ｅ又は６２１ｅで乱反射して、ビアホール９２１ａ、８２１ａの幅（開口径）がそれぞれ、下層のビアホール７２１ａ、６２１ａの幅（開口径）よりも大きくなり易くなる（図２参照）。本実施形態では、ビアホール７２１ａの幅よりも大きな幅を有するビアホール９２１ａと、ビアホール６２１ａの幅よりも大きな幅を有するビアホール８２１ａと、を形成する（図２参照）。本実施形態では、ビアホール６２１ａ、７２１ａ、８２１ａ、９２１ａのＺ方向の軸が互いに略一致する。
In the formation of the via holes 921a and 821a, similarly to the formation of the via holes 321a (see FIG. 13), the laser light is irregularly reflected by the
続けて、図１０のステップＳ１０９で、図２０に示すように、例えば銅のパネルめっきにより、金属箔１０３１上、ビアホール８２ａ内、金属箔１０３２上、ビアホール９２ａ内、及びスルーホール１０２ａ内に、めっき１０３３を形成する。めっき１０３３は、例えば図１１Ｃの工程と同様、無電解めっきを行って無電解めっき膜を形成し、続けてその無電解めっき膜をシード層として電解めっきを行うことで、形成される。これにより、ビアホール８２ａ、９２ａにはそれぞれ、めっき１０３３が充填され、スルーホール１０２ａの壁面には、めっき１０３３が形成される。その結果、ビア導体８２、９２、及びスルーホール導体１０２が形成される。
Subsequently, in step S109 of FIG. 10, as shown in FIG. 20, for example, plating is performed on the
ビア導体９２１、８２１の形成では、ビアホール９２１ａ、８２１ａの幅（開口径）がそれぞれ下層のビアホール７２１ａ、６２１ａの幅（開口径）よりも大きいため、下層のビアホール７２１ａ、６２１ａに導体を充填する場合に比べて、ビアホール９２１ａ、８２１ａには導体が充填されにくくなる。本実施形態では、電解めっきをビアホール９２１ａ、８２１ａ内に完全には充填しないことで、ビア導体９２１のランド９２１ｄの表面に、凹部７２１ｅよりも深い凹部９２１ｅを形成し、ビア導体８２１のランド８２１ｄの表面に、凹部６２１ｅよりも深い凹部８２１ｅを形成する。本実施形態では、ビア導体１２１、２２１、３２１、４２１、５２１、６２１、７２１、８２１、９２１のＺ方向の軸が互いに略一致する。
In the formation of the via
続けて、図２１に示すように、例えばリソグラフィ技術（エッチングレジスト等）により、絶縁層８０ａ上の導体層と絶縁層９０ａ上の導体層とをそれぞれパターニングする。これにより、絶縁層８０ａ上に導体層８１が形成され、絶縁層９０ａ上に導体層９１が形成される。その後、必要に応じて、導体層８１、９１の粗化処理を行う。
Subsequently, as shown in FIG. 21, the conductor layer on the insulating
なお、導体層８１、９１のパターニングは、エッチングではなく、めっきレジストを用いたパターンめっきにより、行ってもよい。 The patterning of the conductor layers 81 and 91 may be performed by pattern plating using a plating resist instead of etching.
続けて、図１０のステップＳ１１０で、絶縁層９０ａ上及び導体層９１上に、開口部９３ａを有するソルダーレジスト９３を形成し、絶縁層８０ａ上及び導体層８１上に、開口部８３ａを有するソルダーレジスト８３を形成する（図１参照）。最外の導体層８１、９１はそれぞれ、開口部８３ａ、９３ａに位置する所定の部位（パッドＰ１０１、Ｐ１０２等）を除いて、ソルダーレジスト８３、９３で覆われる。ソルダーレジスト８３及び９３はそれぞれ、例えばスクリーン印刷、スプレーコーティング、ロールコーティング、又はラミネート等により、形成することができる。
Subsequently, in step S110 of FIG. 10, a solder resist 93 having an
続けて、電解めっき又はスパッタリング等により、導体層８１、９１上、詳しくはソルダーレジスト８３、９３に覆われないパッドＰ１０１、Ｐ１０２（図１参照）の表面にそれぞれ、例えばＮｉ／Ａｕ膜からなる耐食層を形成する（図８参照）。また、ＯＳＰ処理を行うことにより、有機保護膜からなる耐食層を形成してもよい。 Subsequently, by electroplating or sputtering, the corrosion resistance made of, for example, a Ni / Au film on the conductor layers 81 and 91, specifically, the surfaces of the pads P101 and P102 (see FIG. 1) not covered with the solder resists 83 and 93, respectively. A layer is formed (see FIG. 8). Moreover, you may form the corrosion-resistant layer which consists of an organic protective film by performing OSP process.
以上の工程により、本実施形態の配線板１００（図１）が完成する。本実施形態の配線板１００は、例えば携帯電話等の携帯機器の回路基板として用いることができる。配線板１００のパッドＰ１０１には、例えば半田により、他の配線板（例えばマザーボード）と電気的に接続することができる。また、配線板１００のパッドＰ１０２には、例えば半田により、ＦＣ（フリップチップ）のＩＣチップ（ベアチップ）を実装することができる。
The wiring board 100 (FIG. 1) of this embodiment is completed by the above process. The
本実施形態に係る配線板の製造方法によれば、レーザ光の乱反射を利用することで、スタック構造Ｓ１１を構成する各ビア導体を、上層に位置するビア導体ほどそのランドの表面に形成される凹部の深さが大きくなるように、形成し易くなる。その結果、接続信頼性の高いスタック構造を有する配線板を容易に製造することが可能になる。 According to the method for manufacturing a wiring board according to the present embodiment, each via conductor constituting the stack structure S11 is formed on the surface of the land as the via conductor located in the upper layer by using irregular reflection of laser light. It becomes easy to form so that the depth of a recessed part may become large. As a result, it is possible to easily manufacture a wiring board having a stack structure with high connection reliability.
本発明は、上記実施形態に限定されない。例えば以下のように変形して実施することもできる。 The present invention is not limited to the above embodiment. For example, the present invention can be modified as follows.
上記実施形態に係る配線板１００において、スタック構造Ｓ１１の第１スタック部を構成するビア導体のうち、最上ビア導体（ビア導体９２１）のランド９２１ｄの表面に形成された凹部９２１ｅの深さが、最下ビア導体（ビア導体１２１）のランド１２１ｄの表面に形成された凹部１２１ｅよりも大きければ、配線板（特に上層領域）の平坦性を確保しながらスタック構造について高い接続信頼性を得やすくなると考えられる。例えば全ての中間ビアに係る凹部３２１ｅ、５２１ｅ、７２１ｅを、凹部１２１ｅ又は９２１ｅと略同じ深さにしてもよい。また、スタック構造Ｓ１１の第２スタック部についても、概ね同様のことがいえると考えられる。
In the
スタック構造Ｓ１１の第１スタック部又は第２スタック部を構成するビア導体のうち、最下ビア導体のランドの表面に凹部が形成されていなくてもよい。例えば図２２に示すように、第１スタック部の最下ビア導体（ビア導体１２１）のランド１２１ｄの表面、及び、第２スタック部の最下ビア導体（ビア導体２２１）のランド２２１ｄの表面のいずれにも、凹部が形成されていなくてもよい。また、第２階層のビア導体３２１、４２１のランド３２１ｄ、４２１ｄの表面にも凹部が形成されていない構成にしてもよい。
Of the via conductors constituting the first stack part or the second stack part of the stack structure S11, the recess may not be formed on the surface of the land of the lowermost via conductor. For example, as shown in FIG. 22, the surface of the
スタック構造において、ランドの表面に形成される凹部の全体が、そのランドにスタックされるビア導体の底面に形成されていることは必須ではない。例えば図２３は、図３に対応する図であり、図２３において、Ｐ６は、下層のビア導体のランドＰ４上にスタックされる上層のビア導体の底面（以下、底面Ｐ６という）を示している。図２３に示されるように、下層のビア導体のランドＰ４に形成される凹部Ｐ１の一部が、上層のビア導体の底面Ｐ６からはみ出していてもよい。また、凹部Ｐ１の開口面積（又は幅）が、底面Ｐ６の面積（又は幅）より大きくてもよい。 In the stack structure, it is not essential that the entire concave portion formed on the surface of the land is formed on the bottom surface of the via conductor stacked on the land. For example, FIG. 23 is a diagram corresponding to FIG. 3, and in FIG. 23, P6 indicates the bottom surface (hereinafter referred to as bottom surface P6) of the upper via conductor stacked on the land P4 of the lower via conductor. . As shown in FIG. 23, a part of the recess P1 formed in the land P4 of the lower via conductor may protrude from the bottom surface P6 of the upper via conductor. Further, the opening area (or width) of the recess P1 may be larger than the area (or width) of the bottom surface P6.
スタック構造において、１つのビア導体のランドの表面に形成される凹部の数は、１つに限られず、複数であってもよい。例えば図２４（図２３に対応する図）に示すように、１つのビア導体のランドＰ４の表面に、２つの凹部Ｐ１が形成されていてもよい。 In the stack structure, the number of recesses formed on the surface of the land of one via conductor is not limited to one and may be plural. For example, as shown in FIG. 24 (a diagram corresponding to FIG. 23), two concave portions P1 may be formed on the surface of the land P4 of one via conductor.
スタック構造において、ランドに形成される凹部は、そのランドを貫通してもよい。例えば図２５に示すように、最外層のランド９２１ｄに形成される凹部９２１ｅが、ランド９２１ｄを貫通し、ビア導体９２１の表面（ちょうど絶縁層９０ａの上面）に達していてもよい。また、例えば図２６に示すように、最外層のランド９２１ｄに形成される凹部９２１ｅが、ランド９２１ｄを貫通し、ビア導体９２１の内部（絶縁層９０ａの上面よりも内側）に達していてもよい。図２６の例では、凹部９２１ｅが、ランド９２１ｄ及びビア導体９２１に形成されることによって、ビアホール９２１ａが導体（例えば銅のめっき）で満たされないことになる。
In the stack structure, the recess formed in the land may penetrate the land. For example, as shown in FIG. 25, a
境界面（導体パターン１１２ａ）において、ビア導体１２１の底面１２１ｂとビア導体２２１の底面２２１ｂとが互いに略一致すること（図６参照）は必須ではない。ビア導体１２１の底面とビア導体２２１の底面とが、単一の面状導体パターン（導体パターン１１２ａ）に接続されていれば、ビア導体１２１及び２２１はスタックされていることになる。ただし、例えば図２７に示すように、ビア導体１２１の底面１２１ｂとビア導体２２１の底面２２１ｂとがずれている場合であっても、境界面（Ｘ−Ｙ平面）において両者の底面１２１ｂ、２２１ｂの少なくとも一部が重なっていることが好ましい。こうした構成であれば、ビア導体１２１とビア導体２２１との間で、電気又は熱等が相互に伝わり易くなる。
On the boundary surface (
図２８（図４に対応する図）に示すように、スタック構造Ｓ１１を構成する各ビア導体のランドの表面（凹部内を含む）が粗化されていてもよい。 As shown in FIG. 28 (a diagram corresponding to FIG. 4), the surface (including the inside of the recess) of the land of each via conductor constituting the stack structure S11 may be roughened.
図２９（図４に対応する図）に示すように、配線板を構成する各導体層は、金属箔を含まず、めっきのみ（例えば、無電解めっき膜Ｐ１２又はＰ２２、及び電解めっきＰ１３又はＰ２３）から構成されていてもよい。また、例えば図３０（図４に対応する図）に示すように、配線板を構成するいずれかの導体層（例えばコア基板上の導体層１１１）が金属箔（例えば金属箔Ｐ１１）を含み、配線板を構成する他の導体層が金属箔を含んでいなくてもよい。なお、配線板を構成する各導体層の層構造（層数、各層の厚さ及び材料等）は、基本的には任意である。
As shown in FIG. 29 (the figure corresponding to FIG. 4), each conductor layer constituting the wiring board does not include a metal foil, and only plating (for example, electroless plating film P12 or P22 and electrolytic plating P13 or P23). ). For example, as shown in FIG. 30 (a figure corresponding to FIG. 4), any of the conductor layers (for example, the
配線板を構成する各導体層の形成方法は任意である。各導体層の形成方法としては、例えばパネルめっき法、パターンめっき法、フルアディティブ法、セミアディティブ（ＳＡＰ）法、サブトラクティブ法、転写法、及びテンティング法のいずれか１つ、又はこれらの２以上を任意に組み合わせた方法などが有効である。 The formation method of each conductor layer which comprises a wiring board is arbitrary. As a method for forming each conductor layer, for example, any one of a panel plating method, a pattern plating method, a full additive method, a semi-additive (SAP) method, a subtractive method, a transfer method, and a tenting method, or these two methods can be used. A method of arbitrarily combining the above is effective.
フルスタックのスタック構造を複数有する配線板であってもよい。例えば図３１に示すように、フルスタックの２つのスタック構造Ｓ１１及びＳ１２を有する配線板であってもよい。スタック構造Ｓ１２は、例えばスタック構造Ｓ１１（図２参照）と同じ構造を有する。 It may be a wiring board having a plurality of full stack structures. For example, as shown in FIG. 31, it may be a wiring board having two stack structures S11 and S12 of a full stack. For example, the stack structure S12 has the same structure as the stack structure S11 (see FIG. 2).
上記実施形態では、スタック構造Ｓ１１がフルスタックであり、積層部Ｂ１を構成する全ての層間絶縁層に、スタック構造Ｓ１１の第１スタック部（第１スタック構造）を構成するビア導体が形成され、積層部Ｂ２を構成する全ての層間絶縁層に、スタック構造Ｓ１１の第２スタック部（第２スタック構造）を構成するビア導体が形成されている。しかしこれに限られず、例えば図３２に示すように、配線板の積層部Ｂ１の一部に、フルスタックではないスタック構造Ｓ２１を形成し、配線板の積層部Ｂ２の一部に、フルスタックではないスタック構造Ｓ２２を形成してもよい。 In the above embodiment, the stack structure S11 is a full stack, and via conductors constituting the first stack part (first stack structure) of the stack structure S11 are formed in all the interlayer insulating layers constituting the stacked part B1, Via conductors constituting the second stack part (second stack structure) of the stack structure S11 are formed in all the interlayer insulating layers constituting the multilayer part B2. However, the present invention is not limited to this. For example, as shown in FIG. 32, a stack structure S21 which is not a full stack is formed in a part of the laminated part B1 of the wiring board, and a part of the laminated part B2 of the wiring board is formed in the full stack. A non-stacked structure S22 may be formed.
図３３に、スタック構造Ｓ２１を拡大して示す。以下、ビア導体１２、３２、５２、７２のうち、スタック構造Ｓ２１を構成するビア導体をそれぞれ、ビア導体１２２、３２２、５２２、７２２という。
FIG. 33 shows the stack structure S21 in an enlarged manner. Hereinafter, of the via
図３３の例では、スタック構造Ｓ２１のビア導体１２２、３２２、５２２、７２２がそれぞれ、例えばスタック構造Ｓ１１のビア導体１２１、３２１、５２１、７２１（図２参照）と略同じ構造を有する。すなわち、スタック構造Ｓ２１の各ビア導体のランド１２２ｄ、３２２ｄ、５２２ｄ、７２２ｄにはそれぞれ、凹部１２２ｅ、３２２ｅ、５２２ｅ、７２２ｅが形成され、図３３において、各凹部の深さは、凹部１２２ｅの深さＤ２１＜凹部３２２ｅの深さＤ２３＜凹部５２２ｅの深さＤ２５＜凹部７２２ｅの深さＤ２７、の関係を有する。ランドの表面に形成される凹部の深さは、最下ビア導体（ビア導体１２２）で最も小さく、最上ビア導体（ビア導体７２２）の近くに位置するビア導体ほど大きくなる。これにより、配線板（特に上層領域）の平坦性を確保しながらスタック構造について高い接続信頼性を得やすくなると考えられる。
In the example of FIG. 33, the via
図３４に、スタック構造Ｓ２２を拡大して示す。以下、ビア導体４２、６２、８２のうち、スタック構造Ｓ２２を構成するビア導体をそれぞれ、ビア導体４２３、６２３、８２３という。
FIG. 34 shows the stack structure S22 in an enlarged manner. Hereinafter, of the via
図３４の例では、スタック構造Ｓ２２のビア導体４２３、６２３、８２３がそれぞれ、例えばスタック構造Ｓ１１のビア導体２２１、４２１、６２１（図２参照）と略同じ構造を有する。すなわち、スタック構造Ｓ２２の各ビア導体のランド４２３ｄ、６２３ｄ、８２３ｄにはそれぞれ、凹部４２３ｅ、６２３ｅ、８２３ｅが形成され、図３４において、各凹部の深さは、凹部４２３ｅの深さＤ３４＜凹部６２３ｅの深さＤ３６＜凹部８２３ｅの深さＤ３８、の関係を有する。ランドの表面に形成される凹部の深さは、最下ビア導体（ビア導体４２３）で最も小さく、最上ビア導体（ビア導体８２３）の近くに位置するビア導体ほど大きくなる。これにより、配線板（特に上層領域）の平坦性を確保しながらスタック構造について高い接続信頼性を得やすくなると考えられる。
In the example of FIG. 34, the via
また、例えば図３５又は図３６に示すように、配線板の積層部Ｂ１にのみスタック構造Ｓ２３又はＳ２４が形成され、配線板の積層部Ｂ２にはスタック構造が形成されていなくてもよい。 Also, for example, as shown in FIG. 35 or FIG. 36, the stack structure S23 or S24 may be formed only in the wiring board laminate B1, and the stack structure B2 may not be formed in the wiring board laminate B2.
図３５の例では、スタック構造Ｓ２３のビア導体３２４、５２４、７２４がそれぞれ、例えばスタック構造Ｓ１１のビア導体２２１、４２１、６２１（図２参照）と略同じ構造を有する。すなわち、スタック構造Ｓ２３において、ランドの表面に形成される凹部の深さは、ビア導体３２４（最下ビア導体）で最も小さく、ビア導体７２４（最上ビア導体）の近くに位置するビア導体ほど大きくなる。これにより、配線板（特に上層領域）の平坦性を確保しながらスタック構造について高い接続信頼性を得やすくなると考えられる。
In the example of FIG. 35, the via
図３６の例では、スタック構造Ｓ２４のビア導体７２５、９２５がそれぞれ、例えばスタック構造Ｓ１１のビア導体２２１、４２１（図２参照）と略同じ構造を有する。すなわち、スタック構造Ｓ２４において、ランドの表面に形成される凹部の深さは、ビア導体７２５（最下ビア導体）よりもビア導体９２５（最上ビア導体）の方が大きくなる。これにより、配線板（特に上層領域）の平坦性を確保しながらスタック構造について高い接続信頼性（詳しくは、パッドと半田等との接続信頼性）を得やすくなると考えられる。
In the example of FIG. 36, the via
各ビア導体の平面形状又はランドに形成された凹部の開口形状（それぞれＸ−Ｙ平面）は、円（真円又は楕円等）に限られず任意である。これらの形状は、略正方形であってもよいし、略正六角形、略正八角形など、略正方形以外の略正多角形であってもよい。なお、多角形の角の形状は任意であり、例えば略直角でも、鋭角でも、鈍角でも、丸みを帯びていてもよい。ただし、熱応力の集中を防止する上では、角が丸みを帯びていた方が好ましい。 The planar shape of each via conductor or the opening shape of the recess formed in the land (respectively an XY plane) is not limited to a circle (such as a perfect circle or an ellipse) and is arbitrary. These shapes may be substantially squares, or may be substantially regular polygons other than substantially squares, such as substantially regular hexagons and substantially regular octagons. In addition, the shape of the polygonal corner is arbitrary, and may be rounded, for example, substantially right angle, acute angle, obtuse angle. However, in order to prevent concentration of thermal stress, it is preferable that the corners are rounded.
また、各ビア導体の平面形状又はランドに形成された凹部の開口形状は、略長方形又は略三角形等であってもよいし、略十字形又は略正多角星形など、中心から放射状に直線を引いた形（複数の羽根を放射状に配置した形）であってもよい。 Further, the planar shape of each via conductor or the opening shape of the recess formed in the land may be a substantially rectangular shape or a substantially triangular shape, or a straight line radially from the center, such as a substantially cross shape or a substantially regular polygonal star shape. A drawn shape (a shape in which a plurality of blades are arranged radially) may be used.
図３７に示すように、電子部品２００を内蔵する配線板であってもよい。この場合、配線板に内蔵される電子部品の数は任意である。こうした電子デバイスは、携帯機器（携帯電話等）の回路基板などに用いることができる。
As shown in FIG. 37, a wiring board incorporating the
また、図１に示す配線板１００等において、片面（例えばパッドＰ１０１又はＰ１０２）又は両面（例えばパッドＰ１０１及びＰ１０２の両方）に電子部品を実装してもよい。この場合、配線板の表面に実装される電子部品の数は任意である。こうした電子デバイスは、携帯機器（携帯電話等）の回路基板などに用いることができる。
Further, in the
配線板の構成、特に、その構成要素の種類、性能、寸法、材質、形状、層数、又は配置等は、本発明の趣旨を逸脱しない範囲において任意に変更することができる。 The configuration of the wiring board, in particular, the type, performance, dimensions, material, shape, number of layers, or arrangement of the components can be arbitrarily changed without departing from the spirit of the present invention.
配線板の製造方法は、図１０に示した順序及び内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、必要ない工程を割愛してもよい。 The method for manufacturing a wiring board is not limited to the order and contents shown in FIG. 10, and the order and contents can be arbitrarily changed without departing from the spirit of the present invention. Moreover, you may omit the process which is not required according to a use etc.
上記実施形態及び変形例は、任意に組み合わせることができる。用途等に応じて適切な組み合わせを選ぶことが好ましい。例えば図３１〜図３５のいずれかに示すスタック構造に、図２３〜図３０のいずれかに示す構造を適用してもよい。 The said embodiment and modification can be combined arbitrarily. It is preferable to select an appropriate combination according to the application. For example, the structure shown in any of FIGS. 23 to 30 may be applied to the stack structure shown in any of FIGS.
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。 The embodiment of the present invention has been described above. However, various modifications and combinations required for design reasons and other factors are not limited to the invention described in the “claims” or the “mode for carrying out the invention”. It should be understood that it is included in the scope of the invention corresponding to the specific examples described in the above.
本発明に係る配線板は、携帯機器などで用いられる回路基板に適している。本発明に係る配線板の製造方法は、そうした配線板の製造に適している。 The wiring board according to the present invention is suitable for a circuit board used in a portable device or the like. The method for manufacturing a wiring board according to the present invention is suitable for manufacturing such a wiring board.
１０ａ コア絶縁層
１２ ビア導体
１２ａ ビアホール
２０ａ、４０ａ、６０ａ、８０ａ 絶縁層
２１、４１、６１、８１ 導体層
２２、４２、６２、８２ ビア導体
２２ａ、４２ａ、６２ａ、８２ａ ビアホール
３０ａ、５０ａ、７０ａ、９０ａ 絶縁層
３１、５１、７１、９１ 導体層
３２、５２、７２、９２ ビア導体
３２ａ、５２ａ、７２ａ、９２ａ ビアホール
８３、９３ ソルダーレジスト
８３ａ、９３ａ 開口部
９４ 半田
９４ａ、９４ｂ 耐食層
１００ 配線板
１０２ スルーホール導体
１０２ａ スルーホール
１１１、１１２ 導体層
１１２ａ 導体パターン
１１２ｂ 配線
１２１、３２１、５２１、７２１、９２１ ビア導体
１２１ａ、３２１ａ、５２１ａ、７２１ａ、９２１ａ ビアホール
１２１ｂ、３２１ｂ、５２１ｂ、７２１ｂ、９２１ｂ 底面
１２１ｃ、３２１ｃ、５２１ｃ、７２１ｃ、９２１ｃ 開口
１２１ｄ、３２１ｄ、５２１ｄ、７２１ｄ、９２１ｄ ランド
１２１ｅ、３２１ｅ、５２１ｅ、７２１ｅ、９２１ｅ 凹部
１２２、３２２、５２２、７２２ ビア導体
１２２ｄ、３２２ｄ、５２２ｄ、７２２ｄ ランド
１２２ｅ、３２２ｅ、５２２ｅ、７２２ｅ 凹部
２００ 電子部品
２２１、４２１、６２１、８２１ ビア導体
２２１ａ、４２１ａ、６２１ａ、８２１ａ ビアホール
２２１ｂ、４２１ｂ、６２１ｂ、８２１ｂ 底面
２２１ｃ、４２１ｃ、６２１ｃ、８２１ｃ 開口
２２１ｄ、４２１ｄ、６２１ｄ、８２１ｄ ランド
２２１ｅ、４２１ｅ、６２１ｅ、８２１ｅ 凹部
３２４、５２４、７２４ ビア導体
４２３、６２３、８２３ ビア導体
４２３ｄ、６２３ｄ、８２３ｄ ランド
４２３ｅ、６２３ｅ、８２３ｅ 凹部
７２５、９２５ ビア導体
９２２ ビア導体
９２２ａ ビアホール
９２２ｂ 底面
９２２ｄ ランド
９２２ｅ 凹部
１０００ 両面銅張積層板
１００１、１００２、１０１１、１０１２ 金属箔
１００３、１００４、１０１３、１０１４ めっき
１０３１、１０３２ 金属箔
１０３３ めっき
Ｂ１、Ｂ２ 積層部
Ｆ１、Ｆ２ 面
Ｐ１ 凹部
Ｐ２ 底面
Ｐ３ 開口
Ｐ４ ランド
Ｐ５ 配線
Ｐ６ 底面
Ｐ１１、Ｐ２１ 金属箔
Ｐ１２、Ｐ２２ 無電解めっき膜
Ｐ１３、Ｐ２３ 電解めっき
Ｐ１０１、Ｐ１０２ パッド
Ｓ１１、Ｓ１２、Ｓ２１〜Ｓ２４ スタック構造
10a Core insulating layer 12 Via conductor 12a Via hole 20a, 40a, 60a, 80a Insulating layer 21, 41, 61, 81 Conductor layer 22, 42, 62, 82 Via conductor 22a, 42a, 62a, 82a Via hole 30a, 50a, 70a, 90a Insulating layer 31, 51, 71, 91 Conductor layer 32, 52, 72, 92 Via conductor 32a, 52a, 72a, 92a Via hole 83, 93 Solder resist 83a, 93a Opening 94 Solder 94a, 94b Corrosion resistant layer 100 Wiring board 102 Through hole conductor 102a Through hole 111, 112 Conductor layer 112a Conductor pattern 112b Wiring 121, 321, 521, 721, 921 Via conductor 121a, 321a, 521a, 721a, 921a Via hole 121b, 321b, 521b, 721b, 921b Bottom surface 121c, 321c, 521c, 721c, 921c Opening 121d, 321d, 521d, 721d, 921d Land 121e, 321e, 521e, 721e, 921e Recessed portion 122, 322, 522, 722 Via conductor 122d, 322d, 522d, 722d Land 122e 322e, 522e, 722e Recess 200 Electronic component 221, 421, 621, 821 Via conductor 221a, 421a, 621a, 821a Via hole 221b, 421b, 621b, 821b Bottom 221c, 421c, 621c, 821c Opening 221d, 421d, 621d, 621d Land 221e, 421e, 621e, 821e Recess 324, 524, 724 Via conductor 423, 623, 823 Via conductor 423d, 623d, 23d Land 423e, 623e, 823e Recess 725, 925 Via conductor 922 Via conductor 922a Via hole 922b Bottom 922d Land 922e Recess 1000 Double-sided copper-clad laminate 1001, 1002, 1011, 1012 Metal foil 1003, 1004, 1013, 1014 Plating 1031, 1032 Metal foil 1033 Plating B1, B2 Laminated portion F1, F2 surface P1 Recess P2 Bottom surface P3 Opening P4 Land P5 Wiring P6 Bottom surface P11, P21 Metal foil P12, P22 Electroless plating film P13, P23 Electrolytic plating P101, P102 Pads S11, S12, S21-S24 Stack structure
Claims (17)
前記スタック構造は、同じ向きの複数のビア導体がスタックされてなる第１スタック部を有し、
前記スタック構造の前記第１スタック部を構成するビア導体のうち、最上ビア導体のランドの表面には凹部が形成されており、最下ビア導体のランドの表面には、前記最上ビア導体の前記凹部よりも小さな深さを有する凹部が形成されているか、又は凹部が形成されていない、
ことを特徴とする配線板。 A wiring board having a plurality of insulating layers to be stacked and a stack structure in which a plurality of via conductors formed in different insulating layers are stacked in the stacking direction of the insulating layers,
The stack structure has a first stack portion in which a plurality of via conductors in the same direction are stacked,
Of the via conductors constituting the first stack portion of the stack structure, a recess is formed on the surface of the land of the uppermost via conductor, and the surface of the land of the lowermost via conductor is formed on the surface of the land of the uppermost via conductor. A recess having a depth smaller than the recess is formed, or no recess is formed,
A wiring board characterized by that.
ことを特徴とする請求項１に記載の配線板。 Of the via conductors constituting the first stack portion of the stack structure, the lands of all the intermediate via conductors located between the uppermost via conductor and the lowermost via conductor have a surface of the uppermost via conductor. A recess having a depth smaller than that of the recess is formed, and on the surface of the land of the lowermost via conductor, is a recess having a depth smaller than any of the recesses of the intermediate via conductor formed? Or a recess is not formed,
The wiring board according to claim 1.
前記中間ビア導体においては、前記最上ビア導体の近くに位置するビア導体ほど、そのランドの表面に形成される前記凹部の深さが大きくなっている、
ことを特徴とする請求項２に記載の配線板。 The intermediate via conductor constituting the first stack portion of the stack structure includes a plurality of via conductors formed in different insulating layers,
In the intermediate via conductor, as the via conductor located near the uppermost via conductor, the depth of the concave portion formed on the surface of the land is increased.
The wiring board according to claim 2.
前記スタック構造を構成しない前記ビア導体のランドの表面には、前記スタック構造の前記第１スタック部を構成する前記最上ビア導体の前記凹部よりも小さな深さを有する凹部が形成されているか、又は凹部が形成されていない、
ことを特徴とする請求項１乃至３のいずれか一項に記載の配線板。 In the insulating layer in which the uppermost via conductor constituting the first stack portion of the stack structure is formed, a via conductor not constituting the stack structure is also formed,
A recess having a depth smaller than the recess of the uppermost via conductor constituting the first stack portion of the stack structure is formed on the surface of the land of the via conductor not constituting the stack structure, or No recess is formed,
The wiring board as described in any one of Claims 1 thru | or 3 characterized by the above-mentioned.
ことを特徴とする請求項１乃至４のいずれか一項に記載の配線板。 Of the via conductors constituting the first stack portion of the stack structure, a recess having a depth in the range of 12 to 20 μm is formed on the surface of the land of the uppermost via conductor, and the lowermost via On the surface of the land of the conductor, a recess having a depth in the range of 1 to 10 μm is formed, or no recess is formed,
The wiring board as described in any one of Claims 1 thru | or 4 characterized by the above-mentioned.
ことを特徴とする請求項１乃至５のいずれか一項に記載の配線板。 The via conductor constituting the first stack portion of the stack structure has a larger width as the via conductor located at a higher position.
The wiring board according to any one of claims 1 to 5, wherein
前記スタック構造の前記第２スタック部を構成するビア導体のうち、最上ビア導体のランドの表面には凹部が形成されており、最下ビア導体のランドの表面には、前記第２スタック部を構成する前記最上ビア導体の前記凹部よりも小さな深さを有する凹部が形成されているか、又は凹部が形成されていない、
ことを特徴とする請求項１乃至６のいずれか一項に記載の配線板。 The stack structure has a second stack part in which a plurality of via conductors opposite to the via conductors constituting the first stack part are stacked,
Of the via conductors constituting the second stack portion of the stack structure, a recess is formed on the surface of the land of the uppermost via conductor, and the second stack portion is formed on the surface of the land of the lowermost via conductor. A recess having a depth smaller than the recess of the uppermost via conductor to be formed is formed, or a recess is not formed,
The wiring board according to claim 1, wherein:
前記コア絶縁層の前記第１面上に形成される第１導体層と、
前記コア絶縁層の前記第１面上及び前記第１導体層上に形成される少なくとも２組の層間絶縁層及び導体層から構成される第１積層部と、
を有し、
前記コア絶縁層にはビア導体が形成され、前記第１導体層は、前記コア絶縁層に形成された前記ビア導体のランドを含み、
前記コア絶縁層に形成された前記ビア導体は、前記スタック構造の前記第１スタック部の前記最下ビア導体を構成し、
前記スタック構造の前記第１スタック部は、前記第１積層部の層間絶縁層に形成された少なくとも１つのビア導体が、前記第１導体層に含まれる前記ランドを介して、前記コア絶縁層に形成された前記ビア導体上にスタックされてなる、
ことを特徴とする請求項７に記載の配線板。 A core insulating layer having a first surface and a second surface opposite thereto;
A first conductor layer formed on the first surface of the core insulating layer;
A first laminated portion composed of at least two sets of interlayer insulating layers and conductor layers formed on the first surface of the core insulating layer and the first conductor layer;
Have
A via conductor is formed in the core insulating layer, and the first conductor layer includes a land of the via conductor formed in the core insulating layer,
The via conductor formed in the core insulating layer constitutes the lowermost via conductor of the first stack portion of the stack structure;
In the first stack portion of the stack structure, at least one via conductor formed in the interlayer insulating layer of the first stacked portion is connected to the core insulating layer via the land included in the first conductor layer. Stacked on the formed via conductor,
The wiring board according to claim 7.
前記コア絶縁層の前記第２面上及び前記第２導体層上に形成される少なくとも２組の層間絶縁層及び導体層から構成される第２積層部と、
を有し、
前記第２導体層は、前記コア絶縁層に形成された前記ビア導体の底面に接続される面状の導体パターンを含み、
前記スタック構造の前記第２スタック部は、前記第２積層部の層間絶縁層に形成されたビア導体が、前記第２導体層に含まれる前記面状の導体パターンを介して、前記コア絶縁層に形成された前記ビア導体上にスタックされてなる、
ことを特徴とする請求項８に記載の配線板。 A second conductor layer formed on the second surface of the core insulating layer;
A second laminated portion composed of at least two sets of interlayer insulating layers and conductor layers formed on the second surface of the core insulating layer and the second conductor layer;
Have
The second conductor layer includes a planar conductor pattern connected to the bottom surface of the via conductor formed in the core insulating layer,
In the second stack portion of the stack structure, via conductors formed in the interlayer insulating layer of the second stacked portion are connected to the core insulating layer via the planar conductor pattern included in the second conductor layer. Stacked on the via conductor formed in
The wiring board according to claim 8.
ことを特徴とする請求項９に記載の配線板。 Via conductors constituting the first stack part of the stack structure are formed in all interlayer insulating layers constituting the first stacked part, and the stacks are formed on all interlayer insulating layers constituting the second laminated part. Via conductors forming the second stack part of the structure are formed,
The wiring board according to claim 9.
ことを特徴とする請求項７乃至１０のいずれか一項に記載の配線板。 Each of the first stack portion and the second stack portion of the stack structure is formed by stacking four or more via conductors.
The wiring board as described in any one of Claims 7 thru | or 10 characterized by the above-mentioned.
ことを特徴とする請求項１乃至１１のいずれか一項に記載の配線板。 All the insulating layers in which the via conductors constituting the stack structure are formed are formed by impregnating a core material with a resin.
The wiring board according to any one of claims 1 to 11, wherein:
ことを特徴とする請求項１乃至１２のいずれか一項に記載の配線板。 In the stack structure, each recess formed on the surface of each land on which the via conductor is stacked is formed entirely on the bottom surface of the stacked via conductor.
The wiring board according to any one of claims 1 to 12, wherein
前記絶縁層の積層方向にスタックされるように前記複数の絶縁層にビア導体を形成することにより、同じ向きの複数のビア導体がスタックされてなる第１スタック部を有するスタック構造を形成することと、
を含む配線板の製造方法であって、
前記スタック構造の形成では、前記第１スタック部を構成する最上ビア導体のランドの表面に凹部を形成し、前記第１スタック部を構成する最下ビア導体のランドの表面には、前記最上ビア導体の前記凹部よりも小さな深さを有する凹部を形成するか、又は凹部は形成しない、
ことを特徴とする配線板の製造方法。 Forming a plurality of laminated insulating layers;
By forming via conductors in the plurality of insulating layers so as to be stacked in the stacking direction of the insulating layers, a stack structure having a first stack portion in which a plurality of via conductors in the same direction are stacked is formed. When,
A method of manufacturing a wiring board including:
In the formation of the stack structure, a recess is formed on the surface of the land of the uppermost via conductor constituting the first stack portion, and the surface of the land of the lowermost via conductor constituting the first stack portion is formed on the surface of the uppermost via. Forming a recess having a depth smaller than the recess of the conductor or not forming a recess;
A method for manufacturing a wiring board.
ことを特徴とする請求項１４に記載の配線板の製造方法。 Forming each via conductor constituting the first stack portion of the stack structure by forming a via hole in an insulating layer with a laser and plating in the via hole;
The method for manufacturing a wiring board according to claim 14.
ことを特徴とする請求項１４又は１５に記載の配線板の製造方法。 In the formation of the stack structure, among the via conductors constituting the first stack portion of the stack structure, all intermediate via conductor lands located between the uppermost via conductor and the lowermost via conductor are formed on the surface of the land. Forming a recess having a depth smaller than the recess of the uppermost via conductor, and forming a recess having a depth smaller than any of the recesses of the intermediate via conductor on the surface of the land of the lowermost via conductor. Forming or not forming recesses,
The method of manufacturing a wiring board according to claim 14 or 15,
ことを特徴とする請求項１６に記載の配線板の製造方法。 In the formation of the stack structure, the intermediate via conductor includes a plurality of via conductors formed in different insulating layers, and in the intermediate via conductor, the via conductor located closer to the uppermost via conductor Forming via conductors constituting the stack structure and lands of each via conductor so that the depth of the concave portion formed on the surface of the land is increased;
The method for manufacturing a wiring board according to claim 16.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131022 |