JP5379983B2 - アクティブマトリクス型液晶表示装置 - Google Patents

アクティブマトリクス型液晶表示装置 Download PDF

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Description

この発明は、プロジェクタ、ノートＰＣ、モニタ、ビューワ、ＰＤＡ、携帯電話、ゲーム機、家電等に用いられるアクティブマトリクス型液晶表示装置に関する。
マルチメディア時代の進展と共に、液晶表示装置は、プロジェクタ装置や携帯電話等に用いられている小型のものから、ノートＰＣ、モニタ、テレビ等に用いられている大型のものまで、急速に普及が進んできている。また、ビューワやＰＤＡ等の電子機器、更には携帯ゲーム機やパチンコ等の遊戯道具でも中型の液晶表示装置が必須となっている。
一方で、冷蔵庫や電子レンジ等の家電に至るまで、あらゆる所で液晶表示装置が使用されている。特に、薄膜トランジスタで駆動するアクティブマトリクス型液晶表示装置は、単純マトリクス型液晶表示装置に比べて、高解像度、高画質が得られることから、液晶表示装置の主流となっている。
図７２は、従来のアクティブマトリクス型液晶表示装置の１画素分の画素回路の例を示したものである。同図に示すように、アクティブマトリクス型液晶表示装置の画素は、ゲート電極が走査線９０１に接続され、ソース電極及びドレイン電極のいずれか一方が信号線９０２に接続され、ソース電極及びドレイン電極のいずれか他方が画素電極９０３に接続されたＭＯＳ型トランジスタ（Ｑｎ）（以下トランジスタ（Ｑｎ）と記す）９０４と、その画素電極９０３と蓄積容量電極９０５との間に形成された蓄積容量９０６と、画素電極９０３と対向電極Ｖｃｏｍ９０７との間に挟まれた液晶９０８とから構成されている。
現在、液晶表示装置の大きな応用市場を形成しているノートＰＣでは、通常、トランジスタ（Ｑｎ）９０４として、アモルファスシリコン薄膜トランジスタ（以下ａ−ＳｉＴＦＴと記す。）又はポリシリコン薄膜トランジスタ（以下ｐ-ＳｉＴＦＴと記す。）が用いられ、また、液晶材料としては、ツイスティドネマティック液晶（以下ＴＮ液晶と記す。）が用いられている。
図７３は、ＴＮ液晶の等価回路を示したものである。図に示すように、ＴＮ液晶の等価回路は、液晶の容量成分Ｃ３（その静電容量Ｃｐｉｘ）と、抵抗Ｒ１の値Ｒｒ及び容量Ｃ１（その静電容量Ｃｒ）とを並列に接続した回路で表すことができる。ここで、抵抗値Ｒｒ及び静電容量Ｃｒは液晶の応答時定数を決定する成分である。
このようなＴＮ液晶を、図７２に示した画素回路により駆動した場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、画素電極９０３の電圧（以下画素電圧と記す。）Ｖｐｉｘのタイミングチャートを図７４に示す。
図７４に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ハイレベルＶｇＨとなることによって、ｎ型ＭＯＳトランジスタ（Ｑｎ）９０４はオン状態となり、信号線９０２に入力されているデータ信号電圧Ｖｄがトランジスタ（Ｑｎ）９０４を経由して画素電極９０３に転送される。ＴＮ液晶は、通常、電圧無印加時に光が透過するモード、いわゆるノーマリー・ホワイトモードで動作する。
ここでは、データ信号電圧Ｖｄとして、ＴＮ液晶を通した光透過率が高くなる電圧を数フィールドに渡って印加している。水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、トランジスタ（Ｑｎ）９０４はオフ状態となり、画素電極９０３に転送されたデータ信号電圧は蓄積容量９０６、及び液晶の容量Ｃｐｉｘにより保持される。
この際、画素電圧Ｖｐｉｘは、トランジスタ（Ｑｎ）９０４がオフ状態になる時刻において、トランジスタ（Ｑｎ）９０４のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。
この電圧シフトは、図７４には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、この電圧シフトＶｆ１〜Ｖｆ３の量は、蓄積容量９０６の値を大きく設計することにより小さくすることができる。
画素電圧Ｖｐｉｘは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、トランジスタ（Ｑｎ）９０４が選択されるまで保持される。保持された画素電圧Ｖｐｉｘに応じて、ＴＮ液晶がスイッチングし、光透過率Ｔ１で示したように、液晶の透過光は暗い状態から明るい状態へ遷移する。この際、図７４に示すように、保持期間において、画素電圧Ｖｐｉｘは、各フィールドで、それぞれ△Ｖ１、△Ｖ２、△Ｖ３だけ変動する。
これは、液晶の応答に従って、液晶の容量が変化することに起因している。通常、この変動をできるだけ小さくなるように、蓄積容量９０６を画素容量Ｃｐｉｘに対し、２〜３倍以上の大きな値で設計される。以上説明したようにして、図７２に示した画素回路によってＴＮ液晶を駆動することができる。
しかしながら、図７４に示した光透過率の変化に示すように、ＴＮ液晶の応答時間は通常３０〜１００ｍｓｅｃと大きく、高速に移動する物体を表示した場合には残像が生じ、鮮明な表示ができないという問題がある。また、ＴＮ液晶は、視野角が狭いという問題も有している。
このため、最近では、高速、広視野角を提供できる、分極を有する液晶材料及びそれら液晶材料を用いた液晶表示装置の研究開発が活発に行われている。分極を有する高速液晶の等価回路は、図７５に示すように、抵抗Ｒ２（その抵抗値Ｒｓｐ）と容量Ｃ２（その静電容量Ｃｓｐ）を直列に接続した回路と、分極の回転によって変化しない高周波画素容量Ｃ３（その静電容量Ｃｐｉｘ）とを並列に接続した回路で表すことができる。
等価回路の構成としては、先に図７３で示したＴＮ液晶の等価回路と同様であるが、液晶の応答時間を決める抵抗Ｒ２と容量Ｃ２が、ＴＮ液晶とは異なり、分極の応答に関与した成分であることを区別するため、別の図として示した。
このような分極を有する液晶材料としては、強誘電性液晶、反強誘電性液晶、無閾反強誘電性液晶、歪螺旋強誘電性液晶、ねじれ強誘電性液晶、単安定強誘電性液晶等があげられる。
これら液晶材料の中で、特に、無閾反強誘電性液晶、歪螺旋強誘電性液晶、ねじれ強誘電性液晶、単安定強誘電性液晶等を用いた液晶表示装置は、高速、広視野角であるだけでなく、図７２に示したようなアクティブマトリクス型の液晶表示装置を用いることにより階調表示も可能であることが、例えば、非特許文献１に無閾反強誘電性液晶を例として記載されている。
図７６は、無閾反強誘電性液晶を、図７２に示した従来の画素回路により駆動した場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、画素電圧Ｖｐｉｘのタイミングチャートを示したものである。
図７５に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ハイレベルＶｇＨとなることによって、トランジスタ（Ｑｎ）９０４はオン状態となり、信号線９０２に入力されているデータ信号電圧Ｖｄがトランジスタ（Ｑｎ）９０４を経由して画素電極９０３に転送される。無閾反強誘電性液晶は、通常、電圧無印加時に光が透過しないモード、いわゆるノーマリー・ブラックで動作する。
水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、トランジスタ（Ｑｎ）９０４はオフ状態となり、画素電極９０３に転送されたデータ信号電圧Ｖｄは蓄積容量９０６、及び液晶の高周波画素容量Ｃ３により保持される。
この際、画素電圧Ｖｐｉｘは、トランジスタ（Ｑｎ）９０４がオフ状態になる時刻において、前述のＴＮ液晶を駆動した場合と同様、トランジスタ（Ｑｎ）９０４のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。
さらに、水平走査期間が終了した後、画素電圧Ｖｐｉｘは、高周波容量Ｃ３に保持された電荷と、分極による容量Ｃｓｐに保持されている電荷の再配分により、図７６に示すように、各フィールドで、それぞれ△Ｖ１、△Ｖ２、△Ｖ３だけ変動する。
非特許文献１に記載された駆動方法では、この電圧変動後の画素電圧Ｖｐｉｘにより階調制御する駆動方法が記載されている。この時、図７５において、Ｔ１で示したように光透過率が変化し、図７２に示した画素回路によって無閾反強誘電性液晶を駆動することができる。
また、分極を持たない高速液晶の例として、ＯＣＢモードの液晶を用いた液晶表示装置が、非特許文献２のＬ−６６頁に記載されている。ＯＣＢモード液晶は、ＴＮ液晶のベンド配向を利用したものであり、従来のＴＮ液晶に比べて一桁以上高速にスイッチングすることができる。
また、二軸性の位相差補償フィルムを併用することにより、広視野角な表示を得ることができる。また、近年、高速液晶、たとえば強誘電性液晶、又はＯＣＢモード液晶等を用いて、時分割駆動方式のカラー液晶表示装置の研究開発が活発化してきている。
たとえば、特許文献１には、強誘電性液晶を用いた時分割駆動方式の液晶表示装置が開示されている。また、非特許文献２の３７頁には、ＯＣＢモード液晶を用いた時分割駆動方式カラー液晶表示装置が報告されている。
時分割駆動方式の液晶表示装置では、液晶に入射する光を１フィールドの期間に赤色、緑色、青色と順次切り換えることにより、カラー表示を実現する。このため、少なくとも１フィールド期間の１／３以下で応答する高速液晶が必要となる。時分割駆動方式の液晶表示装置をノートＰＣ、モニタ等の直視型液晶表示装置に適用した場合、カラーフィルタが不要となり、液晶表示装置の低価格化を図ることができる。
また、プロジェクタ装置に適用した場合には、３板方式の液晶ライトバルブと同様な高い開口率と、カラー表示を単板の液晶表示装置で実現することができ、小型、軽量、低価格、高輝度な液晶プロジェクタ装置を提供することができる。
以上説明したような従来の画素回路、駆動方法により、ＴＮ液晶、分極を有する強誘電性液晶又は反強誘電性液晶、１フィールド期間内に応答する高速ＴＮ液晶を駆動した場合、以下に述べる問題が発生する。
前述のように、ＴＮ液晶を図７２に示した画素回路により駆動した場合、図７４に示すように、画素電圧Ｖｐｉｘは、保持期間における液晶容量の変化によって△Ｖ１〜△Ｖ３のの電圧変動が生じる。
この電圧変動量は、液晶分子の動作する量により変化するため、同じデータ信号電圧を書き込んだ場合においても、前のフィールドで書き込まれたデータ信号電圧に依存するため、液晶に対して本来書き込みたい電圧を保持期間にわたって常に印加することができないという問題が生じる。
この結果、液晶の光透過率は、本来、図７４のＴ０で示される曲線になるべきであるが、前述のようにＴ１で示される曲線となってしまい、正確な階調表示をすることができない。従来、電圧変動△Ｖ１〜△Ｖ３を小さくするために、蓄積容量を大きく設計する解決方法が為されているが、その場合開口率が小さくなるという問題が生じる。
また、分極を有する強誘電性液晶又は反強誘電性液晶を駆動した場合には、図７６に示すように、画素電圧Ｖｐｉｘは、保持期間における分極のスイッチングによって△Ｖ１〜△Ｖ３に示す電圧変動が生じる。
この電圧変動は、前述のように、図７５に示した高周波容量Ｃ３に保持された電荷と、分極による容量Ｃ２に保持された電荷との電荷再配分によるものである。ここで、Ｃｓｐは、Ｃｐｉｘに比べて、５〜１００倍大きな値を持っている。
このため、電圧変動△Ｖ１〜△Ｖ３は、１〜２ボルトを越える大きな量となり、データ信号電圧の振幅を大きくする必要がある。この結果、液晶表示装置の消費電力が大きくなり、また、信号処理回路、周辺駆動回路及び画素トランジスタを高耐圧化する必要性が生じ、液晶表示装置の価格が高くなるという問題が生じる。
さらに、前のフィールドで書き込んだデータ信号電圧によって、電圧変動△Ｖ１〜△Ｖ３の量が変化するため、液晶の光透過率は、本来、図７６のＴ０で示される曲線になるべきであるが、前述のようにＴ１で示される曲線となってしまい、１フィールド毎に正確な階調制御ができなくなる。したがって、時分割駆動方式の液晶表示装置に適用した場合、色再現性の良いカラー表示を行うことはできない。
上述の分極を有する液晶材料を用いた液晶表示装置と同様な問題が、ＯＣＢモード液晶を用いた液晶表示装置においても発生する。
特許文献１には、これらの問題を解決するために、単結晶シリコントランジスタを用いた液晶表示装置が開示されているが、特許文献１の図１８に示された構成では、ソースフォロワ型アナログアンプ回路として動作するトランジスタＱ２のリセットが為されないという問題がある。
このため、前に書き込んだデータ信号電圧よりも低い電圧のデータ信号電圧が入力されてもトランジスタＱ２はオフ状態のままになっており、そのデータ信号電圧に対応した電圧を出力することができない。
また、特許文献１の図１８に示された構成では、トランジスタＱ２は、絵素電極１０にデータ信号電圧を出力した後はオフ状態となってしまうため、その後、強誘電性液晶の分極電流が流れると、絵素電極の電圧が変動してしまうという前述した問題と同様の問題が発生する。
このような問題を解決するための液晶表示装置として、特許文献２に記載されている液晶表示装置がある。この液晶表示装置は、複数の走査線と複数の信号線との各交点付近に夫々配設されたＭＯＳ型トランジスタ回路によって画素電極が駆動されるアクティブマトリクス型液晶表示装置において、前記ＭＯＳ型トランジスタ回路は、ゲート電極が前記走査線に接続され、ソース電極及びドレイン電極の一方が前記信号線に接続されたＭＯＳトランジスタと、入力電極が前記ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか他方に接続され、出力電極が画素電極に接続されたＭＯＳ型アナログアンプ回路と、前記ＭＯＳ型アナログアンプ回路の入力電極と電圧保持容量電極との間に形成された電圧保持容量とから成ることを特徴としている。
この特許文献２によれば、保持期間中の画素電圧Ｖｐｉｘを一定に保つことができる。図７７（特許文献２に添付の図５２）は、アナログアンプ回路を有する画素回路の一例を示す図である。図７７に示すように、スイッチング用ＭＯＳトランジスタ（Ｑｎ）１１０１のゲート電極に走査線１０１を、ソース電極に信号線１０２を、アナログアンプ回路（ｎ型ＭＯＳトランジスタ１１０２及びｎ型ＭＯＳトランジスタ１１０３から成る）の入力電極（ｎ型ＭＯＳトランジスタ１１０２のゲート電極）にＭＯＳ型トランジスタ１１０１のドレイン電極を、出力電極に液晶素子１０９の画素電極１０７をそれぞれ接続し、対向電極１０８との間で液晶に電圧を印加して駆動する構成になっている。
アナログアンプ回路を使用しない場合には、図７２（特許文献２に添付の図５９相当）に示すように、画素電極９０３と蓄積容量電極９０５との間に蓄積容量９０６が形成される。
図７７に示すように、アナログアンプ回路を使用する場合には、電圧保持用容量１０６が、スイッチング用ＭＯＳトランジスタ（Ｑｎ）１１０１とアナログアンプ回路との接続点と電圧保持容量電極１０５との間に形成される。
アナログアンプ回路の電源線は、別に設けたアンプ正電源電極とアンプ負電源電極とに接続するか、或るいは回路構成を簡素にするために、一方を走査線に接続し、他方を電圧保持容量電極等の既存の電極に接続する構成を取る。
図７７は、アンプ正電源電極を設け、アンプ負電源電極は電圧保持容量電極１０５に接続して構成する場合を示している。この回路構成によれば、スイッチング用ＭＯＳトランジスタがオフ状態にあるとき、アナログアンプ回路から液晶素子１０９に所定の電圧が印加され続けるから、電圧変動を抑制することができる。
ジャパン・ジャーナル・オブ・アプライド・フィジックス、３６巻、７２０頁（Ｊapan Ｊournal of Ａpplied Ｐhysics 、Ｖolume３６ ｐ．７２０） アイ・ディー・アール・シー９７の３７頁、Ｌ−６６頁（ＩＤＲＣ９７、ｐ．３７、ｐ．Ｌ−６６） 特開平７−６４０５１号公報 特開平１１−３２６９４６号公報
しかしながら、この従来例のＭＯＳ型アナログアンプ回路がｐｏｌｙ−Ｓｉ ＴＦＴ等から構成されると、次のような問題が生じる。
第１の問題点は、アナログアンプ回路のゲインが低い事である。理想的にはアンプのゲインは1であるが、本出願に係る発明者の試作の中での一例を示すと、抵抗負荷型アナログアンプ回路でゲインが０．７８、ＴＦＴ電流源を負荷としたアクティブ負荷型アナログアンプ回路でゲインが０．８４となっている。
このようなゲイン低下が発生する理由は、Ｖｇｓ(ゲート−ソース間電圧)が一定の条件でも、Ｉｄｓ(ドレイン-ソース電流)がＶｄｓ(ドレイン-ソース間電圧)に依存して大きく変化する点である。特にＶｄｓが大きい領域では、Ｉｄｓの増大が大きい。これは、キンク効果が大きな原因と考えられる。
また、Ｖｇｓが低い領域でもＩｄｓのＶｄｓへの依存性が見られるため、キンク効果以外にも原因があると考えられる。このようなＩｄｓのＶｄｓの依存性が発生すると、アナログアンプ回路の動作点でＶｄｓの変化が生じる。ソースフォロアアンプ回路の出力電圧は、次式
Ｖｏｕｔ＝Ｖｉｎ−Ｖｇｓ
で表される。上式のＶｉｎはソースフォロアアンプ回路への入力電圧、Ｖｏｕｔはソースフォロアアンプ回路からの出力電圧である。
したがって、Ｖｇｓが変動するとＶｉｎとＶｏｕｔの直線性が崩れ、アナログアンプ回路のゲインが低下する。
この発明は、上述の事情に鑑みてなされたもので、定常的に流れる消費電流を低く抑えることができるアクティブマトリクス型液晶表示装置を提供することをその目的とする。
上記目的を達成するために、この発明の構成は、ゲート回路と、該ゲート回路の出力に接続されたアナログアンプ回路と、該アナログアンプ回路の出力に接続された液晶とを有する画素回路が、マトリクス状に配置された走査線と信号線との交点近傍毎に設けられ、画素回路毎のゲート回路は、当該画素回路に対応する走査線上のゲート走査電圧に基づいて前記画素回路に対応する信号線上のデータ信号電圧を前記アナログアンプ回路へゲートし、前記アナログアンプ回路が画素電圧を前記液晶に供給するとき、前記液晶は前記画素電圧対応の画素を表示するアクティブマトリクス型液晶表示装置に係り、前記アナログアンプ回路が、アンプ回路部と負荷素子とを備えてなると共に、少なくとも前記アンプ回路部は、マルチゲート構造のユニポーラトランジスタを有し、前記アンプ回路部と前記負荷素子との接続点が前記液晶に接続されていて、かつ、前記マルチゲート構造の前記ユニポーラトランジスタを構成する複数のサブユニポーラトランジスタの各単体について、その動作点が、弱反転領域で動作する点に設定されていることを特徴としている。
この発明の構成によれば、マルチゲート構造のユニポーラトランジスタのＩｄｓのＶｄｓへの依存性をほぼ解消し得る動作領域でユニポーラトランジスタを動作させるようにしたので、データ信号電圧と画素電圧との直線性の向上を図ることができ、この結果、一段と正確な階調表示及び優れた色再現性を実現することができる。
画素回路をすべて同一形式のユニポーラトランジスタで作製することができるので、作製プロセスを簡略化することができる。
また、この発明の液晶表示装置を構成するアナログアンプ回路は、マルチゲート構造のユニポーラトランジスタ有してなるので、負荷抵抗が、たとえば１ＧΩと高いので、定常的に流れる消費電流を低く抑えることができて消費電力の節減となる。
上記特徴により、小型、軽量、高開口率、高速、高視野、高階調、低消費電力、低価格なプロジェクタ装置、ノートＰＣ、モニタ等に適用できる液晶表示装置を提供することができるようになる。
加えて、この発明の構成によれば、マルチゲート構造のユニポーラトランジスタのＩｄｓのＶｄｓへの依存性をほぼ解消し得る動作領域でユニポーラトランジスタを動作させるようにすれば、液晶を駆動するに際してその電圧に変動を生じさせてしまうのを無くすことができると同時に、使用するトランジスタの耐圧を格段に向上させることができる。
この結果として、上記機能により入出力電圧範囲の広い信号で回路を駆動することができる。例えば、アナログアンプ回路のゲインが広い入力電圧範囲に亘ってほぼ一定である、ダイナミックレンジの広いアナログアンプ回路を実現できる。
また、上述のユニポーラトランジスタにおける耐圧の向上により、各サブユニポーラトランジスタにおいて必要とされる面積は縮小させることができる。この結果として、高開口率が実現できる。
したがって、上述した効果を活用した、液晶表示装置において、従来よりも正確な階調表示を実現することができるようになる。特に、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶であっても、画素電圧に変動を生じさせることなく高速液晶を駆動することができる。この結果、１フィールド（フレーム）毎により一層正確な階調表示を行うことができる。
この特性を応用して液晶表示装置を時分割駆動方式で駆動した場合に、その液晶表示装置での色再現性が良くなり、高階調表示を実現することができる。
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施形態を用いて具体的に行う。
実施形態１
図１は、この発明の第１実施形態である液晶表示装置を構成するの１つの画素回路を示す図、図２は、同液晶表示装置を構成する画素回路において高速液晶を駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、アンプ入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図、図３は、シングルゲート構造のＭＯＳ薄膜トランジスタのソース−ドレイン電流Ｉｄｓとゲート−ソース電圧Ｖｇｓの関係を示すＩｄｓ−Ｖｇｓ特性の測定例を示す図、また、図４は、ダブルゲート構造のＭＯＳ薄膜トランジスタのソース−ドレイン電流とＩｇｓとゲート−ソース電圧Ｖｇｓの関係を示すＩｄｓ−Ｖｇｓ特性の測定例を示す図である。
この実施形態の液晶表示装置１０−１は、そのアナログアンプ回路１０４−１に用いるＭＯＳトランジスタのソース−ドレイン電流Ｉdsのソース−ドレイン間電圧Ｖdsへの依存性を実質的に除いてアナログアンプ回路を構成し、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶に印加して一層良好な諧調で液晶を駆動させる装置に係り、その画素回路２０−１は、ゲート電極が走査線１０１に接続され、ソース電極及びドレイン電極のいずれか一方が信号線１０２に接続されたｎ型ＭＯＳトランジスタ（Ｑｎ）１０３と、入力電極がｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のソース電極及びドレイン電極のいずれか他方に接続され、出力電極が画素電極に接続されたアナログアンプ回路１０４−１と、アナログアンプ回路１０４−１の入力電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、画素電極１０７と対向電極１０８との間でスイッチングさせる液晶１０９とで構成されている。電圧保持容量電極１０５には、電圧保持容量電圧ＶＣＨが供給される。
上記「いずれか一方」及び上記「いずれか他方」なる表現は、ＭＯＳトランジスタでアナログアンプ回路が構成されることの性質上、電圧の掛かり方に従って、２つのチャネル端電極が、ソース電極にも、また、ドレイン電極にも成り得ることを表し、記載を簡潔するために用いた表現である。
なお、液晶表示装置１０−１は、画素回路２０−１と同一構成の画素回路がその表示面上に表示しようとする画素数だけ形成されているが、それらをすべて図示しなくても、この液晶表示装置の理解の妨げとはならないので、図１には、１つの画素回路２０−１のみを示してある。
画素回路２０−１のｎ型ＭＯＳトランジスタ（Ｑｎ）１０３は、ｐ-ＳｉＴＦＴで構成されている。アナログアンプ回路１０４−１は、マルチゲート構造のｐ-ＳｉＴＦＴ（ＭＯＳトランジスタ）（アンプ回路部）と負荷素子とで構成されている。アナログアンプ回路１０４−１のゲインは理想的には１倍に設定される。
次に、図１〜図４を参照して、この実施形態の動作について説明する。
図２は、画素回路２０−１において、その液晶１０９を電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、アンプ入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。液晶１０９は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶である。
図２に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ハイレベルＶｇＨとなることによって、ｎ型ＭＯＳトランジスタ１０３はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｎ型ＭＯＳトランジスタ１０３を経由してアナログアンプ回路１０４−１の入力電極に転送される。
水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３はオフ状態となり、アナログアンプ回路１０４−１の入力電極に転送されたデータ信号電圧Ｖｄは電圧保持容量１０６により保持される。この際、アンプ入力電圧Ｖａは、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３がオフ状態になる時刻において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図２では、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。
アンプ入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３が選択されるまで保持される。アナログアンプ回路１０４−１は、次のフィールドでアンプ入力電圧Ｖａが変化するまでの間、その保持されたアンプ入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。
アナログアンプ回路１０４−１のアンプ回路部は、マルチゲート構造のＭＯＳトランジスタを含んで構成されているが、そのマルチゲート構造のＭＯＳトランジスタを用いた理由を、図３及び図４を参照して説明する。
これらの図３及び図４は、チャネル長4ミクロン、チャネル幅4ミクロンの条件でｐ−ｃｈのｐ−ＳｉＴＦＴ（ｐ−Ｓｉ薄膜トランジスタ）での測定例である。図３及び図４は、ソース−ドレイン電流Ｉｇｓとゲート−ソース電圧Ｖｇｓとの関係を示すＩｄｓ−Ｖｇｓ特性を示し、縦軸はＩｄｓ、横軸はＶｇｓ(図ではＶｇと表記)であり、ドレイン−ソース電圧Ｖｄｓを−２Ｖから−１６Ｖまで２Ｖ刻みで変化させながら測定している。
図３及び図４において、−２Ｖから−１６Ｖまで２Ｖ刻みで８本の曲線が描かれているが、その絶対値が一番小さい値のドレイン−ソース電圧Ｖｄｓについての曲線が曲線群のうちの一番下側に位置し、絶対値が一番大きい値のドレイン−ソース電圧Ｖｄｓについての曲線が曲線群のうちの一番上側に位置するようにして曲線群は描かれている。
図３は、シングルゲート構造のＭＯＳ薄膜トランジスタ（ＴＦＴ）での測定結果である。図３から判るように、ＩｄｓがＶｄｓに大きく依存している。Ｉｄｓが１０の−７乗（図３の１Ｅ−０７）近辺を示すＶｇｓ＝−６Ｖの条件になる領域を注目してみると、ドレイン・ソース電圧Ｖｄｓを２Ｖから１６Ｖまで変化させたとき、Ｉｄｓは２桁近い変化を見せている。
このＩｄｓの変化の少ない動作領域、すなわち、ＩｄｓのＶｄｓへの依存性の少ない動作領域にシングルゲート構造のＴＦＴの動作点を設定したとしても、なお依然として、ＩｄｓのＶｄｓへの依存性がある。このため、ゲート−ソース電圧Ｖｇｓの変化が生ずる。したがって、アナログアンプ回路にシングルゲート構造のＭＯＳトランジスタを用いると、そのアナログアンプ回路の出力にアンプ入力電圧の値に応じて一定の割合でなく異なる割合の出力電圧が現れてしまう。
これに対して、アナログアンプ回路を構成するＭＯＳトランジスタにダブルゲート構造のＭＯＳトランジスタを使用すると、シングルゲート構造のＭＯＳトランジスタに現れて来る不都合は、ほぼ解消し得ると言う知見を得た。
すなわち、ダブルゲート構造のＭＯＳ薄膜トランジスタ（ＴＦＴ）は、等価回路で表現すると、複数のサブＴＦＴのゲートを共通に接続して直列に接続したものと言える。このため、マルチゲート構造のＴＦＴを構成する単体ＴＦＴのソース−ドレイン間電圧Ｖｄｓは見かけ上、複数のサブＴＦＴに分圧される。
この結果、各サブＴＦＴのソース−ドレイン間には、実際にＭＯＳ薄膜トランジスタに印加されるＶｄｓのｋ分の１の電圧しか印加されない（ここで、ｋはマルチゲートの数であり、ｋ＝２の場合はダブルゲート構造である）。
これにより、各単体ＴＦＴは、ＩｄｓのＶｄｓへの依存性が顕著に現れる高電圧領域での使用を避けることができる。この結果として、図４に示すように、ドレイン・ソース電圧Ｖｄｓを２Ｖから１６Ｖまで変化させても、Ｉｄｓは殆ど変化せず、ＩｄｓのＶｄｓへの依存性が減少される。
同様の事が、キンク効果に関しても当て嵌まり、分圧によりキンク発生電圧までサブＴＦＴの両端の電圧が上昇しないため、キンク効果も抑えられる。キンク効果は、ｐ−ＳｉＴＦＴやＳＯＩ（Ｓilicon on Ｉnsulator）の特にｎチャネルデバイスで見られるドレイン電流の変化現象であり、ドレイン電流が急激に大きくなり、特性に折れ曲がりが生ずる現象である。
この現象は、ドレイン電流が大きくなると、衝突イオン化がドレイン近くの領域で起こる。発生した電子は、ドレイン電極に集められる。発生した正孔は、ソースとアイランドがオンするまでデバイスのアイランドに蓄積される。この結果、ドレイン電流が異常に大きくなることにより発生する。
これらの作用によりアナログアンプ回路１０４−１のゲインの一定性の向上、換言すれば、液晶に印加されているアンプ入力電圧（ゲート入力電圧ともいう）Ｖａが一定でも液晶１０９の応答においてその静電容量が変化しても、又はフィールド毎乃至複数のフィールド経過時に変更されても、アンプ入力電圧Ｖａと画素電圧Ｖｐｉｘとの間の直線性の向上が図れる。更には、分圧の結果、高耐圧なＭＯＳ薄膜トランジスタを用いなくても、耐圧が上昇する効果も得られる。これにより、通常は耐圧が低くて使用できない構成のＭＯＳ型薄膜トランジスタも使用可能となる。
また、上記耐圧の向上により、長期に亘る信頼性の向上が得られる。
上述したように、ダブルゲート構造のＭＯＳトランジスタを用いることにより、ＩｄｓのＶｄｓへの依存性が顕著に減少し、キンク効果の発生を防止し得る。
このことは、図３と同様に、Ｉｄｓが１０の−７乗近辺を示す電圧に注目して図４を参照すれば、Ｖｇｓ＝−７Ｖ近傍において、Ｉｄｓはほとんど変化していないことが、図４からはっきり読み取れる。
上述したところから明らかなように、電圧保持容量１０６に保持されたアンプ入力電圧Ｖａにほぼ比例したアナログ階調電圧（画素電圧Ｖｐｉｘともいう）が、次のフィールドでアンプ入力電圧Ｖａが変化するまでの間、アナログアンプ回路１０４−１から出力され続ける。
上記水平走査期間終了後に、当該フィールド期間の間、アナログアンプ回路１０４−１から出力されている画素電圧Ｖｐｉｘによって画素電極１０７は駆動される。
このように、この実施形態の構成によれば、ダブルゲート構造のＭＯＳトランジスタをアナログアンプ回路１０４−１のアンプ回路部に使用したので、ＩｄｓのＶｄｓへの依存性が大幅に減少される。このため、ゲート−ソース電圧Ｖｇｓの変化が生じ難くなる。ＭＯＳ薄膜トランジスタの耐圧の向上を図ることができる。これにより、通常は耐圧が低くて使用できない構成のＭＯＳ型薄膜トランジスタも使用可能となる。
また、上記耐圧の向上により、長期に亘る信頼性の向上が得られる。
このような直線性のある画素電圧Ｖｐｉｘによって液晶１０９が、水平走査期間終了後に当該フィールド期間の間、駆動さることになるので、画像表示において、画素電圧Ｖｐｉｘが印加されて液晶１０９の静電容量に変化が生じ、又はフィールド期間毎に若しくは複数フィールド期間経過時にデータ信号電圧Ｖｄが変更されて液晶１０９が駆動され、Ｖｄｓが変わっても、Ｉｄｓはほぼ一定しているから、アナログアンプ回路１０４−１から画素電極１０７に印加される画素電圧Ｖｐｉｘは、データ信号電圧Ｖｄにほぼ比例しており、画素電圧Ｖｐｉｘの変動は上記特許より一層少なくなり、画素電極１０７のゲインに低下は現れない。
画素電圧Ｖｐｉｘの変動を上記特許よりも一層少なくすることができる。
また、マルチゲート構造のＭＯＳトランジスタを使用することにより、当該ＭＯＳトランジスタに比較的に高い電圧が印加されても、そのＭＯＳトランジスタと等価的な関係で表されるシングルゲート構造のＭＯＳトランジスタ単体に印加される電圧は、分圧された値、すなわち、ゲート数分の１に低い値になるから、耐圧能力が向上する。
この結果として、図２の画素電圧Ｖｐｉｘの波形に示すように、１フィールド期間に亘って入力−出力電圧特性の直線性が上記特許よりも一層向上している画素電圧を液晶に印加することができ、液晶の光透過率にも示されるように、１フィールド毎に一層良好な階調を得ることが可能となる。
また、ダブルゲート構造のＭＯＳトランジスタを使用することにより、チャネル長の短いＭＯＳトランジスタの使用が可能になるから、開口率の向上を達成することができる。
また、ＴＮ液晶、分極を有する強誘電性液晶又は反強誘電性液晶、及び１フィールド期間内に応答するその他の高速液晶を用いた液晶表示装置において、上述の電圧変動△Ｖ１〜△Ｖ３を無くすことにより、小型、軽量、高開口率、高速、高視野、高階調、低消費電力、低価格な液晶表示装置を提供することである。
実施形態２
図５は、本発明の第２実施形態の液晶表示装置を構成する１つの画素回路を示す図、図６は、同液晶表示装置を構成する画素回路のｐ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性を示す図、図７は、同液晶表示装置を構成する画素回路において高速液晶を駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ゲート入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図、図８は、シングルゲート構造のｐ−Ｓｉのｐ型ＭＯＳトランジスタ２個で構成されるアクティブ負荷型アナログアンプ回路のゲート入力電圧−画素電圧特性を示す図、図９は、ダブルゲート構造のｐ−Ｓｉのｐ型ＭＯＳトランジスタ２個で構成されるアクティブ負荷型アナログアンプ回路のゲート入力電圧−画素電圧特性を示す図、図１０は、シングルゲート構造のＭＯＳトランジスタのデータ信号電圧−透過率の関係を示す図、また、図１１は、ダブルゲート構造のＭＯＳトランジスタのデータ信号電圧−透過率の関係を示す図、図１２は、シングルゲート構造のｐ型ＭＯＳトランジスタの平面構造図、図１３は、ダブルゲート構造のｐ型ＭＯＳトランジスタの平面構造図、図１４は、同液晶表示装置を構成する画素回路においてＴＮ液晶を駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ゲート入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図である。
この実施形態の構成が、第１実施形態のそれと大きく異なる点は、液晶表示装置１０−２を構成するいずれの画素回路内のアナログアンプ回路においてもその負荷素子をアクティブ素子で構成した、すなわち、アナログアンプ回路をアクティブ負荷型アナログアンプ回路として構成した点にある。
その相違点は、第１実施形態のアナログアンプ回路１０４−１のｐ型ＭＯＳトランジスタを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２とし、負荷素子を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３で構成したことにある。
したがって、この実施形態のアナログアンプ回路は、ソースホロワ型アナログアンプ回路として動作する。この実施形態のアナログアンプ回路は１０４−２で参照する。
そして、これら第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のうち少なくとも一方は、マルチゲート構造のＭＯＳトランジスタであり、また、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３並びに第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３は、ｐ-ＳｉＴＦＴで構成されている。
すなわち、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート電極を電圧保持容量電極１０５に接続し、ソース電極をソース電源３０４に接続し、ドレイン電極を画素電極１０７に接続して構成したことにある。
また、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のソース電極に供給するソース電源３０４は、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のソース−ドレイン間抵抗の値Ｒｄｓｐが、液晶１０９の応答時定数を決めている抵抗成分の値以下となるように設定される。
すなわち、図７３に示した液晶の等価回路における抵抗Ｒ１の値Ｒｒ、図７５に示した液晶の等価回路における抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｐは、
Ｒｄｓｐ≦Ｒｒ、Ｒｄｓｐ≦Ｒｓｐ （１）
上記の式（１）に示された関係となっている。
たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、ソース−ドレイン間抵抗の値Ｒｄｓｐが１ＧΩを越えない電圧ＶＳがソース電源３０４から供給される。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作点は、図６に示した動作点である。なお、図６は、理想的に曲線を描いた図である。図６においても、Ｖｄｓを−２Ｖから−１４Ｖまでの８通りの曲線が描かれているが、その各曲線が図６中で位置する関係は、図３及び図４と同じである。
例えば、図６の例では、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート−ソース間電圧（ＶＣＨ−ＶＳ）を−３Ｖ程度に設定している。たとえば、電圧保持容量電極１０５の電圧保持容量電圧ＶＣＨを１７Ｖ、ソース電源３０４の電圧ＶＳを２０Ｖに設定する。この結果、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｐが−１０Ｖの時、ソース−ドレイン間抵抗の値Ｒｄｓｐは１ＧΩとなる。
そして、式（１）を満たすように、液晶の等価回路における抵抗Ｒ１の値Ｒｒ、抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｐとを設定することにより、マルチゲート構造のＭＯＳトランジスタで構成した第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のうち少なくとも一方は、第１実施形態で説明したような動作領域、すなわち、マルチゲート構造のＭＯＳトランジスタの等価的な各単体ＴＦＴをＩｄｓのＶｄｓへの依存性の僅少な電圧領域（弱反転領域）で動作させるようにして構成される。
したがって、この構成になる第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３が、少なくとも、弱反転領域で動作し、バイアス電流源として動作する。
すなわち、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３は、ソース−ドレイン間電圧Ｖｄｓｐが−２〜−１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−２として動作させる場合のバイアス電流源として動作する。
また、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作状態と同様に、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。
また、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態だけを上述の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。
これらの構成を除くこの実施形態の各部の構成は、第１実施形態と同一の構成であるので、それらの各部には第１実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有するこの実施形態の液晶表示装置を１０−２てで参照し、画素回路を２０−２で参照する。
次に、図７〜図１４を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２の駆動方法は、次の通りである。
図７は、液晶１０９を画素回路２０−２において電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート並びに液晶の光透過率の変化を示したものである。その液晶１０９は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶である。
図７に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ハイレベルＶｇＨとなることによって、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｎ型ＭＯＳトランジスタ（Ｑｎ）１０３を経由して第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極に転送される。一方、その水平走査期間において、画素電極１０７は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態となる。
すなわち、水平走査期間において画素電圧ＶｐｉｘがＶｇＨとなったとき、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のリセット、つまり、ノーマリブラック状態への遷移が同時に行われる。
そして、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、水平走査期間が終了した後、ソースフォロワ型のアナログアンプ回路１０４−２のアンプ回路部として動作する。これを以下に述べる。
水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３はオフ状態となり、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極に転送されたデータ信号電圧Ｖｄは電圧保持容量１０６に保持される。この際、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａは、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３がオフ状態になる時刻において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。このシフト電圧は、図７には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。
第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３が選択されるまで電圧保持容量１０６に保持される。一方、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、水平走査期間にリセットが完了しており、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−２のアンプ回路部として動作する。
このように、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−２のアンプ回路部として動作させるためには、電圧保持容量電極１０５に少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の閾値電圧である。第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、次のフィールドでゲート走査電圧がＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧（画素電圧Ｖｐｉｘ）を出力することができる。
このような画素電圧Ｖｐｉｘを出力するアクティブ負荷型アナログアンプ回路１０４−２について、図８及び図９を参照して、さらに詳しく、説明する。
図８は、シングルゲート構造のｐ−Ｓｉのｐ型ＭＯＳトランジスタ２個で構成されるアクティブ負荷型アナログアンプ回路１０４−２のゲート入力電圧−画素電圧特性の測定結果を示し、図９は、ダブルゲート構造のｐ−Ｓｉのｐ型ＭＯＳトランジスタ２個で構成されるアクティブ負荷型アナログアンプ回路１０４−２のゲート入力電圧−画素電圧特性の測定結果を示している。
また、ＴＦＴに流れる電流Ｉｄｓも同時に示してある。横軸がゲート入力電圧（Ｖａ）、縦左軸が画素電圧（Ｖｐｉｘ）、縦右軸が電流（Ｉｄｓ）であり、電圧は実線のみで、電流はマークつきで示している。また、バイアス電圧Ｖｂを２つの値、すなわち、バイアス電圧Ｖｂ＝１３Ｖとバイアス電圧Ｖｂ＝１４Ｖとについて測定した。バイアス電圧Ｖｂは、電圧保持容量電極１０５に供給される電圧ＶＣＨである。
図８は、シングルゲート構造のＴＦＴ２個で構成したアナログアンプ回路の特性である。ＴＦＴのサイズは共にチャネル長が6ミクロン、チャネル幅が３μｍとなっている。Ｖｂ＝１３Ｖの条件では、ゲート入力電圧と画素電圧の関係が直線性を保っている範囲は、ゲート入力電圧Ｖａで２．８Ｖから１０．６Ｖである。このときの画素電圧Ｖｐｉｘは５．８Ｖから１３．２Ｖであり、ゲインは約０．９４９である。
また、Ｖｂ＝１４Ｖの条件では、直線性はゲート入力電圧Ｖａ＝５．０〜１１．６Ｖで、画素電圧Ｖｐｉｘ＝７．２〜１３Ｖで保たれゲインは約０．８７９となっている。このように直線性を保って出力できる電圧範囲がバイアス電圧Ｖｂ＝１３Ｖでは７．４Ｖ、バイアス電圧Ｖｂ＝１４Ｖでは５．８Ｖとなっている。
図９は、ダブルゲート構造のＴＦＴ２個で構成したアナログアンプ回路１０４−２の特性である。ＴＦＴのサイズは共にチャネル幅が１．５ミクロン、等価回路のサブＴＦＴのチャネル長が３ミクロンとした。Ｖｂ＝１４Ｖの条件では、ゲート入力電圧と画素電圧の関係が直線性を保っている範囲は、ゲート入力電圧Ｖａで０Ｖから１３Ｖである。このときの画素電圧Ｖｐｉｘは２．４Ｖから１４．８Ｖであり、ゲインは約０．９５４である。また、ゲート入力電圧Ｖｂ＝１５Ｖの条件では、直線性はゲート入力電圧Ｖａ＝０〜１４．８Ｖで、画素電圧Ｖｐｉｘ＝１．３〜１５．６Ｖで保たれゲインは約０．９６６となっている。このように直線性を保って出力できる電圧範囲がバイアス電圧Ｖｂ＝１４Ｖでは１２．４Ｖ、バイアス電圧Ｖｂ＝１４Ｖでは１４．３Ｖとなっている。
これらの結果から判るように、ゲインも向上し、直線性を保って出力できる電圧範囲も倍程度に広がっている。
また、図７では読み取り難いデータ信号電圧Ｖｄと光透過率との関係について、図１０及び図１１を参照して説明する。図１０及び図１１においては、いずれも、データ信号電圧Ｖｄを０Ｖから１０．４Ｖの範囲の電圧を印加したときの光透過率を表している。
図１０及び図１１において、縦軸は光透過率（％）であり、横軸はデータ信号電圧Ｖｄとデータ信号電圧Ｖｄの中間電圧（Ｖｃ）との差の絶対値、すなわち、振幅（｜Ｖｄ−Ｖｃ｜）である。中間電圧Ｖｃよりデータ信号電圧Ｖｄが大きいとき正極性とし、小さいとき負極性としてデータ信号電圧Ｖｄを表してある。そして、光透過率は、図７の光透過率の時間経過において各フィールドで光透過率が安定した状態での値を示している。
図１０は、シングルゲート構造のＭＯＳトランジスタを用いた場合を示し、図１１は、ダブルゲート構造のＭＯＳトランジスタを用いた場合を示している。
シングルゲート構造の場合は、アナログアンプ回路のゲインが低いため、最大の光透過率が９４％弱しか得られず、さらに悪いことには、アナログアンプ回路の入出力特性が悪いため、正極性と負極性とで光透過率が大きく異なっており、その差は最大で９％にもなる。
ダブルゲート構造の場合は、アナログアンプ回路１０４−２のゲインが高いため、最大の光透過率が１００％となり、また、アナログアンプ回路１０４−２の入出力特性の直線性が高く、正極性と負極性との光透過率にほとんど差はなく、その差は０．１％にも達しない。
上述の説明は、マルチゲート構造の効果としてダブルゲート構造のみを例にあげたが、更に多数のマルチゲート構造を使用しても良好な特性が得られるのは明白である。但し、透過型で使用する場合には、開口率の低下が少ないように設計する必要がある。
この実施形態に挙げたダブルゲート構造では、通常のシングルゲート構造より開口率が増大できた。
その理由を図１２及び図１３を参照して説明する。図１２と図１３は、各々図８と図９で使用したＴＦＴの単体の構造である。この条件のＴＦＴでは、チャネル長6ミクロンでは１６Ｖ以上の耐圧があったが、チャネル長3ミクロンでは１６Ｖ印加で破壊されるＴＦＴも発生した。
このため、シングルゲート構造では、チャネル長３ミクロンを使用することはできなかった。しかし、ダブルゲート構造の採用により、サブＴＦＴにはおよそ８Ｖしか印加されないため、チャネル長３ミクロン等の小さいＴＦＴが使用可能となる。
この結果、図１２と同様の機能を果たすＴＦＴを図１３のようにチャネル長が小さいサブＴＦＴで構成できる。図１２及び図１３から明らかなように、ＴＦＴが占める面積は、図１３のダブルゲート構造の方が小さい。このため、開口率が向上した。
次に、この実施形態の、図５に示した液晶表示装置１０−２を構成する画素回路２０−２においてＴＮ液晶を電圧無印加時に明るい状態となるノーマリー・ホワイトモードで駆動させる場合について説明する。
図１４は、その場合のゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。
また、データ信号電圧Ｖｄとして、数フィールドにわたって、明るい状態にする信号電圧を印加した例を示している。駆動方法としては、前述の図７で示したものと同様である。ＴＮ液晶は、応答時間が数十ｍｓｅｃ〜１００ｍｓｅｃ程度あるため、図１４に示すように数フィールド掛かって明るい状態に遷移していく。その間、ＴＮ液晶の分子がスイッチングすることにより液晶容量が変化し、従来の液晶表示装置では、前述の図７４に示したように、画素電圧Ｖｐｉｘが変動してしまうため、液晶の本来の光透過率Ｔ０を得ることができない。
それに対し、この実施形態の液晶表示装置１０−２においては、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がアナログアンプ回路１０４−２のアンプ回路部として動作し、ＴＮ液晶の容量の変化に影響されることなく液晶１０９に一定の電圧を印加し続けることができるので、本来の光透過率が得られ、正確な階調表示を行うことができる。
すなわち、ＴＮ液晶を画素回路２０−２で駆動させた場合の画素電圧Ｖｐｉｘ、液晶の光透過率は、図１４に示した画素電圧Ｖｐｉｘ、液晶の光透過率となる。
したがって、ＴＮ液晶を画素回路２０−２で駆動させた場合にも、高速液晶を画素回路２０−２で駆動させた場合とほぼ同等の、上述の効果が得られる。
このように、この実施形態の構成によれば、アナログアンプ回路１０４−２をアクティブアクティブ負荷型アナログアンプ回路に構成したので、ＩｄｓのＶｄｓへの依存性が大幅に減少される。このため、ゲート−ソース電圧Ｖｇｓの変化は僅少となる。
したがって、アナログアンプ回路１０４−２のゲート入力電圧−画素電圧関係に、直線性が得られ、信号線１０２上のデータ信号電圧Ｖｄがフィールド毎に変えられても、アナログアンプ回路１０４−２から画素電極１０７に印加される画素電圧Ｖｐｉｘは、データ信号電圧Ｖｄにほぼ比例しており、画素電極１０７のゲインに低下は現れない。
上述したように、アナログアンプ回路１０４−２のゲート入力電圧−画素電圧関係に直線性が得られ、その画素電圧Ｖｐｉｘによって液晶１０９が水平走査期間終了後に当該フィールド期間の間駆動される。
したがって、画像表示において、データ信号電圧Ｖｄが供給されそのデータ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘが液晶１０９に印加されて液晶１０９の静電容量に変化が生ぜしめられる場合であっても、また、フィールド毎に若しくは複数フィールド期間経過時にデータ信号電圧Ｖｄが変更される場合であったとしても、そのデータ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘが液晶１０９に印加され、液晶１０９の静電容量に変化が生ぜしめられてＶｄｓが変わって来たとしても、Ｉｄｓはほぼ一定しているから、画素電圧Ｖｐｉｘの変動を上記特許よりも一層少なくすことができる。
この結果として、図７に示す画素電圧Ｖｐｉｘ、すなわち、アナログアンプ回路１０４−２から出力される画素電圧Ｖｐｉｘは、図９に示すように、ゲート入力電圧に対する画素電圧の直線性が上記特許よりも一層向上しており、画素電圧Ｖｐｉｘを液晶に印加することができ、図１１の液晶の光透過率に示されるように、１フィールド毎に一層良好な階調を得ることが可能となる。
また、ダブルゲート構造のｐ型ＭＯＳトランジスタを使用することにより、チャネル長の短いｐ型ＭＯＳトランジスタの使用が可能になるから、開口率の向上を達成することができる。
そして、この効果を享受しつつこの実施形態の液晶表示装置においても、アナログアンプ回路１０４−２のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−２のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。この結果、小面積でアナログアンプ回路１０４−２を構成できる。
実施形態３
図１５は、本発明の第３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第１実施形態のそれと大きく異なる点は、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路においてもその負荷素子をアクティブ素子で構成した、すなわち、アナログアンプ回路をアクティブ負荷型アナログアンプ回路として構成した点にある。
その相違点は、第１実施形態のアナログアンプ回路１０４−１のｐ型ＭＯＳ型トランジスタを第１のｐ型ＭＯＳ型トランジスタ（Ｑｐ１）３０２とし、負荷素子を第２のｐ型ＭＯＳ型トランジスタ（Ｑｐ２）３０３で構成したことにある。
すなわち、第１のｐ型ＭＯＳ型トランジスタ（Ｑｐ１）３０２のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート電極をバイアス電源３０５に接続し、ソース電極を電圧保持容量電極０５に接続し、ドレイン電極を画素電極１０７に接続して構成したことにある。
また、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のソース電極に供給するバイアス電源３０５のバイアス電圧ＶＢは、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のソース−ドレイン間抵抗の値Ｒｄｓｐが、液晶１０９の応答時定数を決めている抵抗成分の値以下にする電圧に設定される。
すなわち、図７３に示した液晶の等価回路における抵抗Ｒ１の値Ｒｒ、図７５に示した液晶の等価回路における抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｐは、上記の式（１）満たす値に設定される。
たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、ソース−ドレイン間抵抗の値Ｒｄｓｐが１ＧΩを越えさせないバイアス電圧ＶＢがバイアス電源３０５から供給される。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のドレイン電流−ゲート入力電圧特性と動作点は、図６に示したものである。図６は、理想的な特性を表すものである。
図６に示すように、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート−ソース間電圧（ＶＢ−ＶＣＨ）を−３Ｖ程度に設定している。たとえば、電圧保持容量電圧ＶＣＨを２０Ｖ、バイアス電圧ＶＢを１７Ｖに設定する。この結果、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｐが−１０Ｖの時、ソース−ドレイン間抵抗Ｒｄｓｐは１ＧΩとなる。
上述したように、液晶の等価回路における抵抗Ｒ１の値Ｒｒ、抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｐとを上述の式（１）を満たす値に設定することにより、マルチゲート構造のＭＯＳトランジスタで構成した第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のうち少なくとも一方は、第１実施形態で説明したような動作領域、すなわち、マルチゲート構造のＭＯＳトランジスタの等価的な各単体ＴＦＴをＩｄｓのＶｄｓへの依存性の僅少な電圧領域で動作させるようにして構成される。
例えば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作が、弱反転領域で動作させられる。
したがって、ソース−ドレイン間電圧Ｖｄｓｐが−２Ｖ〜−１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−３として動作させる場合の、バイアス電流源として動作する。アナログアンプ回路１０４−３は、また、弱反転領域乃至バラツキの少ない領域で動作する。
また、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作状態と同様に、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。
また、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態だけを上述の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。
これらの構成を除くこの実施形態の各部の構成は、第１実施形態と同一の構成であるので、それらの各部には第１実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３てで参照し、画素回路を２０−３で参照する。
次に、図１５を参照して、この実施形態の動作について説明する。
この実施形態の動作は、図５を用いて上述した第２実施形態の液晶表示装置の駆動方法と同様である。
すなわち、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶を画素回路２０−３において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図７に示したものと同様であり、ＴＮ液晶を画素回路２０−３において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図１４に示したものと同様である。
このように、この実施形態の構成によれば、アナログアンプ回路１０４−３をアクティブ負荷型アナログアンプ回路に構成したので、ＩｄｓのＶｄｓへの依存性が大幅に減少され、ゲート−ソース電圧Ｖｇｓの変化は僅少となる。
したがって、アナログアンプ回路１０４−３のゲート入力電圧−画素電圧関係に、直線性が得られ、画素電圧Ｖｐｉｘは、データ信号電圧Ｖｄにほぼ比例しており、画素電極１０７のゲインに低下は現れない。
したがって、画像表示において、データ信号電圧Ｖｄに対応する画素電圧ｖｐｉｘが印加されたときに液晶１０９の静電容量に変化が生ぜしめられる場合ばかりでなく、フィールド期間毎に若しくは数フィールド期間の経過時にデータ信号電圧Ｖｄが変更され液晶が駆動されて液晶１０９の静電容量に変化が生じて来る場合にも、Ｖｄｓが変わって来るが、Ｉｄｓはほぼ一定しているから、画素電圧Ｖｐｉｘの変動を上記特許よりも一層少なくすることができる。
この結果として、図７の画素電圧Ｖｐｉｘに示すように、１フィールド期間に亘ってゲート入力電圧−画素電圧特性の直線性が上記特許よりも一層向上している画素電圧Ｖｐｉｘ（図９）を液晶に印加することができ、図１１の液晶の光透過率に示すように、１フィールド毎に一層良好な階調を得ることが可能となる。
また、ダブルゲート構造のｐ型ＭＯＳトランジスタを使用することにより、チャネル長の短いｐ型ＭＯＳトランジスタの使用が可能になるから、開口率の向上を達成することができる。
そして、この効果を享受しつつこの実施形態の液晶表示装置においても、アナログアンプ回路１０４−３のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−２のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。この結果、小面積でアナログアンプを構成できる。
実施形態４
図１６は、本発明の第４実施形態である液晶表示装置を構成する１つの画素回路を示す図、また、図１７は、同液晶表示装置を構成する画素回路のｐ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性を示す図である。
この実施形態の構成が、第１実施形態のそれと大きく異なる点は、液晶表示装置を構成する画素回路内のアナログアンプ回路においてその負荷素子をアクティブ素子で構成した、すなわち、アナログアンプ回路をアクティブ負荷型アナログアンプ回路として構成した点にある。
その相違点は、第１実施形態のアナログアンプ回路１０４−４のｐ型ＭＯＳトランジスタを、第２実施形態及び第３実施形態と同様、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２とし、負荷素子を第２のＭＯＳトランジスタ（Ｑｐ２）３０３で構成したことにある。
すなわち、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート電極及びソース電極を電圧保持容量電極１０５に接続し、ドレイン電極を画素電極１０７に接続して構成したことにある。
第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２と第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３とは、ソースホロワ型アナログアンプ回路１０４−４として動作する。
そして、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート電極とソース電極はともに電圧保持容量電極１０５に接続されているから、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート−ソース間電圧Ｖｇｓｐは０Ｖとなる。このバイアス条件下で、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のソース−ドレイン間抵抗の値Ｒｄｓｐが、前述の式（１）を満たすように、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の閾値電圧をチャネル・ドーズにより正側にシフト制御している。
図１７は、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のドレイン電流・ゲート入力電圧特性と、動作点を示したものである。なお、図１７においても、Ｖｄｓを−２Ｖから−１４Ｖまでの８通りの曲線が描かれているが、その各曲線が図１７中で位置する関係は、図３及び図４と同じである。
図１７に示すように、ゲート−ソース間電圧が０Ｖの時、ドレイン電流が約１Ｅ−８（Ａ）となるように、チャネルドーズにより、閾値電圧が正側にシフト制御されている。この結果、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｐが−１０Ｖの時、ソース−ドレイン間抵抗の値Ｒｄｓｐは１ＧΩとなる。
上述したように、液晶の等価回路における抵抗Ｒ１の値Ｒｒ、抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｐとを上述の式（１）を満たす値に設定することにより、マルチゲート構造のＭＯＳトランジスタで構成した第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のうち少なくとも一方は、第１実施形態で説明したような動作領域、すなわち、マルチゲート構造のＭＯＳ型トランジスタの等価的な各単体ＴＦＴをＩｄｓのＶｄｓへの依存性の僅少な電圧領域で動作させるようにして構成される。
例えば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作が、弱反転領域での動作となっており、ソース−ドレイン間電圧Ｖｄｓｐが−２Ｖ〜−１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−４のアンプ回路部として動作させる場合の、バイアス電流源として動作する。
また、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作状態と同様に、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。
また、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態だけを上述の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。
この実施形態では、第２実施形態で必要であったバイアス電源３０４及び第３実施形態で必要であったソース電源３０５が不要となっているが、チャネルドーズ工程が余分に必要となる。
これらの構成を除くこの実施形態の各部の構成は、第１実施形態と同一の構成であるので、それらの各部には第１実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−４てで参照し、画素回路を２０−４で参照する。
次に、図１６及び図１７を参照して、この実施形態の動作について説明する。
この実施形態の動作は、上述した第２実施形態及び第３実施形態の液晶表示装置の駆動方法と同様である。
すなわち、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶を画素回路２０−４において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図７に示したものと同様であり、ＴＮ液晶を画素回路２０−４において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図１４に示したものと同様である。
このように、この実施形態の構成によれば、アナログアンプ回路１０４−４をアクティブ負荷型アナログアンプ回路に構成したので、ＩｄｓのＶｄｓへの依存性が大幅に減少され、ゲート−ソース電圧Ｖｇｓの変化は僅少となる。
したがって、アナログアンプ回路１０４−４のゲート入力電圧−画素電圧関係に直線性が得られ、画素電圧Ｖｐｉｘは、データ信号電圧Ｖｄにほぼ比例しており、画素電極１０７のゲインに低下は現れない。
上述のように、アナログアンプ回路１０４−４のゲート入力電圧−画素電圧関係に直線性が得られ、その画素電圧Ｖｐｉｘによって液晶１０９が水平走査期間終了後に当該フィールド期間の間駆動される、すなわち、アナログアンプ回路１０４−４から出力されている画素電圧Ｖｐｉｘが画素電極１０７に印加されて液晶１０９が駆動されるので、画像表示において、データ信号電圧Ｖｄに対応する画素電圧ｖｐｉｘが印加されたときに液晶１０９の静電容量に変化が生じ、又はフィールド期間毎に若しくは数フィールド期間の経過時にデータ信号電圧Ｖｄが変更されて液晶が駆動され、液晶１０９の静電容量に変化が生じてＶｄｓが許容限度内で変わって来たとしても、Ｉｄｓがほぼ一定しているから、画素電圧Ｖｐｉｘの変動を上記特許よりも一層少なくすことができる。
この結果として、図７に示す画素電圧Ｖｐｉｘ、すなわち、アナログアンプ回路１０４−４から出力される画素電圧Ｖｐｉｘは、図９に示すように、ゲート入力電圧に対する画素電圧の直線性が上記特許よりも一層向上しており、画素電圧Ｖｐｉｘを液晶に印加することができ、図１１の液晶の光透過率に示されるように、１フィールド毎に一層良好な階調を得ることが可能となる。
また、ダブルゲート構造のｐ型ＭＯＳトランジスタを使用することにより、チャネル長の短いｐ型ＭＯＳトランジスタの使用が可能になるから、開口率の向上を達成することができる。
そして、この効果を享受しつつこの実施形態の液晶表示装置においても、アナログアンプ回路１０４−４のアンプ回路部として動作する第１の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−４のリセットを第１の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。この結果、小面積でアナログアンプを構成できる。
実施形態５
図１８は、本発明の第５実施形態である液晶表示装置を構成する１つの画素回路を示す図、図１９は、同液晶表示装置の画素回路に用いる抵抗の第１の構造例を示す図、図２０は、同液晶表示装置の画素回路に用いる抵抗の第２の構造例を示す図、図２１は、同液晶表示装置の画素回路に用いる抵抗の第３の構造例を示す図、また、図２２は、同液晶表示装置を構成する画素回路の抵抗の値を変えたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、アンプ入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図である。
この実施形態の構成が、第１実施形態のそれと大きく異なる点は、液晶表示装置を構成するいずれのアナログアンプ回路においてもその負荷素子を抵抗で構成した、すなわち、アナログアンプ回路を受動負荷型アナログアンプ回路として構成した点にある。
その相違点は、第１実施形態のアナログアンプ回路１０４−１のｐ型ＭＯＳトランジスタをｐ型ＭＯＳトランジスタ３０２とし、負荷素子を抵抗３０６で構成したことにある。
したがって、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）３０２と抵抗３０６とで構成されるアナログアンプ回路１０４−４は、ソースホロワ型アナログアンプ回路を構成する。
そのｐ型ＭＯＳトランジスタ（Ｑｐ）３０２は、マルチゲート構造のＭＯＳ型トランジスタであり、また、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３並びにｐ型ＭＯＳトランジスタ（Ｑｐ）３０２は、ｐ-ＳｉＴＦＴで構成されている。
すなわち、ｐ型ＭＯＳ型トランジスタ３０２のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、抵抗３０６の一端を電圧保持容量電極１０５に接続し、他端を画素電極１０７に接続して構成したことにある。
また、抵抗３０６の値ＲＬは、液晶の応答時定数を決めている抵抗成分の値以下に設定されている。すなわち、図７３に示す液晶の等価回路内の抵抗Ｒ１の値Ｒｒ、図７５に示す液晶の等価回路内の抵抗Ｒ２の値Ｒｓｐと、抵抗３０６の値ＲＬとは次式（２）
ＲＬ≦Ｒｒ、 ＲＬ≦Ｒｓｐ…（２）
を満たすことが必要である。
たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、抵抗３０６の値ＲＬは１ＧΩ程度の値に設定されている。１ＧΩという通常の半導体集積回路では用いられない大きな抵抗は、半導体薄膜か、もしくは不純物ドーピングされた半導体薄膜で形成する。
図１９は、抵抗ＲＬを、ライトリー・ドーピングされたｐ型半導体薄膜（ｐ-）で形成した場合の構造例を示したものである。図１９には、ｐ型ＭＯＳトランジスタ（ｐ型ｐ-ＳｉＴＦＴ）３０２の構造も示してある。図１９に示すように、ｐ型ｐ-ＳｉＴＦＴ３０２のソース電極及びドレイン電極のいずれか一方は走査線１０１に接続されており、他方は画素電極１０７に接続されている。ここで、抵抗３０６を形成するｐ-層４０４部分は、式（２）で示した条件を満たすように、不純物ドーピングの量、及び長さ、幅が設計されている。また、ｐ型ｐ-ＳｉＴＦＴ３０２は、高耐圧化のためにライトリー・ドープト・ドレイン（以下ＬＤＤと記す。）構造となっており、工程を簡略化するために、ｐ-ＳｉＴＦＴ４０２のＬＤＤを形成する工程と、抵抗３０６（ｐ-）を形成する工程を同時に行っている。なお、図１９中の参照番号４０３は、ｐ+の領域であり、図１９中の左から右へ付されている４０３、４０４、４０４、４０３が付されている領域が、ｐ型ＭＯＳトランジスタ３０３を構成している。４０１は、ガラス基板である。
次に、抵抗３０６を不純物のドーピングされていない半導体薄膜（ｉ層）５０１で形成した例を図２０に示す。ここで、抵抗３０６を形成するｉ層５０１の長さ、幅は、式（２）を満たすように設計されている。また、ｉ層５０１を抵抗３０６として用いる場合には、図２０に示すように、ｐ型ＭＯＳトランジスタ３０２の、画素電極１０７に接続された側のソース電極及びドレイン電極（ｐ+）４０３のいずれか一方と抵抗３０６となるｉ層５０１との間に、ｐ型にライトリー・ドーピングされたｐ-層４０４を形成しておく。ｐ+層とｉ層を接触させると、極めて高いショットキー抵抗が形成され、式（２）を満たす抵抗を小面積で形成することができなくなってしまうからである。同様に、電圧保持容量電極１０５に接続されたｐ+電極４０３と、ｉ層５０１との間には、ｐ-層４０４を形成する。その他の参照番号は、図１９と同じである。
次に、抵抗３０６を、ライトリー・ドーピングされたｎ型半導体薄膜（ｎ-）で形成した場合の例を図２１に示す。ここで、抵抗３０６を形成するｎ-層６０２の部分は、式（２）で示した条件を満たすように、不純物ドーピングの量、及び長さ、幅が設計されている。ｐ型ｐ-ＳｉＴＦＴ３０２のソース電極及びドレイン電極（ｐ+層）４０３のいずれか一方とｎ-層６０２とを接続する場合には、図２１に示すように、ｐ+層４０３とｎ+層６０１とを金属層４０８を介して接続し、そのｎ+層６０１をｎ-層６０２に接触させる。その他の参照番号は、図１９と同じである。
以上、図１８に示す抵抗３０６を半導体薄膜、不純物ドーピングされた半導体薄膜で形成する場合について説明したが、式（２）を満たす抵抗であれば、他の材料を適用してもよい。
これらの構成を除くこの実施形態の各部の構成は、第１実施形態と同一の構成であるので、それらの各部には第１実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−５で参照し、画素回路を２０−５で参照する。
次に、図１８〜図２２を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、次の通りである。
この実施形態の駆動方法は、第２実施形態、第３実施形態及び第４実施形態と同じである。分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路２０−５において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化は、図７について説明したものと同じである。ここで、液晶は、電圧無印加時に暗い状態となるノーマリー・ブラックモードで動作する例を示している。
ＮＴ液晶を画素回路２０−５において駆動させた場合のゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化は、図１４について説明したものと同じである。
第２実施形態〜第４実施形態と同様、この実施形態においても、今回のフィールド期間電圧保持容量１０６に保持されたゲート入力電圧Ｖａは、アナログアンプ回路１０４−５の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２によって液晶１０９に印加され、その印加は、次のフィールドでゲート走査電圧がＶｇＨとなってリセットが行われるまでの間続行され、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。その出力電圧は、ｐ型ＭＯＳトランジスタのトランス・コンダクタンスｇｍｐと抵抗３０６の値によって変わるが、およそ次の式で表される。
Ｖｐｉｘ≒Ｖａ−Ｖｔｐ （３）
ここで、Ｖｔｐは、通常負の値であるので、図７に示すように、ＶｐｉｘはＶａよりも第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の閾値電圧の絶対値だけ高い電圧となる。
次に、この実施形態の液晶表示装置１０−５を構成する画素回路２０−５の抵抗３０６を変化させてＴＮ液晶を駆動させた場合の例について説明する。この例については、図２２を参照して説明する。
図２２は、その場合のゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。また、ＮＴ液晶は、電圧無印加時に明るい状態となるノーマリー・ホワイトモードで動作される例を示している。また、データ信号電圧Ｖｄとして、数フィールドにわたって、明るい状態にする信号電圧を印加した例を示している。
駆動方法としては、上述した図７で示したものと同様である。ＴＮ液晶は、応答時間が数十ｍｓｅｃ〜１００ｍｓｅｃ程度あるため、図２２に示すように数フィールド掛かって明るい状態に遷移していく。その間、ＴＮ液晶の分子がスイッチングすることにより液晶容量が変化し、従来の液晶表示装置では、前述の図７４に示したように、画素電圧Ｖｐｉｘが変動してしまうため、本来の液晶光透過率Ｔ０を得ることができない。それに対し、この実施形態の液晶表示装置１０−５においては、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がアナログアンプ回路１０４−５のアンプ回路部として動作し、ＴＮ液晶の容量の変化に影響されることなく液晶１０９に一定の電圧を印加し続けることができるので、本来の光透過率が得られ、正確な階調表示を行うことができる。
次に、図１８に示すこの実施形態の液晶表示装置において、抵抗３０６の値を変化させた時の画素電圧Ｖｐｉｘの変化について説明する。
図２２は、図１８における抵抗３０６の値ＲＬを、図７５における液晶の抵抗値Ｒ２の値Ｒｓｐに対し、［１］Ｒｓｐ／４、［２］Ｒｓｐ、［３］２×Ｒｓｐと変えた場合の画素電圧Ｖｐｉｘの変化の様子を示したものである。
図２２に示すように、抵抗３０６の値をＲＬ液晶の抵抗値Ｒｓｐよりも大きくした場合（［３］）、正極性の信号を書き込むフィールドにおいて、画素電圧Ｖｐｉｘは大きな変動を示す。これに対し、抵抗３０６の値ＲＬを液晶抵抗Ｒｓｐ以下にした場合（［１］、［２］）には、画素電圧Ｖｐｉｘの変動はほとんど無くなる。抵抗３０６の値ＲＬを液晶１０９の抵抗Ｒ２の値Ｒｓｐと等しくした場合（［２］）において、若干の変動が認められるが、その変動している期間は１フィールド期間に比べて非常に短い期間であり、階調表示制御を行う上で影響は無い。
以上説明した理由により、この実施形態の液晶表示装置１０−５において、抵抗３０３の値ＲＬは前述の式（２）で示された条件を満たすように設計される。実際には、画素電圧Ｖｐｉｘの変動量と消費電力を考慮して、抵抗３０６の値ＲＬを決定する。消費電力を小さくするためには、画素電圧Ｖｐｉｘの変動が液晶の光透過率に影響を及ぼさない範囲内で抵抗３０６の値ＲＬはできるだけ大きく設計するのが望ましい。
このように、この実施形態の構成によれば、第２実施形態で説明したと同様、ダブルゲート構造の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−５のアンプ回路部に使用したので、ＩｄｓのＶｄｓへの依存性が大幅に減少、ゲート−ソース電圧Ｖｇｓの変化が生じなくなる。
したがって、アナログアンプ回路１０４−５のゲート入力電圧−画素力電圧関係に、直線性が得られ、信号線１０２上のデータ信号電圧Ｖｄの変更態様（フィールド毎の、又は複数フィールド経過時の変更）を問わず、画素電圧Ｖｐｉｘが、アナログアンプ回路１０４−５から画素電極１０７を介して液晶１０９に印加されて液晶１０９の静電容量に変化が生じても、液晶１０９に印加される画素電圧Ｖｐｉｘは、信号線１０２上のデータ信号電圧Ｖｄデータにほぼ比例しており、画素電極１０７に掛かる画素電圧Ｖｐｉｘのゲインに低下は現れない。
アナログアンプ回路１０４−５のゲート入力電圧−画素電圧特性に直線性が得られるから、水平走査期間終了後に当該フィールド期間の間、アナログアンプ回路１０４−５から出力されている画素電圧Ｖｐｉｘが画素電極１０７に印加されて液晶１０９が駆動され、この駆動と同様の駆動が各画素回路で行われて画像が表示される際において、データ信号電圧Ｖｄの変更乃至はその変更が無い状態における液晶１０９の応答に伴ってＶｄｓが許容限度内で変わっても、Ｉｄｓがほぼ一定しているから、画素電圧Ｖｐｉｘの変動を上記特許よりも一層少なくすることができる。液晶１０９の光透過率も、１フィールド毎の階調も、上記特許よりも一層向上する。
この結果として、第２実施形態で参照した図７及び図１４の画素電圧Ｖｐｉｘの波形に示すように、１フィールド期間に亘ってゲート入力電圧−画素電圧特性の直線性が上記特許よりも一層向上している画素電圧を液晶に印加することができ、図１１に示すように、液晶１０９の光透過率にも示されるように、１フィールド毎に一層良好な階調を得ることが可能となる。
また、ダブルゲート構造のＭＯＳトランジスタを使用することにより、チャネル長の短いＭＯＳトランジスタの使用が可能になるから、開口率の向上を達成することができる。
そして、この効果を享受しつつ、この実施形態の液晶表示装置においても、アナログアンプ回路１０４−５のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−５のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となる。この結果、小面積でアナログアンプ回路１０４−５を構成でき、高開口率化を図るのに顕著な効果が得られる。
実施形態６
図２３は、この発明の第６実施形態である液晶表示装置を構成する１つの画素回路を示す図、図２４は、同液晶表示装置を構成する画素回路の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）７０３のドレイン電流−ゲート入力電圧特性を示す図、図２５は、同液晶表示装置を構成する画素回路において高速液晶を駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ゲート入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図、また、図２６は、同液晶表示装置を構成する画素回路においてＮＴ液晶を駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ゲート入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図である。
この実施形態の構成が、第２実施形態のそれと大きく異なるところは、第２実施形態におけるｎ型ＭＯＳトランジスタ１０３をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第１のｎ型ＭＯＳトランジスタ７０２とし、第２のｐ型ＭＯＳトランジスタ３０３を第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３として構成した点である。なお、この関係は、後述する第７実施形態及び第８実施形態においても同じである。
すなわち、その相違点は、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続し、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート電極を電圧保持容量電極１０５に接続し、ドレイン電極を画素電極１０７に接続し、ソース電極をソース電源７０４に接続して構成したことにある。
そして、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のうち少なくとも一方は、マルチゲート構造のｎ型ＭＯＳトランジスタであり、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１並びに第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、ｐ-ＳｉＴＦＴで構成されている。
また、ソース電源７０４は、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のソース−ドレイン間抵抗の値Ｒｄｓｎが、液晶の応答時定数を決めている抵抗成分の値以下となるソース電圧を第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のソース電極に供給する。すなわち、図７３に示した液晶の等価回路における抵抗Ｒ１の値Ｒｒ、図７５に示した液晶の等価回路における抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｎとが、次式（４）に示す関係となっている。
Ｒｄｓｎ≒Ｒｒ、Ｒｄｓｎ≒Ｒｓｐ （４）
を満たす電圧がソース電源７０４から第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）７０３のソース電極に供給される。
たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、ソース−ドレイン間抵抗の値Ｒｄｓｎが１ＧΩを越えさせないソース電圧ＶＳがソース電源７０４から供給される。第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の動作点は、図２４に示した動作点と同様である。なお、図２４は、理想的に曲線を描いた図である。図２４においても、Ｖｄｓを−２Ｖから−１４Ｖまでの８通りの曲線が描かれているが、その各曲線が図２４中で位置する関係は、図３及び図４と同じである。
すなわち、この実施形態では、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート−ソース間電圧（ＶＣＨ−ＶＳ）を３Ｖ程度に設定している。たとえば、電圧保持容量電圧ＶＣＨを３Ｖ、ＶＳを０Ｖに設定する。この結果、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｎが１０Ｖの時、ソース−ドレイン間抵抗の値Ｒｄｓｎは１ＧΩとなる。
また、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、マルチゲート構造のｎ型ＭＯＳトランジスタであり、弱反転領域で動作している。すなわち、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に流れる電流Ｉｄｓは、該ｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に掛かるソース−ドレイン間電圧Ｖｄｓｎに依存性がほぼ無くなっているから（図２４）、ソース−ドレイン間電圧Ｖｄｓｎが２〜１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２をアナログアンプ回路１０４−６のアンプ回路部として動作させる場合の、バイアス電流源として動作する。
また、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の双方をダブルゲート構造のＭＯＳトランジスタとしもよい。さらには、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のみをダブルゲート構造のＭＯＳトランジスタとしてもよい。
これらの構成を除くこの実施形態の各部の構成は、第２実施形態と同一の構成であるので、それらの各部には第２実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−６で参照し、画素回路を２０−６で参照する。
次に、図２３〜図２６を参照して、この実施形態の動作について説明する。
図２５は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路２０−６において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。ここでの液晶の表示態様は、電圧無印加時に暗い状態となるノーマリー・ブラックモードで動作する例を示している。
図２５に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ローレベルＶｇＬとなることによって、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｐ型ＭＯＳトランジスタ（Ｑｐ）７０１を経由して第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極に転送される。一方、その水平走査期間において、画素電極１０７は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２を経由してゲート走査電圧ＶｇＬが転送されることによりリセット状態へ遷移される。
つまり、水平走査期間において画素電圧ＶｐｉｘがＶｇＬとなることで、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のリセット、すなわち、ノーマルブラック状態への表示切り換えが同時に行われる。第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２は、水平走査期間が終了した後、ソースフォロワ型アナログアンプ回路１０４−６のアンプ回路部として動作する。これを以下に述べる。
水平走査期間が終了し、ゲート走査電圧Ｖｇがハイレベルになると、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１はオフ状態となり、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極に転送されたデータ信号電圧は電圧保持容量１０６により保持される。この際、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａは、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１がオフ状態になる時刻において、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図２５には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。
第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがローレベルとなり、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１が選択されるまで保持される。
一方、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２は、水平走査期間にリセットが完了しており、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−６のアンプ回路部として動作する。この動作を生じさせるため、電圧保持容量電極１０５には、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２をアナログアンプ回路１０４−６のアンプ回路部として動作させるための電圧として、少なくとも（Ｖｄｍｉｎ−Ｖｔｎ）よりも低い電圧を供給しておく。そのＶｄｍｉｎはデータ信号電圧Ｖｄの最小値であり、Ｖｔｎは第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の閾値電圧である。
第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２は、次のフィールドでゲート走査電圧がＶｇＬとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧（画素電圧）を出力することができる。
この出力電圧を出力するアクティブ負荷型アナログアンプ回路１０４−６は、第２実施形態において図８〜図１１を参照して詳しくは説明したと同様の動作するので、ゲート入力電圧Ｖａとアナログ階調電圧（画素電圧）との間に直線性が得られ、その電圧範囲も広い。データ信号電圧Ｖｄと光透過率との間にも、直線性が得られる。
次に、ＴＮ液晶を液晶表示装置の画素回路２０−６の液晶としてＴＮ液晶１０９を用いた場合の駆動方法について説明する。
図２６は、その場合のゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。ここでの液晶１０９は、電圧無印加時に明るい状態となるノーマリー・ホワイトモードで動作する例を示している。また、データ信号電圧Ｖｄとして、数フィールドにわたって、明るい状態にする信号電圧を印加した例を示している。駆動方法としては、前述の図２５で示したものと同様である。
ＴＮ液晶は、応答時間が数十ｍｓｅｃ〜１００ｍｓｅｃ程度あるため、図２６に示すように数フィールド掛かって明るい状態に遷移していく。その間、ＴＮ液晶の分子がスイッチングすることにより液晶容量が変化し、従来の液晶表示装置では、前述の図７４に示したように、画素電圧Ｖｐｉｘが変動してしまうため、本来の液晶光透過率Ｔ０を得ることができない。
それに対し、この実施形態の液晶表示装置１０−６においては、第１の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がアナログアンプ回路１０４−６のアンプ回路部として動作し、かつ、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２が上述したようにＩｄｓのＶｄｓへの依存性がほぼ無くなる電圧領域、すなわち、弱反転領域で動作するように設定されているので、ＴＮ液晶が駆動され、その容量の変化があってもそれに影響されることなく液晶１０９にデータ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘをフィールド毎に印加することができるので、本来の光透過率が得られ、正確な階調で画像を表示することができる。
このように、この実施形態の構成によれば、第２実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に変更してアナログアンプ回路１０４−６を構成したことに伴つて、第１及び第２のｎ型ＭＯＳトランジスタ７０２、７０３を動作させるのに必要な電圧の極性を変えることにより、第２実施形態と同様の効果、すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−６のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−６のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−６を構成でき、第２実施形態と同等の高開口率を得ることができる。
実施形態７
図２７は、この発明の第７実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第３実施形態のそれと大きく異なるところは、第３実施形態におけるｎ型ＭＯＳトランジスタ（Ｑｎ）１０３をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２とし、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３として構成した点である。
すなわち、その相違点は、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続し、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート電極をバイアス電源７０５に接続し、ドレイン電極を画素電極１０７に接続し、ソース電極を電圧保持容量電極１０５に接続して構成したことにある。
そして、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のうち少なくとも一方は、マルチゲート構造のｎ型ＭＯＳトランジスタであり、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１並びに第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、ｐ-ＳｉＴＦＴで構成されている。
第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート電極に供給するバイアス電源７０５は、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のソース−ドレイン間抵抗Ｒｄｓｎが、液晶の応答時定数を決めている抵抗成分の値以下となるように設定されている。すなわち、図７３に示した液晶の等価回路における抵抗Ｒ１の値Ｒｒ、図７５に示した液晶の等価回路における抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｎは次式（５）に示す関係となっている。
Ｒｄｓｎ≒Ｒｒ、Ｒｄｓｎ≒Ｒｓｐ （５）
たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、ソース−ドレイン間抵抗の値Ｒｄｓｎが１ＧΩを越えさせないバイアス電圧ＶＢがバイアス電源７０５から第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート電極に供給される。図２４は、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流−ゲート入力電圧特性と動作点を示したものである。図２４の例では、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート−ソース間電圧（ＶＢ−ＶＣＨ）を３Ｖ程度に設定している。
たとえば、電圧保持容量電圧ＶＣＨを０Ｖ、ゲート電極の電圧ＶＢを３Ｖに設定する。この結果、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｎが１０Ｖの時、ソース−ドレイン間抵抗の値Ｒｄｓｎは１ＧΩとなる。また、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、弱反転領域で動作している。
すなわち、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に流れる電流Ｉｄｓは、該ｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に掛かるソース−ドレイン間電圧Ｖｄｓｎに依存性がほぼ無くなっているから（図２４）、ソース−ドレイン間電圧Ｖｄｓｎが２〜１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２をアナログアンプ回路のアンプ回路部として動作させる場合の、バイアス電流源として動作している。
これらの構成を除くこの実施形態の各部の構成は、第３実施形態と同一の構成であるので、それらの各部には第３実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−７で参照し、画素回路を２０−７で参照する。
次に、図２７を参照して、この実施形態の動作について説明する。
その動作は、上述した第７実施形態の駆動方法と同様である。
すなわち、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶を画素回路２０−７において駆動させた場合の画素電圧Ｖｐｉｘ、液晶の光透過率は、図２５に示したものと同様であり、ＴＮ液晶を画素回路２０−７において駆動させた場合の画素電圧Ｖｐｉｘ、液晶の光透過率は、図２６に示したものと同様である。
このように、この実施形態の構成によれば、第３実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に変更してアナログアンプ回路１０４−７を構成したことに伴つて、第１及び第２のｎ型ＭＯＳトランジスタ７０２、７０３を動作させるのに必要な電圧の極性を変えることにより、第３実施形態と同様の効果、すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−７のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−７のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−７を構成でき、第３実施形態と同等の高開口率を得ることができる。
実施形態８
図２８は、この発明の第８実施形態である液晶表示装置を構成する１つの画素回路を示す図、また、図２９は、同液晶表示装置を構成する画素回路の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流−ゲート入力電圧特性を示す図である。
この実施形態の構成が、第４実施形態のそれと大きく異なる点は、第４実施形態におけるｎ型ＭＯＳトランジスタ（Ｑｎ）１０３をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２とし、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３として構成した点である。
すなわち、その相違点は、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続し、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電極を画素電極１０７に接続し、ゲート電極及びソース電極を電圧保持容量電極１０５に接続して構成したことにある。
そして、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のうち少なくとも一方は、マルチゲート構造のｎ型ＭＯＳトランジスタであり、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１並びに第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、ｐ-ＳｉＴＦＴで構成されている。
また、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート電極とソース電極はともに電圧保持容量電極１０５に接続されているため、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート−ソース間電圧Ｖｇｓｎは０Ｖとなる。このバイアス条件下で、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のソース−ドレイン間抵抗の値Ｒｄｓｎが前述の式（４）を満たすように、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の閾値電圧をチャネル・ドーズにより負側にシフト制御している。図２９は、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流・ゲート入力電圧特性と、動作点を示したものである。なお、図２９は、理想的に曲線を描いた図である。図２９においても、Ｖｄｓを−２Ｖから−１４Ｖまでの８通りの曲線が描かれているが、その各曲線が図２９中で位置する関係は、図３及び図４と同じである。
図２９に示すように、ゲート−ソース間電圧が０Ｖの時、ドレイン電流が約１Ｅ−８（Ａ）となるように、チャネルドーズにより、閾値電圧が負側にシフト制御されている。この結果、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｎが１０Ｖの時、ソース−ドレイン間抵抗の値Ｒｄｓｎは１ＧΩとなる。また、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、弱反転領域で動作している。
すなわち、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に流れる電流Ｉｄｓは、該ｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に掛かるソース−ドレイン間電圧Ｖｄｓｎに依存性がほぼ無くなっているから（図２９）、ソース−ドレイン間電圧Ｖｄｓｎが２〜１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２をアナログアンプ回路１１０４−８のアンプ回路部として動作させる場合の、バイアス電流源として動作している。
第８実施形態では、第６実施形態で必要であったバイアス電源７０４、第７実施形態で必要であったソース電源７０５が不要となっているが、チャネルドーズ工程が余分に必要となる。
これらの構成を除くこの実施形態の各部の構成は、第４実施形態と同一の構成であるので、それらの各部には第４実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−８で参照し、画素回路を２０−８で参照する。
次に、図２８及び図２９を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、上述した第６実施形態及び第７実施形態の液晶表示装置の駆動方法と同様である。
すなわち、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶を画素回路２０−８において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図２５に示したものと同様であり、ＮＴ液晶を画素回路２０−８において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図２６に示したものと同様である。
このように、この実施形態の構成によれば、第４実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ７０３に変更してアナログアンプ回路１０４−８を構成したことに伴つて、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３を動作させるのに必要な電圧の極性を変えることにより、第４実施形態と同様の効果、すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−８のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−８のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−８を構成でき、第４実施形態と同等の高開口率を得ることができる。
実施形態９
図３０は、この発明の第９実施形態の液晶表示装置を構成する１つの画素回路を示す図、図３１は、同液晶表示装置の画素回路に用いる抵抗の第１の構造例を示す図、図３２は、同液晶表示装置の画素回路に用いる抵抗の第２の構造例を示す図、図３３は、同液晶表示装置の画素回路に用いる抵抗の第３の構造例を示す図、また、図３４は、同液晶表示装置を構成する画素回路において高速液晶の駆動を抵抗の値を変えて駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、アンプ入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図である。
この実施形態の構成が、第５実施形態のそれと大きく異なる点は、第５実施形態における画素回路１０−５のｐ型ＭＯＳトランジスタ（Ｑｐ）１０３をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をｎ型ＭＯＳトランジスタ（Ｑｎ）７０２として構成した点にある。
そして、ｎ型ＭＯＳトランジスタ（Ｑｎ）７０２は、マルチゲート構造のＭＯＳ型トランジスタであり、また、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１並びにｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２は、ｐ-ＳｉＴＦＴで構成されている。
すなわち、ｎ型ＭＯＳ型トランジスタ７０２のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｎ）７０１のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、いずれか他方を抵抗３０６に接続し、抵抗３０６の一端を電圧保持容量電極１０５に接続し、他端を画素電極１０７に接続して構成したことにある。
また、抵抗３０６の値ＲＬは、液晶の応答時定数を決めている抵抗成分の値以下に設定されている。すなわち、図７２に示した液晶等価回路における抵抗Ｒ１の値Ｒｒ、図７４に示した液晶等価回路における抵抗Ｒ２の値Ｒｓｐと、抵抗３０６の値ＲＬは上記式（４）に示す関係となっている。
たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、抵抗３０６の値ＲＬは１ＧΩ程度の値に設定されている。１ＧΩという通常の半導体集積回路では用いられない大きな抵抗は、半導体薄膜か、もしくは不純物ドーピングされた半導体薄膜で形成する。
図３１は、抵抗３０６を、ライトリー・ドーピングされたｎ型半導体薄膜（ｎ-）で形成した場合の構造例を示したものである。図３１には、ｎ型ｐ-ＳｉＴＦＴ１（ｎ型ＭＯＳトランジスタ）７０２の構造も示してある。図３１に示すように、ｎ型ｐ-ＳｉＴＦＴ７０２のソース電極及びドレイン電極のいずれか一方（左側のｎ＋層部分６０１）は金属４０６を介して走査線１０１に接続されており、他方（右側のｎ＋層部分６０１）は画素電極１０７に接続されている。ここで、抵抗３０６を形成するｎ-層部分６０２（電圧保持電極１０５に接続されるｎ＋層部分６０１と画素電極１０７に接続されるｎ＋層部分６０１との間のｎ-層部分）は、式（４）で示した条件を満たすように、不純物ドーピングの量、及び長さ、幅が設計されている。また、ｎ型ｐ-ＳｉＴＦＴ７０２は、高耐圧化のためにライトリー・ドープト・ドレイン（以下ＬＤＤと記す。）構造となっており、工程を簡略化するために、ｐ-ＳｉＴＦＴのＬＤＤを形成する工程と、抵抗ＲＬ（ｎ-）を形成する工程を同時に行っている。
なお、画素電極１０７に接続されるｎ＋層部分６０１と走査線１０１に接続されるｎ＋層部分６０１との間に第１のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２が形成される。第１のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２が形成される層部分中の参照番号６０２は、ｎ＋層部分である。４０１は、ガラス基板である。
次に、抵抗３０６を不純物のドーピングされていない半導体薄膜（ｉ層）５０１で形成した例を図３２に示す。ここで、抵抗３０６を形成するｉ層５０１の長さ、幅は、式（４）を満たすように設計されている。また、ｉ層５０１を抵抗３０６として用いる場合には、図３２に示すように、ｎ型ｐ-ＳｉＴＦＴ７０２の、画素電極１０７に接続された側のソース電極及びドレイン電極のいずれか一方の電極（ｎ+）６０１と抵抗３０６（ｉ層５０１）の間に、ｎ型にライトリー・ドーピングされたｎ-層６０２を形成しておく。ｎ+層とｉ層を接触させると、極めて高い抵抗値のショットキー抵抗が形成され、式（４）を満たす抵抗を小面積で形成することができなくなってしまうからである。同様に、電圧保持容量電極１０５に接続されたｎ+電極６０１と、ｉ層５０１との間にも、ｎ-層６０２が形成されている。その他の参照番号は、図３１と同じである。
次に、抵抗３０６を、ライトリー・ドーピングされたｐ型半導体薄膜（ｐ-）で形成した場合の例を図３３に示す。図３３において、抵抗３０６を形成するｐ-層４０４の部分は、式（４）で示した条件を満たすように、不純物ドーピングの量、及び長さ、幅が設計されている。ｎ型ｐ-ＳｉＴＦＴ１６０１のソース−ドレイン電極（ｎ+層）６０１と、ｐ-層４０４とを接続する場合には、図３３に示すように、ｎ+層６０１とｐ+層４０３とを金属層４０８を介して接続し、そのｐ+層４０３をｐ-層４０４に接触させる。その他の参照番号は、図３１と同じである。
以上、抵抗３０６を半導体薄膜、不純物ドーピングされた半導体薄膜で形成する場合について説明したが、式（４）を満たす抵抗であれば、他の材料を適用してもよい。
次に、図３０に示した本発明の液晶表示装置１０−９において、抵抗３０６の値ＲＬを変化させた時の画素電圧Ｖｐｉｘの変化について説明する。図３４は、図３０における抵抗３０６の値ＲＬを、図７５における液晶１０９の抵抗値Ｒｓｐに対し、［１］Ｒｓｐ／４、［２］Ｒｓｐ、［３］２×Ｒｓｐと変えた場合の画素電圧Ｖｐｉｘの変化の様子を示したものである。図３４に示すように、抵抗３０６の値ＲＬを液晶１０９の抵抗値Ｒｓｐよりも大きくした場合（［３］）、負極性の信号を書き込むフィールドにおいて、画素電圧Ｖｐｉｘは大きな変動を示す。これに対し、抵抗３０６の値ＲＬを液晶１０９の抵抗値Ｒｓｐ以下にした場合（［１］、［２］）には、画素電圧Ｖｐｉｘの変動はほとんど無くなる。抵抗３０６の値ＲＬを液晶１０９の抵抗値Ｒｓｐと等しくした場合（［２］）において、若干の変動が認められるが、その変動している期間は１フィールド期間に比べて非常に短い期間であり、階調表示制御を行う上で影響は無い。
以上説明した理由により、図３０に示す液晶表示装置において、抵抗３０６の値ＲＬは前述の式（４）で示された条件を満たすように設計される。実際には、画素電圧Ｖｐｉｘの変動量と消費電力を考慮して、抵抗３０６の値ＲＬを決定する。消費電力を小さくするためには、画素電圧Ｖｐｉｘの変動が液晶の光透過率に影響を及ぼさない範囲内で抵抗３０６の値ＲＬはできるだけ大きく設計するのが望ましい。
これらの構成を除くこの実施形態の各部の構成は、第５実施形態と同一の構成であるので、それらの各部には第５実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−９で参照し、画素回路を２０−９で参照する。
次に、図３０及び図３４を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、第６実施形態〜第８実施形態の液晶表示装置の駆動方法と同じである。
すなわち、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶を画素回路２０−９において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図２５に示したものと同様であり、ＮＴ液晶を画素回路２０−９の液晶において駆動させた場合の画素電圧Ｖｐｉｘ、液晶の光透過率は、図２６に示したものと同様である。
このように、この実施形態の構成によれば、第５実施形態のｐ型ＭＯＳトランジスタ３０２をｎ型ＭＯＳトランジスタ７０２に変更してアナログアンプ回路１０４−９を構成したことに伴つて、ｎ型ＭＯＳトランジスタ７０２を動作させるのに必要な電圧の極性を変えることにより、第５実施形態と同様の効果、すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−８のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−８のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−９を構成でき、第５実施形態と同等の高開口率を得ることができる。
実施形態１０
図３５は、この発明の第１０実施形態である液晶表示装置を構成する１つの画素回路を示す図、また、図３６は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート、及び液晶の光透過率の変化を示す図である。
この実施形態の構成が、第２実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｎ型ＭＯＳ型トランジスタ（Ｑｎ）１０３（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第２実施形態と同一の構成であるので、それらの各部には第２実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１０で参照し、画素回路を２０−１０（Ｎ−１）、２０−１０（Ｎ）で参照する。
次に、図３５及び図３６を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１０の駆動方法は、アナログアンプ回路１０４−１０（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを除き、第２実施形態の液晶表示装置１０−２の駆動方法とほぼ同じで、その駆動方法は下記の通りである。
図３６は、図７と同様、高速液晶を電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート、及び液晶の光透過率の変化を示したものである。
図３６に示すように、（Ｎ−１）番目のゲート走査電圧Ｖｇ（Ｎ−１）がハイレベルＶｇＨとなる期間においては、画素電極１０７（Ｎ）は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態となる。この（Ｎ−１）番目の走査線の選択期間において画素電圧ＶｐｉｘがＶｇＨとなることで、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のリセットも行われ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）は、（Ｎ−１）番目の走査線１０１（Ｎ−１）の選択期間が終了した後、ソースフォロワ型のアナログアンプ回路１０４−１０（Ｎ）として動作する。それを以下に説明する。
Ｎ番目のゲート走査電圧Ｖｇ（Ｎ）がハイレベルＶｇＨとなる期間において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）を経由して第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート電極に転送される。水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）はオフ状態となり、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート電極に転送されたデータ信号電圧Ｖｄは電圧保持容量１０６（Ｎ）により保持される。
そのとき、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート入力電圧Ｖａは、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）がオフ状態になる時刻において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図３６には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６（Ｎ）の値を大きく設計することにより小さくすることができる。第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート入力電圧Ｖａは、次のフィールド期間において、再びＮ番目のゲート走査電圧Ｖｇがハイレベルとなり、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）が選択されるまで保持される。
一方、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）は、（Ｎ―１）番目の水平走査期間にリセットが完了しており、Ｎ番目の水平走査期間以降は、画素電極１０７（Ｎ）をソース電極としたソースフォロワ型アナログアンプ回路１０４−１０（Ｎ）のアンプ回路部として動作する。この際、電圧保持容量電極１０５（Ｎ）には、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）をアナログアンプ回路１０４−１０（Ｎ）として動作させるために、少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の閾値電圧である。第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）は、次のフィールドで（Ｎ−１）番目のゲート走査電圧がＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。
また、この実施形態の画素回路２０−１０によってＴＮ液晶を駆動することも当然可能である。従来の液晶表示装置では、ＴＮ液晶の分子がスイッチングすることにより液晶容量が変化し、前述の図７４に示したように、画素電圧Ｖｐｉｘが変動してしまい、本来の液晶光透過率Ｔ０を得ることができない。
それに対し、この実施形態の液晶表示装置１０−１０においては、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）がアナログアンプ回路１０４−１０（Ｎ）のアンプ回路部として動作し、ＴＮ液晶の容量の変化に影響されることなく液晶１０９（Ｎ）に一定の電圧を印加し続けることができるので、本来の光透過率が得られ、正確な階調表示を行うことができる。
このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって行われることを除き、第２実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９（Ｎ）に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１０（Ｎ）のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の電源及びリセット電源として走査線（Ｎ−１）走査電圧を利用すると共に、アナログアンプ回路１０４−１０（Ｎ）のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１０（Ｎ）を構成でき、第２実施形態と同等の高開口率を得ることができる。
実施形態１１
図３７は、この発明の第１１実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第３実施形態のそれと大きく異なるところは、液晶表示装置１０−１１を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｎ型ＭＯＳ型トランジスタ（Ｑｎ）１０３（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第３実施形態と同一の構成であるので、それらの各部には第３実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１１で参照し、画素回路を２０−１１（Ｎ−１）、２０−１１（Ｎ）で参照する。
次に、図３７を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１１の駆動方法は、アナログアンプ回路１０４−１１（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第３実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−１１（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査線電圧Ｖｇ（Ｎ−１）によって行われることを除き、第３実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９（Ｎ）に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１１（Ｎ）のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の電源及びリセット電源として走査線（Ｎ−１）走査電圧を利用すると共に、アナログアンプ回路１０４−１１（Ｎ）のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１１（Ｎ）等を構成でき、第３実施形態と同等の高開口率を得ることができる。
実施形態１２
図３８は、この発明の第１２実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第４実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｎ型ＭＯＳ型トランジスタ（Ｑｎ）１０３（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第４実施形態と同一の構成であるので、それらの各部には第４実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１２で参照し、画素回路を２０−１２で参照する。
次に、図３８を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１２の駆動方法は、アナログアンプ回路１０４−１２（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第４実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−１１（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査線電圧Ｖｇ（Ｎ−１）によって行われることを除き、第４実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９（Ｎ）に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１２のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の電源及びリセット電源として走査線（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１２のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１２を構成でき、第４実施形態と同等の高開口率を得ることができる。
実施形態１３
図３９は、この発明の第１３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第５実施形態のそれと異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｎ型ＭＯＳ型トランジスタ（Ｑｎ）１０３（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、ｐ型ＭＯＳトランジスタ（Ｑｐ）３０２（Ｎ）のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第５実施形態と同一の構成であるので、それらの各部には第５実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１３で参照し、画素回路を２０−１３で参照する。
次に、図３９を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、アナログアンプ回路１０４−１３（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第５実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−１３（Ｎ）のｐ型ＭＯＳトランジスタ（Ｑｐ）３０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
このように、この実施形態の構成によれば、ｐ型ＭＯＳトランジスタ（Ｑｐ）３０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査線電圧Ｖｇ（Ｎ−１）によって行われることを除き、第５実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１３のアンプ回路部として動作するｐ型ＭＯＳトランジスタ（Ｑｐ）３０２（Ｎ）の電源及びリセット電源として走査線（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１３のリセットをｐ型ＭＯＳトランジスタ（Ｑｐ）３０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１３を構成でき、第５実施形態と同等の高開口率を得ることができる。
実施形態１４
図４０は、この発明の第１４実施形態である液晶表示装置を構成する１つの画素回路を示す図、図４１は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図、図４２は、シングルゲート構造のＭＯＳ型トランジスタのデータ信号電圧−透過率の関係を示す図、また、図４３は、ダブルゲート構造のＭＯＳ型トランジスタのデータ信号電圧−透過率の関係を示す図である。
この実施形態の構成が、第６実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第６実施形態と同一の構成であるので、それらの各部には第６実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１４で参照し、画素回路を２０−１４で参照する。
次に、図４０〜図４３を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１４の駆動方法は、アナログアンプ回路２０−１４（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを除き、第６実施形態の液晶表示装置の駆動方法とほぼ同じであるが、その駆動方法を以下に説明する。
図４１は、図２５と同様、高速液晶を電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。
図４１に示すように、（Ｎ−１）番目のゲート走査電圧Ｖｇ（Ｎ−１）がハイレベルＶｇＨとなる期間においては、画素電極１０７（Ｎ）は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態へ遷移される。この（Ｎ−１）番目の走査線１０１（Ｎ−１）の選択期間において画素電圧ＶｐｉｘがＶｇＨとなることで、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のリセットも行われ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）は、（Ｎ−１）番目の走査線１０１（Ｎ−１）の選択期間が終了した後、ソースフォロワ型のアナログアンプ回路１０４（Ｎ）のアンプ回路部として動作する。それを以下に説明する。
次に、Ｎ番目のゲート走査電圧Ｖｇ（Ｎ）がハイレベルＶｇＨとなる期間において、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）を経由して第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極に転送される。水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）はオフ状態となり、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極に転送されたデータ信号電圧Ｖｄは電圧保持容量１０６により保持される。
そのとき、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート入力電圧Ｖａは、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）がオフ状態になる時刻において、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図４１には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート入力電圧Ｖａは、次のフィールド期間において、再びＮ番目のゲート走査電圧Ｖｇがハイレベルとなり、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）が選択されるまで保持される。
一方、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）は、（Ｎ―１）番目の水平走査期間にリセットが完了しており、Ｎ番目の水平走査期間において、画素電極１０７（Ｎ）をソース電極としたソースフォロワ型アナログアンプ回路１０４−１４（Ｎ）として動作する。この際、電圧保持容量電極１０５には、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）をアナログアンプ回路１０４−１４（Ｎ）として動作させるために、少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の閾値電圧である。第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）は、次のフィールドで（Ｎ−１）番目のゲート走査電圧がＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。
また、図４１では、読み取り難いデータ信号電圧Ｖｄと光透過率との関係について、図４２及び図４３を参照して説明する。図４２及び図４３においては、いずれも、データ信号電圧Ｖｄを５．６Ｖから１６Ｖの範囲の電圧を印加したときの光透過率を表している。
図４２及び図４３において、縦軸は光透過率（％）であり、横軸はデータ信号電圧Ｖｄとデータ入力電圧の中間電圧（Ｖｃ＝１０．８Ｖ）との差の絶対値、すなわち、振幅（｜Ｖｄ−Ｖｃ｜）（図４２及び図４３ではデータ電圧の振幅として表してある）である。そして、中間電圧Ｖｃよりデータ信号電圧Ｖｄが大きいとき正極性とし、小さいとき負極性としてデータ信号電圧Ｖｄを表してある。また、光透過率は、図４１の光透過率の時間経過において各フィールドで光透過率が安定した状態での値を示している。
図４２は、シングルゲート構造のＭＯＳトランジスタを用いた場合を示し、図４３は、ダブルゲート構造のＭＯＳトランジスタを用いた場合を示している。
シングルゲート構造の場合は、アナログアンプ回路のゲインが低いため、最大の光透過率が９４％弱しか得られず、さらに悪いことには、アナログアンプ回路の入出力特性が悪いため、正極性と負極性とで光透過率が大きく異なっており、その差は最大で９％にもなる。
ダブルゲート構造の場合は、アナログアンプ回路１０４−１４のゲインが高いため、最大の光透過率が１００％となり、また、アナログアンプ回路１０４−１４の入出力特性の直線性が高く、正極性と負極性との光透過率にほとんど差はなく、その差は０．１％にも達しない。
また、この実施形態の画素回路２０−１４によってＴＮ液晶を駆動することも当然可能である。従来の液晶表示装置では、ＴＮ液晶の分子がスイッチングすることにより液晶容量が変化し、前述の図７４に示したように、画素電圧Ｖｐｉｘが変動してしまい、本来の液晶光透過率Ｔ０を得ることができない。
それに対し、この実施形態の液晶表示装置においては、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がアナログアンプ回路１０４−１４のアンプ回路部として動作し、ＴＮ液晶の容量の変化に影響されることなく液晶１０９（Ｎ）に一定の電圧を印加し続けることができるので、本来の光透過率が得られ、正確な階調表示を行うことができる。
このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって行われることを除き、第６実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９（Ｎ）に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１４（Ｎ）のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２（Ｎ）の電源及びリセット電源として走査線（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１４（Ｎ）のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１４（Ｎ）を構成でき、第６実施形態と同等の高開口率を得ることができる。
実施形態１５
図４４は、この発明の第１５実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第７実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第７実施形態と同一の構成であるので、それらの各部には第７実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１５で参照し、画素回路を２０−１５で参照する
次に、図４４を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、アナログアンプ回路１０４−１５（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第７実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１４実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−１５（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって行われることを除き、第７実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１５（Ｎ）のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の電源及びリセット電源として走査線１０１（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１５のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１５（Ｎ）等を構成でき、第７実施形態と同等の高開口率を得ることができる。
実施形態１６
図４５は、この発明の第１６実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第８実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第８実施形態と同一の構成であるので、それらの各部には第８実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１６で参照し、画素回路を２０−１６で参照する。
次に、図４５を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１６の駆動方法は、アナログアンプ回路１０４−１６（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第８実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１４実施形態で説明したところを参照すれば、一層良く理解されるので、アナログアンプ回路１０４−１６（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査線電圧Ｖｇ（Ｎ−１）によって行われることを除き、第８実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９（Ｎ）に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１ ６（Ｎ）のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の電源及びリセット電源として走査線１０１（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１６のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１６を構成でき、第８実施形態と同等の高開口率を得ることができる。
実施形態１７
図４６は、この発明の第１７実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第９実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成する第１のｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第９実施形態と同一の構成であるので、それらの各部には第９実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１７で参照し、画素回路を２０−１７で参照する。
次に、図４６を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、アナログアンプ回路１０４−１７（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第９実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１４実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−１７（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査線電圧Ｖｇ（Ｎ−１）によって行われることを除き、第９実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１ ７（Ｎ）のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の電源及びリセット電源として走査線１０１（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１７（Ｎ）のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１７（Ｎ）を構成でき、第９実施形態と同等の高開口率を得ることができる。
実施形態１８
図４７は、この発明の第１８実施形態である液晶表示装置を構成する１つの画素回路を示す図、また、図４８は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図である。
この実施形態の構成が、第２実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第２実施形態と同一の構成であるので、それらの各部には第２実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１８で参照し、画素回路を２０−１８で参照する。
次に、図４７及び図４８を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１８の駆動方法は、アナログアンプ回路２０−１８の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がリセットパルス電源３０７によって駆動されることを除き、第２実施形態の液晶表示装置１０−２の駆動方法とほぼ同じであるが、その駆動方法を以下に説明する。
図４８は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路において電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動させた場合の、リセットパルス電圧ＶＲ、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。
図４８に示すように、リセットパルス電圧ＶＲがハイレベルＶｇＨとなる期間においては、画素電極１０７は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態となる。リセットパルス電圧ＶＲがハイレベルの期間に、画素電圧ＶｐｉｘがＶｇＨとなることで、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のリセットが行われ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、リセットパルスＶＲがローレベルになった後、ソースフォロワ型のアナログアンプ回路１０４−１８として動作する。それを以下に説明する。
リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間に続いて、ゲート走査電圧ＶｇがハイレベルＶｇＨとなる期間において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｎ型ＭＯＳトランジスタ（Ｑｎ）１０３を経由して第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極に転送される。水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３はオフ状態となり、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極に転送されたデータ信号電圧は電圧保持容量１０６により保持される。
この際、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａは、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３がオフ状態になる時刻において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図４８には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３が選択されるまで保持される。一方、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間にリセットが完了しており、水平走査期間以降は、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−１８として動作する。
この際、電圧保持容量電極１０５には、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−１８として動作させるために、少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の閾値電圧である。第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、次のフィールドでリセットパルス電圧ＶＲがＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。
また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−１８の選択と第１のｐ型ＭＯＳトランジスタ（Ｑｎ１）３０２のリセットが同時に行われることになる。
このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第２実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１８のアンプ回路部として動作する第１の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセット電源として走査線１０１の走査電圧を利用すると共に、アナログアンプ回路１０４−１８のリセットを第１の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１８を構成でき、第２実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第２実施形態及び第１０実施形態で説明した液晶表示装置に比べて、アナログアンプ回路のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
実施形態１９
図４９は、この発明の第１９実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第３実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第３実施形態と同一の構成であるので、それらの各部には第３実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１９で参照し、画素回路を２０−１９で参照する。
次に、図４９を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１９の駆動方法は、アナログアンプ回路１０４−１９の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第３実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１８実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路２０−１９の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−１９の選択と第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のリセットが同時に行われる。
このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第３実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１９のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセットにリセットパルス電源を共用すると共に、アナログアンプ回路１０４−１９のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１９を構成でき、第３実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第３実施形態及び第１１実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−１９のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
実施形態２０
図５０は、この発明の第２０実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第４実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第４実施形態と同一の構成であるので、それらの各部には第４実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２０で参照し、画素回路を２０−２０で参照する。
次に、図５０を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２０の駆動方法は、アナログアンプ回路１０４−２０の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第４実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１８実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２０の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がリセットパルス電源３０７から供給されるによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路１０４−２０の選択と第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２のリセットが同時に行われる。
このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第４実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２０のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセットにリセットパルス電源３０７を共用すると共に、アナログアンプ回路１０４−２０のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２０を構成でき、第４実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第４実施形態及び第１２実施形態で説明した液晶表示装置に比べて、アナログアンプ回路のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
実施形態２１
図５１は、この本発明の第２１実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第５実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、ｐ型ＭＯＳトランジスタ（Ｑｐ）３０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第５実施形態と同一の構成であるので、それらの各部には第５実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２１で参照し、画素回路を２０−２１で参照する。
次に、図５１を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２１の駆動方法は、アナログアンプ回路１０４−２１のｐ型ＭＯＳトランジスタ（Ｑｐ）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第５実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１８実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２１のｐ型ＭＯＳトランジスタ（Ｑｐ）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２１の選択とｎ型ＭＯＳトランジスタ（Ｑｎ）３０２のリセットが同時に行われる。
このように、この実施形態の構成によれば、ｐ型ＭＯＳトランジスタ（Ｑｐ）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第５実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２１のアンプ回路部として動作するｐ型ＭＯＳトランジスタ（Ｑｐ）３０２の電源及びリセットをリセットパルス電源３０７を共用すると共に、アナログアンプ回路１０４−２１のリセットをｐ型ＭＯＳトランジスタ（Ｑｐ）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２１を構成でき、第５実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第５実施形態及び第１３実施形態で説明した液晶表示装置に比べて、アナログアンプ回路のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
実施形態２２
図５２は、この発明の第２２実施形態である液晶表示装置を構成する１つの画素回路を示す図、また、図５３は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ｎ型ＭＯＳトランジスタ（Ｑｎ）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図である。
この実施形態の構成が、第６実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路もｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第６実施形態と同一の構成であるので、それらの各部には第６実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２２で参照し、画素回路を２０−２２で参照する。
次に、図５２及び図５３を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２２の駆動方法は、アナログアンプ回路１０４−２２の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がリセットパルス電源３０７によって駆動されることを除き、第６実施形態の液晶表示装置の駆動方法とほぼ同じであるが、その駆動方法を以下に説明する。
図５３は、図２５と同様、高速液晶を電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動した場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。
図５３に示すように、リセットパルス電圧ＶＲがローレベルＶｇＬとなる期間においては、画素電極１０７は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２を経由してゲート走査電圧ＶｇＬが転送されることによりリセット状態となる。すなわち、リセットパルス電圧ＶＲがローレベルの期間に、画素電圧ＶｐｉｘがＶｇＬとなることで、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のリセットが行われる。そして、第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２は、リセットパルス電圧ＶＲがハイレベルになった後、ソースフォロワ型アナログアンプ回路１０４−２２のアンプ回路部として動作する。これを以下に説明する。
リセットパルス電圧ＶＲがローレベルＶｇＬとなるリセット期間に続いて、ゲート走査電圧ＶｇがローレベルＶｇＬとなる期間において、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｐ型ＭＯＳトランジスタ（Ｑｐ）７０１を経由して第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極に転送される。水平走査期間が終了し、ゲート走査電圧Ｖｇがハイレベルとなると、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１はオフ状態となり、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極に転送されたデータ信号電圧は電圧保持容量１０６により保持される。
この保持が行われた後の、第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａは、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１がオフ状態になる時刻において、ｐ型ＭＯＳトランジスタ（Ｑｎ）７０１のゲート・ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図５３には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。
第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがローレベルとなり、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１が選択されるまで保持される。一方、第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２は、リセットパルス電圧ＶＲがローレベルＶｇＬとなるリセット期間にリセットが完了しており、水平走査期間以降は、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−２２として動作する。
この際、電圧保持容量電極１０５には、第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２をアナログアンプ回路１０４−２２のアンプ回路部として動作させるために、少なくとも（Ｖｄｍｉｎ−Ｖｔｎ）よりも低い電圧を供給しておく。今、説明したＶｄｍｉｎはデータ信号電圧Ｖｄの最小値、Ｖｔｎは第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２の閾値電圧である。第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２は、次のフィールドでリセットパルス電圧ＶＲがＶｇＬとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。
また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２２の選択と第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のリセットが同時に行われる。
このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第６実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２２のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２２のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２２を構成でき、第６実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第６実施形態及び第１４実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２２のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
実施形態２３
図５４は、この発明の第２３実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第７実施形態のそれと異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路もｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第７実施形態と同一の構成であるので、それらの各部には第７実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２３で参照し、画素回路を２０−２３で参照する。
次に、図５４を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２３の駆動方法は、アナログアンプ回路１０４−２３の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第７実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２２実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２３の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がリセットパルス電源から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２３の選択と第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２のリセットが同時に行われる。
このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧によって行われることを除き、第７実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２３のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２３のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２３を構成でき、第７実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第７実施形態及び第１５実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２３のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
実施形態２４
図５５は、この発明の第２４実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第８実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路もｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第８実施形態と同一の構成であるので、それらの各部には第８実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２４で参照し、画素回路を２０−２４で参照する。
次に、図５５を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２４の駆動方法は、アナログアンプ回路１０４−２４の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第８実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２２実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２４の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２４の選択と第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のリセットが同時に行われる。
このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第８実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２４のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２４のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２４を構成でき、第８実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第８実施形態及び第１６実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２４のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
実施形態２５
図５６は、この発明の第２５実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第９実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路もｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、ｎ型ＭＯＳトランジスタ（Ｑｎ）７０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第９実施形態と同一の構成であるので、それらの各部には第９実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２５で参照し、画素回路を２０−２５で参照する。
次に、図５６を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２５の駆動方法は、アナログアンプ回路１０４−２５のｎ型ＭＯＳトランジスタ（Ｑｎ）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第９実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２２実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２５のｎ型ＭＯＳトランジスタ（Ｑｎ）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２５の選択とｎ型ＭＯＳトランジスタ（Ｑｎ）７０２のリセットが同時に行われる。
このように、この実施形態の構成によれば、ｎ型ＭＯＳトランジスタ（Ｑｎ）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第９実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２５のアンプ回路部として動作するｎ型ＭＯＳトランジスタ（Ｑｎ）７０２の電源及びリセットをリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２５のリセットをｎ型ＭＯＳトランジスタ（Ｑｎ）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２５を構成でき、第９実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第９実施形態及び第１７実施形態で説明した液晶表示装置に比べて、アナログアンプ回路のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
実施形態２６
図５７は、この発明の第２６実施形態である液晶表示装置を構成する１つの画素回路を示す図、図５８は、画素回路においてリセット期間経過時に水平走査期間が来るようにして高速液晶をノーマルブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ｎ型ＭＯＳトランジスタ（Ｑｎ）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図、また，図５９は、画素回路２０−２６においてリセット期間と水平走査期間とを同時に設定して高速液晶をノーマルブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図である。上記の高速液晶は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等である。
この実施形態の構成が、第６実施形態のそれと異なるところは、第６実施形態のｐ型ＭＯＳトランジスタ（Ｑｎ）７０１の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８への変更、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２への変更及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の第３のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３への変更を行い、かつ、画素回路内のアナログアンプ回路を構成する第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極にｎ型ＭＯＳトランジスタ（Ｑｎ）７０８のソース電極及びドレイン電極のいずれか他方を接続し、ソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第６実施形態と同一の構成であるので、それらの各部には第６実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２６で参照し、画素回路を２０−２６で参照する。
次に、図５７及び図５８を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２６の駆動方法は、アナログアンプ回路２０−２６の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７によって駆動されることを除き、第６実施形態の液晶表示装置１０−６の駆動方法とほぼ同じであるが、その駆動方法を以下に説明する。
図５７に示すように、リセットパルス電圧ＶＲがハイレベルＶｇＨとなる期間においては、画素電極１０７は、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態となる。リセットパルス電圧ＶＲがハイレベルの期間に、画素電圧ＶｐｉｘがＶｇＨとなることで、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のリセットが行われ、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２は、リセットパルスＶＲがローレベルになった後、ソースフォロワ型アナログアンプ回路１０４−２６として動作する。それを以下に説明する。
リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間に続いて、ゲート走査電圧ＶｇがハイレベルＶｇＨとなる期間において、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄが第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８を経由して第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極に転送される。水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８はオフ状態となり、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極に転送されたデータ信号電圧は電圧保持容量１０６により保持される。
この際、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート入力電圧Ｖａは、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８がオフ状態になる時刻において、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図５８には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、第１のｎ型ＭＯＳトランジスタ（Ｑｎ）７０８が選択されるまで保持される。一方、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２は、リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間にリセットが完了しており、水平走査期間以降は、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−２６として動作する。
この際、電圧保持容量電極１０５には、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２をアナログアンプ回路１０４−２６のアンプ回路部として動作させるために、少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の閾値電圧である。第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２は、次のフィールドでリセットパルス電圧ＶＲがＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。
また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２６の選択と第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２のリセットが同時に行われることになる。その時のタイミングチャートを図５９に示す。
このように、この実施形態の構成によれば、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２（Ｎ）の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第６実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２６のアンプ回路部として動作する第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２６のリセットを第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２６を構成でき、第６実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第６実施形態及び第１４実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２６のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、この実施形態によれば、画素回路２０−２６がｎ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。
実施形態２７
図６０は、この発明の第２７実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第７実施形態のそれと異なるところは、画素回路を構成するＭＯＳトランジスタをすべてｎ型ＭＯＳトランジスタとし、アナログアンプ回路のアンプ回路部を構成するｎ型ＭＯＳトランジスタのリセットをリセットパルス電源で行うようにした点である。
すなわち、その相違点は、第７実施形態のｐ型ＭＯＳトランジスタ（Ｑｎ）７０１の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８への変更、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２への変更及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の第３のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３への変更を行い、かつ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極に第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第７実施形態と同一の構成であるので、それらの各部には第７実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２７で参照し、画素回路を２０−２７で参照する。
次に、図６０を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２７の駆動方法は、アナログアンプ回路１０４−２７の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第７実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２６実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路２０−２７の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２７の選択と第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２のリセットが同時に行われることになる。
このように、この実施形態の構成によれば、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第７実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２７のアンプ回路部として動作する第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２７のリセットを第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２７を構成でき、第７実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第７実施形態及び第１５実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２７のリセットに伴う走査パルス信号の遅延を無くすことができるという利点を持っている。
また、この実施形態においても、画素回路１０４−２７がｎ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。
実施形態２８
図６１は、この発明の第２８実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第８実施形態のそれと異なるところは、すべてのＭＯＳトランジスタをｎ型ＭＯＳトランジスタで構成し、かつ、画素回路内のアナログアンプ回路を構成するｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第８実施形態のｐ型ＭＯＳトランジスタ（Ｑｎ）７０１の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８への変更、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２への変更及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の第３のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３への変更を行い、かつ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ）７０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極に第１のｎ型ＭＯＳトランジスタ（Ｑｎ）７０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第８実施形態と同一の構成であるので、それらの各部には第８実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２８で参照し、画素回路を２０−２８で参照する。
次に、図６１を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２８の駆動方法は、アナログアンプ回路１０４−２８の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第８実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２６実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２８の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
このように、この実施形態の構成によれば、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第８実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２８のアンプ回路部として動作する第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２８のリセットを第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２８を構成でき、第８実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第８実施形態及び第１６実施形態で説明した液晶表示装置に比べて、アナログアンプ回路２０−２８のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、この実施形態によれば、画素回路２０−２８がｎ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。
実施形態２９
図６２は、この本発明の第２９実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第５実施形態のそれと異なるところは、画素回路２８−２９を構成するすべてのＭＯＳトランジスタをｎ型ＭＯＳトランジスタで構成したことある。
その相違点は、第９実施形態のｐ型ＭＯＳトランジスタ（Ｑｎ）７０１の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８への変更、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２への変更及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の第３のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３への変更を行い、かつ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極に第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第５実施形態と同一の構成であるので、それらの各部には第５実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２９で参照し、画素回路を２０−２９で参照する。
次に、図６２を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２９の駆動方法は、アナログアンプ回路１０４−２９の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第５実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２６実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２９の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
このように、この実施形態の構成によれば、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第９実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２９のアンプ回路部として動作する第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の電源及びリセットをリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２９のリセットを第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２９を構成でき、第５実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第９実施形態及び第１７実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２９のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、この実施形態によれば、画素回路２０−２９がｎ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。
実施形態３０
図６３は、この発明の第３０実施形態である液晶表示装置を構成する１つの画素回路を示す図、図６４は、画素回路においてリセット期間経過時に水平走査期間が来るようにして高速液晶をノーマルブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート、及び液晶の光透過率の変化を示す図、また，図６５は、画素回路においてリセット期間と水平走査期間とを同時に設定して高速液晶をノーマルブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図である。上記の高速液晶は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等である。
この実施形態の構成が、第２実施形態のそれと大きく異なるところは、画素回路を構成するすべてのＭＯＳトランジスタをｐ型ＭＯＳトランジスタとし、かつ、画素回路内のアナログアンプ回路を構成する第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第２実施形態のｎ型ＭＯＳトランジスタ（Ｑｎ）１０３を第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続する。これに加えて、第２実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２とし、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極にｐ型ＭＯＳトランジスタ（Ｑｐ）３０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
また、第２実施形態の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第３のｐ型ＭＯＳトランジスタ（Ｑｐ３）３０３とする。
これらの構成を除くこの実施形態の各部の構成は、第２実施形態と同一の構成であるので、それらの各部には第２実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３０で参照し、画素回路を２０−３０で参照する。
次に、図６２〜図６４を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−３０の駆動方法は、アナログアンプ回路１０４−３０の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７によって駆動されることを除き、第２実施形態の液晶表示装置１０−２の駆動方法とほぼ同じであるが、その駆動方法を以下に説明する。
図６３に示すように、リセットパルス電圧ＶＲがハイレベルＶｇＨとなる期間においては、画素電極１０７は、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態へ遷移される。リセットパルス電圧ＶＲがハイレベルの期間に、画素電圧ＶｐｉｘがＶｇＨとなることで、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のリセットが行われ、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２は、リセットパルスＶＲがローレベルになった後、ソースフォロワ型アナログアンプ回路１０４−３０のアンプ回路部として動作する。それを以下に説明する。
リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間に続いて、ゲート走査電圧ＶｇがハイレベルＶｇＨとなる期間において、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄが第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８を経由して第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極に転送される。
水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８はオフ状態となり、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極に転送されたデータ信号電圧は電圧保持容量１０６により保持される。
この際、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート入力電圧Ｖａは、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８がオフ状態になる時刻において、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図６４には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８が選択されるまで保持される。
一方、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２は、リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間にリセットが完了しており、水平走査期間以降は、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−３０のアンプ回路部として動作する。
この際、電圧保持容量電極１０５には、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２をアナログアンプ回路１０４−３０のアンプ回路部として動作させるために、少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の閾値電圧である。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２は、次のフィールドでリセットパルス電圧ＶＲがＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。
また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−３０の選択と第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のリセットが同時に行われることになる。その時のタイミングチャートを図６５に示す。
このように、この実施形態の構成によれば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第２実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−３０のアンプ回路部として動作する第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の電源及びリセットにリセットパルス電源３０７を共用すると共に、アナログアンプ回路１０４−３０のリセットを第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−３０を構成でき、第２実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第２実施形態及び第１０実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−３０のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、画素回路２０−３０がｐ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。
実施形態３１
図６６は、この発明の第３１実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第３実施形態のそれと大きく異なるところは、画素回路を構成するＭＯＳトランジスタをすべてｐ型ＭＯＳトランジスタとし、アナログアンプ回路のアンプ回路部を構成するｐ型ＭＯＳトランジスタのリセットをリセットパルス電源で行うようにした点である。
すなわち、その相違点は、第３実施形態のｐ型ＭＯＳトランジスタ（Ｑｐ）７０１を第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続する。これに加えて、第２実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２とし、かつ、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極に第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
また、第２実施形態の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第３のｐ型ＭＯＳトランジスタ（Ｑｐ３）３０３とする。
これらの構成を除くこの実施形態の各部の構成は、第３実施形態と同一の構成であるので、それらの各部には第３実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３１で参照し、画素回路を２０−３１で参照する。
次に、図６６を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−３１の駆動方法は、アナログアンプ回路１０４−３１の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第３実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第３０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路２０−３１の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−３１の選択と第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のリセットが同時に行われることになる。
このように、この実施形態の構成によれば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第３実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−３１のアンプ回路部として動作する第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の電源及びリセットにリセットパルス電源３０７を共用すると共に、アナログアンプ回路１０４−３１のリセットを第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−３１を構成でき、第３実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第３実施形態及び第１１実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−３１のリセットに伴う走査パルス信号の遅延を無くすことができるという利点を持っている。
また、この実施形態においては、画素回路２０−３１がｐ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。
実施形態３２
図６７は、この本発明の第３２実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第４実施形態のそれと異なるところは、すべてのＭＯＳトランジスタをｐ型ＭＯＳトランジスタで構成し、かつ、画素回路内のアナログアンプ回路を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第４実施形態のｐ型ＭＯＳトランジスタ（Ｑｐ）１０３を第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８とし、第１の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続する。これに加えて、第２実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２とし、かつ、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極に第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
また、第４実施形態の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第３のｐ型ＭＯＳトランジスタ（Ｑｐ３）とする。
これらの構成を除くこの実施形態の各部の構成は、第４実施形態と同一の構成であるので、それらの各部には第４実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３２で参照し、画素回路を２０−３２で参照する。
次に、図６７を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−３２の駆動方法は、アナログアンプ回路１０４−３２の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第４実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第３０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−３２の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−３２の選択と第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のリセットが同時に行われることになる。
このように、この実施形態の構成によれば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第８実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−３２のアンプ回路部として動作する第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の電源及びリセットにリセットパルス電源３０７を共用すると共に、アナログアンプ回路１０４−２８のリセットを第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２８を構成でき、第４実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第４実施形態及び第１２実施形態で説明した液晶表示装置に比べて、アナログアンプ回路２０−２８のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、画素回路２０−２８がｐ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。
実施形態３３
図６８は、この本発明の第３３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第５実施形態のそれと異なるところは、画素回路を構成するすべてのＭＯＳトランジスタをｐ型ＭＯＳトランジスタで構成したことある。
すなわち、その相違点は、第５実施形態のｐ型ＭＯＳトランジスタ（Ｑｐ）１０３を第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続する。そして、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極に第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
これらの構成を除くこの実施形態の各部の構成は、第５実施形態と同一の構成であるので、それらの各部には第５実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３３で参照し、画素回路を２０−３３で参照する。
これらの構成を除くこの実施形態の各部の構成は、第１実施形態〜第３４実施形態と同一の構成であるので、それらの各部には第１実施形態〜第３４実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３５で参照し、画素回路を２０−３５で参照する。
次に、図６７を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−３３の駆動方法は、アナログアンプ回路１０４−３３の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第５実施形態の液晶表示装置１０−５の駆動方法とほぼ同じである。
そして、第３０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−３２の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。
このように、この実施形態の構成によれば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第５実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。
そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−３２のアンプ回路部として動作する第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の電源及びリセットにリセットパルス電源を共用すると共に、アナログアンプ回路１０４−３２のリセットを第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−３２を構成でき、第５実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第５実施形態及び第１３実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−３３のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、画素回路２０−３３がｐ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。
実施形態３４
この実施形態の構成は、上述した第１実施形態〜第３３実施形態のそれと大きく異なるところは、第１実施形態〜第３３実施形態の駆動方法を、１フィールド（１フレーム）期間に入射する光の色を切り換えてカラー表示を行うようにした点である。
すなわち、上述した第１実施形態〜第３３実施形態の液晶表示装置及びその駆動方法を、１フィールド（１フレーム）期間に入射する光の色を切り換えてカラー表示を行う時分割駆動方式の液晶表示装置に適用したものである。
これらの構成を除くこの実施形態の各部の構成は、第１実施形態〜第３３実施形態と同一の構成であるので、それらの各部には第１実施形態〜第３３実施形態と同一の符号を用いる。したがって、上記相違点を有する液晶表示装置を１０−３４で参照する。
次に、この実施形態の動作について説明する。
液晶表示装置１０−３４において、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド（１フレーム）期間内に応答するＯＣＢモード液晶のような高速液晶を第１実施形態〜第３３実施形態のそれぞれの画素回路２０−１〜２０−３３で駆動させた場合と同様、ＩｄｓのＶｄｓへの依存性がほぼ生じない状態で液晶の駆動を行うことができる。この際、液晶材料として、無閾反強誘電性液晶を用いた。
このように、この実施形態の構成によれば、ＩｄｓのＶｄｓへの依存性をほぼ除き、アナログアンプ回路でのゲート入力電圧−画素電圧間の直線性がほぼ得られるので、その画素電圧が液晶に印加されて該液晶の静電容量に変化が生じ、アナログアンプ回路のアンプ回路部を構成するＭＯＳトランジスタのＶｄｓに変化が生じても該ＭＯＳトランジスタのＶｇｓはほぼ一定しており、したがって、液晶に印加される画素電圧の変動が発生せず、１フィールド（１フレーム）期間毎に所望の階調表示を行うことができるという効果が得られる。
実施形態３５
図６９は、この発明の第３５実施形態である液晶表示装置を構成する画素回路内のアナログアンプ回路のみを示す図である。
この実施形態の構成が、第１実施形態乃至第３３実施形態のそれと大きく異なるところは、そのソースワロワ型アナログアンプ回路の代わりに演算増幅回路を用いた点にある。
すなわち、演算増幅回路１０４−３５は、差動増幅回路８１０と、位相補償回路８３０と、出力バッファ８４０とから概略構成される。
差動増幅回路８１０は、後述する出力バッファ８４０の出力から出力される画素電圧Ｖｐｉｘのフイードバツクを受けて差動増幅回路８１０の出力から差動増幅回路８１０に入力されるアンプ入力電圧Ｖａにほぼ比例した電圧を該電圧に到達するまでの時間経過後に出力する。
位相補償回路８３０は、差動増幅回路８１０から出力される電圧の位相ずれを補償する。その位相補償は、バイアス電源８０２の電圧及び／又は走査線１０１に供給される電圧の電圧変動によって生ずる差動増幅回路８１０から出力される電圧の位相ずれの補償にある。
出力バッファ８４０は、位相補償された電圧を十分な給電能力のある画素電圧Ｖｐｉｘにして出力する。
差動増幅回路８１０は、定電流源８１２と、差動増幅枝路８１４，８１８とから構成されている。
定電流源８１２は、ｎ型ＭＯＳトランジスタ８１３から構成される。このｎ型ＭＯＳトランジスタ８１３は、ダブルゲート構造のＭＯＳトランジスタである。ｎ型ＭＯＳトランジスタ８１３のゲート電極はバイアス電源８０４とｎ型ＭＯＳトランジスタ８１１のドレイン電極に接続されている。ｎ型ＭＯＳトランジスタ８１１のソース電極は走査線１０１に接続されている。バイアス電源８０４の電圧はＶＢであり、走査線１０１に供給される電圧はＶｇである。
ｎ型ＭＯＳトランジスタ８１１は、保護用トランジスタで、バイアス電源８０４の電圧及び／又は走査線１０１の電圧に生ずる電圧変動により、過大の電圧が供給されるときにこれを抑圧するためのものである。
差動増幅枝路８１４は、２つのＭＯＳトランジスタがソース電源８０２と、ｎ型ＭＯＳトランジスタ８１３のドレイン電極との間に直列に接続されている。２つのＭＯＳトランジスタのうちの１つは、ｐ型ＭＯＳトランジスタ８１５Ｌであり、もう１つは、ｐ型ＭＯＳトランジスタ８１６Ｌである。ｐ型ＭＯＳトランジスタ８１５Ｌのソース電極はソース電源８０２に接続され、ｎ型ＭＯＳトランジスタ８１５Ｌのソース電極はｎ型ＭＯＳトランジスタ８１６Ｌのドレイン電極に接続されている。
差動増幅枝路８１８は、２つのＭＯＳトランジスタがソース電源８０２と、ｎ型ＭＯＳトランジスタ８１３ｎのドレイン電極との間に直列に接続されている。２つのＭＯＳトランジスタのうちの１つは、ｐ型ＭＯＳトランジスタ８１５Ｒであり、もう１つは、ｐ型ＭＯＳトランジスタ８１６Ｒである。ｐ型ＭＯＳトランジスタ８１５Ｒのソース電極はソース電源８０２に接続され、ｎ型ＭＯＳトランジスタ８１５Ｒのドレイン電極はｐ型ＭＯＳトランジスタ８１６Ｒのドレイン電極に接続されている。
ｎ型ＭＯＳトランジスタ８１６Ｌのゲート電極には一方の差動入力電圧（後述）が印加され、また、ｎ型ＭＯＳトランジスタ８１６Ｒのゲート電極に印加される他方の差動入力電圧は、第１実施形態〜第３３実施形態で説明したゲート入力電圧Ｖａである。
位相補償回路８３０は、コンデンサ８３２と、ゲート電極をソース電源８０２に接続したｎ型ＭＯＳトランジスタ８３４と、ゲート電極を走査線１０１に接続したｐ型ＭＯＳトランジスタ８３６とから構成されている。ｐ型ＭＯＳトランジスタ８４２のドレイン電極とｎ型ＭＯＳトランジスタ８４４のソース電極とは接続されている。
そして、コンデンサ８３２の一方の電極は、ｐ型ＭＯＳトランジスタ８１５Ｒのドレイン電極とｎ型ＭＯＳトランジスタ８１６Ｒのドレイン電極との接続点に接続される共にｐ型ＭＯＳトランジスタ８４２のゲート電極に接続され、かつ、コンデンサ８３２の他方の電極は、ｎ型ＭＯＳトランジスタ８３４のソース電極及びドレイン電極のいずれか一方とｐ型ＭＯＳトランジスタ８３６のソース電極及びドレイン電極のいずれか一方とに接続されると共に上述したｐ型ＭＯＳトランジスタ８４２のドレイン電極とｎ型ＭＯＳトランジスタ８４ｎのドレイン電極との接続点に接続されて位相補償回路８３０の全体が構成されている。
なお、ＭＯＳトランジスタの２つのチャネル端電極は、両チャネル端電極の各々に印加される電圧によってソース電極にも、また、ドレイン電極にも成り得る電極であるので、この実施形態においても、ソース電極及びドレイン電極のいずれか一方又はソース電極及びドレイン電極のいずれか他方と表している。
出力バッファ８４０は、上述したｐ型ＭＯＳトランジスタ８４２とｎ型ＭＯＳトランジスタ８４４とで構成されている。ｎ型ＭＯＳトランジスタ８４４は、ダブルゲート構造のＭＯＳトランジスタである。ｎ型ＭＯＳトランジスタ８４４のゲート電極は、上述したバイアス電源８０４に接続されている。
また、ｎ型ＭＯＳトランジスタ８４４ｎのソース電極は、上述した走査線１０１に接続されている。ｎ型ＭＯＳトランジスタ８４４は電流源を構成している。
出力バッファ８４０の出力、すなわち、演算増幅回路１０４−３５の出力は、ｐ型ＭＯＳトランジスタ８４２のソース電極とｎ型ＭＯＳトランジスタ８４４のソース電極との接続点であり、液晶１０９の画素電極１０７に接続される。
また、出力バッファ８４０の出力電圧、すなわち、上述の画像データＶｐｉｘは、差動増幅回路の差動増幅枝路８１４を構成するｎ型ＭＯＳトランジスタ８１６Ｌのゲート電極に、上述した一方の差動入力電圧として供給されている。上述した画素電圧Ｖｐｉｘの給電により、演算増幅回路８１０は、その全体としてボルテージホロワを構成している。
これらの構成を除くこの実施形態の各部の構成は、第１実施形態〜第３３実施形態と同一の構成であるので、以下の説明において、それらの各部には第１実施形態〜第３３実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３５で参照し、画素回路を２０−３５で参照する。
次に、図６９を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置１０−３５の動作説明の都合上、この実施形態の画素回路２０−３５において、第２実施形態におけるアナログアンプ回路としてこの実施形態のアナログアンプ回路１０４−３５が用いられた場合について説明する。
ｎ型ＭＯＳトランジスタ１０３（図５）から出力されたアンプ入力電圧Ｖａは、差動増幅回路８１０のｎ型ＭＯＳトランジスタ８１６Ｒのゲート電極に印加される。一方、ｎ型ＭＯＳトランジスタ８１６Ｌのゲート電極には、画素電圧Ｖｐｉｘが印加されている。
したがって、新たなフィールド期間に入ったときに変更されたアンプ入力電圧Ｖａが入力されると、差動増幅回路８１０の出力電圧（右側の差動増幅枝路８１８の出力電圧、すなわち、ｎ型ＭＯＳトランジスタ８１６Ｒのドレイン電極に現れる電圧）は、アンプ入力電圧Ｖａと画素電圧Ｖｐｉｘとの差が無くなる方向への収斂作用が、差動増幅回路８１０、位相補償回路８３０及び出力バッファ８４０内に形成されているフィードバック系の中で生じる。
この結果、差動増幅回路８１０の出力電圧は、ほぼアンプ入力電圧Ｖａと一定の関係で定まる電圧、すなわち、その定電流源８１２を構成するダブルゲート構造のｎ型ＭＯＳトランジスタ８１３の働きによる上記出力電圧のアンプ入力電圧に対する一定性（両電圧間の直線性）のある電圧となる。
そして、この電圧は、位相補償回路８３０に供給される。その位相補償回路８３０において、バイアス電源８０２の電圧及び／又は走査線１０１に供給される電圧の電圧変動によって生ずる差動増幅回路８１０から出力される電圧の位相ずれの補償が行われる。その位相補償は、バイアス電源８０２の電圧及び／又は走査線１０１に供給される電圧自体が当該位相補償のための制御信号として位相補償回路８３０で用いられる。
位相補償回路８３０から出力された信号は、出力バッファ８４０で液晶１０９への給電能力が十分ある画素電圧Ｖｐｉｘにされて液晶１０９に給電される。
その出力バッファ８４０においても、その電流源にダブルゲート構造のＭＯＳトランジスタが用いられているから、画素電圧Ｖｐｉｘのアンプ入力電圧に対する直線性が良くなっており、この出力バッファ８４０においても、液晶１０９での画素表示上、その階調の向上に寄与している。
このように、この実施形態の構成によれば、その差動増幅回路８１０においても、また、出力バッファ８４０においても、第２実施形態で述べたように、ダブルゲート構造のＭＯＳトランジスタを使用し、かつ、そのＭＯＳトランジスタの動作領域をＩｄｓのＶｄｓへの依存性がほぼ無くなる動作点乃至は許容限度内でその近傍の動作点としているから、上述のようにして、アナログアンプ回路としての演算増幅回路１０４−３５から出力される画素電圧Ｖｐｉｘは、アンプ入力電圧Ｖａにほぼ比例した電圧、乃至は該電圧からの許容限度内の偏差で表される電圧となる。
したがって、フィールド毎に上記特許よりも一層良好な階調を得ることができる。
この効果を享受しつつ、上記構成の演算増幅回路が本来有する特徴である電源電圧の変動に対する耐性（電圧変動に強い性質）も具有している。
実施形態３６
図７０は、この発明の第３６実施形態である液晶表示装置を構成する画素回路内のアナログアンプ回路のみを示す図である。
この実施形態の構成が、第３５実施形態のそれと大きく異なるところは、第３５実施形態の演算増幅回路を構成しているｎ型ＭＯＳトランジスタをｐ型ＭＯＳトランジスタで置換した点にある。
すなわち、演算増幅回路１０４−３６が、差動増幅回路９１０と、位相補償回路９３０と、出力バッファ９４０とから概略構成されることは、第３５実施形態と同じである。
差動増幅回路９１０も、位相補償回路９３０も、出力バッファ９４０も、第３５実施形態において用いられるｎ型ＭＯＳトランジスタのいずれのＭＯＳトランジスタも、ｐ型ＭＯＳトランジスタに置換し、ｐ型ＭＯＳトランジスタのいずれのＭＯＳトランジスタも、ｎ型ＭＯＳトランジスタに置換して構成されている。
このＭＯＳトランジスタの形式の置換に伴って、定電流源９１２及び電流源９４４は、高電位側に配置されている。
したがって、各ＭＯＳトランジスタには、８百番台の代わりに、９百番台の参照番号を付してその各々についての説明は省略する。
次に、図７０を参照してこの実施形態の動作について説明する。
上述したように、第３５実施形態でのＭＯＳトランジスタの形式をｎ型からｐ型に置換し、ｐ型からｎ型に置換し、電圧極性を逆にしている点を除き、この実施形態の動作に、本質的な違いはなく、したがって、第３５実施形態の動作説明を参照すれば、その動作も自ずから明らかなになると考えられるので、その逐一の説明は省略する。
このように、この実施形態によれば、第３５実施形態で用いるｎ型ＭＯＳトランジスタをｐ型ＭＯＳトランジスタに置換し、また、ｐ型ＭＯＳトランジスタをｎ型ＭＯＳトランジスタに置換し、そして電圧極性を逆にしているだけであるので、第３５実施形態と同じ効果が得られる。
実施形態３７
図７１は、この発明の第３７実施形態である液晶表示装置を構成する画素回路内のアナログアンプ回路のみを示す図である。
この実施形態の構成が、第３５実施形態及び第３６実施形態のそれと大きく異なるところは、第３５実施形態の演算増幅回路１０４−３５と第３６実施形態の演算増幅回路１０４−３６とを併用した点にある。
すなわち、演算増幅回路１０４−３７は、差動増幅回路８１０のＭＯＳトランジスタ８１５Ｌのゲート電極及び差動増幅回路９１０のＭＯＳトランジスタ９１５Ｌのゲート電極をアンプ入力電圧Ｖａの供給入力としている。
差動増幅回路８１０のＭＯＳトランジスタ８１６Ｒのドレイン電極は、出力バッファ１０４０のｐ型ＭＯＳトランジスタ１０４２のゲート電極に接続され、差動増幅回路９１０のＭＯＳトランジスタ９１６Ｒのドレイン電極は、出力バッファ１０４０のｎ型ＭＯＳトランジスタ１０４４のゲート電極に接続されている。
また、差動増幅回路８１０のＭＯＳトランジスタ８１６Ｌ及び差動増幅回路９１０のＭＯＳトランジスタ９１６Ｌは、出力バッファ１０４０の出力、すなわち、ｐ型ＭＯＳトランジスタ１０４２のドレイン電極とｎ型ＭＯＳトランジスタ１０４４のドレイン電極とに接続されている。
差動増幅回路８１０のｎ型ＭＯＳトランジスタ８１３のソース電極は、走査線１０１に接続され、差動増幅回路９１０のｎ型ＭＯＳトランジスタ９１３のソース電極は、ソース電極８０２に接続されている。
また、ｎ型ＭＯＳトランジスタ８１３のゲート電極には、バイアス電源１０１４が接続され、ｎ型ＭＯＳトランジスタ９１３のゲート電極には、バイアス電源１０２４が接続されている。バイアス電源１０１４の電圧ＶＢ１は、バイアス電源１０２４の電圧ＶＢ２より所定の値だけ高い。
ソース電極が走査線１０１に接続されたｎ型ＭＯＳトランジスタ８１３と、ソース電極がソース電源８０２に接続されたｐ型ＭＯＳトランジスタ９１３と、ゲート電極が出力バッファ１０４０の出力に接続されたＭＯＳトランジスタ８１６Ｌ及びＭＯＳトランジスタ９１６Ｌと、ドレイン電極がｐ型ＭＯＳトランジスタ１０４４のゲート電極に接続されたｎ型ＭＯＳトランジスタ８１６Ｒと、ドレイン電極がｎ型ＭＯＳトランジスタ１０４４のゲート電極に接続されたｐ型ＭＯＳトランジスタ９１６Ｒとにより、位相補償回路１０３０を構成している。
次に、図７０を参照してこの実施形態の動作について説明する。
上述したように、この実施形態の構成は、第３５実施形態の構成と第３６実施形態の構成とを併合した構成となっている。
したがって、これら両実施形態の説明を参照すれば、その動作も自ずから明らかなになると考えられるので、その逐一の説明は省略する。
このように、この実施形態によれば、第３５実施形態の構成と第３６実施形態の構成とを併合して構成されているので、第３５実施形態及び第３６と同じ効果が得られる。
以上、この発明の実施形態を、図面を参照して詳述してきたが、この発明の具体的に構成は、これらの実施形態に限られるものではなく、この発明の趣旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、上記各実施形態において、アナログアンプ回路を構成するＭＯＳトランジスタに限らず、データ信号電圧をアナログアンプ回路へスイッチさせるＭＯＳトランジスタにもマルチゲート構造のＭＯＳトランジスタを使用してもよい。このとき、条件によっては、すべてのＭＯＳトランジスタがマルチゲート構造で作製される場合もある。
また、上記各実施形態において、ｎ型ＭＯＳ型トランジスタ１０３、ｎ型ＭＯＳトランジスタ７０１、第１のｐ型ＭＯＳトランジスタ３０２、第２のｐ型ＭＯＳトランジスタ３０３、第１のｎ型ＭＯＳトランジスタ７０２、第２のｎ型ＭＯＳトランジスタ７０３は、ｐ-ＳｉＴＦＴで形成すると述べたが、ａ−ＳｉＴＦＴ、ＣｄＳｅＴＦＴ等の他の薄膜トランジスタで形成しても良いし、単結晶シリコントランジスタで形成しても良い。
さらには、上述したＭＯＳトランジスタのような絶縁ゲート型トランジスタだけでなく、ユニポーラトランジスタに含まれる接合型電界効果トランジスタで上記各回路を構成してもよい。
この発明の第１実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 同液晶表示装置を駆動する１つのタイミングチャートである。 同液晶表示装置の説明のためのシングルゲート構造のＭＯＳトランジスタについて測定したＩｄｓ−Ｖｇｓ特性曲線図である。 同液晶表示装置に用いるダブルゲート構造のＭＯＳトランジスタについて測定したＩｄｓ−Ｖｇｓ特性曲線図である。 この発明の第２実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 同液晶表示装置で用いるダブルゲート構造のｐ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性曲線図である。 同液晶表示装置において高速液晶を駆動する場合の１つのタイミングチャートである。 同液晶表示装置の説明のためにシングルゲート構造のＭＯＳトランジスタで構成したアクティブ負荷型アナログアンプ回路のゲート入力電圧−画素電圧特性曲線図である。 同液晶表示装置においてダブルゲート構造のＭＯＳトランジスタで構成したアクティブ負荷型アナログアンプ回路のゲート入力電圧−画素電圧特性曲線図である。 同液晶表示装置の説明のためにシングルゲート構造のＭＯＳトランジスタで構成した画素回路のゲート入力電圧−透過率特性曲線図である。 同液晶表示装置においてダブルゲート構造のＭＯＳトランジスタで構成した画素回路のゲート入力電圧−透過率特性曲線図である。 同液晶表示装置の説明のために画素回路をシングルゲート構造のＭＯＳトランジスタで構成した場合の該ＭＯＳトランジスタの平面構造図である。 同液晶表示装置において画素回路をダブルゲート構造のＭＯＳトランジスタで構成した場合の該ＭＯＳトランジスタの平面構造図である。 同液晶表示装置においてＴＮ液晶を駆動する場合の１つのタイミングチャートである。 この発明の第３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第４実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 同液晶表示装置で用いるダブルゲート構造のｐ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性曲線図である。 この発明の第５実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 同液晶表示装置の画素回路を構成する抵抗の第１の構造例を示す図である。 同液晶表示装置の画素回路を構成する抵抗の第２の構造例を示す図である。 同液晶表示装置の画素回路を構成する抵抗の第３の構造例を示す図である。 同液晶表示装置を駆動する１つのタイミングチャートである。 この発明の第６実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 同液晶表示装置で用いるダブルゲート構造のｎ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性曲線図である。 同液晶表示装置において高速液晶を駆動する場合の１つのタイミングチャートである。 同液晶表示装置においてＴＮ液晶を駆動する場合の１つのタイミングチャートである。 この発明の第７実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第８実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 同液晶表示装置で用いるダブルゲート構造のｎ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性曲線図である。 この発明の第９実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 同液晶表示装置の画素回路を構成する抵抗の第１の構造例を示す図である。 同液晶表示装置の画素回路を構成する抵抗の第２の構造例を示す図である。 同液晶表示装置の画素回路を構成する抵抗の第３の構造例を示す図である。 同液晶表示装置において抵抗の値を変えて駆動する場合の１つのタイミングチャートである。 この発明の第１０実施形態である液晶表示装置を構成する２つの画素回路を示す図である。 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。 この発明の第１１実施形態である液晶表示装置を構成する２つの画素回路を示す図である。 この発明の第１２実施形態である液晶表示装置を構成する２つの画素回路を示す図である。 この発明の第１３実施形態である液晶表示装置を構成する２つの画素回路を示す図である。 この発明の第１４実施形態である液晶表示装置を構成する２つの画素回路を示す図である。 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。 同液晶表示装置の説明のためにシングルゲート構造のＭＯＳトランジスタで構成した画素回路のデータ電圧の振幅−透過率特性曲線図である。 同液晶表示装置においてダブルゲート構造のＭＯＳトランジスタで構成した画素回路のデータ電圧の振幅−透過率特性曲線図である。 この発明の第１５実施形態である液晶表示装置を構成する２つの画素回路を示す図である。 この発明の第１６実施形態である液晶表示装置を構成する２つの画素回路を示す図である。 この発明の第１７実施形態である液晶表示装置を構成する２つの画素回路を示す図である。 この発明の第１８実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。 この発明の第１９実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第２０実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第２１実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第２２実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。 この発明の第２３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第２４実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第２５実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第２６実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。 同液晶表示装置において液晶を駆動するに際して水平走査期間とリセット期間とを同一の期間とした場合の１つのタイミングチャートである。 この発明の第２７実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第２８実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第２９実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第３０実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。 同液晶表示装置において液晶を駆動するに際して水平走査期間とリセット期間とを同一の期間とした場合の１つのタイミングチャートである。 この発明の第３１実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第３２実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第３３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。 この発明の第３５実施形態である液晶表示装置を構成する１つの画素回路内の演算増幅回路を示す図である。 この発明の第３６実施形態である液晶表示装置を構成する１つの画素回路内の演算増幅回路を示す図である。 この発明の第３７実施形態である液晶表示装置を構成する１つの画素回路内の演算増幅回路を示す図である。 従来の液晶表示装置を構成する画素回路の第１の例を示す図である。 ＴＮ液晶の等価回路を示す図である。 従来の液晶表示装置でＴＮ液晶を駆動する場合のタイミングチャートである。 高速液晶の等価回路を示す図である。 従来の液晶表示装置でＴＮ液晶を駆動する場合のタイミングチャートである。 従来の液晶表示装置を構成する画素回路の第２の例を示す図である。
符号の説明
１０−１〜１０−３７ 液晶表示装置
２０−１〜２０−３７ 画素回路
１０１、１０１（Ｎ−１）〜１０１（Ｎ＋１） 走査線
１０２ 信号線
１０３ ｎ型ＭＯＳトランジスタ（ゲート回路）
１０４−１〜１０４−３７ アナログアンプ回路
１０５ 電圧保持容量電極
１０６ 電圧保持容量
１０７ 画素電極
１０８ 対向電極
１０９ 液晶
３０１ ｎ型ＭＯＳトランジスタ（ゲート回路）
３０２ 第１のｐ型ＭＯＳトランジスタ、第２のｐ型ＭＯＳトランジスタ
３０３ 第２のｐ型ＭＯＳトランジスタ、第３のｐ型ＭＯＳトランジスタ
３０４ ソース電極
３０５ バイアス電源
３０６ 抵抗
３０７ リセットパルス電源
３０８ 第１のｐ型ＭＯＳトランジスタ（ゲート回路）
４０１ ガラス基板
４０３ ｐ+層
４０４ ｐ-層
４０５ 第１層間膜
４０６ 金属
４０７ 第２層間膜
４０８ 金属
５０１ i層
６０１ ｎ+層
６０２ ｎ-層
７０１ p型ＭＯＳトランジスタ（ゲート回路）
７０２ 第１のｎ型ＭＯＳトランジスタ、第２のｎ型ＭＯＳトランジスタ
７０３ 第２のｎ型ＭＯＳトランジスタ、第３のｎ型ＭＯＳトランジスタ
７０４ ソース電源
７０５ バイアス電源
７０８ 第１のｎ型ＭＯＳトランジスタ（ゲート回路）

Claims (16)

  1. ゲート回路と、該ゲート回路の出力に接続されたアナログアンプ回路と、該アナログアンプ回路の出力に接続された液晶とを有する画素回路が、マトリクス状に配置された走査線と信号線との交点近傍毎に設けられ、画素回路毎のゲート回路は、当該画素回路に対応する走査線上のゲート走査電圧に基づいて前記画素回路に対応する信号線上のデータ信号電圧を前記アナログアンプ回路へゲートし、前記アナログアンプ回路が画素電圧を前記液晶に供給するとき、前記液晶は前記画素電圧対応の画素を表示するアクティブマトリクス型液晶表示装置であって、
    前記アナログアンプ回路は、アンプ回路部と負荷素子とを備えてなると共に、少なくとも前記アンプ回路部は、マルチゲート構造のユニポーラトランジスタを有し、前記アンプ回路部と前記負荷素子との接続点が前記液晶に接続されていて、かつ、
    前記マルチゲート構造の前記ユニポーラトランジスタを構成する複数のサブユニポーラトランジスタの各単体について、その動作点が、弱反転領域で動作する点に設定されていることを特徴とするアクティブマトリクス型液晶表示装置。
  2. 前記アンプ回路部及び前記負荷素子は、それぞれ、マルチゲート構造のユニポーラトランジスタを有すると共に、
    前記各マルチゲート構造のユニポーラトランジスタを構成する複数のサブユニポーラトランジスタの各単体について、その動作点が、弱反転領域で動作する点に設定されていることを特徴とする請求項１記載のアクティブマトリクス型液晶表示装置。
  3. 前記液晶の液晶材料は、ネマティック液晶、強誘電性液晶、反強誘電性液晶、無閾反強誘電性液晶、歪螺旋強誘電性液晶、ねじれ強誘電性液晶、又は、単安定強誘電性液晶からなることを特徴とする請求項１又は２記載のアクティブマトリクス型液晶表示装置。
  4. 前記マルチゲート構造のユニポーラトランジスタは、マルチゲート構造の絶縁ゲート型トランジスタ又はマルチゲート構造の接合型トランジスタからなることを特徴とする請求項１又は２記載のアクティブマトリクス型液晶表示装置。
  5. 前記負荷素子は、マルチゲート構造のユニポーラトランジスタから構成され、該ユニポーラトランジスタのソース−ドレイン間抵抗の値が、前記液晶の応答時定数を決めている抵抗成分の値以下に設定されていることを特徴とする請求項１又は２記載のアクティブマトリクス型液晶表示装置。
  6. 前記設定は、前記ユニポーラトランジスタのソース−ドレイン間抵抗の値が前記液晶の応答時定数を決めている抵抗成分の値以下の値となる電圧に、前記負荷素子を構成するマルチゲート構造のユニポーラトランジスタのゲート−ソース間電圧を定めることで、なされていることを特徴とする請求項５記載のアクティブマトリクス型液晶表示装置。
  7. 前記設定は、前記負荷素子を構成するマルチゲート構造のユニポーラトランジスタのゲート電極とソース電極とを接続する場合に、前記ユニポーラトランジスタのソース−ドレイン間抵抗の値が前記液晶の応答時定数を決めている抵抗成分の値以下の値となる電圧に、前記ユニポーラトランジスタの製造時に前記ユニポーラトランジスタのしきい電圧値をチャネルドーズによりシフトさせることで、なされていることを特徴とする請求項５記載のアクティブマトリクス型液晶表示装置。
  8. 前記負荷素子は抵抗であり、該抵抗の値が前記液晶の応答時定数を決めている抵抗成分の値以下の値に設定されていることを特徴とする請求項１又は２記載のアクティブマトリクス型液晶表示装置。
  9. 前記抵抗は、半導体薄膜、又は不純物ドーピングされた半導体薄膜から形成されていることを特徴とする請求項８記載のアクティブマトリクス型液晶表示装置。
  10. 前記アンプ回路部を構成するユニポーラトランジスタの駆動信号は、表示される画像の走査順序上当該画素回路の１つ前の画素回路の走査に用いられるゲート走査電圧であることを特徴とする請求項１又は２記載のアクティブマトリクス型液晶表示装置。
  11. 前記アンプ回路部を構成する前記ユニポーラトランジスタは、ｐ型ユニポーラトランジスタ又はｎ型ユニポーラトランジスタからなり、前記アンプ回路部を構成する前記ユニポーラトランジスタの駆動信号は、表示される画像の走査順序において当該画素回路の走査となるときに、リセットパルス電源から出力されるリセットパルスであることを特徴とする請求項１又は２記載のアクティブマトリクス型液晶表示装置。
  12. 前記ゲート回路及び前記アンプ回路部を構成するユニポーラトランジスタの全てが、ｐ型ユニポーラトランジスタ又はｎ型ユニポーラトランジスタからなり、前記アンプ回路部を構成する前記ユニポーラトランジスタの駆動信号は、表示される画像の走査順序において当該画素回路の走査となるときに、リセットパルス電源から出力されるリセットパルスであることを特徴とする請求項１又は２記載のアクティブマトリクス型液晶表示装置。
  13. 前記ゲート回路の動作を生じさせるゲート走査電圧と前記前記アンプ回路部の動作を生じさせるリセットパルス電圧とが、同時に供給されることを特徴とする請求項１２に記載のアクティブマトリクス型液晶表示装置。
  14. 前記画素回路の各々の前記ゲート回路及び前記アンプ回路部を構成するユニポーラトランジスタは、薄膜ユニポーラトランジスタからなることを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
  15. 前記画素回路の各々の前記ゲート回路及び前記アンプ回路部を構成するユニポーラトランジスタの全てが、マルチゲート構造からなることを特徴とする請求項１記載のアクティブマトリクス型液晶表示装置。
  16. 前記液晶に対して１フィールド期間又は１フレーム期間に入射する光の色を切り換えて、前記液晶を駆動してカラー表示を行う構成になされていることを特徴とする請求項１乃至１５のいずれか一に記載のアクティブマトリクス型液晶表示装置。
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