JP5370264B2

JP5370264B2 - Display device

Info

Publication number: JP5370264B2
Application number: JP2010115897A
Authority: JP
Inventors: 知巳神尾
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2010-05-20
Filing date: 2010-05-20
Publication date: 2013-12-18
Anticipated expiration: 2028-05-30
Also published as: JP2010237685A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device that decreases the number of signal lines without increasing the number of scan lines. <P>SOLUTION: Display pixels Green1, Red1, and Blue1 are arranged nearby intersections of scan lines Gate1 and Gate2 and signal lines SG1 and SR1. The display pixel Green1 is connected to the scan line Gate1 and the signal line SG1 through a TFT 11a. The display pixel Red1 is connected to the scan line Gate1 and the signal line SR1 through a TFT 14a. The display pixel Blue1 is connected to the scan line Gate1, the scan line Gate2, and the signal line SR1 through TFTs 12a and 13a. A gray scale signal associated with red display and a gray scale signal associated with blue display are applied alternately to the signal line SR1, and scan signals of the scan lines Gate1 and Gate2 are controlled so that the gray scale signal associated with the red display is written to the display pixel Red1 and the gray scale signal associated with the blue display is written to the display pixel Blue1. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、アクティブマトリクス方式の表示装置に関する。 The present invention relates to an active matrix display device.

液晶表示装置等に用いられるアクティブマトリクス方式の表示装置では、表示部の行方向に対して配設される複数の走査線と表示部の列方向に対して配設される複数の信号線との交点近傍に表示画素を接続し、該表示画素に所定の電圧を印加することで表示を行っている。従来の表示装置では、各表示画素のそれぞれに対応する信号線と走査線とを必要としている。したがって、信号線を駆動するソースドライバの出力数も信号線の本数分必要であるとともに、走査線を駆動するゲートドライバの出力数も走査線の本数分必要であった。 In an active matrix type display device used for a liquid crystal display device or the like, a plurality of scanning lines arranged in the row direction of the display unit and a plurality of signal lines arranged in the column direction of the display unit. Display is performed by connecting a display pixel near the intersection and applying a predetermined voltage to the display pixel. A conventional display device requires a signal line and a scanning line corresponding to each display pixel. Therefore, the number of outputs of the source driver for driving the signal lines is required for the number of signal lines, and the number of outputs of the gate drivers for driving the scanning lines is also required for the number of scanning lines.

信号線の本数を減らす提案の１つとして、例えば特許文献１の手法がある。特許文献１では、１本の信号線の両側に２つのＴＦＴを設けるとともに、これら２つのＴＦＴの一方に第１走査線を接続し、また、他方のＴＦＴに第２走査線を接続している。さらに、４画素分の画像信号を印加する画像出力回路を設けるとともに、この２本の信号線に印加する画像信号を切り替える第１スイッチング素子と第２スイッチング素子を設け、第１制御線と第２制御線からの制御信号によって前記第１スイッチング素子と第２スイッチング素子の切り替えを行うことで、１本の信号線を２つのＴＦＴ、即ち２つの表示画素で共用できるようにしている。 As one of proposals for reducing the number of signal lines, for example, there is a method disclosed in Patent Document 1. In Patent Document 1, two TFTs are provided on both sides of one signal line, the first scanning line is connected to one of the two TFTs, and the second scanning line is connected to the other TFT. . Further, an image output circuit for applying image signals for four pixels is provided, and a first switching element and a second switching element for switching image signals applied to the two signal lines are provided, and the first control line and the second switching element are provided. By switching between the first switching element and the second switching element by a control signal from the control line, one signal line can be shared by two TFTs, that is, two display pixels.

特開２００６−２０１３１５号公報JP 2006-201315 A

上述の特許文献１の手法では信号線の本数を従来の半分にすることが可能であるが、走査線が従来の倍の本数だけ必要となる。 Although the number of signal lines can be halved in the method of the above-mentioned Patent Document 1, the number of scanning lines is required twice as many as the conventional number.

本発明は、上記の事情に鑑みてなされたもので、走査線の本数を増大させずに信号線の本数を削減することができる表示装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a display device that can reduce the number of signal lines without increasing the number of scanning lines.

上記の目的を達成するために、緑色成分に対応した複数の画素列と、青色成分に対応した複数の画素列と、赤色成分に対応した複数の画素列とが、緑色成分、青色成分、赤色成分の順に、または、緑色成分、赤色成分、青色成分の順に、行方向に配列された表示装置であって、前記緑色成分に対応した画素列毎に設けられ、該緑色成分に対応した画素列の各表示画素に第１の薄膜トランジスタを介して接続された第１の信号線と、前記赤色成分に対応する各画素列と前記青色成分に対応する各画素列のうち、互いに隣接する２つの画素列における行方向に隣接する２つの表示画素の一方の前記表示画素に第２の薄膜トランジスタを介して接続され、他方の前記表示画素に第３の薄膜トランジスタを介して接続された第２の信号線と、
前記第１の薄膜トランジスタのゲート電極及び前記第２の薄膜トランジスタのゲート電極が接続されるとともに、前記第３の薄膜トランジスタのゲート電極が第４の薄膜トランジスタを介して接続された第１の走査線と、
前記第４の薄膜トランジスタのゲート電極が接続された第２の走査線と、を具備し、前記赤色成分に対応する画素列における表示画素及び前記青色成分に対応する画素列における各表示画素は、それぞれ、前記第２の信号線から供給される階調電圧が書き込まれる書き込み時間が１水平走査期間を２分割した期間に設定され、前記緑色成分に対応する画素列における各表示画素は、前記第１の信号線から供給される階調電圧が書き込まれる書き込み時間が１水平走査期間に設定されていることを特徴とする。 In order to achieve the above object, a plurality of pixel columns corresponding to a green component, a plurality of pixel columns corresponding to a blue component, and a plurality of pixel columns corresponding to a red component include a green component, a blue component, and a red component. A display device arranged in a row direction in the order of components, or in the order of a green component, a red component, and a blue component, provided for each pixel column corresponding to the green component, and a pixel column corresponding to the green component Two adjacent pixels among the first signal line connected to each display pixel through a first thin film transistor, each pixel column corresponding to the red component, and each pixel column corresponding to the blue component A second signal line connected to one of the two display pixels adjacent in the row direction in the column via a second thin film transistor, and connected to the other display pixel via a third thin film transistor; ,
With a gate electrode coupled to said first gate electrode and the second thin film transistor TFT, a first scanning line gate electrode of the third thin film transistor is connected via a fourth thin film transistor,
A second scanning line to which a gate electrode of the fourth thin film transistor is connected, and each display pixel in the pixel column corresponding to the red component and each display pixel in the pixel column corresponding to the blue component are respectively The writing time during which the gradation voltage supplied from the second signal line is written is set to a period obtained by dividing one horizontal scanning period into two, and each display pixel in the pixel column corresponding to the green component has the first The writing time for writing the gradation voltage supplied from the signal line is set to one horizontal scanning period.

本発明によれば、走査線の本数を増大させずに信号線の本数を削減することができる表示装置を提供することができる。 According to the present invention, it is possible to provide a display device that can reduce the number of signal lines without increasing the number of scanning lines.

本発明の第１の実施形態に係る表示装置の一例としての液晶表示装置の全体構成を示す図である。1 is a diagram illustrating an overall configuration of a liquid crystal display device as an example of a display device according to a first embodiment of the present invention. 本発明の第１の実施形態における表示画素の接続構造を示す図である。It is a figure which shows the connection structure of the display pixel in the 1st Embodiment of this invention. 表示部に設けられる１つの表示画素の等価回路を示す図である。It is a figure which shows the equivalent circuit of one display pixel provided in a display part. 本発明の第１の実施形態における液晶表示装置の動作について示すタイミングチャートである。3 is a timing chart illustrating the operation of the liquid crystal display device according to the first embodiment of the present invention. 本発明の第１の実施形態における変形例の表示画素の接続構造を示す図である。It is a figure which shows the connection structure of the display pixel of the modification in the 1st Embodiment of this invention. 本発明の第１の実施形態における変形例の液晶表示装置の動作について示すタイミングチャートである。6 is a timing chart illustrating an operation of a liquid crystal display device according to a modified example of the first embodiment of the present invention. 本発明の第２の実施形態における表示画素の接続構造を示す図である。It is a figure which shows the connection structure of the display pixel in the 2nd Embodiment of this invention. 本発明の第２の実施形態における液晶表示装置の動作について示すタイミングチャートである。6 is a timing chart illustrating an operation of a liquid crystal display device according to a second embodiment of the present invention. 本発明の第２の実施形態における変形例の表示画素の接続構造を示す図である。It is a figure which shows the connection structure of the display pixel of the modification in the 2nd Embodiment of this invention. 本発明の第２の実施形態における変形例の液晶表示装置の動作について示すタイミングチャートである。12 is a timing chart illustrating an operation of a liquid crystal display device according to a modification of the second embodiment of the present invention.

以下、図面を参照して本発明の実施形態を説明する。
［第１の実施形態］
まず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る表示装置の一例としての液晶表示装置の全体構成を示す図である。図１に示す液晶表示装置は、表示部１０と、ソースドライバ（信号側駆動回路）２０と、ゲートドライバ（走査側駆動回路）３０と、ＲＧＢ発生回路４０と、共通電圧発生回路５０と、タイミング制御回路６０と、電源発生回路７０とを有している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
First, a first embodiment of the present invention will be described. FIG. 1 is a diagram showing an overall configuration of a liquid crystal display device as an example of a display device according to a first embodiment of the present invention. The liquid crystal display device shown in FIG. 1 includes a display unit 10, a source driver (signal side driving circuit) 20, a gate driver (scanning side driving circuit) 30, an RGB generation circuit 40, a common voltage generation circuit 50, and a timing. A control circuit 60 and a power generation circuit 70 are included.

表示部１０は、複数行の走査線と、複数列の信号線と、走査線と信号線とにそれぞれ接続された複数の表示画素とを有して構成されている。 The display unit 10 includes a plurality of rows of scanning lines, a plurality of columns of signal lines, and a plurality of display pixels respectively connected to the scanning lines and the signal lines.

図２は、本実施形態における表示画素の接続構造を示す図である。ここで、図２は、表示部１０内の９画素のみの接続構造を示しているが、その他の表示画素も図２に示すものと同様の接続構造をしている。さらに、図２は、表示部１０がカラー表示可能な例を示している。したがって、各表示画素の前面には赤（Red）、緑（Green）、青（blue）の何れかの色のカラーフィルタが配置されている。図２においては、緑表示に係る表示画素をＧｒｅｅｎＮ（Ｎ＝１、２、３）、赤表示に係る表示画素をＲｅｄＮ（Ｎ＝１、２、３）、青表示に係る表示画素をＢｌｕｅＮ（Ｎ＝１、２、３）として示している。 FIG. 2 is a diagram showing a connection structure of display pixels in the present embodiment. Here, FIG. 2 shows a connection structure of only nine pixels in the display unit 10, but the other display pixels also have the same connection structure as that shown in FIG. Further, FIG. 2 shows an example in which the display unit 10 can perform color display. Accordingly, a color filter of any one of red, green, and blue is disposed in front of each display pixel. In FIG. 2, the display pixel related to green display is GreenN (N = 1, 2, 3), the display pixel related to red display is RedN (N = 1, 2, 3), and the display pixel related to blue display is BlueN ( N = 1, 2, 3).

本実施形態においては、図２に示すように、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＧ１、ＳＲ１、ＳＧ２とが互いに直交するように配設されている。 In the present embodiment, as shown in FIG. 2, the scanning lines Gate1, Gate2, and Gate3 and the signal lines SG1, SR1, and SG2 are disposed so as to be orthogonal to each other.

さらに、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＧ１との交点近傍に、表示画素Ｇｒｅｅｎ１、Ｇｒｅｅｎ２、Ｇｒｅｅｎ３が配置されている。 Further, display pixels Green1, Green2, and Green3 are arranged in the vicinity of intersections of the scanning lines Gate1, Gate2, and Gate3 and the signal line SG1.

表示画素（第３の表示画素）Ｇｒｅｅｎ１、Ｇｒｅｅｎ２、Ｇｒｅｅｎ３は、薄膜トランジスタ（ＴＦＴ）（第４のスイッチング素子）１１ａ、１１ｂ、１１ｃを介して走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＧ１とに接続されている。より詳しくは、表示画素Ｇｒｅｅｎ１、Ｇｒｅｅｎ２、Ｇｒｅｅｎ３はそれぞれＴＦＴ１１ａ、１１ｂ、１１ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１１ａ、１１ｂ、１１ｃのソース（或いはドレイン）はそれぞれ信号線ＳＧ１に接続されている。さらに、ＴＦＴ１１ａ、１１ｂ、１１ｃのゲートはそれぞれ走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３に接続されている。 The display pixels (third display pixels) Green1, Green2, and Green3 are connected to the scanning lines Gate1, Gate2, and Gate3 and the signal line SG1 through thin film transistors (TFTs) (fourth switching elements) 11a, 11b, and 11c. ing. More specifically, the display pixels Green1, Green2, and Green3 are connected to the drains (or sources) of the TFTs 11a, 11b, and 11c, respectively. The sources (or drains) of the TFTs 11a, 11b, and 11c are connected to the signal line SG1, respectively. Further, the gates of the TFTs 11a, 11b, and 11c are connected to the scanning lines Gate1, Gate2, and Gate3, respectively.

さらに、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＲ１との交点近傍には、表示画素Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３が配置されている。また、表示画素Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３とともに信号線ＳＲ１を挟むようにして表示画素Ｂｌｕｅ１、Ｂｌｕｅ２、Ｂｌｕｅ３が配置されている。 Further, display pixels Red1, Red2, and Red3 are arranged in the vicinity of intersections of the scanning lines Gate1, Gate2, and Gate3 and the signal line SR1. Further, the display pixels Blue1, Blue2, and Blue3 are arranged so as to sandwich the signal line SR1 together with the display pixels Red1, Red2, and Red3.

表示画素（第２の表示画素）Ｂｌｕｅ１、Ｂｌｕｅ２、Ｂｌｕｅ３は、ＴＦＴ（第２のスイッチング素子）１２ａ、１２ｂ、１２ｃ及びＴＦＴ（第３のスイッチング素子）１３ａ、１３ｂ、１３ｃを介して走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＲ１とに接続されている。より詳しくは、表示画素Ｂｌｕｅ１、Ｂｌｕｅ２、Ｂｌｕｅ３はＴＦＴ１２ａ、１２ｂ、１２ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１２ａ、１２ｂ、１２ｃのソース（或いはドレイン）は信号線ＳＲ１に接続されている。また、ＴＦＴ１２ａ、１２ｂ、１２ｃのゲートはＴＦＴ１３のドレイン（或いはソース）に接続されている。さらに、ＴＦＴ１３ａ、１３ｂ、１３ｃのソース（或いはドレイン）は表示画素を挟んで配設される２つの走査線のうちの上側に配置された走査線（第１の走査線）に接続されている。また、ＴＦＴ１３ａ、１３ｂ、１３ｃのゲートは、表示画素を挟んで配設される２つの走査線のうちの下側の走査線（第２の走査線）に接続されている。 The display pixels (second display pixels) Blue1, Blue2, and Blue3 are connected to the scanning lines Gate1, Gate1 and Blue through the TFTs (second switching elements) 12a, 12b, and 12c and the TFTs (third switching elements) 13a, 13b, and 13c. It is connected to Gate2, Gate3 and signal line SR1. More specifically, the display pixels Blue1, Blue2, and Blue3 are connected to the drains (or sources) of the TFTs 12a, 12b, and 12c. The sources (or drains) of the TFTs 12a, 12b, and 12c are connected to the signal line SR1. The gates of the TFTs 12a, 12b, and 12c are connected to the drain (or source) of the TFT 13. Furthermore, the sources (or drains) of the TFTs 13a, 13b, and 13c are connected to a scanning line (first scanning line) disposed on the upper side of two scanning lines that are arranged with the display pixel interposed therebetween. The gates of the TFTs 13a, 13b, and 13c are connected to the lower scanning line (second scanning line) of the two scanning lines arranged with the display pixel interposed therebetween.

また、表示画素（第１の表示画素）Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３は、ＴＦＴ１４ａ、１４ｂ、１４ｃを介して走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＲ１とに接続されている。より詳しくは、表示画素Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３はＴＦＴ（第１のスイッチング素子）１４ａ、１４ｂ、１４ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１４ａ、１４ｂ、１４ｃのソース（或いはドレイン）は信号線ＳＲ１に接続されている。さらに、ＴＦＴ１４ａ、１４ｂ、１４ｃのゲートは走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３に接続されている。 The display pixels (first display pixels) Red1, Red2, and Red3 are connected to the scanning lines Gate1, Gate2, and Gate3 and the signal line SR1 through the TFTs 14a, 14b, and 14c. More specifically, the display pixels Red1, Red2, and Red3 are connected to drains (or sources) of TFTs (first switching elements) 14a, 14b, and 14c. The sources (or drains) of the TFTs 14a, 14b, and 14c are connected to the signal line SR1. Furthermore, the gates of the TFTs 14a, 14b, and 14c are connected to the scanning lines Gate1, Gate2, and Gate3.

このような構成に対し、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３にはゲートドライバ３０から走査信号が印加される。また、信号線ＳＧ１にはソースドライバ２０から緑色表示に係る階調信号が印加される。さらに、信号線ＳＲ１にはソースドライバ２０から赤色表示に係る階調信号と青色表示に係る階調信号とが時分割で印加される。 For such a configuration, a scanning signal is applied from the gate driver 30 to the scanning lines Gate1, Gate2, and Gate3. Further, a gradation signal related to green display is applied from the source driver 20 to the signal line SG1. Further, the gradation signal related to the red display and the gradation signal related to the blue display are applied to the signal line SR1 in a time division manner from the source driver 20.

即ち、表示部１０は、列方向（信号線の延伸方向）の各表示画素が同一の色成分になるように、かつ、行方向（走査線の延伸方向）の各表示画素が例えば赤（Red）、緑（Green）、青（blue）の順で繰り返すようにカラーフィルタがストライプ配置され、赤（Red）に対応する表示画素と青（blue）に対応する表示画素とが共通の信号線に接続されている。そして、赤（Red）に対応する表示画素及び青（blue）に対応する表示画素が接続される信号線とは異なる信号線に、緑（Green）に対応する表示画素が接続されている。 That is, the display unit 10 is configured so that each display pixel in the column direction (extension direction of the signal line) has the same color component, and each display pixel in the row direction (extension direction of the scanning line) is, for example, red (Red). ), Green, and blue (color) are arranged in stripes so that they repeat in this order, and the display pixel corresponding to red (red) and the display pixel corresponding to blue (blue) are on a common signal line. It is connected. A display pixel corresponding to green is connected to a signal line different from a signal line to which a display pixel corresponding to red and a display pixel corresponding to blue are connected.

図２のような本実施形態の構成では、信号線の本数を（１行分の表示画素数の２／３）本とすることが可能である。 In the configuration of this embodiment as shown in FIG. 2, the number of signal lines can be (2/3 of the number of display pixels for one row).

図３は、表示部１０に設けられる１つの表示画素の等価回路を示す図である。図３に示すように、各表示画素は画素容量Ｃｌｃと補償容量Ｃｓとを有している。画素容量Ｃｌｃは、ＴＦＴ（ＴＦＴ１１、１２、１４）に接続され、平行に配置された電極中に液晶が充填されて構成されている。また、画素容量Ｃｌｃと補償容量Ｃｓとは共通の信号線に接続され、共通信号ＶＣＯＭが印加されている。このような構成の表示画素において、画素容量Ｃｌｃに接続されたＴＦＴがオン状態となると、階調信号ＶｓｉｇがＴＦＴを介して画素容量Ｃｌｃに印加される。画素容量Ｃｌｃに階調信号Ｖｓｉｇが印加されると、この階調信号Ｖｓｉｇと共通信号ＶＣＯＭとの差の電圧（画素電圧）Ｖｌｃｄに応じて液晶の配向状態が変化して液晶中の光の透過率が変化する。これにより、図３に示す表示画素の背面等に配置された図示しない光源からの光の透過状態が変化して画像表示が行われる。 FIG. 3 is a diagram illustrating an equivalent circuit of one display pixel provided in the display unit 10. As shown in FIG. 3, each display pixel has a pixel capacitance Clc and a compensation capacitance Cs. The pixel capacitance Clc is connected to TFTs (TFTs 11, 12, and 14), and is configured by filling liquid crystals in parallel electrodes. Further, the pixel capacitor Clc and the compensation capacitor Cs are connected to a common signal line, and a common signal VCOM is applied thereto. In the display pixel having such a configuration, when the TFT connected to the pixel capacitor Clc is turned on, the gradation signal Vsig is applied to the pixel capacitor Clc via the TFT. When the gradation signal Vsig is applied to the pixel capacitor Clc, the alignment state of the liquid crystal changes according to the voltage (pixel voltage) Vlcd of the difference between the gradation signal Vsig and the common signal VCOM, thereby transmitting light in the liquid crystal. The rate changes. As a result, the light transmission state from a light source (not shown) arranged on the back surface of the display pixel shown in FIG. 3 is changed, and image display is performed.

ソースドライバ２０は、図２の信号線が接続され、タイミング制御回路６０から出力される水平制御信号（クロック信号、スタート信号、ラッチ動作制御信号等）に基づいて、ＲＧＢ発生回路４０から供給されるＲ、Ｇ、Ｂの各色の表示データを１行単位で取り込み、この取り込んだ表示データに対応する階調信号を信号線に印加する。 The source driver 20 is connected to the signal line of FIG. 2, and is supplied from the RGB generation circuit 40 based on horizontal control signals (clock signal, start signal, latch operation control signal, etc.) output from the timing control circuit 60. The display data of each color of R, G, and B is fetched in units of one row, and a gradation signal corresponding to the fetched display data is applied to the signal line.

ゲートドライバ３０は、図２の走査線が接続され、タイミング制御回路６０からの垂直制御信号を受け、走査線に接続されたＴＦＴをオン又はオフするための走査信号を走査線に印加する。 The gate driver 30 is connected to the scanning line of FIG. 2, receives a vertical control signal from the timing control circuit 60, and applies a scanning signal for turning on or off the TFT connected to the scanning line to the scanning line.

ＲＧＢ発生回路４０は、例えば液晶表示装置の外部から供給される映像信号（アナログ又はデジタル）からＲ、Ｇ、Ｂの各色の表示データを生成してソースドライバ２０に出力する。ここで、ＲＧＢ発生回路４０には、所定期間（例えば、１フレームや１フィールド）毎にタイミング制御回路６０から反転信号（ＦＲＰ）が入力される。ＲＧＢ発生回路４０は、反転信号が入力される毎にソースドライバ２０に出力する表示データのビット値を反転する。このようにして所定期間毎に表示データのビット値を反転させることにより、表示画素に印加される階調信号の極性を所定期間毎に反転させる。これにより、表示画素を交流駆動することが可能である。 The RGB generation circuit 40 generates display data of R, G, and B colors from a video signal (analog or digital) supplied from the outside of the liquid crystal display device, for example, and outputs the display data to the source driver 20. Here, the inverted signal (FRP) is input to the RGB generation circuit 40 from the timing control circuit 60 every predetermined period (for example, one frame or one field). The RGB generation circuit 40 inverts the bit value of the display data output to the source driver 20 every time an inversion signal is input. In this way, the polarity of the gradation signal applied to the display pixel is inverted every predetermined period by inverting the bit value of the display data every predetermined period. Thereby, the display pixel can be AC driven.

共通電圧発生回路５０は、タイミング制御回路６０から出力される反転信号に基づいて、所定期間（例えば、１フレームや１フィールド）毎に極性が反転する共通信号ＶＣＯＭを生成して表示画素に印加する。 Based on the inverted signal output from the timing control circuit 60, the common voltage generation circuit 50 generates a common signal VCOM whose polarity is inverted every predetermined period (for example, one frame or one field) and applies it to the display pixels. .

タイミング制御回路６０は、垂直制御信号、水平制御信号、反転信号等の各種の制御信号を生成し、反転信号をＲＧＢ発生回路４０及び共通電圧発生回路５０に、垂直制御信号をゲートドライバ３０に、水平制御信号をソースドライバ２０に出力する。 The timing control circuit 60 generates various control signals such as a vertical control signal, a horizontal control signal, and an inverted signal, the inverted signal is supplied to the RGB generation circuit 40 and the common voltage generation circuit 50, and the vertical control signal is supplied to the gate driver 30. A horizontal control signal is output to the source driver 20.

電源発生回路７０は、走査信号を生成するために必要な電源電圧ＶＧＨ、ＶＧＬを生成してゲートドライバ３０に供給するとともに、階調信号を生成するために必要な電源電圧ＶＳＨを生成してソースドライバ２０に供給する。また、電源発生回路７０は、ロジック電源ＶＣＣを生成してソースドライバ２０及びゲートドライバ３０に供給する。 The power supply generation circuit 70 generates power supply voltages VGH and VGL necessary for generating a scanning signal and supplies them to the gate driver 30, and generates a power supply voltage VSH necessary for generating a gradation signal and generates a source. It is supplied to the driver 20. The power generation circuit 70 generates a logic power supply VCC and supplies it to the source driver 20 and the gate driver 30.

次に、本実施形態に係る液晶表示装置の動作について説明する。図４は、本実施形態における液晶表示装置の表示動作について示すタイミングチャートである。図４においては、上から、信号線ＳＧ１に印加される階調信号、信号線ＳＲ１に印加される階調信号、Ｇａｔｅ１に印加される走査信号、Ｇａｔｅ２に印加される走査信号、Ｇａｔｅ３に印加される走査信号、ＴＦＴ１２ａのゲート電位Ｇ１２、ＴＦＴ１２ｂのゲート電位Ｇ２３、表示画素Ｒｅｄ１の表示状態、表示画素Ｇｒｅｅｎ１の表示状態、表示画素Ｂｌｕｅ１の表示状態、表示画素Ｒｅｄ２の表示状態、表示画素Ｇｒｅｅｎ２の表示状態、表示画素Ｂｌｕｅ２の表示状態を示している。 Next, the operation of the liquid crystal display device according to this embodiment will be described. FIG. 4 is a timing chart showing the display operation of the liquid crystal display device according to this embodiment. In FIG. 4, from the top, the gradation signal applied to the signal line SG1, the gradation signal applied to the signal line SR1, the scanning signal applied to Gate1, the scanning signal applied to Gate2, and the scanning signal applied to Gate3. Scanning signal, gate potential G12 of TFT 12a, gate potential G23 of TFT 12b, display state of display pixel Red1, display state of display pixel Green1, display state of display pixel Blue1, display state of display pixel Red2, display state of display pixel Green2 The display state of the display pixel Blue2 is shown.

本実施形態においては、緑表示に係る表示データを、赤又は青表示に係る表示データよりも１／２水平期間（Ｈ）分だけ先にソースドライバ２０に入力する。さらに、赤及び青表示に係る表示データは赤、青の順で１／２水平期間毎に交互にソースドライバ２０に入力する。これにより、図４に示すように、緑表示に係る階調信号Ｇ０、Ｇ１、Ｇ２、…が信号線ＳＧ１に印加されてから１／２水平期間だけ遅れて、赤又は青表示に係る階調信号Ｒ０、Ｂ０、Ｒ１、Ｂ１、Ｒ２、Ｂ２、…が信号線ＳＲ１に印加されることになる。 In the present embodiment, the display data related to the green display is input to the source driver 20 earlier than the display data related to the red or blue display by a half horizontal period (H). Further, display data relating to red and blue display are alternately input to the source driver 20 every half horizontal period in the order of red and blue. As a result, as shown in FIG. 4, the gradations relating to the red or blue display are delayed by 1/2 horizontal period after the gradation signals G0, G1, G2,... Relating to the green display are applied to the signal line SG1. The signals R0, B0, R1, B1, R2, B2,... Are applied to the signal line SR1.

以下の説明においては、走査線Ｇａｔｅ１に接続された表示画素Ｇｒｅｅｎ１、Ｂｌｕｅ１、Ｒｅｄ１及び走査線Ｇａｔｅ２に接続された表示画素Ｇｒｅｅｎ２、Ｂｌｕｅ２、Ｒｅｄ２の表示に関して説明する。その他の行の表示画素についても以下に説明する制御と同様の制御がなされるものである。なお、図４に示すｏｌｄ、Ｒ０、Ｇ０、Ｂ０はＧａｔｅ１の前の行以前の表示に係るものであるため説明を省略する。 In the following description, display of the display pixels Green1, Blue1, Red1 connected to the scanning line Gate1 and the display pixels Green2, Blue2, Red2 connected to the scanning line Gate2 will be described. Controls similar to those described below are performed for display pixels in other rows. It should be noted that old, R0, G0, and B0 shown in FIG. 4 relate to the display before the previous row of Gate1, and thus description thereof is omitted.

表示画素Ｇｒｅｅｎ１、Ｂｌｕｅ１、Ｒｅｄ１の表示を行う際には、走査線Ｇａｔｅ１の走査信号と走査線Ｇａｔｅ２の走査信号とをそれぞれ所定期間だけＨｉｇｈとする。ここで、走査線Ｇａｔｅ１の走査信号をＨｉｇｈとする期間は、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとする期間よりも長くする。なお、図４の例では、走査線Ｇａｔｅ１の走査信号をＨｉｇｈとする期間を１／２水平期間とし、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとする期間をそれよりも短くしている。 When displaying the display pixels Green1, Blue1, and Red1, the scanning signal of the scanning line Gate1 and the scanning signal of the scanning line Gate2 are set to High for a predetermined period, respectively. Here, the period during which the scanning signal of the scanning line Gate1 is High is set longer than the period during which the scanning signal of the scanning line Gate2 is High. In the example of FIG. 4, the period during which the scanning signal of the scanning line Gate1 is High is set to 1/2 horizontal period, and the period during which the scanning signal of the scanning line Gate2 is High is set shorter.

走査線Ｇａｔｅ１の走査信号がＨｉｇｈとなることにより、ＴＦＴ１１ａとＴＦＴ１４ａとがともにオン状態となる。これにより、信号線ＳＧ１に印加されていた階調信号Ｇ１が表示画素Ｇｒｅｅｎ１に書き込まれ、表示画素Ｇｒｅｅｎ１において階調信号Ｇ１に対応した表示が開始される。また、信号線ＳＲ１に印加されていた階調信号Ｒ１が表示画素Ｒｅｄ１に書き込まれ、表示画素Ｒｅｄ１において階調信号Ｒ１に対応した表示が開始される。 When the scanning signal of the scanning line Gate1 becomes High, both the TFT 11a and the TFT 14a are turned on. Thereby, the gradation signal G1 applied to the signal line SG1 is written to the display pixel Green1, and display corresponding to the gradation signal G1 is started in the display pixel Green1. Further, the gradation signal R1 applied to the signal line SR1 is written into the display pixel Red1, and display corresponding to the gradation signal R1 is started in the display pixel Red1.

さらに、走査線Ｇａｔｅ２の走査信号がＨｉｇｈとなることにより、ＴＦＴ１１ｂ、ＴＦＴ１４ｂ、ＴＦＴ１３ａ及びＴＦＴ１２ａがオン状態となる。これにより、信号線ＳＧ１に印加されていた階調信号Ｇ１が表示画素Ｇｒｅｅｎ２に書き込まれ、表示画素Ｇｒｅｅｎ２において階調信号Ｇ１に対応した表示が行われる。また、信号線ＳＲ１に印加されていた階調信号Ｒ１が表示画素Ｒｅｄ２に書き込まれ、表示画素Ｒｅｄ２において階調信号Ｒ１に対応した表示が行われる。 Further, when the scanning signal of the scanning line Gate2 becomes High, the TFT 11b, the TFT 14b, the TFT 13a, and the TFT 12a are turned on. Thereby, the gradation signal G1 applied to the signal line SG1 is written to the display pixel Green2, and display corresponding to the gradation signal G1 is performed on the display pixel Green2. The gradation signal R1 applied to the signal line SR1 is written to the display pixel Red2, and display corresponding to the gradation signal R1 is performed on the display pixel Red2.

走査線Ｇａｔｅ２の走査信号がＬｏｗとなった後は、走査線Ｇａｔｅ２の走査信号が再びＨｉｇｈとなるまで、表示画素Ｇｒｅｅｎ２、Ｒｅｄ２に発生した画素電圧Ｖｌｃｄは、それぞれの表示画素が有する補償容量Ｃｓにおいて保持される。また、走査線Ｇａｔｅ１がＨｉｇｈ状態のままで走査線Ｇａｔｅ２の走査信号がＬｏｗとなるので、走査線Ｇａｔｅ２の走査信号が再びＨｉｇｈとなるまで、ＴＦＴ１２ａのゲート電位Ｇ２１は走査信号Ｇａｔｅ１のＨｉｇｈレベルに保持される。ＴＦＴ１２ａがオン状態のまま保持されることにより、信号線ＳＲ１に印加されていた階調信号Ｂ１が表示画素Ｂｌｕｅ１に書き込まれ、表示画素Ｂｌｕｅ１において階調信号Ｂ１に対応した表示が開始される。 After the scanning signal of the scanning line Gate2 becomes Low, until the scanning signal of the scanning line Gate2 becomes High again, the pixel voltage Vlcd generated in the display pixels Green2 and Red2 is applied to the compensation capacitor Cs of each display pixel. Retained. In addition, since the scanning signal of the scanning line Gate2 becomes Low while the scanning line Gate1 remains in the High state, the gate potential G21 of the TFT 12a is held at the High level of the scanning signal Gate1 until the scanning signal of the scanning line Gate2 becomes High again. Is done. By holding the TFT 12a in the on state, the gradation signal B1 applied to the signal line SR1 is written to the display pixel Blue1, and display corresponding to the gradation signal B1 is started on the display pixel Blue1.

走査線Ｇａｔｅ１の走査信号がＬｏｗとなった後は、走査線Ｇａｔｅ１の走査信号が再びＨｉｇｈとなるまで、表示画素Ｇｒｅｅｎ１及びＲｅｄ１に発生した画素電圧Ｖｌｃｄが、それぞれの表示画素が有する補償容量Ｃｓにおいて保持される。このようにして、表示画素Ｒ１、Ｇ１、Ｂ１において映像信号に基づいた表示すべき適正な階調表示がなされることになる。 After the scanning signal of the scanning line Gate1 becomes Low, the pixel voltage Vlcd generated in the display pixels Green1 and Red1 is applied to the compensation capacitor Cs of each display pixel until the scanning signal of the scanning line Gate1 becomes High again. Retained. In this way, an appropriate gradation display to be displayed based on the video signal is performed on the display pixels R1, G1, and B1.

次の水平期間において、表示画素Ｇｒｅｅｎ２、Ｂｌｕｅ２、Ｒｅｄ２の表示を行う際には、走査線Ｇａｔｅ２の走査信号と走査線Ｇａｔｅ３の走査信号とをそれぞれ所定期間だけＨｉｇｈとする。図４の例では、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとする期間を１／２水平期間とし、走査線Ｇａｔｅ３の走査信号をＨｉｇｈとする期間をそれよりも短くしている。 In the next horizontal period, when displaying the display pixels Green2, Blue2, and Red2, the scanning signal of the scanning line Gate2 and the scanning signal of the scanning line Gate3 are set to High for a predetermined period, respectively. In the example of FIG. 4, the period in which the scanning signal of the scanning line Gate2 is High is set to a ½ horizontal period, and the period in which the scanning signal of the scanning line Gate3 is High is made shorter.

走査線Ｇａｔｅ２の走査信号がＨｉｇｈとなることにより、上述したように、ＴＦＴ１１ｂ、ＴＦＴ１４ｂ、及びＴＦＴ１２ａがオン状態となる。これにより、信号線ＳＧ１に印加されていた階調信号Ｇ２が表示画素Ｇｒｅｅｎ２に新たに書き込まれ、表示画素Ｇｒｅｅｎ２において階調信号Ｇ２に対応した表示が行われる。また、信号線ＳＲ１に印加されていた階調信号Ｒ２が表示画素Ｒｅｄ２に新たに書き込まれ、表示画素Ｒｅｄ２において階調信号Ｒ２に対応した表示が行われる。さらに、走査線Ｇａｔｅ１の走査信号がＬｏｗとなっている状態でＴＦＴ１２ａがＨｉｇｈとなることにより、表示画素Ｂｌｕｅ１に発生した画素電圧Ｖｌｃｄが、補償容量Ｃｓにおいて保持される。 When the scanning signal of the scanning line Gate2 becomes High, the TFT 11b, the TFT 14b, and the TFT 12a are turned on as described above. Thereby, the gradation signal G2 applied to the signal line SG1 is newly written to the display pixel Green2, and display corresponding to the gradation signal G2 is performed on the display pixel Green2. Further, the gradation signal R2 applied to the signal line SR1 is newly written into the display pixel Red2, and display corresponding to the gradation signal R2 is performed in the display pixel Red2. Further, the pixel voltage Vlcd generated in the display pixel Blue1 is held in the compensation capacitor Cs when the TFT 12a becomes High while the scanning signal of the scanning line Gate1 is Low.

さらに、走査線Ｇａｔｅ３の走査信号がＨｉｇｈとなることにより、ＴＦＴ１１ｃ、ＴＦＴ１４ｃ、ＴＦＴ１３ｂ及びＴＦＴ１２ｂがオン状態となる。これにより、信号線ＳＧ１に印加されていた階調信号Ｇ２が表示画素Ｇｒｅｅｎ３に書き込まれ、表示画素Ｇｒｅｅｎ３において階調信号Ｇ２に対応した表示が行われる。また、信号線ＳＲ１に印加されていた階調信号Ｒ２が表示画素Ｒｅｄ３に書き込まれ、表示画素Ｒｅｄ３において階調信号Ｒ２に対応した表示が行われる。 Further, when the scanning signal of the scanning line Gate3 becomes High, the TFT 11c, the TFT 14c, the TFT 13b, and the TFT 12b are turned on. Thereby, the gradation signal G2 applied to the signal line SG1 is written to the display pixel Green3, and display corresponding to the gradation signal G2 is performed on the display pixel Green3. Further, the gradation signal R2 applied to the signal line SR1 is written to the display pixel Red3, and display corresponding to the gradation signal R2 is performed on the display pixel Red3.

走査線Ｇａｔｅ３の走査信号がＬｏｗとなった後は、走査線Ｇａｔｅ３の走査信号が再びＨｉｇｈとなるまで、表示画素Ｇｒｅｅｎ３、Ｒｅｄ３に発生した画素電圧Ｖｌｃｄは、それぞれの表示画素が有する補償容量Ｃｓにおいて保持される。また、走査線Ｇａｔｅ３の走査信号が再びＨｉｇｈとなるまでＴＦＴ１２ｂのゲート電位Ｇ２３が走査信号Ｇａｔｅ２のＨｉｇｈレベルに保持される。ＴＦＴ１２ｂがオン状態のまま保持されることにより、信号線ＳＲ１に印加されていた階調信号Ｂ２が表示画素Ｂｌｕｅ２に書き込まれ、表示画素Ｂｌｕｅ２において階調信号Ｂ１に対応した表示が開始される。 After the scanning signal of the scanning line Gate3 becomes Low, until the scanning signal of the scanning line Gate3 becomes High again, the pixel voltage Vlcd generated in the display pixels Green3 and Red3 is applied to the compensation capacitor Cs of each display pixel. Retained. Further, the gate potential G23 of the TFT 12b is held at the high level of the scanning signal Gate2 until the scanning signal of the scanning line Gate3 becomes High again. By keeping the TFT 12b in the on state, the gradation signal B2 applied to the signal line SR1 is written to the display pixel Blue2, and display corresponding to the gradation signal B1 is started on the display pixel Blue2.

走査線Ｇａｔｅ２の走査信号がＬｏｗとなった後は、走査線Ｇａｔｅ２の走査信号が再びＨｉｇｈとなるまで、表示画素Ｇｒｅｅｎ２及びＲｅｄ２に発生した画素電圧Ｖｌｃｄが、それぞれの表示画素が有する補償容量Ｃｓにおいて保持される。このようにして、表示画素Ｒ２、Ｇ２、Ｂ２において映像信号に基づいた表示すべき適正な階調表示がなされることになる。 After the scanning signal of the scanning line Gate2 becomes Low, the pixel voltage Vlcd generated in the display pixels Green2 and Red2 is applied to the compensation capacitor Cs of each display pixel until the scanning signal of the scanning line Gate2 becomes High again. Retained. In this way, an appropriate gradation display to be displayed based on the video signal is performed on the display pixels R2, G2, and B2.

走査線Ｇａｔｅ３以後の行についても上述と同様の制御がなされ、各表示画素において映像信号に基づいた表示すべき適正な階調表示がなされることになる。 The same control as described above is performed for the rows after the scanning line Gate3, and appropriate gradation display to be displayed based on the video signal is performed in each display pixel.

以上説明したように、第１の実施形態においては、ＴＦＴを用いてある表示画素に使用する信号線をその表示画素に隣接する表示画素と兼用することにより、走査線の本数を増大させることなく、信号線の本数及びソースドライバ２０の出力数を削減することが可能である。これにより、ソースドライバ２０を構成するＬＳＩの接合ピッチ幅が大きくなり、表示部１０上にソースドライバ２０を構成するＬＳＩを接合する場合に、その接合を容易に行うことが可能である。また、ソースドライバ２０の出力数を削減できるのでソースドライバ２０を構成するＬＳＩの小型化も実現できる。 As described above, in the first embodiment, a signal line used for a display pixel using a TFT is also used as a display pixel adjacent to the display pixel without increasing the number of scanning lines. The number of signal lines and the number of outputs of the source driver 20 can be reduced. Thereby, the bonding pitch width of the LSIs constituting the source driver 20 is increased, and when the LSIs constituting the source driver 20 are joined on the display unit 10, the joining can be easily performed. Further, since the number of outputs of the source driver 20 can be reduced, the LSI constituting the source driver 20 can be reduced in size.

ここで、図２の表示画素の接続構造において表示画素ＢｌｕｅＮとＲｅｄＮについては入れ替えることが可能である。ただし、この場合にはソースドライバ２０に入力する赤と青の表示データの順番も入れ替える必要がある。 Here, the display pixels BlueN and RedN in the display pixel connection structure of FIG. 2 can be interchanged. In this case, however, the order of the red and blue display data input to the source driver 20 must be changed.

さらに、本実施形態においては、緑（Green）に対応する表示画素ＧｒｅｅｎＮについては、信号線を他の色成分に対応する表示画素と兼用しないようにしている。このため、表示画素ＧｒｅｅｎＮについては階調電圧の書き込み時間を１水平期間（１Ｈ）とすることが可能で、他の色成分に対応する表示画素に比べてより適切な階調表示を行うことが可能である。表示画素ＧｒｅｅｎＮのみこのような構成としているのは、人間の視感度が、緑色の感度が最も高いため、たとえ赤色成分や青色成分の階調表示が比較的劣っていたとしても、緑色成分の階調表示が適切であれば、表示品位を比較的高く維持することができるためである。 Further, in the present embodiment, for the display pixel GreenN corresponding to green, the signal line is not shared with the display pixels corresponding to other color components. Therefore, for the display pixel GreenN, the writing time of the gradation voltage can be set to one horizontal period (1H), and more appropriate gradation display can be performed as compared with the display pixels corresponding to other color components. Is possible. Only the display pixel GreenN has such a configuration because the human visual sensitivity has the highest green sensitivity, so even if the gray level display of the red component and the blue component is relatively inferior, This is because the display quality can be kept relatively high if the tone display is appropriate.

なお、色を考慮しないのであれば、図５に示すようにして全ての信号線に対して、走査線延伸方向に沿うように隣接した２個の表示画素を共通の信号線に接続することも可能である。この場合には、信号線の本数を（１行分の表示画素数の１／２）本まで削減することが可能であり、さらに信号線の本数を削減することができる。なお、図５の表示画素の配置を有する液晶表示装置の表示動作について示すタイミングチャートは図６に示すものとなる。図６は、図４においてＢｌｕｅ１、Ｂｌｕｅ２、Ｂｌｕｅ３をＰｉｘｅｌ１、Ｐｉｘｅｌ３、Ｐｉｘｅｌ５に置き換え、Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３をＰｉｘｅｌ２、Ｐｉｘｅｌ４、Ｐｉｘｅｌ６に置き換えたものである。Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３の制御等の基本的な考え方については図６と図４とで変わらない。 If the color is not taken into account, as shown in FIG. 5, two display pixels adjacent to each other along the scanning line extending direction may be connected to a common signal line as shown in FIG. Is possible. In this case, the number of signal lines can be reduced to (1/2 of the number of display pixels for one row), and the number of signal lines can be further reduced. A timing chart showing the display operation of the liquid crystal display device having the arrangement of the display pixels of FIG. 5 is shown in FIG. FIG. 6 is obtained by replacing Blue1, Blue2, and Blue3 with Pixel1, Pixel3, and Pixel5 in FIG. 4, and replacing Red1, Red2, and Red3 with Pixel2, Pixel4, and Pixel6. Basic concepts such as control of Gate1, Gate2, and Gate3 are the same between FIGS. 6 and 4.

［第２の実施形態］
次に本発明の第２の実施形態について説明する。第２の実施形態は、表示画素の接続構造及び表示装置の動作が第１の実施形態と異なる。表示装置の基本的な構成は図１で示したものと同様であるので説明を省略する。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. The second embodiment is different from the first embodiment in the connection structure of display pixels and the operation of the display device. The basic configuration of the display device is the same as that shown in FIG.

図７は、本実施形態における表示画素の接続構造を示す図である。ここで、図７においても図２と同様に、表示部１０内の９画素のみの接続構造を示している。 FIG. 7 is a diagram showing a connection structure of display pixels in the present embodiment. Here, FIG. 7 also shows a connection structure of only nine pixels in the display unit 10 as in FIG.

本実施形態においては、図７に示すように、走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＧ１、ＳＲ１、ＳＧ２とが互いに直交するように配設されている。 In the present embodiment, as shown in FIG. 7, the scanning lines Gate1, Gate2, and Gate3 and the signal lines SG1, SR1, and SG2 are disposed so as to be orthogonal to each other.

表示画素（第３の表示画素）Ｇｒｅｅｎ１、Ｇｒｅｅｎ２、Ｇｒｅｅｎ３は、ＴＦＴ（第４のスイッチング素子）１１ａ、１１ｂ、１１ｃを介して走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＧ１とに接続されている。より詳しくは、表示画素Ｇｒｅｅｎ１、Ｇｒｅｅｎ２、Ｇｒｅｅｎ３はそれぞれＴＦＴ１１ａ、１１ｂ、１１ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１１ａ、１１ｂ、１１ｃのソース（或いはドレイン）はそれぞれ信号線ＳＧ１に接続されている。さらに、ＴＦＴ１１ａ、１１ｂ、１１ｃのゲートはそれぞれ走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３に接続されている。 The display pixels (third display pixels) Green1, Green2, and Green3 are connected to the scanning lines Gate1, Gate2, and Gate3 and the signal line SG1 through TFTs (fourth switching elements) 11a, 11b, and 11c. More specifically, the display pixels Green1, Green2, and Green3 are connected to the drains (or sources) of the TFTs 11a, 11b, and 11c, respectively. The sources (or drains) of the TFTs 11a, 11b, and 11c are connected to the signal line SG1, respectively. Further, the gates of the TFTs 11a, 11b, and 11c are connected to the scanning lines Gate1, Gate2, and Gate3, respectively.

表示画素（第２の表示画素）Ｂｌｕｅ１、Ｂｌｕｅ２、Ｂｌｕｅ３は、ＴＦＴ（第２のスイッチング素子）１５ａ、１５ｂ、１５ｃ及びＴＦＴ（第３のスイッチング素子）１６ａ、１６ｂ、１６ｃを介して走査線Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３と信号線ＳＲ１とに接続されている。より詳しくは、表示画素Ｂｌｕｅ１、Ｂｌｕｅ２、Ｂｌｕｅ３はＴＦＴ１５ａ、１５ｂ、１５ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１５ａ、１５ｂ、１５ｃのソース（或いはドレイン）はＴＦＴ１６ａ、１６ｂ、１６ｃのドレイン（或いはソース）に接続されている。また、ＴＦＴ１５ａ、１５ｂ、１５ｃのゲートは表示画素を挟んで配設される２つの走査線のうちの下側の走査線（第２の走査線）に接続されている。さらに、ＴＦＴ１６ａ、１６ｂ、１６ｃのソース（或いはドレイン）は信号線ＳＲ１に接続されている。また、ＴＦＴ１６ａ、１６ｂ、１６ｃのゲートは、表示画素を挟んで配設される２つの走査線のうちの上側の走査線（第１の走査線）に接続されている。 The display pixels (second display pixels) Blue1, Blue2, and Blue3 are connected to the scanning lines Gate1 and 16c through the TFTs (second switching elements) 15a, 15b, and 15c and the TFTs (third switching elements) 16a, 16b, and 16c. It is connected to Gate2, Gate3 and signal line SR1. More specifically, the display pixels Blue1, Blue2, and Blue3 are connected to the drains (or sources) of the TFTs 15a, 15b, and 15c. The sources (or drains) of the TFTs 15a, 15b, and 15c are connected to the drains (or sources) of the TFTs 16a, 16b, and 16c. The gates of the TFTs 15a, 15b, and 15c are connected to the lower scanning line (second scanning line) of the two scanning lines arranged with the display pixel interposed therebetween. Further, the sources (or drains) of the TFTs 16a, 16b, and 16c are connected to the signal line SR1. The gates of the TFTs 16a, 16b, and 16c are connected to the upper scanning line (first scanning line) of the two scanning lines provided with the display pixel interposed therebetween.

図７のような本実施形態の構成としても、信号線の本数を（１行分の表示画素数の２／３）本とすることが可能である。 Also in the configuration of this embodiment as shown in FIG. 7, the number of signal lines can be (2/3 of the number of display pixels for one row).

次に、本実施形態に係る液晶表示装置の動作について説明する。図８は、本実施形態における液晶表示装置の動作について示すタイミングチャートである。図８においては、上から、信号線ＳＧ１に印加される階調信号、信号線ＳＲ１に印加される階調信号、Ｇａｔｅ１に印加される走査信号、Ｇａｔｅ２に印加される走査信号、Ｇａｔｅ３に印加される走査信号、表示画素Ｒｅｄ１の表示状態、表示画素Ｇｒｅｅｎ１の表示状態、表示画素Ｂｌｕｅ１の表示状態、表示画素Ｒｅｄ２の表示状態、表示画素Ｇｒｅｅｎ２の表示状態、表示画素Ｂｌｕｅ２の表示状態を示している。 Next, the operation of the liquid crystal display device according to this embodiment will be described. FIG. 8 is a timing chart showing the operation of the liquid crystal display device according to this embodiment. In FIG. 8, from the top, the gradation signal applied to the signal line SG1, the gradation signal applied to the signal line SR1, the scanning signal applied to Gate1, the scanning signal applied to Gate2, and the scanning signal applied to Gate3. The scanning signal, the display state of the display pixel Red1, the display state of the display pixel Green1, the display state of the display pixel Blue1, the display state of the display pixel Red2, the display state of the display pixel Green2, and the display state of the display pixel Blue2.

本実施形態においては、緑表示に係る表示データと赤又は青表示に係る表示データとを同じタイミングでソースドライバ２０に入力する。さらに、赤及び青表示に係る表示データは１／２水平期間毎に交互にソースドライバ２０に入力する。なお、本実施形態では赤表示に係る表示データと青表示に係る表示データとの入力順を図４と逆順としている。これにより、図８に示すように、緑表示に係る階調信号Ｇ０、Ｇ１、Ｇ２、…が信号線ＳＧ１に印加されるタイミングに同期して、赤又は青表示に係る階調信号Ｂ０、Ｒ０、Ｂ１、Ｒ１、Ｂ２、Ｒ２、…が信号線ＳＲ１に印加されることになる。 In the present embodiment, display data related to green display and display data related to red or blue display are input to the source driver 20 at the same timing. Further, the display data relating to the red and blue display is alternately input to the source driver 20 every half horizontal period. In the present embodiment, the input order of the display data related to red display and the display data related to blue display is reverse to that shown in FIG. As a result, as shown in FIG. 8, the gradation signals B0, R0 for red or blue display are synchronized with the timing at which the gradation signals G0, G1, G2,... For green display are applied to the signal line SG1. , B1, R1, B2, R2,... Are applied to the signal line SR1.

以下の説明においても、走査線Ｇａｔｅ１に接続された表示画素Ｇｒｅｅｎ１、Ｂｌｕｅ１、Ｒｅｄ１及び走査線Ｇａｔｅ２に接続された表示画素Ｇｒｅｅｎ２、Ｂｌｕｅ２、Ｒｅｄ２の表示に関して説明する。その他の行の表示画素についても以下に説明する制御と同様の制御がなされるものである。 In the following description, the display of the display pixels Green1, Blue1, Red1 connected to the scanning line Gate1 and the display pixels Green2, Blue2, Red2 connected to the scanning line Gate2 will be described. Controls similar to those described below are performed for display pixels in other rows.

まず、表示画素Ｇｒｅｅｎ１、Ｂｌｕｅ１、Ｒｅｄ１の表示を行う際には、走査線Ｇａｔｅ１の走査信号と走査線Ｇａｔｅ２の走査信号とをそれぞれ所定期間だけＨｉｇｈとする。ここで、走査線Ｇａｔｅ１の走査信号をＨｉｇｈとする期間は、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとする期間よりも長くする。なお、図８の例では、走査線Ｇａｔｅ１の走査信号をＨｉｇｈとする期間を１水平期間とし、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとする１／２水平期間としている。 First, when displaying the display pixels Green1, Blue1, and Red1, the scanning signal of the scanning line Gate1 and the scanning signal of the scanning line Gate2 are set to High for a predetermined period, respectively. Here, the period during which the scanning signal of the scanning line Gate1 is High is set longer than the period during which the scanning signal of the scanning line Gate2 is High. In the example of FIG. 8, a period in which the scanning signal of the scanning line Gate1 is High is defined as one horizontal period, and a half horizontal period in which the scanning signal of the scanning line Gate2 is High.

走査線Ｇａｔｅ１の走査信号がＨｉｇｈとなることにより、ＴＦＴ１１ａ、１４ａ及び１６ａがオン状態となる。これにより、信号線ＳＧ１に印加されていた階調信号Ｇ１が表示画素Ｇｒｅｅｎ１に書き込まれ、表示画素Ｇｒｅｅｎ１において階調信号Ｇ１に対応した表示が開始される。また、信号線ＳＲ１に印加されていた階調信号Ｂ１が表示画素Ｒｅｄ１に書き込まれ、表示画素Ｒｅｄ１において階調信号Ｂ１に対応した表示が開始される。 When the scanning signal of the scanning line Gate1 becomes High, the TFTs 11a, 14a, and 16a are turned on. Thereby, the gradation signal G1 applied to the signal line SG1 is written to the display pixel Green1, and display corresponding to the gradation signal G1 is started in the display pixel Green1. The gradation signal B1 applied to the signal line SR1 is written to the display pixel Red1, and display corresponding to the gradation signal B1 is started in the display pixel Red1.

さらに、走査線Ｇａｔｅ２の走査信号がＨｉｇｈとなることにより、ＴＦＴ１１ｂ、ＴＦＴ１４ｂ、及びＴＦＴ１５ａがオン状態となる。これにより、信号線ＳＧ１に印加されていた階調信号Ｇ１が表示画素Ｇｒｅｅｎ２に書き込まれ、表示画素Ｇｒｅｅｎ２において階調信号Ｇ１に対応した表示が行われる。また、信号線ＳＲ１に印加されていた階調信号Ｂ１が表示画素Ｒｅｄ２に書き込まれ、表示画素Ｒｅｄ２において階調信号Ｂ１に対応した表示が行われる。さらに、信号線ＳＲ１に印加されていた階調信号Ｂ１が表示画素Ｂｌｕｅ１に書き込まれ、表示画素Ｂｌｕｅ１において階調信号Ｂ１に対応した表示が開始される。 Further, when the scanning signal of the scanning line Gate2 becomes High, the TFT 11b, the TFT 14b, and the TFT 15a are turned on. Thereby, the gradation signal G1 applied to the signal line SG1 is written to the display pixel Green2, and display corresponding to the gradation signal G1 is performed on the display pixel Green2. The gradation signal B1 applied to the signal line SR1 is written to the display pixel Red2, and display corresponding to the gradation signal B1 is performed on the display pixel Red2. Further, the gradation signal B1 applied to the signal line SR1 is written to the display pixel Blue1, and display corresponding to the gradation signal B1 is started on the display pixel Blue1.

走査線Ｇａｔｅ２の走査信号がＬｏｗとなった後は、走査線Ｇａｔｅ２の走査信号が再びＨｉｇｈとなるまで、表示画素Ｂｌｕｅ１、及び表示画素Ｇｒｅｅｎ２、Ｒｅｄ２に発生した画素電圧Ｖｌｃｄは、それぞれの表示画素が有する補償容量Ｃｓにおいて保持される。また、走査線Ｇａｔｅ２の走査信号がＬｏｗとなっても走査線Ｇａｔｅ１の走査信号はＨｉｇｈのままであるので、信号線ＳＲ１に印加されていた階調信号Ｒ１が表示画素Ｒｅｄ１に新たに書き込まれ、表示画素Ｒｅｄ１において階調信号Ｒ１に対応した表示が開始される。 After the scanning signal of the scanning line Gate2 becomes Low, the pixel voltage Vlcd generated in the display pixel Blue1 and the display pixels Green2 and Red2 until the scanning signal of the scanning line Gate2 becomes High again. The compensation capacitance Cs is held. Further, since the scanning signal of the scanning line Gate1 remains High even when the scanning signal of the scanning line Gate2 becomes Low, the gradation signal R1 applied to the signal line SR1 is newly written to the display pixel Red1, Display corresponding to the gradation signal R1 is started in the display pixel Red1.

次の水平期間において、表示画素Ｇｒｅｅｎ２、Ｂｌｕｅ２、Ｒｅｄ２の表示を行う際には、走査線Ｇａｔｅ２の走査信号と走査線Ｇａｔｅ３の走査信号とをそれぞれ所定期間だけＨｉｇｈとする。図８の例では、走査線Ｇａｔｅ２の走査信号をＨｉｇｈとする期間を１水平期間とし、走査線Ｇａｔｅ３の走査信号をＨｉｇｈとする期間を１／２水平期間としている。 In the next horizontal period, when displaying the display pixels Green2, Blue2, and Red2, the scanning signal of the scanning line Gate2 and the scanning signal of the scanning line Gate3 are set to High for a predetermined period, respectively. In the example of FIG. 8, a period in which the scanning signal of the scanning line Gate2 is High is defined as one horizontal period, and a period in which the scanning signal of the scanning line Gate3 is High is defined as a ½ horizontal period.

上述したように、走査線Ｇａｔｅ２の走査信号がＨｉｇｈとなることにより、ＴＦＴ１１ｂ、ＴＦＴ１４ｂ、及びＴＦＴ１５ａがオン状態となる。これにより、信号線ＳＧ１に印加されていた階調信号Ｇ２が表示画素Ｇｒｅｅｎ２に書き込まれ、表示画素Ｇｒｅｅｎ２において階調信号Ｇ１に対応した表示が行われる。また、信号線ＳＲ１に印加されていた階調信号Ｂ２が表示画素Ｒｅｄ２に書き込まれ、表示画素Ｒｅｄ２において階調信号Ｂ２に対応した表示が行われる。なお、ＴＦＴ１５ａはオン状態となるがＴＦＴ１６ａはオフ状態であるので表示画素Ｂｌｕｅ１への階調電圧の書き込みは行われない。 As described above, when the scanning signal of the scanning line Gate2 becomes High, the TFT 11b, the TFT 14b, and the TFT 15a are turned on. Thereby, the gradation signal G2 applied to the signal line SG1 is written to the display pixel Green2, and display corresponding to the gradation signal G1 is performed on the display pixel Green2. Further, the gradation signal B2 applied to the signal line SR1 is written to the display pixel Red2, and display corresponding to the gradation signal B2 is performed on the display pixel Red2. Note that the TFT 15a is turned on, but the TFT 16a is turned off, so that the gradation voltage is not written to the display pixel Blue1.

さらに、走査線Ｇａｔｅ３の走査信号がＨｉｇｈとなることにより、ＴＦＴ１１ｃ、ＴＦＴ１４ｃ、及びＴＦＴ１５ｂがオン状態となる。これにより、信号線ＳＧ１に印加されていた階調信号Ｇ２が表示画素Ｇｒｅｅｎ３に書き込まれ、表示画素Ｇｒｅｅｎ３において階調信号Ｇ２に対応した表示が行われる。また、信号線ＳＲ１に印加されていた階調信号Ｂ２が表示画素Ｒｅｄ３に書き込まれ、表示画素Ｒｅｄ３において階調信号Ｂ２に対応した表示が行われる。さらに、信号線ＳＲ１に印加されていた階調信号Ｂ２が表示画素Ｂｌｕｅ２に書き込まれ、表示画素Ｂｌｕｅ２において階調信号Ｂ２に対応した表示が開始される。 Further, when the scanning signal of the scanning line Gate3 becomes High, the TFT 11c, the TFT 14c, and the TFT 15b are turned on. Thereby, the gradation signal G2 applied to the signal line SG1 is written to the display pixel Green3, and display corresponding to the gradation signal G2 is performed on the display pixel Green3. The gradation signal B2 applied to the signal line SR1 is written to the display pixel Red3, and display corresponding to the gradation signal B2 is performed on the display pixel Red3. Further, the gradation signal B2 applied to the signal line SR1 is written to the display pixel Blue2, and display corresponding to the gradation signal B2 is started on the display pixel Blue2.

走査線Ｇａｔｅ３の走査信号がＬｏｗとなった後は、走査線Ｇａｔｅ３の走査信号が再びＨｉｇｈとなるまで、表示画素Ｂｌｕｅ２、及び表示画素Ｇｒｅｅｎ３、Ｒｅｄ３に発生した画素電圧Ｖｌｃｄは、それぞれの表示画素が有する補償容量Ｃｓにおいて保持される。また、走査線Ｇａｔｅ３の走査信号がＬｏｗとなっても走査線Ｇａｔｅ２の走査信号はＨｉｇｈのままであるので、信号線ＳＲ１に印加されていた階調信号Ｒ２が表示画素Ｒｅｄ２に新たに書き込まれ、表示画素Ｒｅｄ２において階調信号Ｒ２に対応した表示が開始される。 After the scanning signal of the scanning line Gate3 becomes Low, the pixel voltage Vlcd generated in the display pixel Blue2 and the display pixels Green3 and Red3 until the scanning signal of the scanning line Gate3 becomes High again. The compensation capacitance Cs is held. Further, since the scanning signal of the scanning line Gate2 remains High even when the scanning signal of the scanning line Gate3 becomes Low, the gradation signal R2 applied to the signal line SR1 is newly written to the display pixel Red2, Display corresponding to the gradation signal R2 is started in the display pixel Red2.

以上説明したような第２の実施形態においても第１の実施形態と同様の効果が得られる。また、第１の実施形態においてはＴＦＴ１２ａのゲート電位Ｇ１２やＴＦＴ１２ｂのゲート電位Ｇ２３をＨｉｇｈ状態のまま保持させることにより表示画素ＢｌｕｅＮへの階調電圧の書き込みを行っている。このため、ＴＦＴ１２ａのゲート電位Ｇ１２やＴＦＴ１２ｂのゲート電位Ｇ２３の保持状態によっては書き込み不足等が生じることが考えられる。これに対し、第２の実施形態においては、第１の実施形態に各ＴＦＴを確実にオン状態とすることができ、階調電圧の書き込みを第１の実施形態よりも確実に行うが可能となる。 In the second embodiment as described above, the same effect as that of the first embodiment can be obtained. In the first embodiment, the gradation voltage is written to the display pixel BlueN by holding the gate potential G12 of the TFT 12a and the gate potential G23 of the TFT 12b in a high state. For this reason, it is conceivable that insufficient writing occurs depending on the holding state of the gate potential G12 of the TFT 12a and the gate potential G23 of the TFT 12b. In contrast, in the second embodiment, each TFT can be reliably turned on in the first embodiment, and the gradation voltage can be written more reliably than in the first embodiment. Become.

ここで、図７の表示画素の接続構造において表示画素ＢｌｕｅＮとＲｅｄＮについては入れ替えることが可能である。ただし、この場合もソースドライバ２０に入力する赤と青の表示データの順番を入れ替える必要がある。 Here, the display pixels BlueN and RedN in the display pixel connection structure of FIG. 7 can be interchanged. However, also in this case, it is necessary to change the order of the display data of red and blue input to the source driver 20.

さらに、本実施形態においては、表示画素ＧｒｅｅｎＮについては、信号線を他の表示画素と兼用しないようにしている。これも第１の実施形態と同様の理由によるものである。したがって、色を考慮しないのであれば、図９に示すようにして全ての信号線に２個ずつ表示画素を接続することも可能である。この場合には、信号線の本数を（１行分の表示画素数の１／２）本まで削減することが可能である。なお、図９の表示画素の配置を有する液晶表示装置の表示動作について示すタイミングチャートは図１０に示すものとなる。図１０は、図８においてＢｌｕｅ１、Ｂｌｕｅ２、Ｂｌｕｅ３をＰｉｘｅｌ１、Ｐｉｘｅｌ３、Ｐｉｘｅｌ５に置き換え、Ｒｅｄ１、Ｒｅｄ２、Ｒｅｄ３をＰｉｘｅｌ２、Ｐｉｘｅｌ４、Ｐｉｘｅｌ６に置き換えたものである。Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３の制御等の基本的な考え方については図１０と図８とで変わらない。 Further, in the present embodiment, for the display pixel GreenN, the signal line is not shared with other display pixels. This is also for the same reason as in the first embodiment. Therefore, if color is not taken into consideration, it is possible to connect two display pixels to every signal line as shown in FIG. In this case, the number of signal lines can be reduced to (1/2 of the number of display pixels for one row). A timing chart showing the display operation of the liquid crystal display device having the arrangement of display pixels in FIG. 9 is shown in FIG. FIG. 10 is obtained by replacing Blue1, Blue2, and Blue3 with Pixel1, Pixel3, and Pixel5 in FIG. 8, and replacing Red1, Red2, and Red3 with Pixel2, Pixel4, and Pixel6. Basic concepts such as control of Gate1, Gate2, and Gate3 are the same between FIGS. 10 and 8.

以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。 Although the present invention has been described above based on the embodiments, the present invention is not limited to the above-described embodiments, and various modifications and applications are naturally possible within the scope of the gist of the present invention.

さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。 Further, the above-described embodiments include various stages of the invention, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some configuration requirements are deleted from all the configuration requirements shown in the embodiment, the above-described problem can be solved, and this configuration requirement is deleted when the above-described effects can be obtained. The configuration can also be extracted as an invention.

１０…表示部、１１ａ〜１１ｃ、１２ａ〜１２ｃ、１３ａ〜１３ｃ、１４ａ〜１４ｃ１５ａ〜１５ｃ、１６ａ〜１６ｃ…薄膜トランジスタ（ＴＦＴ）、２０…ソースドライバ、３０…ゲートドライバ、４０…ＲＧＢ発生回路、５０…共通電圧発生回路、６０…タイミング制御回路、７０…電源発生回路 DESCRIPTION OF SYMBOLS 10 ... Display part, 11a-11c, 12a-12c, 13a-13c, 14a-14c15a-15c, 16a-16c ... Thin-film transistor (TFT), 20 ... Source driver, 30 ... Gate driver, 40 ... RGB generation circuit, 50 ... Common voltage generation circuit, 60 ... timing control circuit, 70 ... power supply generation circuit

Claims

A plurality of pixel columns corresponding to the green component, a plurality of pixel columns corresponding to the blue component, and a plurality of pixel columns corresponding to the red component,
A display device arranged in the row direction in the order of a green component, a blue component, and a red component, or in the order of a green component, a red component, and a blue component,
A first signal line provided for each pixel column corresponding to the green component and connected to each display pixel of the pixel column corresponding to the green component via a first thin film transistor;
Of each pixel column corresponding to the red component and each pixel column corresponding to the blue component, the second thin film transistor is connected to one of the two display pixels adjacent in the row direction in the two adjacent pixel columns. A second signal line connected to the other display pixel via a third thin film transistor;
With a gate electrode coupled to said first gate electrode and the second thin film transistor TFT, a first scanning line gate electrode of the third thin film transistor is connected via a fourth thin film transistor,
A second scanning line to which a gate electrode of the fourth thin film transistor is connected;
Comprising
Each of the display pixels in the pixel column corresponding to the red component and each display pixel in the pixel column corresponding to the blue component has a horizontal writing time for writing the gradation voltage supplied from the second signal line. The period is set to a period divided into two, and each display pixel in the pixel column corresponding to the green component has a writing time for writing the gradation voltage supplied from the first signal line set to one horizontal scanning period. A display device.

A signal-side drive circuit that outputs, in a time-sharing manner, a voltage to be held in the pixel column corresponding to the red component and a voltage to be held in the pixel column corresponding to the blue component to the second signal line; The display device according to claim 1.

Between the first signal line and the second signal line, a pixel column corresponding to the green component and a pixel column corresponding to the blue component, or a pixel column corresponding to the green component and the The display device according to claim 1, wherein a pixel row corresponding to a red component is arranged.

4. The pixel column corresponding to the blue component and the pixel column corresponding to the red component are arranged on different sides with respect to the second signal line. The display device described in 1.