JP5343315B2 - 実装構造及び半導体装置 - Google Patents

実装構造及び半導体装置 Download PDF

Info

Publication number
JP5343315B2
JP5343315B2 JP2006342905A JP2006342905A JP5343315B2 JP 5343315 B2 JP5343315 B2 JP 5343315B2 JP 2006342905 A JP2006342905 A JP 2006342905A JP 2006342905 A JP2006342905 A JP 2006342905A JP 5343315 B2 JP5343315 B2 JP 5343315B2
Authority
JP
Japan
Prior art keywords
sealing layer
thermal expansion
circuit board
expansion coefficient
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006342905A
Other languages
English (en)
Other versions
JP2008153601A (ja
Inventor
大輔 水谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006342905A priority Critical patent/JP5343315B2/ja
Publication of JP2008153601A publication Critical patent/JP2008153601A/ja
Application granted granted Critical
Publication of JP5343315B2 publication Critical patent/JP5343315B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は実装構造及び半導体装置に関する。
ネットワーク機器の高速化、大容量化にともない、半導体素子間の配線距離を短縮し、マザーボード上の実装密度を向上させることが要求されている。
半導体素子のマザーボードへの実装は、半導体素子よりも一般に幅が大きい、回路基板(パッケージ用基板)に半導体素子を実装し、さらに、機器全体のマザーボードに回路基板を実装することにより行う。
そして、回路基板上に搭載された半導体素子は、一般に、無機充填材を含有した樹脂によって封止される(例えば、特許文献1参照)。これにより、実装後の半導体装置は、半導体素子、半導体素子と回路基板との接合部が樹脂によって外部環境から遮断され、半導体装置としての信頼性が確保される。
そして、上述したように、半導体素子を搭載した回路基板はマザーボード上に半田接合される。
特開平8−162573号公報
しかしながら、融点が例えば150℃以上である半田を回路基板とマザーボードとの半田接合材料として用いた場合、半導体素子が搭載された回路基板をマザーボード上に実装するときの温度(以下、リフロー温度)は、この融点よりも高温になる。
そして、封止材のガラス転移点がリフロー温度より低い場合には、封止材のガラス転移点以上の温度で、実装が行われることになる。
このような温度で実装を行うと、封止材がガラス転移点以上の高温状態になり、封止材の熱膨張率が増加する。一方、回路基板の面内方向の熱膨張率については、その内部に補強材が備えられているために、封止材のガラス転移点以上の温度でも低い熱膨張率を示す。
その結果、実装中に回路基板が凸状に変形し、マザーボードと回路基板との間の距離が回路基板の中央部と端部で異なり、距離を隔てた中央部において充分な半田接合ができないという不具合が生じている。
或いは、回路基板が凸状態のまま半田接合を行ったとしても、回路基板が常温になり、平坦性を回復したときには、応力によって一部の半田接合が剥離するという不具合が生じている。
このように、半導体素子が搭載された回路基板をマザーボード上に半田接合すると、実装後のマザーボードと回路基板との電気的導通性の信頼性が低下するという問題があった。
本発明の一観点によれば、回路基板上に搭載された半導体素子が第1の封止層で封止され、前記第1の封止層の表面に、前記第1の封止層を被覆する第2の封止層が設けられ、前記回路基板は、第1のガラスクロスと前記第1のガラスクロスに設けられた第1の樹脂とを有し、前記第2の封止層は、第2のガラスクロスと前記第2のガラスクロスに設けられた第2の樹脂とを有し、前記第1の封止層のガラス転移点以上での前記回路基板の前記第1のガラスクロスに沿った面内方向の熱膨張率、及び、前記第1の封止層のガラス転移点以上での前記第2の封止層の前記第2のガラスクロスに沿った面内方向の熱膨張率が、前記第1の封止層の熱膨張率よりも低い実装構造が提供される。
また、本発明の一観点によれば、回路基板と、前記回路基板上に搭載された半導体素子と、前記半導体素子を封止する第1の封止層と、前記第1の封止層の表面に設けられ、前記第1の封止層を被覆する第2の封止層とを含み、前記回路基板は、第1のガラスクロスと前記第1のガラスクロスに設けられた第1の樹脂とを有し、前記第2の封止層は、第2のガラスクロスと前記第2のガラスクロスに設けられた第2の樹脂とを有し、前記第1の封止層のガラス転移点以上での前記回路基板の前記第1のガラスクロスに沿った面内方向の熱膨張率、及び、前記第1の封止層のガラス転移点以上での前記第2の封止層の前記第2のガラスクロスに沿った面内方向の熱膨張率が、前記第1の封止層の熱膨張率よりも低い半導体装置が提供される。
このような実装構造及び半導体装置によれば、第1の封止層の上に、さらに第2の封止層が形成されているため、実装時の回路基板の反りが第2の封止層の面内方向の熱膨張率によって抑制される。
開示の技術により、半導体装置をマザーボードに実装をする際、回路基板の反りが第2の封止層の面内方向の熱膨張率によって抑制され、回路基板の変形が抑制される。その結果、回路基板とマザーボードとの電気的導通性に関し、高い信頼性が得られる実装構造及び半導体装置の実現が可能になる。
以下、図面を参照して詳細に説明する。
図1は半導体装置の要部断面模式図である。この半導体装置10は、回路基板20の片面に半導体素子30を実装し、半導体素子30は、第1の封止層40及び第2の封止層41によって封止され、各封止層の熱膨張率に差が設けられた構造をしている。
回路基板20は、所謂パッケージ用基板であり、内部に板状の樹脂20aと、樹脂20aの間に補強材としてのガラスクロス20bを備えている。樹脂20aの材質は、例えば、エポキシ系の樹脂である。樹脂20aについては、そのガラス転移点がリフロー温度よりも低い材料を用いている。具体的には、樹脂20aのガラス転移点は、150℃〜180℃である。
また、ガラスクロス20bの材質はガラス繊維である。ガラス繊維については、その融点及びガラス転移点がリフロー温度よりも充分に高い材料のガラス繊維を用いている。
従って、リフロー温度では、ガラスクロス20bの熱膨張率は、低いままであり、回路基板20の面内方向の熱膨張率は、ガラスクロス20bを面内方向に備えていることから、リフロー温度においても低熱膨張率になる。
その結果、樹脂20aのガラス転移点以上において、実装を施すとしても、回路基板20の熱膨張率は、その温度領域において厚さ方向よりも面内方向の熱膨張率が低くなり、厚さ方向と面内方向の熱膨張率に異方性が生じる。そして、回路基板20の下側には、アレイ状に配列した半田ボール21が電極パッド22を介して形成されている。
半導体素子30は、パケージ基板20の上面に形成された配線(不図示)に、半田バンプ31を介して電気的に接続されている。そして、半導体素子30、半田バンプ31及び上記の配線は、第1の封止層40によって封止されている。
第1の封止層40は、例えば、熱硬化によって硬化させたエポキシ系の樹脂で構成され、所定の容量の無機充填剤(不図示)を含有している。第1の封止層40を構成する樹脂のガラス転移点は、リフロー温度よりも低く、例えば、樹脂のガラス転移点は、150℃〜180℃である。また、第1の封止層40の熱膨張率は、無機充填剤がランダムに配合されているため厚さ方向及び面内方向に等方性を示す。即ち、第1の封止層40は、温度変化によって等方的に伸縮する。特に、第1の封止層40の温度がその樹脂のガラス転移点を超えると、第1の封止層40の熱膨張率はより高くなる。
そして、第1の封止層40の上面には、さらに第2の封止層41が形成されている。
第2の封止層41は、例えば、ガラス繊維で構成されたシート状のガラスクロス41aにエポキシ系の樹脂41bを含浸させた層である。その層の厚さは、例えば、100μmである。そして、樹脂41bについては、そのガラス転移点がリフロー温度よりも低い材料を用いている。具体的には、樹脂41bのガラス転移点は、150℃〜180℃である。
ここで、ガラスクロス41aの構造について詳細に説明する。図2は第2の封止層のガラスクロスの要部断面模式図である。この図に示すように、ガラスクロス41aは、複数のガラス繊維42を捻じったガラス繊維束43を交互に交差させたシート状の織物によって構成されている。また、ガラス繊維42については、その融点及びガラス転移点がリフロー温度よりも充分に高い材料のガラス繊維を用いている。従って、リフロー温度では、ガラスクロス41aの熱膨張率は、低いままであり、第2の封止層41の面内方向の熱膨張率は、ガラスクロス41aを面内方向に備えていることから、リフロー温度においても低熱膨張率になる。
その結果、樹脂41bのガラス転移点以上において、実装を施すとしても、第2の封止層41の熱膨張率は、その温度領域において厚さ方向よりも面内方向の熱膨張率が低くなり、厚さ方向と面内方向の熱膨張率に異方性が生じる。
このように、半導体装置10では、封止構造を多層構造とし、各層において熱膨張率の方向性が制御された封止層が複数層形成されている。そして、第1の封止層40を構成する樹脂は、エポキシ系の樹脂であり、回路基板20及び第2の封止層41の面内方向には、夫々ガラスクロス20b,41aが備えられているために、第1の封止層40を構成する樹脂のガラス転移点以上では、回路基板20及び第2の封止層41の面内方向の熱膨張率が第1の封止層40の熱膨張率よりも低いことを特徴としている。
また、半導体装置10のマザーボードへの実装は、樹脂20a、樹脂41b及び第1の封止層40を構成する樹脂のガラス転移点より高い温度で行われる。
尚、図1に示す第2の封止層41は、一例として単層構造を示したが、第2の封止層41については、単層に限らず、複数層形成してもよい。即ち、半導体装置10は、第1の封止層40の表面に、少なくとも1層の封止層を備える。
次に、第1の封止層40の上に、第2の封止層41を形成させた回路基板20の反りの効果について説明する。ここでは、半導体装置の一例として、回路基板20をマザーボードに実装するときのリフロー温度が200℃以上を要する半導体装置の反りについて説明する。より具体的には、リフロー温度が235℃である半導体装置を例に、反りの効果について説明する。
また、樹脂20a、樹脂41b及び第1の封止層40を構成する樹脂のガラス転移点は、例えば、150℃〜180℃であり、より具体的には、ガラス転移点が150℃である樹脂を用いて反りの効果を説明する。
尚、上記で示した数値については、特に、これらの値に限定されるものではなく、これ以外の温度条件においても、本実施の形態の半導体装置を用いることができる。
反り量の測定は、回路基板20の下面の中心部の高さ方向の変位量(μm)を公知のモアレ法で計測し、半導体装置10を室温から235℃まで上昇させ、235℃から室温に下降させた過程での最大変位量を比較することにより反りの効果を確かめた。また、評価に用いた回路基板20のサイズは、10mm×10mmである。
図3は反りの比較を説明する表図である。
比較例1は、図1に示す第2の封止層41を設けず、第1の封止層40の表面が露出した半導体装置の反りの結果である。図3に示すように、比較例1の235℃での最大変形量は50μmであった。これに対し、比較例2は、図1に示す封止構造を備えた半導体装置の反りの結果である。図3に示すように、比較例2の235℃での最大変形量は15μmであった。このように、第2の封止層41を設けた場合は、最大変形量が減少することが分かった。
上述したように、半導体装置を加熱したときの変形は、回路基板、封止層の熱膨張率差に起因するものである。特に、夫々の材料の面内方向、厚さ方向の熱膨張率がある温度によって異なることが変形の要因となっている。
ここで、比較例1のように、大きな変形が生じる要因を図を用いて模式的に説明する。
図4は比較例1で用いた半導体装置の温度が樹脂のガラス転移点以下にある状態の概念図である。
図4に示すように、半導体装置11の温度が樹脂20a及び第1の封止層40を構成する樹脂のガラス転移点以下にある状態では、第1の封止層40の厚さ方向の熱膨張率は、例えば10(ppm/K)、面内方向の熱膨張率は、例えば10(ppm/K)である。また、回路基板20の厚さ方向の熱膨張率は、例えば15(ppm/K)、面内方向の熱膨張率は、例えば12(ppm/K)である。尚、図中に示した矢印は、回路基板20及び第1の封止層40の熱膨張率の大きさを直感的に理解するために、その大きさと方向を矢印の大きさと方向で表したものである。即ち、縦方向の矢印は、厚さ方向の熱膨張率の大きさを表し、横方向の矢印は、面内方向の熱膨張率の大きさを表している。
この図から、半導体装置11の温度が樹脂20a及び第1の封止層40を構成する樹脂のガラス転移点以下にある状態では、夫々の熱膨張率に大きな差はなく、半導体装置11の回路基板20が大きく変形しないことが分かる。
これに対し、図5は比較例1で用いた半導体装置の温度が樹脂のガラス転移点以上にある状態の概念図である。
図5に示すように、リフロー温度が樹脂20a及び第1の封止層40を構成する樹脂のガラス転移点を超え、半導体装置11の温度がこれらの樹脂のガラス転移点以上になると、樹脂の熱膨張率はより増加する。
そして、第1の封止層40の厚さ方向の熱膨張率は、例えば30(ppm/K)、面内方向の熱膨張率は、例えば30(ppm/K)になる。第1の封止層40の厚さ方向の熱膨張率と面内方向の熱膨張率が等しくなるのは、上述したように無機充填材を含有する第1の封止層40の熱膨張が等方性を示すからである。
回路基板20については、その内部において面内方向にガラスクロス20bが補強され、ガラスクロス20bの上下に樹脂20aが形成されている。従って、回路基板20の面内方向は、ガラスクロス20bの熱膨張率によって支配される。
そして、回路基板20の厚さ方向の熱膨張率は、例えば60(ppm/K)になる。また、面内方向の熱膨張率は、例えば10(ppm/K)になる。回路基板20の厚さ方向の熱膨張率と面内方向の熱膨張率が異なるのは、上述したように回路基板20の熱膨張が異方性を示すからである。即ち、回路基板20の厚さ方向の熱膨張率は、樹脂20aの熱膨張率によって支配されるが、ガラスクロス20bの熱膨張率は、リフロー温度において低熱膨張率のままなので、回路基板20の面内方向の熱膨張率は、ガラスクロス20bの熱膨張率によって支配される。
このように、比較例1では、リフロー温度が樹脂のガラス転移点以上にある場合、回路基板20の変形量は、第1の封止層40の熱膨張の等方性と、回路基板20の熱膨張の異方性に支配される。そして、半導体装置11の温度が樹脂20a及び第1の封止層40を構成する樹脂のガラス転移点以上にある状態では、第1の封止層40の等方的な熱膨張率が回路基板20の面内方向の熱膨張率を上回るために、回路基板20は凸状に変形する。
これに対し、図6は比較例2で用いた半導体装置の温度が樹脂のガラス転移点以上にある状態の概念図である。
半導体装置10では、第1の封止層40の上に、さらに第2の封止層41が形成されている。従って、変形量は、第1の封止層40の熱膨張の等方性と、回路基板20及び第2の封止層41の異方性に支配される。
そして、第1の封止層40の厚さ方向の熱膨張率は、例えば30(ppm/K)、面内方向の熱膨張率は、例えば30(ppm/K)になる。また、第2の封止層41の面内方向の熱膨張率は、例えば10(ppm/K)になる。そして、回路基板20の厚さ方向の熱膨張率は、例えば60(ppm/K)であり、面内方向の熱膨張率は、例えば10(ppm/K)になる。
上述したように、第1の封止層40を構成する樹脂のガラス転移点以上では、回路基板20及び第2の封止層41の面内方向の熱膨張率は、第1の封止層40の熱膨張率よりも低く、回路基板20及び第2の封止層41は共に、熱膨張率に関し異方性を示す層である。
そして、樹脂20a、樹脂41b及び第1の封止層40を構成する樹脂のガラス転移点以上の温度で半導体装置10をマザーボード上に実装をする場合、第2の封止層41が第1の封止層40の上に形成されていると、第1の封止層40の熱膨張率が第2の封止層41の面内方向の低熱膨張率によって抑制される。
その結果、比較例2においては、リフロー温度が樹脂20a、樹脂41b及び第1の封止層40を構成する樹脂のガラス転移点を超え、半導体装置10の温度が樹脂20a、樹脂41b及び第1の封止層40を構成する樹脂のガラス転移点以上にある状態でも、半導体装置10全体としての熱膨張率の調和がとれ、回路基板20の変形量が比較例1に比べ小さくなる。
このように、図1に示す半導体装置10を用いて、マザーボード上に実装を行うと、実装中の加熱による変形は抑制される。これにより、半導体装置10をマザーボードに実装をする場合に生じる回路基板20の反りが第2の封止層41の面内方向の熱膨張率によって抑制され、回路基板20の変形が防止される。その結果、回路基板20とマザーボードとの電気的導通性に関し、高い信頼性が得られる実装構造及び半導体装置の実現が可能になる。
(付記1) 回路基板上に搭載された半導体素子を封止する実装構造において、
前記半導体素子が第1の封止層で封止され、前記第1の封止層の上に第2の封止層が少なくとも1層形成され、前記第1の封止層のガラス転移点以上での前記回路基板及び前記第2の封止層の面内方向の熱膨張率が前記第1の封止層の熱膨張率より低いことを特徴とする実装構造。
(付記2) 前記第2の封止層の厚さ方向の熱膨張率と面内方向の熱膨張率に異方性があることを特徴とする付記1記載の実装構造。
(付記3) 前記第2の封止層の内部に補強材が備えられ、前記補強材が前記第2の封止層の面内方向に含有されていることを特徴とする付記1または2記載の実装構造。
(付記4) 前記第2の封止層の内部に備えられた前記補強材の融点及びガラス転移点が前記実装構造を備えた半導体装置を基板に実装する温度よりも高いことを特徴とする付記3記載の実装構造。
(付記5) 前記第2の封止層の内部に備えられた前記補強材がシート状のガラスクロスであることを特徴とする付記3または4記載の実装構造。
(付記6) 前記ガラスクロスはガラス繊維を交互に交差させた織物であることを特徴とする付記5記載の実装構造。
(付記7) 半導体素子を回路基板上に搭載した半導体装置において、
前記半導体素子が第1の封止層で封止され、前記第1の封止層の上に第2の封止層が少なくとも1層形成され、前記第1の封止層のガラス転移点以上での前記回路基板及び前記第2の封止層の面内方向の熱膨張率が前記第1の封止層の熱膨張率よりも低いことを特徴とする半導体装置。
(付記8) 前記第2の封止層の厚さ方向の熱膨張率と面内方向の熱膨張率に異方性があることを特徴とする付記7記載の半導体装置。
(付記9) 前記第2の封止層の内部に補強材が備えられ、前記補強材が前記第2の封止層の面内方向に含有されていることを特徴とする付記7または8記載の半導体装置。
(付記10) 前記第2の封止層の内部に備えられた前記補強材の融点及びガラス転移点が前記半導体装置を基板に実装する温度よりも高いことを特徴とする付記9記載の半導体装置。
(付記11) 前記第2の封止層の内部に備えられた前記補強材がシート状のガラスクロスであることを特徴とする付記9または10記載の半導体装置。
(付記12) 前記ガラスクロスはガラス繊維を交互に交差させた織物であることを特徴とする付記11記載の半導体装置。
半導体装置の要部断面模式図である。 第2の封止層のガラスクロスの要部断面模式図である。 反りの比較を説明する表図である。 比較例1で用いた半導体装置の温度が樹脂のガラス転移点以下にある状態の概念図である。 比較例1で用いた半導体装置の温度が樹脂のガラス転移点以上にある状態の概念図である。 比較例2で用いた半導体装置の温度が樹脂のガラス転移点以上にある状態の概念図である。
符号の説明
10,11 半導体装置
20 回路基板
20a,41b 樹脂
20b,41a ガラスクロス
21 半田ボール
22 電極パッド
30 半導体素子
31 半田バンプ
40 第1の封止層
41 第2の封止層
42 ガラス繊維
43 ガラス繊維束

Claims (4)

  1. 回路基板上に搭載された半導体素子が第1の封止層で封止され、
    前記第1の封止層の表面に、前記第1の封止層を被覆する第2の封止層が設けられ、
    前記回路基板は、第1のガラスクロスと前記第1のガラスクロスに設けられた第1の樹脂とを有し、
    前記第2の封止層は、第2のガラスクロスと前記第2のガラスクロスに設けられた第2の樹脂とを有し、
    前記第1の封止層のガラス転移点以上での前記回路基板の前記第1のガラスクロスに沿った面内方向の熱膨張率、及び、前記第1の封止層のガラス転移点以上での前記第2の封止層の前記第2のガラスクロスに沿った面内方向の熱膨張率が、前記第1の封止層の熱膨張率よりも低いことを特徴とする実装構造。
  2. 前記第2の封止層の厚さ方向の熱膨張率と、前記第2の封止層の前記第2のガラスクロスに沿った面内方向の熱膨張率に異方性があることを特徴とする請求項1に記載の実装構造。
  3. 前記第2のガラスクロスの融点及びガラス転移点が、前記実装構造を備えた半導体装置を基板に実装する温度よりも高いことを特徴とする請求項1又は2に記載の実装構造。
  4. 回路基板と、
    前記回路基板上に搭載された半導体素子と、
    前記半導体素子を封止する第1の封止層と、
    前記第1の封止層の表面に設けられ、前記第1の封止層を被覆する第2の封止層と
    を含み、
    前記回路基板は、第1のガラスクロスと前記第1のガラスクロスに設けられた第1の樹脂とを有し、
    前記第2の封止層は、第2のガラスクロスと前記第2のガラスクロスに設けられた第2の樹脂とを有し、
    前記第1の封止層のガラス転移点以上での前記回路基板の前記第1のガラスクロスに沿った面内方向の熱膨張率、及び、前記第1の封止層のガラス転移点以上での前記第2の封止層の前記第2のガラスクロスに沿った面内方向の熱膨張率が、前記第1の封止層の熱膨張率よりも低いことを特徴とする半導体装置。
JP2006342905A 2006-12-20 2006-12-20 実装構造及び半導体装置 Expired - Fee Related JP5343315B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006342905A JP5343315B2 (ja) 2006-12-20 2006-12-20 実装構造及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006342905A JP5343315B2 (ja) 2006-12-20 2006-12-20 実装構造及び半導体装置

Publications (2)

Publication Number Publication Date
JP2008153601A JP2008153601A (ja) 2008-07-03
JP5343315B2 true JP5343315B2 (ja) 2013-11-13

Family

ID=39655417

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006342905A Expired - Fee Related JP5343315B2 (ja) 2006-12-20 2006-12-20 実装構造及び半導体装置

Country Status (1)

Country Link
JP (1) JP5343315B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823186B2 (en) 2010-12-27 2014-09-02 Shin-Etsu Chemical Co., Ltd. Fiber-containing resin substrate, sealed substrate having semiconductor device mounted thereon, sealed wafer having semiconductor device formed thereon, a semiconductor apparatus, and method for manufacturing semiconductor apparatus
KR101654518B1 (ko) * 2015-01-30 2016-09-06 앰코 테크놀로지 코리아 주식회사 칩 적층형 반도체 패키지 및 이의 제조 방법
JP6873791B2 (ja) * 2017-03-31 2021-05-19 ローム株式会社 パワーモジュールおよびその製造方法
JP7528865B2 (ja) * 2021-05-27 2024-08-06 株式会社デンソー 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62101053A (ja) * 1985-10-28 1987-05-11 Toshiba Corp 薄型電子回路ユニツト
JPH1187557A (ja) * 1997-09-11 1999-03-30 Rohm Co Ltd 半導体チップを備えた半導体装置の構造
JP2000124363A (ja) * 1998-10-12 2000-04-28 Citizen Electronics Co Ltd 半導体パッケージ

Also Published As

Publication number Publication date
JP2008153601A (ja) 2008-07-03

Similar Documents

Publication Publication Date Title
JP4504798B2 (ja) 多段構成半導体モジュール
US9716075B2 (en) Semiconductor chip assembly and method for making same
TWI573229B (zh) 配線基板
JP5877291B2 (ja) 半導体装置およびその製造方法
JP5343315B2 (ja) 実装構造及び半導体装置
JP5228843B2 (ja) 半導体素子搭載用基板及び半導体装置
JP5644107B2 (ja) 半導体装置
KR102520917B1 (ko) 반도체 패키지 및 그 제조 방법
US20090250802A1 (en) Multilayer wiring substrate, semiconductor package, and methods of manufacturing semiconductor package
JP6077436B2 (ja) 配線基板および配線基板への半導体素子の実装方法
JP2009049218A (ja) 半導体装置及び半導体装置の製造方法
JP2006245076A (ja) 半導体装置
JP6656836B2 (ja) 実装構造体及びその製造方法
JP4983113B2 (ja) 配線基板及びその製造方法
KR102419891B1 (ko) 회로 기판 및 이를 이용한 반도체 패키지
KR102494332B1 (ko) 전자소자 패키지
JP4469329B2 (ja) 半導体装置及びその製造方法
JP4521415B2 (ja) 半導体装置
JP4830493B2 (ja) 半導体装置、その実装構造およびその実装方法
KR20070083021A (ko) 휨 방지용 인쇄회로기판
JP5284125B2 (ja) 半導体装置およびその製造方法
JP5392726B2 (ja) 集合配線基板
JP2006080356A (ja) 半導体装置及びその製造方法
US20220246516A1 (en) Semiconductor device and substrate
JP5577734B2 (ja) 電子装置および電子装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120904

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121022

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130716

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130729

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees