JP5340130B2 - Ｄｃ／ｄｃ電力変換装置 - Google Patents

Description

この発明は、直流電圧を昇圧あるいは降圧した直流電圧に変換するＤＣ／ＤＣ電力変換装置に関するものである。

従来のＤＣ／ＤＣ電力変換装置として、インバータ回路と整流回路との３以上の回路を備え、コンデンサの充放電を利用するものであって、隣接回路間にコンデンサとインダクタを直列接続したＬＣ直列体を接続して共振現象を利用して変換効率を高めるものがあった（例えば、特許文献１参照）。

特開２００８−７２８５６号公報

しかし、上記従来のＤＣ／ＤＣ電力変換装置は、降圧または昇圧可能な段数を増やすと、その分、コンデンサとインダクタを直列接続したＬＣ直列体が多く必要となり、回路の大型化の原因となっていた。

この発明では、上記のような問題点を解決するためになされたものであって、コンデンサとインダクタを直列接続したＬＣ直列体を増やすことなく小型化が可能であり、共振現象を利用したソフトスイッチングにより効率良く入力電圧を降圧又は昇圧することができるＤＣ／ＤＣ電力変換装置を提供する。

第１の発明に係るＤＣ／ＤＣ電力変換装置は、
第１及び第２端子間に接続された第１平滑コンデンサと、
第１及び第２端子間に第１スイッチング素子と第１整流素子の直列回路及び第２整流素子と第３整流素子の直列回路が並列に接続された並列回路、この並列回路と第３端子の間に第２、第３及び第４スイッチング素子が直列に接続された直列回路、第１スイッチング素子と第１整流素子の接続点及び第３スイッチング素子と第４スイッチング素子の接続点の間に接続された第２平滑コンデンサ、並びに第２整流素子と第３整流素子の接続点及び第２スイッチング素子と第３スイッチング素子の接続点の間に接続されたインダクタとコンデンサから成るＬＣ直列体を有する回路ブロックとを備え、
この回路ブロックは、第１端子、第２端子及び第３端子の間に、多重個並列接続されており、
各回路ブロック毎にスイッチング素子のスイッチングの位相を３６０°／（多重数）ずらして駆動させ、
第２端子と第１端子間の電圧を、第３端子と第１端子間の電圧の１／３、１／２又は１／１の電圧に降圧するものである。

第２の発明に係るＤＣ／ＤＣ電力変換装置は、
第１及び第２端子間に接続された第１平滑コンデンサと、
第１及び第２端子間に第１スイッチング素子と第２スイッチング素子の直列回路及び第３スイッチング素子と第４スイッチング素子の直列回路が並列に接続された並列回路、この並列回路と第３端子の間に第１、第２及び第３整流素子が直列に接続された直列回路、第１スイッチング素子と第２スイッチング素子の接続点及び第２整流素子と第３整流素子の接続点の間に接続された第２平滑コンデンサ、並びに第３スイッチング素子と第４スイッチング素子の接続点及び第１整流素子と第２整流素子の接続点の間に接続されたインダクタとコンデンサから成るＬＣ直列体を有する回路ブロックとを備え、
この回路ブロックは、第１端子、第２端子及び第３端子の間に、多重個並列接続されており、
各回路ブロック毎にスイッチング素子のスイッチングの位相を３６０°／（多重数）ずらして駆動させ、
第３端子と第１端子間の電圧を、第２端子と第１端子間の電圧の３倍、２倍又は１倍の電圧に昇圧するものである。

第３の発明に係るＤＣ／ＤＣ電力変換装置は、
第１及び第２端子間に接続された第１平滑コンデンサと、
第１及び第２端子間に第１スイッチング素子と第２スイッチング素子の直列回路及び第３スイッチング素子と第４スイッチング素子の直列回路が並列に接続された並列回路、この並列回路と第３端子の間に第５、第６及び第７スイッチング素子が直列に接続された直列回路、第１スイッチング素子と第２スイッチング素子の接続点及び第６スイッチング素子と第７スイッチング素子の接続点の間に接続された第２平滑コンデンサ、並びに第３スイッチング素子と第４スイッチング素子の接続点及び第５スイッチング素子と第６スイッチング素子の接続点の間に接続されたインダクタとコンデンサから成るＬＣ直列体を有する回路ブロックとを備え、
この回路ブロックは、第１端子、第２端子及び第３端子の間に、多重個並列接続されており、
各回路ブロック毎に上記スイッチング素子のスイッチングの位相を３６０°／（多重数）ずらして駆動させ、
第２端子と上記第１端子間の電圧を第３端子と第１端子間の電圧の１／３、１／２又は１／１の電圧に降圧し、あるいは、第３端子と第１端子間の電圧を第２端子と第１端子間の電圧の３倍、２倍又は１倍の電圧に昇圧するものである。

第１の発明のＤＣ／ＤＣ電力変換装置によれば、コンデンサとインダクタを直列接続したＬＣ直列体を増やすことなく、共振現象を利用したソフトスイッチングにより効率良く入力電圧を降圧することができる。

第２の発明のＤＣ／ＤＣ電力変換装置によれば、コンデンサとインダクタを直列接続したＬＣ直列体を増やすことなく、共振現象を利用したソフトスイッチングにより効率良く入力電圧を昇圧することができる。

第３の発明のＤＣ／ＤＣ電力変換装置によれば、コンデンサとインダクタを直列接続したＬＣ直列体を増やすことなく、共振現象を利用したソフトスイッチングにより効率良く入力電圧を降圧及び昇圧することができる。

実施の形態１によるＤＣ／ＤＣ電力変換装置の基本回路図である。 実施の形態１によるＤＣ／ＤＣ電力変換装置の回路図である。 実施の形態１による理想スイッチング素子の場合の３分の１動作時のゲート信号波形と電流波形を示す図である。 実施の形態１によるＤＣ／ＤＣ電力変換装置の３分の１動作時の電流経路を示す図である。 実施の形態１によるＤＣ／ＤＣ電力変換装置の３分の１動作時の電流経路を示す図である。 実施の形態１による実際のスイッチング素子の場合の３分の１動作時のゲート信号波形と電流波形を示す図である。 実施の形態１によるＤＣ／ＤＣ電力変換装置の２分の１動作時のゲート信号波形と電流波形を示す図である。 実施の形態１によるＤＣ／ＤＣ電力変換装置の２分の１動作時の電流経路を示す図である。 実施の形態１によるＤＣ／ＤＣ電力変換装置の２分の１動作時の電流経路を示す図である。 実施の形態１によるＤＣ／ＤＣ電力変換装置の１分の１動作時の電流経路を示す図である。 実施の形態１における平滑コンデンサの電圧を示す図である。 実施の形態２によるＤＣ／ＤＣ電力変換装置を示す回路図である。 実施の形態２によるＤＣ／ＤＣ電力変換装置の３分の１動作時のゲート信号波形を示す図である。 実施の形態３によるＤＣ／ＤＣ電力変換装置を示す回路図である。 実施の形態４によるＤＣ／ＤＣ電力変換装置を示す回路図である。 実施の形態５によるＤＣ／ＤＣ電力変換装置を示す基本回路図である。 実施の形態５によるＤＣ／ＤＣ電力変換装置の回路図である。 実施の形態５による理想スイッチング素子の場合の３倍動作時のゲート信号波形と電流波形を示す図である。 実施の形態５によるＤＣ／ＤＣ電力変換装置の３倍動作時の電流経路を示す図である。 実施の形態５によるＤＣ／ＤＣ電力変換装置の３倍動作時の電流経路を示す図である。 実施の形態５による実際のスイッチング素子の場合の３分の１動作時のゲート信号波形と電流波形を示す図である。 実施の形態５によるＤＣ／ＤＣ電力変換装置の２倍動作時のゲート信号波形と電流波形を示す図である。 実施の形態５によるＤＣ／ＤＣ電力変換装置の２倍動作時の電流経路を示す図である。 実施の形態５によるＤＣ／ＤＣ電力変換装置の２倍動作時の電流経路を示す図である。 実施の形態５によるＤＣ／ＤＣ電力変換装置の１倍動作時の電流経路を示す図である。 実施の形態６によるＤＣ／ＤＣ電力変換装置を示す回路図である。 実施の形態６によるＤＣ／ＤＣ電力変換装置の３倍動作時のゲート信号波形を示す図である。 実施の形態７によるＤＣ／ＤＣ電力変換装置を示す回路図である。 実施の形態８によるＤＣ／ＤＣ電力変換装置を示す回路図である。 実施の形態９によるＤＣ／ＤＣ電力変換装置を示す基本回路図である。 実施の形態９によるＤＣ／ＤＣ電力変換装置の回路図である。 実施の形態９によるＤＣ／ＤＣ電力変換装置の同期整流を説明する図である。

実施の形態１．
以下、この発明の実施の形態１によるＤＣ／ＤＣ電力変換装置について説明する。
図１は、この発明の実施の形態１によるＤＣ／ＤＣ電力変換装置を示す基本回路図である。図１に示す基本回路は、第１端子Ｖｃｏｍ、第２端子ＶＬ及び第３端子ＶＨを有し、第１端子Ｖｃｏｍ及び第２端子ＶＬ間に第１平滑コンデンサＣ１が接続され、第１端子Ｖｃｏｍ、第２端子ＶＬ及び第３端子ＶＨの間に回路ブロックＡが多重個（ｍ個；ｍは２以上の整数）並列接続されている。１つの回路ブロックＡは、第１端子Ｖｃｏｍ及び第２端子ＶＬの間に第１スイッチング素子Ｓ１と第１整流素子Ｄ１の直列回路及び第２整流素子Ｄ２と第３整流素子Ｄ３の直列回路が並列に接続された並列回路と、この並列回路と第３端子ＶＨの間に第２、第３及び第４スイッチング素子Ｓ２、Ｓ３、Ｓ４が直列に接続された直列回路と、第１スイッチング素子Ｓ１と第１整流素子Ｄ１の接続点及び第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４の接続点の間に接続された第２平滑コンデンサＣ２と、第２整流素子Ｄ２と第３整流素子Ｄ３の接続点及び第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３の接続点の間に接続されたインダクタＬｒ１とコンデンサＣｒ１から成るエネルギー移行素子として機能するＬＣ直列体ＬＣ１とを備える。

図１の回路ブロックＡの詳細について説明する。本実施の形態では、第１〜第４スイッチング素子Ｓ１〜Ｓ４は、ソースとドレイン間に寄生ダイオードが形成されているパワーＭＯＳＦＥＴである。第１〜第３整流素子Ｄ１〜Ｄ３はダイオードである。第１平滑コンデンサＣ１の両端子は第１端子Ｖｃｏｍと第２端子ＶＬに接続されている。第１スイッチング素子Ｓ１のソース端子側が第１端子Ｖｃｏｍに接続され、ドレイン端子側が第１整流素子Ｄ１のアノード側に接続されている。第１整流素子Ｄ１のカソード側が第２端子ＶＬに接続されている。第２整流素子Ｄ２のアノード側が第１端子Ｖｃｏｍに接続され、カソード側が第３整流素子Ｄ３のアノード側に接続されている。第３整流素子Ｄ３のカソード側が第２端子ＶＬに接続されている。第２スイッチング素子Ｓ２のソース端子側が第２端子ＶＬに接続され、ドレイン端子側が第３スイッチング素子Ｓ３のソース端子側に接続されている。第３スイッチング素子Ｓ３のドレイン端子側が第４スイッチング素子Ｓ４のソース端子側に接続されている。第４スイッチング素子Ｓ４のドレイン端子側が第３端子ＶＨに接続されている。平滑コンデンサＣ２の両端子は、第１スイッチング素子Ｓ１と第１整流素子Ｄ１の接続点と、第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４の接続点に接続されている。コンデンサＣｒ１とインダクタＬｒ１から成るＬＣ直列体ＬＣ１の両端子は、第２整流素子Ｄ２と第３整流素子Ｄ３の接続点と、第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３の接続点に接続されている。

そして、図１に示すＤＣ／ＤＣ電力変換装置は、第３端子ＶＨと第１端子Ｖｃｏｍ間に発電機等の電流源が接続され、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｉｎの１／３、１／２、１／１に降圧する機能を有する。この場合、多重並列接続（ｍ個並列接続；ｍは２以上の整数）した各回路ブロックＡ毎に、スイッチング素子のスイッチングの位相を３６０°／（多重数（ｍ個））ずらして駆動させることにより、平滑コンデンサのリップル電流を減らすことができる。

本実施の形態では、図２に示すように、回路ブロックＡを回路ブロックＡ１及びＡ２に２重化した場合について説明する。
図２において、回路ブロックＡ１は、上記で説明した回路ブロックＡと同様、第１〜第４スイッチング素子Ｓ１〜Ｓ４、第１〜第３整流素子Ｄ１〜Ｄ３、第２平滑コンデンサＣ２、ＬＣ直列体ＬＣ１（コンデンサＣｒ１及びインダクタＬｒ１）を備えている。
回路ブロックＡ２は、第１、第２、第３及び第４スイッチング素子としてそれぞれＳ５、Ｓ６、Ｓ７及びＳ８を、第１、第２及び第３整流素子として、Ｄ４、Ｄ５及びＤ６を、第２平滑コンデンサとしてＣ３を、ＬＣ直列体としてＬＣ２（コンデンサＣｒ２及びインダクタＬｒ２）を備えている。回路ブロックＡ２の各素子の接続状態は、回路ブロックＡ１つまり図１の回路ブロックＡと同じである。
また、第２端子ＶＬと第３端子ＶＨの間に入力側スイッチング素子Ｓｉｎが接続され、第３端子ＶＨと第４スイッチング素子Ｓ４、Ｓ８の間に入力側整流素子Ｄｉｎが接続されている。すなわち、入力側スイッチング素子Ｓｉｎのソース端子側が第２端子ＶＬに接続され、ドレイン端子側が第３端子ＶＨに接続されている。また、入力側整流素子Ｄｉｎのアノード側が第３端子ＶＨに接続され、カソード側が第４スイッチング素子Ｓ４及びＳ８のドレイン端子側に接続されている。
制御回路１０Ａは、ゲート信号Ｇａｔｅ（Ｓ１）〜Ｇａｔｅ（Ｓ８）及びゲート信号Ｇａｔｅ（Ｓｉｎ）を生成する。スイッチング素子Ｓ１〜Ｓ８はゲート信号Ｇａｔｅ（Ｓ１）〜Ｇａｔｅ（Ｓ８）に基づきゲート駆動され、スイッチング素子Ｓｉｎはゲート信号Ｇａｔｅ（Ｓｉｎ）に基づきゲート駆動される。

次に、本実施の形態のＤＣ／ＤＣ電力変換装置の動作について説明する。
［１］３分の１動作
まず、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｉｎの３分の１に降圧する動作について説明する。図３は理想スイッチング素子の場合の３分の１動作時のゲート信号波形と電流波形を示す図である。図４及び図５はＤＣ／ＤＣ電力変換装置の３分の１動作時の電流経路を示す図である。なお、図３の各素子Ｌｒ１、Ｃ２、ＬＲ２、Ｃ３の電流波形は、図４及び図５の各素子Ｌｒ１、Ｃ２、ＬＲ２、Ｃ３の横に記載した丸矢印の向きが正として表している。

（ａ）図３のｔ１の期間に、回路ブロックＡ１では第２スイッチング素子Ｓ２及び第４スイッチング素子Ｓ４がオン、回路ブロックＡ２では第１スイッチング素子Ｓ５及び第３スイッチング素子Ｓ７がオンして、図４に示す以下の経路で電流が流れる。
・Ｄｉｎ→Ｓ４→Ｃ２→Ｄ１→Ｃ１
・Ｃｒ１→Ｌｒ１→Ｓ２→Ｃ１→Ｄ２→Ｃｒ１
・Ｃ３→Ｓ７→Ｌｒ２→Ｃｒ２→Ｄ６→Ｃ１→Ｓ５→Ｃ３
ここで、Ｄｉｎ→Ｓ４→Ｃ２→Ｄ１→Ｃ１の経路によって、第１〜第３端子間の電圧Ｖｉｎには平滑コンデンサＣ２及びＣ１の電圧の和が印加される。また、第４スイッチング素子Ｓ４がオンしていても、途中で多重回路の他の回路ブロックの第４スイッチング素子（ここでは回路ブロックＡ２の第４スイッチング素子Ｓ８）がオンすると、そちらの方が電位が低いため、電流がすべて転流する。よって、第４スイッチング素子Ｓ４がオンのときの平滑コンデンサＣ２の電流は、１／（多重数）周期しか流れない（ここでは２重なので１／２周期）。
また、Ｃｒ１→Ｌｒ１→Ｓ２→Ｃ１→Ｄ２→Ｃｒ１の経路は、平滑コンデンサＣ１の容量がコンデンサＣｒ１の容量に比べ非常に大きいため、インダクタＬｒ１とコンデンサＣｒ１のＬＣ直列体がＬＣ共振回路となり、正弦波の半周期の電流が流れる。また、平滑コンデンサＣ１がＶｏｕｔに充電されているので、インダクタＬｒ１とコンデンサＣｒ１の直列回路にＶｏｕｔが印加されコンデンサＣｒ１の平均電圧はＶｏｕｔとなる。
また、Ｃ３→Ｓ７→Ｌｒ２→Ｃｒ２→Ｄ６→Ｃ１→Ｓ５→Ｃ３の経路は、平滑コンデンサＣ１及びＣ３の容量がコンデンサＣｒ２の容量に比べ非常に大きいため、インダクタＬｒ２とコンデンサＣｒ２のＬＣ直列体がＬＣ共振回路となり、正弦波の半周期の電流が流れる。また、インダクタＬｒ２、コンデンサＣｒ２、平滑コンデンサＣ１の直列回路の電圧は２×Ｖｏｕｔなので、平滑コンデンサＣ３は２×Ｖｏｕｔに充電される。したがって、次のｔ２の期間では、Ｖｉｎに平滑コンデンサＣ１の電圧と平滑コンデンサＣ３の電圧を足した、３×Ｖｏｕｔが印加される。

（ｂ）次に、図３のｔ２の期間に、回路ブロックＡ１では、第１スイッチング素子Ｓ１及び第３スイッチング素子Ｓ３がオン、回路ブロックＡ２では、第２スイッチング素子Ｓ６及び第４スイッチング素子Ｓ８がオンして、図５に示す以下の経路で電流が流れる。
・Ｄｉｎ→Ｓ８→Ｃ３→Ｄ４→Ｃ１
・Ｃｒ２→Ｌｒ２→Ｓ６→Ｃ１→Ｄ５→Ｃｒ２
・Ｃ２→Ｓ３→Ｌｒ１→Ｃｒ１→Ｄ３→Ｃ１→Ｓ１→Ｃ２
ここで、Ｄｉｎ→Ｓ８→Ｃ３→Ｄ４→Ｃ１の経路によって、第１〜第３端子間の電圧Ｖｉｎには平滑コンデンサＣ３及びＣ１の電圧の和が印加される。また、第４スイッチング素子Ｓ８がオンしていても、途中で多重回路の他の回路ブロックの第４スイッチング素子（ここでは回路ブロックＡ１の第４スイッチング素子Ｓ４）がオンすると、そちらの方が電位が低いため、電流がすべて転流する。よって、第４スイッチング素子Ｓ８がオンのときの平滑コンデンサＣ３の電流は、１／（多重数）周期しか流れない（ここでは２多重なので１／２周期）。
また、Ｃｒ２→Ｌｒ２→Ｓ６→Ｃ１→Ｄ５→Ｃｒ２の経路は、平滑コンデンサＣ１の容量がコンデンサＣｒ２の容量に比べ非常に大きいため、インダクタＬｒ２とコンデンサＣｒ２のＬＣ直列体がＬＣ共振回路となり、正弦波の半周期の電流が流れる。また、平滑コンデンサＣ１がＶｏｕｔに充電されているので、インダクタＬｒ２とコンデンサＣｒ２の直列回路にＶｏｕｔが印加されコンデンサＣｒ２の平均電圧はＶｏｕｔとなる。
また、Ｃ２→Ｓ３→Ｌｒ１→Ｃｒ１→Ｄ３→Ｃ１→Ｓ１→Ｃ２の経路は、平滑コンデンサＣ１及びＣ２の容量がコンデンサＣｒ１の容量に比べ非常に大きいため、インダクタＬｒ１とコンデンサＣｒ１のＬＣ直列体はＬＣ共振回路となり、正弦波の半周期の電流が流れる。また、インダクタＬｒ１、コンデンサＣｒ１、平滑コンデンサＣ１の直列回路の電圧は２×Ｖｏｕｔなので、平滑コンデンサＣ２は２×Ｖｏｕｔに充電される。よって、次のｔ１の期間では、Ｖｉｎに平滑コンデンサＣ１の電圧と平滑コンデンサＣ２の電圧を足した、３×Ｖｏｕｔが印加される。

（ｃ）すべてのスイッチング素子が理想スイッチならば、期間ｔ１から期間ｔ２、期間ｔ２から期間ｔ１の移行は瞬時にできるが、実際のスイッチング素子は瞬時に移行できない。そこで、以下の処置が必要である。
（ｃ−１）第４スイッチング素子Ｓ４及びＳ８を同時にオフにすると、第４スイッチング素子Ｓ４及びＳ８にサージ電圧が出るので、第４スイッチング素子Ｓ４及びＳ８はオン／オフの切り替え時に同時オンの時間を作る。
（ｃ−２）第４スイッチング素子Ｓ４と第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ８と第３スイッチング素子Ｓ７を同時オンにすると、Ｖｉｎに２×Ｖｏｕｔの電圧が印加されるので、同時オフする時間を作る。
（ｃ−３）第３スイッチング素子Ｓ３と第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ７と第２スイッチング素子Ｓ６を同時オンにすると、例えばＣ２→Ｓ３→Ｓ２→Ｃ１→Ｓ１→Ｃ２の電流経路が形成され、平滑コンデンサＣ２の電圧が２×ＶｏｕｔからＶｏｕｔになり大電流が流れるので、同時オフする時間を作る。
上記３点を考慮すると図６のようなゲート波形になる。また、回路ブロックＡを多重化しないと必ず１番上の段のスイッチング素子つまり第４スイッチング素子がオフする時間にサージ電圧が発生する。

［２］２分の１動作
次に、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｉｎの２分の１に降圧する動作について説明する。図７はＤＣ／ＤＣ電力変換装置の２分の１動作時のゲート信号波形と電流波形を示す図である。図８及び図９はＤＣ／ＤＣ電力変換装置の２分の１動作時の電流経路を示す図である。

（ａ）２分の１動作の場合、第１スイッチング素子Ｓ１及びＳ５と、第４スイッチング素子Ｓ４及びＳ８は常時オンである。そして、図７のｔ３の期間に、回路ブロックＡ１では第２スイッチング素子Ｓ２がオン、回路ブロックＡ２では第３スイッチング素子Ｓ７がオンして、図８に示す以下の経路で電流が流れる。
・Ｄｉｎ→Ｓ４→Ｃ２→Ｓ１
・Ｄｉｎ→Ｓ８→Ｃ３→Ｓ５
・Ｃｒ１→Ｌｒ１→Ｓ２→Ｃ１→Ｄ２→Ｃｒ１
・Ｃ２→Ｓ４→Ｓ８→Ｓ７→Ｌｒ２→Ｃｒ２→Ｄ６→Ｃ１→Ｓ１→Ｃ２
・Ｃ３→Ｓ７→Ｌｒ２→Ｃｒ２→Ｄ６→Ｃ１→Ｓ５→Ｃ３
ここで、Ｄｉｎ→Ｓ４→Ｃ２→Ｓ１と、Ｄｉｎ→Ｓ８→Ｃ３→Ｓ５の経路によって、第１〜第３端子間の電圧Ｖｉｎには、平滑コンデンサＣ２、平滑コンデンサＣ３の電圧が印加される。また、第１スイッチング素子Ｓ１、第４スイッチング素子Ｓ４、第１スイッチング素子Ｓ５、第４スイッチング素子Ｓ８が常時オンしているため、平滑コンデンサＣ２、平滑コンデンサＣ３は並列につながっている。
また、Ｃｒ１→Ｌｒ１→Ｓ２→Ｃ１→Ｄ２→Ｃｒ１の経路は、平滑コンデンサＣ１の容量がコンデンサＣｒ１の容量に比べ非常に大きいため、インダクタＬｒ１とコンデンサＣｒ１のＬＣ直列体はＬＣ共振回路となり、正弦波の半周期の電流が流れる。また、平滑コンデンサＣ１がＶｏｕｔに充電されているので、インダクタＬｒ１とコンデンサＣｒ１の直列回路にＶｏｕｔが印加され、コンデンサＣｒ１の平均電圧はＶｏｕｔとなる。
また、Ｃ２→Ｓ４→Ｓ８→Ｓ７→Ｌｒ２→Ｃｒ２→Ｄ６→Ｃ１→Ｓ１→Ｃ２と、Ｃ３→Ｓ７→Ｌｒ２→Ｃｒ２→Ｄ６→Ｃ１→Ｓ５→Ｃ３の経路は、平滑コンデンサＣ１、Ｃ２、Ｃ３の容量がコンデンサＣｒ１の容量に比べ非常に大きいため、インダクタＬｒ１とコンデンサＣｒ１のＬＣ直列体はＬＣ共振回路となり、正弦波の半周期の電流が流れる。よって、平滑コンデンサＣ２、Ｃ３に流れる電流は、位相がずれた２つの正弦波の半周期の電流と入力電流を合成した波形となる。平滑コンデンサＣ２、Ｃ３には、インダクタＬｒ１とコンデンサＣｒ１と平滑コンデンサＣ１の直列回路の電圧が印加されるため、平滑コンデンサＣ２、平滑コンデンサＣ３は２×Ｖｏｕｔとなる。

（ｂ）次に、図７のｔ４の期間に、回路ブロックＡ１では第３スイッチング素子Ｓ３がオン、回路ブロックＡ２では第２スイッチング素子Ｓ６がオンして、図９に示す以下の経路で電流が流れる。
・Ｄｉｎ→Ｓ４→Ｃ２→Ｓ１
・Ｄｉｎ→Ｓ８→Ｃ３→Ｓ５
・Ｃ２→Ｓ３→Ｌｒ１→Ｃｒ１→Ｄ３→Ｃ１→Ｓ１→Ｃ２
・Ｃ３→Ｓ８→Ｓ４→Ｓ３→Ｌｒ１→Ｃｒ１→Ｄ３→Ｃ１→Ｓ５→Ｃ３
・Ｃｒ２→Ｌｒ２→Ｓ６→Ｃ１→Ｄ５→Ｃｒ２
ここで、Ｄｉｎ→Ｓ４→Ｃ２→Ｓ１とＤｉｎ→Ｓ８→Ｃ３→Ｓ５の経路によって、第１〜第３端子間の電圧Ｖｉｎには、平滑コンデンサＣ２、Ｃ３の電圧が印加される。また、第１スイッチング素子Ｓ１、第４スイッチング素子Ｓ４、第１スイッチング素子Ｓ５、第４スイッチング素子Ｓ８が常時オンしているため、平滑コンデンサＣ２、平滑コンデンサＣ３は並列につながっている。
また、Ｃｒ２→Ｌｒ２→Ｓ６→Ｃ１→Ｄ５→Ｃｒ２の経路は、平滑コンデンサＣ１の容量がコンデンサＣｒ２の容量に比べ非常に大きいため、インダクタＬｒ２とコンデンサＣｒ２のＬＣ直列体はＬＣ共振回路となり、正弦波の半周期の電流が流れる。また、平滑コンデンサＣ１がＶｏｕｔに充電されているので、インダクタＬｒ１とコンデンサＣｒ１の直列回路にＶｏｕｔが印加され、コンデンサＣｒ１の平均電圧はＶｏｕｔとなる。
また、Ｃ２→Ｓ３→Ｌｒ１→Ｃｒ１→Ｄ３→Ｃ１→Ｓ１→Ｃ２と、Ｃ３→Ｓ８→Ｓ４→Ｓ３→Ｌｒ１→Ｃｒ１→Ｄ３→Ｃ１→Ｓ５→Ｃ３の経路は、平滑コンデンサＣ１、Ｃ２、Ｃ３の容量がコンデンサＣｒ１の容量に比べ非常に大きいため、インダクタＬｒ１とコンデンサＣｒ１のＬＣ直列体がＬＣ共振回路となり、正弦波の半周期の電流が流れる。よって、平滑コンデンサＣ２、Ｃ３に流れる電流は、位相がずれた２つの正弦波の半周期の電流と入力電流を合成した波形となる。平滑コンデンサＣ２、Ｃ３には、インダクタＬｒ１とコンデンサＣｒ１と平滑コンデンサＣ１の直列回路の電圧が印加されるため、平滑コンデンサＣ２、平滑コンデンサＣ３は２×Ｖｏｕｔとなる。よって、第１〜第３端子間の電圧Ｖｉｎには平滑コンデンサＣ２、平滑コンデンサＣ３の電圧が印加されるため、Ｖｉｎは２×Ｖｏｕｔとなる。

［３］１分の１動作
次に、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｉｎの１分の１に降圧する動作について説明する。図１０はＤＣ／ＤＣ電力変換装置の１分の１動作時の電流経路を示す図である。入力側スイッチング素子Ｓｉｎを常時オンにして、第３端子ＶＨと第２端子ＶＬを直接接続することにより、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを第３端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｉｎにする。このとき、スイッチング素子Ｓ１〜Ｓ８は、第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３、第２スイッチング素子Ｓ６と第３スイッチング素子Ｓ７が同時オンしなければ、どのように作動してもいいが、他の動作への切り替えをスムーズに行うために上述した２分の１動作の場合と同じ動作をさせておく。

［４］３分の１動作から２分の１動作または１分の１動作への切り替え
３分の１動作では、各回路ブロックの第２平滑コンデンサである平滑コンデンサＣ２及びＣ３のリップル電流が大きく、これら２つのコンデンサ間に図１１の実線に示すように電圧差が生じる。そのため、３分の１動作から２分の１動作に切り替える際に、回路ブロックＡ１の第１スイッチング素子Ｓ１及び第４スイッチング素子Ｓ４、回路ブロックＡ２の第１スイッチング素子Ｓ５及び第４スイッチング素子Ｓ８をオンしたときに大きな電流が流れる。それを防止するために、下記の手順で切り替える。
（１）図１１において、第４スイッチング素子Ｓ４を時刻ｔａでオンし時刻ｔｂでオフした後に、第３スイッチング素子Ｓ３をオンしない。これにより、平滑コンデンサＣ２の電圧を、図１１の点線ｐに示すように所定値に保つ。
（２）次に、第４スイッチング素子Ｓ８を時刻ｔｃでオフした後に、第３スイッチング素子Ｓ７をオンしない。これにより、平滑コンデンサＣ３の電圧を、図１１の点線ｑに示すように所定値に保つ。
（３）上記（１）、（２）により平滑コンデンサＣ２及びＣ３の電圧がそろう。
（４）その後、入力側スイッチング素子Ｓｉｎをオンにする。
（５）入力側スイッチング素子Ｓｉｎをオンした後一定時間経過すると平滑コンデンサＣ１への電流が一定になる。その後、回路ブロックＡ１の第１スイッチング素子Ｓ１及び第４スイッチング素子Ｓ４、回路ブロックＡ２の第１スイッチング素子Ｓ５及び第４スイッチング素子Ｓ８をオンする。
なお、上記（４）及び（５）の動作は、過渡状態でＬＣ直列体の共振コイルに大電流が流れないようにするためである。
（６）２分の１動作へ切り替えならば、一定時間後入力側スイッチング素子Ｓｉｎをオフする。１分の１動作へ切り替えならば、入力側スイッチング素子Ｓｉｎをオンしたままにする。

［５］その他切り替え
その他の動作切り替え、つまり２分の１→１分の１、１分の１→２分の１、２分の１→３分の１、１分の１→３分の１の動作切り替えの場合は、ＬＣ直列体のＬＣ共振のピーク電流が若干大きくなるが、瞬時に切り替えできる。

以上のように実施の形態１によれば、コンデンサとインダクタを直列接続したＬＣ直列体を増やすことなく小型化が可能であり、共振現象を利用したソフトスイッチングにより効率良く入力電圧を降圧することができる。

実施の形態２．
図１２は実施の形態２によるＤＣ／ＤＣ電力変換装置を示す回路図であり、本実施の形態では、回路ブロックＡを回路ブロックＡ１、Ａ２及びＡ３の３重化した場合について説明する。なお、回路ブロックＡを３重以上に多重化する場合も本実施の形態と同様に適用することができる。
図１２において、回路ブロックＡ１は、第１〜第４スイッチング素子Ｓ１〜Ｓ４、第１〜第３整流素子Ｄ１〜Ｄ３、第２平滑コンデンサＣ２、ＬＣ直列体ＬＣ１（コンデンサＣｒ１及びインダクタＬｒ１）を備えている。
また、回路ブロックＡ２は、回路ブロックＡ１と同様に、第１〜第４スイッチング素子Ｓ５〜Ｓ８、第１〜第３整流素子Ｄ４〜Ｄ６、第２平滑コンデンサＣ３、ＬＣ直列体ＬＣ２（コンデンサＣｒ２及びインダクタＬｒ２）を備えている。
さらに、回路ブロックＡ３は、回路ブロックＡ１及びＡ２と同様に、第１〜第４スイッチング素子Ｓ９〜Ｓ１２、第１〜第３整流素子Ｄ７〜Ｄ９、第２平滑コンデンサＣ４、ＬＣ直列体ＬＣ３（コンデンサＣｒ３及びインダクタＬｒ３）を備えている。回路ブロックＡ１、Ａ２及びＡ３の各素子の接続状態は、図１の回路ブロックＡと同じである。
また、第２端子ＶＬと第３端子ＶＨの間に入力側スイッチング素子Ｓｉｎが接続され、第３端子ＶＨと第４スイッチング素子Ｓ４、Ｓ８、Ｓ１２の間に入力側整流素子Ｄｉｎが接続されている。すなわち、入力側スイッチング素子Ｓｉｎのソース端子側が第２端子ＶＬに接続され、ドレイン端子側が第３端子ＶＨに接続されている。また、入力側整流素子Ｄｉｎのアノード側が第３端子ＶＨに接続され、カソード側が第４スイッチング素子Ｓ４、Ｓ８、Ｓ１２のドレイン端子側に接続されている。
なお、各スイッチング素子のゲート信号を生成するゲート信号制御回路は、図示省略している。

図１３は本実施の形態の回路ブロックを３重化した場合の３分の１降圧動作時のゲート信号の波形を示す。実施の形態１で説明した回路ブロックを２重化した場合との動作の相違は、以下の３点である。
（１）多重化した回路ブロック毎にスイッチング素子のスイッチングの位相を３６０°／（多重数）ずらして駆動させる。つまり、回路ブロックを２重化した場合の１８０°に対し、３重化の場合は１２０°ずらしてゲート信号を駆動させる。
（２）３重以上に回路ブロックを多重化すれば、３分の１動作のとき、スイッチング過渡状態を考慮しても第４スイッチング素子Ｓ４、Ｓ８、Ｓ１２が同時オフになることはないので、回路ブロックを２重化した場合のようにオン／オフ切り替え時に同時オンにする時間を作る必要がない。よって、デッドタイムが３分の１に減り、インダクタ及びコンデンサから成るＬＣ直列体のＬＣ共振のピーク電流を抑えることができる。
（３）３分の１動作から２分の１動作または１分の１動作への切り替えのときに、実施の形態１で説明した「［４］（２）の第４スイッチング素子Ｓ８を時刻ｔｃでオフした後に、第３スイッチング素子Ｓ７をオンしない」の後に、「第４スイッチング素子Ｓ１２がオフした後に第３スイッチング素子Ｓ１１をオンしない」という操作を入れる。
なお、その他の動作は実施の形態１と同様であるので説明を省略する。

実施の形態３．
図１４は実施の形態３によるＤＣ／ＤＣ電力変換装置を示す回路図であり、第３端子ＶＨと第１端子Ｖｃｏｍの間に電圧源が接続される場合の回路ブロックが２重化された回路図を示す。３分の１降圧動作のとき、平滑コンデンサＣ２及びＣ３の容量をかなり大きくしないと平滑コンデンサＣ２及びＣ３のリップル電圧が大きくなり、例えば、第４スイッチング素子Ｓ４がオンした瞬間に平滑コンデンサＣ２と入力端子間の電圧源の電位差により大電流が流れる。これは平滑コンデンサＣ３や、回路ブロックの多重数を増やしたときのその他の第２平滑コンデンサにおいても同様である。これは、回路全体の大型化につながる。そこで、本実施の形態では、入力端子（第３端子ＶＨ）と第４スイッチング素子Ｓ４、Ｓ８の間にインダクタＬｉｎを接続して、入力電圧Ｖｉｎと第２平滑コンデンサＣ２、Ｃ３と第１平滑コンデンサＣ１の電圧の和に電圧差があっても突入電流を抑制することで、平滑コンデンサの容量を入力が電流源のとき（実施の形態１又は実施の形態２）の場合と同じ容量で設計することが可能となる。なお、回路動作については、実施の形態１および実施の形態２と同様であるので説明を省略する。

実施の形態４．
図１５は実施の形態４によるＤＣ／ＤＣ電力変換装置を示す回路図であり、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｉｎの３分の１又は２分の１に降圧する回路を示す。上記実施の形態１の図２と比較して入力側整流素子Ｄｉｎと、入力側スイッチング素子Ｓｉｎが取り除かれている。１分の１降圧動作に切り替えると第２平滑コンデンサＣ２又はＣ３に電圧Ｖｏｕｔがかかり、そのとき過電流が流れるため１分の１降圧動作には切り変えれない。なお、その他の動作は上記実施の形態と同様であるので説明を省略する。

実施の形態５．
図１６はこの発明の実施の形態５によるＤＣ／ＤＣ電力変換装置を示す基本回路図である。図１６に示す基本回路は、第１端子Ｖｃｏｍ、第２端子ＶＬ及び第３端子ＶＨを有し、第１端子Ｖｃｏｍ及び第２端子ＶＬ間に第１平滑コンデンサＣ１が接続され、第１端子Ｖｃｏｍ、第２端子ＶＬ及び第３端子ＶＨの間に回路ブロックＢが多重個（ｍ個；ｍは２以上の整数）並列接続されている。１つの回路ブロックＢは、第１端子Ｖｃｏｍ及び第２端子ＶＬの間に第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２の直列回路及び第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４の直列回路が並列に接続された並列回路と、この並列回路と第３端子ＶＨの間に第１、第２及び第３整流素子Ｄ１、Ｄ２、Ｄ３が直列に接続された直列回路と、第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２の接続点及び第２整流素子Ｄ２と第３整流素子Ｄ３の接続点の間に接続された第２平滑コンデンサＣ２と、第３スイッチング素Ｓ３と第４スイッチング素子Ｓ４の接続点及び第１整流素子Ｄ１と第２整流素子Ｄ２の接続点の間に接続されたコンデンサＣｒ１とインダクタＬｒ１から成るエネルギー移行素子として機能するＬＣ直列体ＬＣ１とを備える。

図１６の回路ブロックＢの詳細について説明する。本実施の形態では、第１〜第４スイッチング素子Ｓ１〜Ｓ４は、ソースとドレイン間に寄生ダイオードが形成されているパワーＭＯＳＦＥＴである。第１〜第３整流素子Ｄ１〜Ｄ３はダイオードである。第１平滑コンデンサＣ１の両端子は第１端子Ｖｃｏｍと第２端子ＶＬに接続されている。第１スイッチング素子Ｓ１のソース端子側が第１端子Ｖｃｏｍに接続され、ドレイン端子側が第２スイッチング素子Ｓ２のソース端子側に接続されている。第２スイッチング素子Ｓ２のドレイン端子側が第２端子ＶＬに接続されている。第３スイッチング素子Ｓ３のソース端子側が第１端子Ｖｃｏｍに接続され、ドレイン端子側が第４スイッチング素子Ｓ４のソース端子側に接続されている。第４スイッチング素子Ｓ４のドレイン端子側が第２端子ＶＬに接続されている。第１整流素子Ｄ１のアノード側が第２端子ＶＬに接続され、カソード側が第２整流素子Ｄ２のアノード側に接続されている。第２整流素子Ｄ２のカソード側が第３整流素子Ｄ３のアノード側に接続されている。第３整流素子Ｄ３のカソード側が第３端子ＶＨに接続されている。平滑コンデンサＣ２の両端子は、第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２の接続点と、第２整流素子Ｄ２と第３整流素子Ｄ３の接続点に接続されている。コンデンサＣｒ１とインダクタＬｒ１から成るＬＣ直列体ＬＣ１の両端子は、第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４の接続点と、第１整流素子Ｄ１と第２整流素子Ｄ２の接続点に接続されている。

そして、図１６に示すＤＣ／ＤＣ電力変換装置は、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｉｎの３倍、２倍、１倍に昇圧する機能を有する。この場合、多重並列接続（ｍ個並列接続；ｍは２以上の整数）した回路ブロックＢ毎に、スイッチング素子のスイッチングの位相を３６０°／（多重数（ｍ個））ずらして駆動させることにより、平滑コンデンサのリップル電流を減らすことができる。

本実施の形態では、図１７に示すように、回路ブロックＢを回路ブロックＢ１及びＢ２に２重化した場合について説明する。
図１７において、回路ブロックＢ１は、上記で説明した回路ブロックＢと同様、第１〜第４スイッチング素子Ｓ１〜Ｓ４、第１〜第３整流素子Ｄ１〜Ｄ３、第２平滑コンデンサＣ２、ＬＣ直列体ＬＣ１（コンデンサＣｒ１及びインダクタＬｒ１）を備えている。
回路ブロックＢ２は、第１、第２、第３及び第４スイッチング素子としてそれぞれＳ５、Ｓ６、Ｓ７及びＳ８を、第１、第２及び第３整流素子として、Ｄ４、Ｄ５及びＤ６を、第２平滑コンデンサとしてＣ３を、ＬＣ直列体としてＬＣ２（コンデンサＣｒ２及びインダクタＬｒ２）を備えている。回路ブロックＢ２の各素子の接続状態は、回路ブロックＢ１つまり図１６の回路ブロックＢと同じである。
また、第２端子ＶＬと第３端子ＶＨの間に出力側整流素子Ｄｏｕｔが接続され、第３端子ＶＨと第３整流素子Ｄ３、Ｄ６の間に出力側スイッチング素子Ｓｏｕｔが接続されている。すなわち、出力側整流素子Ｄｏｕｔのアノード側が第２端子ＶＬに接続され、カソード側が第３端子ＶＨに接続されている。また、出力側スイッチング素子Ｓｏｕｔのソース端子側が第３端子ＶＨに接続され、ドレイン端子側が第３整流素子Ｄ３及びＤ６のカソード側に接続されている。
制御回路１０Ｂは、ゲート信号Ｇａｔｅ（Ｓ１）〜Ｇａｔｅ（Ｓ８）及びゲート信号Ｇａｔｅ（Ｓｉｎ）を生成する。スイッチング素子Ｓ１〜Ｓ８はゲート信号Ｇａｔｅ（Ｓ１）〜Ｇａｔｅ（Ｓ８）に基づきゲート駆動され、スイッチング素子Ｓｏｕｔはゲート信号Ｇａｔｅ（Ｓｏｕｔ）に基づきゲート駆動される。

次に、本実施の形態のＤＣ／ＤＣ電力変換装置の動作について説明する。
［１］３倍動作
まず、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｉｎの３倍に昇圧する動作について説明する。図１８は理想スイッチング素子の場合の３倍動作時のゲート信号波形と電流波形を示す図である。図１９及び図２０は３倍動作時の電流経路を示す図である。なお、図１８の各素子Ｌｒ１、Ｃ２、ＬＲ２、Ｃ３の電流波形は、図１９及び図２０の各素子Ｌｒ１、Ｃ２、ＬＲ２、Ｃ３の横に記載した丸矢印の向きが正として表している。

（ａ）３倍動作では出力側スイッチング素子Ｓｏｕｔは常時オンである。そして、図１８のｔ５の期間に、回路ブロックＢ１では第２スイッチング素子Ｓ２及び第３スイッチング素子Ｓ３がオン、回路ブロックＢ２では第１スイッチング素子Ｓ５及び第４スイッチング素子Ｓ８がオンして、図１９に示す下記の経路で電流が流れる。
・Ｃ１→Ｓ２→Ｃ２→Ｄ３→Ｓｏｕｔ
・Ｃ１→Ｄ１→Ｌｒ１→Ｃｒ１→Ｓ３→Ｃ１
・Ｃ１→Ｓ８→Ｃｒ２→Ｌｒ２→Ｄ５→Ｃ３→Ｓ５→Ｃ１
ここで、Ｃ１→Ｓ２→Ｃ２→Ｄ３→Ｓｏｕｔの経路によって、第１端子Ｖｃｏｍと第３端子間の電圧Ｖｏｕｔには平滑コンデンサＣ１と平滑コンデンサＣ２の電圧の和が印加される。
また、Ｃ１→Ｄ１→Ｌｒ１→Ｃｒ１→Ｓ３→Ｃ１の経路は、平滑コンデンサＣ１の容量がコンデンサＣｒ１の容量に比べ非常に大きいため、インダクタＬｒ１とコンデンサＣｒ１のＬＣ直列体はＬＣ共振回路となり、正弦波の半周期の電流が流れる。また、平滑コンデンサＣ１が電圧Ｖｉｎに充電されているので、インダクタＬｒ１とコンデンサＣｒ１の直列回路に電圧Ｖｉｎが印加され、コンデンサＣｒ１の平均電圧はＶｉｎとなる。
また、Ｃ１→Ｓ８→Ｃｒ２→Ｌｒ２→Ｄ５→Ｃ３→Ｓ５→Ｃ１の経路は、平滑コンデンサＣ１、平滑コンデンサＣ３の容量がコンデンサＣｒ２の容量に比べ非常に大きいため、インダクタＬｒ２とコンデンサＣｒ２のＬＣ直列体はＬＣ共振回路となり、正弦波の半周期の電流が流れる。また、平滑コンデンサＣ１、インダクタＬｒ２、コンデンサＣｒ２の直列回路の電圧は２×Ｖｉｎなので、平滑コンデンサＣ３は電圧２×Ｖｉｎに充電される。よって、次のｔ６の期間では、第１端子Ｖｃｏｍと第３端子間の電圧Ｖｏｕｔに平滑コンデンサＣ１の電圧と平滑コンデンサＣ３の電圧を足した電圧３×Ｖｉｎが印加される。

（ｂ）次に、図１８のｔ６の期間に、回路ブロックＢ１では第１スイッチング素子Ｓ１及び第４スイッチング素子Ｓ４がオン、回路ブロックＢ２では第２スイッチング素子Ｓ６及び第３スイッチング素子Ｓ７がオンして、図２０に示す下記の経路で電流が流れる。
・Ｃ１→Ｓ６→Ｃ３→Ｄ６→Ｓｏｕｔ
・Ｃ１→Ｄ４→Ｌｒ２→Ｃｒ２→Ｓ７→Ｃ１
・Ｃ１→Ｓ４→Ｃｒ１→Ｌｒ１→Ｄ２→Ｃ２→Ｓ１→Ｃ１
ここで、Ｃ１→Ｓ６→Ｃ３→Ｄ６→Ｓｏｕｔの経路によって、第１端子Ｖｃｏｍと第３端子間の電圧Ｖｏｕｔには平滑コンデンサＣ１と平滑コンデンサＣ３の電圧の和が印加される。
また、Ｃ１→Ｄ４→Ｌｒ２→Ｃｒ２→Ｓ７→Ｃ１の経路は、平滑コンデンサＣ１の容量がコンデンサＣｒ２の容量に比べ非常に大きいため、インダクタＬｒ２とコンデンサＣｒ２のＬＣ直列体はＬＣ共振回路となり、正弦波の半周期の電流が流れる。また、平滑コンデンサＣ１が電圧Ｖｉｎに充電されているので、インダクタＬｒ２とコンデンサＣｒ２の直列回路に電圧Ｖｉｎが印加されコンデンサＣｒ２の平均電圧はＶｉｎとなる。
また、Ｃ１→Ｓ４→Ｃｒ１→Ｌｒ１→Ｄ２→Ｃ２→Ｓ１→Ｃ１の経路は、平滑コンデンサＣ１、平滑コンデンサＣ２の容量がコンデンサＣｒ１の容量に比べ非常に大きいため、インダクタＬｒ１とコンデンサＣｒ１のＬＣ直列体はＬＣ共振回路となり、正弦波の半周期の電流が流れる。また、平滑コンデンサＣ１、インダクタＬｒ１、コンデンサＣｒ１の直列回路の電圧は２×Ｖｉｎなので、平滑コンデンサＣ３の電圧は２×Ｖｉｎに充電される。よって、次のｔ５の期間では、第１端子Ｖｃｏｍと第３端子間の電圧Ｖｏｕｔに平滑コンデンサＣ１の電圧と平滑コンデンサＣ２の電圧を足した、電圧３×Ｖｉｎが印加される。

（ｃ）すべてのスイッチング素子が理想スイッチならば、ｔ５からｔ６、ｔ６からｔ５のオン／オフの移行は瞬時にできるが、実際のスイッチング素子では瞬時にできない。そこで、以下の処置が必要である。
（ｃ−１）第２スイッチング素子Ｓ２及びＳ６を同時オフにすると、第１端子Ｖｃｏｍと第３端子間の電圧Ｖｏｕｔに電圧２×Ｖｉｎが印加されるので、第２スイッチング素子Ｓ２及びＳ６はオン／オフの切り替え時に同時オンの時間を作る。
（ｃ−２）第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４、第１スイッチング素子Ｓ５と第２スイッチング素子Ｓ６、または第３スイッチング素子Ｓ７と第４スイッチング素子Ｓ８を同時オンにすると、アーム短絡（第１端子Ｖｃｏｍと第２端子ＶＬ間が短絡）するので、上記各スイッチング素子間で同時オフする時間を作る。
上記２点を考慮すると図２１のようなゲート信号波形になる。

［２］２倍動作
次に、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｉｎの２倍に昇圧する動作について説明する。図２２はＤＣ／ＤＣ電力変換装置の２倍動作時のゲート信号波形と電流波形を示す図である。図２３及び図２４はＤＣ／ＤＣ電力変換装置の２倍動作時の電流経路を示す図である。

（ａ）２倍動作の場合、出力側スイッチング素子Ｓｏｕｔと第１スイッチング素子Ｓ１及びＳ５は常時オンである。そして、図２２のｔ７の期間に、回路ブロックＢ１では第３スイッチング素子Ｓ３がオン、回路ブロックＢ２では第４スイッチング素子Ｓ８がオンして、図２３に示す下記の経路で電流が流れる。
・Ｓ１→Ｃ２→Ｄ３→Ｓｏｕｔ
・Ｓ５→Ｃ３→Ｄ６→Ｓｏｕｔ
・Ｃ１→Ｄ１→Ｌｒ１→Ｃｒ１→Ｓ３→Ｃ１
・Ｃ１→Ｓ８→Ｃｒ２→Ｌｒ２→Ｄ５→Ｃ３→Ｓ５→Ｃ１
ここで、Ｓ１→Ｃ２→Ｄ３→Ｓｏｕｔと、Ｓ５→Ｃ３→Ｄ６→Ｓｏｕｔの経路によって、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔには平滑コンデンサＣ２、平滑コンデンサＣ３の電圧が印加される。また、Ｃ１→Ｄ１→Ｌｒ１→Ｃｒ１→Ｓ３→Ｃ１、Ｃ１→Ｓ８→Ｃｒ２→Ｌｒ２→Ｄ５→Ｃ３→Ｓ５→Ｃ１の経路の動作は、上記３倍動作のｔ５期間の動作と同じである。
（ｂ）次に、図２２のｔ８の期間に、回路ブロックＢ１では第４スイッチング素子Ｓ４がオン、回路ブロックＢ２では第３スイッチング素子Ｓ７がオンして、図２４に示す下記の経路で電流が流れる。
・Ｓ１→Ｃ２→Ｄ３→Ｓｏｕｔ
・Ｓ５→Ｃ３→Ｄ６→Ｓｏｕｔ
・Ｃ１→Ｄ４→Ｌｒ２→Ｃｒ２→Ｓ７→Ｃ１
・Ｃ１→Ｓ４→Ｃｒ１→Ｌｒ１→Ｄ２→Ｃ２→Ｓ１→Ｃ１
ここで、Ｓ１→Ｃ２→Ｄ３→Ｓｏｕｔと、Ｓ５→Ｃ３→Ｄ６→Ｓｏｕｔの経路によって、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔには平滑コンデンサＣ２、平滑コンデンサＣ３の電圧が印加される。また、Ｃ１→Ｄ４→Ｌｒ２→Ｃｒ２→Ｓ７→Ｃ１、Ｃ１→Ｓ４→Ｃｒ１→Ｌｒ１→Ｄ２→Ｃ２→Ｓ１→Ｃ１の経路の動作は、上記３倍動作のｔ６の期間の動作と同じである。
上記のように動作することにより、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔに電圧２×Ｖｉｎを出力する。

［３］１倍動作
次に、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｉｎの１倍にする動作について説明する。図２５はＤＣ／ＤＣ電力変換装置の１倍動作時の電流経路を示す図である。出力側スイッチング素子Ｓｏｕｔを常時オフにすることにより、出力側整流素子Ｄｏｕｔを通じて第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｉｎにする。このとき、スイッチング素子Ｓ１〜Ｓ８は、第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４、第１スイッチング素子Ｓ５と第２スイッチング素子Ｓ６、第３スイッチング素子Ｓ７と第４スイッチング素子Ｓ８が同時オンしなければ、どのように作動してもいいが、他の動作への切り替えをスムーズに行うために上述した２倍動作の場合と同じ動作をさせておく。

［４］動作切り替え
昇圧の場合、どの動作モードからどの動作モードへの切り替えも過電流が流れることなく切り替えることができる。

以上のように実施の形態５によれば、コンデンサとインダクタを直列接続したＬＣ直列体を増やすことなく小型化が可能であり、共振現象を利用したソフトスイッチングにより効率良く入力電圧を昇圧することができる。

実施の形態６．
図２６は実施の形態６によるＤＣ／ＤＣ電力変換装置を示す回路図であり、本実施の形態では、回路ブロックＢを回路ブロックＢ１、Ｂ２及びＢ３の３重化した場合について説明する。なお、回路ブロックＢを３重以上に多重化する場合も本実施の形態と同様に適用することができる。
図２６において、回路ブロックＢ１は、第１〜第４スイッチング素子Ｓ１〜Ｓ４、第１〜第３整流素子Ｄ１〜Ｄ３、第２平滑コンデンサＣ２、ＬＣ直列体ＬＣ１（コンデンサＣｒ１及びインダクタＬｒ１）を備えている。
また、回路ブロックＢ２は、回路ブロックＢ１と同様に、第１〜第４スイッチング素子Ｓ５〜Ｓ８、第１〜第３整流素子Ｄ４〜Ｄ６、第２平滑コンデンサＣ３、ＬＣ直列体ＬＣ２（コンデンサＣｒ２及びインダクタＬｒ２）を備えている。
さらに、回路ブロックＢ３は、回路ブロックＢ１及びＢ２と同様に、第１〜第４スイッチング素子Ｓ９〜Ｓ１２、第１〜第３整流素子Ｄ７〜Ｄ９、第２平滑コンデンサＣ４、ＬＣ直列体ＬＣ３（コンデンサＣｒ３及びインダクタＬｒ３）を備えている。回路ブロックＢ１、Ｂ２及びＢ３の各素子の接続状態は、図１６の回路ブロックＢと同じである。
また、第２端子ＶＬと第３端子ＶＨの間に出力側整流素子Ｄｏｕｔが接続され、第３端子ＶＨと第３整流素子Ｄ３、Ｄ６、Ｄ９の間に出力側スイッチング素子Ｓｏｕｔが接続されている。すなわち、出力側整流素子Ｄｏｕｔのアノード側が第２端子ＶＬに接続され、カソード側が第３端子ＶＨに接続されている。また、出力側スイッチング素子Ｓｏｕｔのソース端子側が第３端子ＶＨに接続され、ドレイン端子側が第３整流素子Ｄ３、Ｄ６及びＤ９のカソード側に接続されている。
なお、各スイッチング素子のゲート信号を生成するゲート信号制御回路は、図示省略している。

図２７は本実施の形態の回路ブロックを３重化した場合の３倍動作時のゲート信号の波形を示す。実施の形態５で説明した回路ブロックを２重化した場合との動作の相違は、以下の２点である。
（１）多重化した回路ブロック毎にスイッチング素子のスイッチングの位相を３６０°／（多重数）ずらして駆動させる。つまり、回路ブロックを２重化した場合の１８０°に対し、３重化の場合は１２０°ずらしてゲート信号を駆動させる。
（２）３重以上に回路ブロックを多重化すれば、３倍動作のとき、スイッチング過渡状態を考慮しても第２スイッチング素子Ｓ２、Ｓ６、Ｓ１０が同時オフになることはないので、回路ブロックを２重化した場合のようにオン／オフ切り替え時に同時オンにする時間を作る必要がない。よって、デッドタイムが３分の１に減り、インダクタ及びコンデンサから成るＬＣ直列体のＬＣ共振のピーク電流を抑えることができる。
なお、その他の動作は実施の形態５と同様であるので説明を省略する。

実施の形態７．
図２８は実施の形態７によるＤＣ／ＤＣ電力変換装置を示す回路図であり、第３端子ＶＨと第１端子Ｖｃｏｍの間に電圧源が接続される場合の回路ブロックが２重化された回路図を示す。３倍昇圧動作のとき、平滑コンデンサＣ２及びＣ３の容量をかなり大きくしないと平滑コンデンサＣ２及びＣ３のリップル電圧が大きくなり、例えば、第２スイッチング素子Ｓ２がオンした瞬間に平滑コンデンサＣ２と出力端子間の電圧源の電位差により大電流が流れる。これは平滑コンデンサＣ３や、回路ブロックの多重数を増やしたときのその他の第２平滑コンデンサにおいても同様である。これは、回路全体の大型化につながる。そこで、本実施の形態では、第３端子ＶＨと第３整流素子Ｄ３、Ｄ６の間にインダクタＬｏｕｔを接続して、出力電圧Ｖｏｕｔと第２平滑コンデンサＣ２、Ｃ３と第１平滑コンデンサＣ１の電圧の和に電圧差があっても突入電流を抑制することで、平滑コンデンサの容量を出力が電流源のとき（実施の形態１又は実施の形態２）の場合と同じ容量で設計することが可能となる。なお、回路動作については、実施の形態１および実施の形態２と同様であるので説明を省略する。

実施の形態８．
図２９は実施の形態８によるＤＣ／ＤＣ電力変換装置を示す回路図であり、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｏｕｔを、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖｉｎの３倍又は２倍に昇圧する回路を示す。上記実施の形態５の図１７と比較して出力側整流素子Ｄｏｕｔと、出力側スイッチング素子Ｓｏｕｔが取り除かれている。１倍の昇圧動作に切り替えると第２平滑コンデンサＣ２又はＣ３に電圧Ｖｏｕｔがかかり、そのとき過電流が流れるため１倍昇圧動作には切り変えれない。なお、その他の動作は上記実施の形態と同様であるので説明を省略する。

実施の形態９．
図３０はこの発明の実施の形態９によるＤＣ／ＤＣ電力変換装置を示す基本回路図である。図３０に示す基本回路は、第１端子Ｖｃｏｍ、第２端子ＶＬ及び第３端子ＶＨを有し、第１端子Ｖｃｏｍ及び第２端子ＶＬ間に第１平滑コンデンサＣ１が接続され、第１端子Ｖｃｏｍ、第２端子ＶＬ及び第３端子ＶＨの間に回路ブロックＥが多重個（ｍ個；ｍは２以上の整数）並列接続されている。１つの回路ブロックＥは、第１端子Ｖｃｏｍ及び第２端子ＶＬの間に第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２の直列回路及び第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４の直列回路が並列に接続された並列回路と、この並列回路と第３端子ＶＨの間に第５、第６及び第７スイッチング素子Ｓ５、Ｓ６、Ｓ７が直列に接続された直列回路と、第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２の接続点及び第６スイッチング素子Ｓ６と第７スイッチング素子Ｓ７の接続点の間に接続された第２平滑コンデンサＣ２と、第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４の接続点及び第５スイッチング素子Ｓ５と第６スイッチング素子Ｓ６の接続点の間に接続されたコンデンサＣｒ１とインダクタＬｒ１から成るエネルギー移行素子として機能するＬＣ直列体ＬＣ１とを備える。

図３０の回路ブロックＥの詳細について説明する。本実施の形態では、第１〜第７スイッチング素子Ｓ１〜Ｓ７は、ソースとドレイン間に寄生ダイオードが形成されているパワーＭＯＳＦＥＴである。第１平滑コンデンサＣ１の両端子は第１端子Ｖｃｏｍと第２端子ＶＬに接続されている。第１スイッチング素子Ｓ１のソース端子側が第１端子Ｖｃｏｍに接続され、ドレイン端子側が第２スイッチング素子Ｓ２のソース端子側に接続されている。第２スイッチング素子Ｓ２のドレイン端子側が第２端子ＶＬに接続されている。第３スイッチング素子Ｓ３のソース端子側が第１端子Ｖｃｏｍに接続され、ドレイン端子側が第４スイッチング素子Ｓ４のソース端子側に接続されている。第４スイッチング素子Ｓ４のドレイン端子側が第２端子ＶＬに接続されている。第５スイッチング素子Ｓ５のソース端子側が第２端子ＶＬに接続され、ドレイン端子側が第６スイッチング素子Ｓ６のソース端子側に接続されている。第６スイッチング素子Ｓ６のドレイン端子側が第７スイッチング素子Ｓ７のソース端子側に接続されている。第７スイッチング素子Ｓ７のドレイン端子側が第３端子ＶＨに接続されている。平滑コンデンサＣ２の両端子は、第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２の接続点と、第６スイッチング素子Ｓ６と第７スイッチング素子Ｓ７の接続点に接続されている。コンデンサＣｒ１とインダクタＬｒ１から成るＬＣ直列体ＬＣ１の両端子は、第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４の接続点と、第５スイッチング素子Ｓ５と第６スイッチング素子Ｓ６の接続点に接続されている。

そして、図３０に示すＤＣ／ＤＣ電力変換装置は、第３端子ＶＨ−第１端子Ｖｃｏｍ間と、第２端子ＶＬ−第１端子Ｖｃｏｍ間との間で、双方向にエネルギーを送ることができる。すなわち、図３０のＤＣ／ＤＣ電力変換装置は、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖａを、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｂの１／１、１／２、１／３に降圧する機能を有し、また、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｂを、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖａの１倍、２倍、３倍に昇圧する機能を有する。この場合、多重並列接続（ｍ個並列接続；ｍは２以上の整数）した回路ブロックＥ毎に、スイッチング素子のスイッチングの位相を３６０°／（多重数（ｍ個））ずらして駆動させることにより、平滑コンデンサのリップル電流を減らすことができる。

本実施の形態では、図３１に示すように、回路ブロックＥを回路ブロックＥ１及びＥ２に２重化した場合について説明する。
図３１において、回路ブロックＥ１は、上記で説明した回路ブロックＥと同様、第１〜第７スイッチング素子Ｓ１〜Ｓ７、第２平滑コンデンサＣ２、ＬＣ直列体ＬＣ１（コンデンサＣｒ１及びインダクタＬｒ１）を備えている。
また、回路ブロックＥ２は、第１〜第７スイッチング素子としてそれぞれＳ８〜Ｓ１４を、第２平滑コンデンサとしてＣ３を、ＬＣ直列体としてＬＣ２（コンデンサＣｒ２及びインダクタＬｒ２）を備えている。回路ブロックＥ２の各素子の接続状態は、回路ブロックＥ１つまり図３０の回路ブロックＥと同じである。
また、第３端子ＶＨと第７スイッチング素子Ｓ７、Ｓ１４の間に第８スイッチング素子Ｓ１５が接続され、第２端子ＶＬと第３端子ＶＨの間に第９スイッチング素子Ｓ１６が接続されている。すなわち、第８スイッチング素子Ｓ１５のソース端子側が第３端子ＶＨに接続され、ドレイン端子側が第７スイッチング素子Ｓ７、Ｓ１４のドレイン端子側に接続されている。また、第９スイッチング素子Ｓ１６のソース端子側が第２端子ＶＬに接続され、ドレイン端子側が第３端子ＶＨに接続されている。
制御回路１０Ｅは、ゲート信号Ｇａｔｅ（Ｓ１）〜Ｇａｔｅ（Ｓ１６）を生成する。スイッチング素子Ｓ１〜Ｓ１６はゲート信号Ｇａｔｅ（Ｓ１）〜Ｇａｔｅ（Ｓ１６）に基づきゲート駆動される。

次に、図３１のＤＣ／ＤＣ電力変換装置の動作について説明する。
（１）まず、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖａを、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｂの１／１、１／２、１／３に降圧する動作について説明する。
この場合、第１スイッチング素子Ｓ１及びＳ８が実施の形態１の第１スイッチング素子Ｓ１及びＳ５、第２スイッチング素子Ｓ２及びＳ９が実施の形態１の第１整流素子Ｄ１及びＤ４、第３スイッチング素子Ｓ３及びＳ１０が実施の形態１の第２整流素子Ｄ２及びＤ５、第４スイッチング素子Ｓ４及びＳ１１が実施の形態１の第３整流素子Ｄ３及びＤ６、第５スイッチング素子Ｓ５及びＳ１２が実施の形態１の第２スイッチング素子Ｓ２及びＳ６、第６スイッチング素子Ｓ６及びＳ１３が実施の形態１の第３スイッチング素子Ｓ３及びＳ７、第７スイッチング素子Ｓ７及びＳ１４が実施の形態１の第４スイッチング素子Ｓ４及びＳ１８、第８スイッチング素子Ｓ１５が実施の形態１の整流素子Ｄｉｎ、第９スイッチング素子Ｓ１６が実施の形態１のスイッチング素子Ｓｉｎの役割を担う。

ここで、実施の形態１のスイッチング素子の役割を担う本実施の形態のスイッチング素子（第１、第５、第６、第７、第９スイッチング素子）は、実施の形態１と同様のゲート信号が与えられ、実施の形態１の整流素子（ダイオード）の役割を担う本実施の形態のスイッチング素子（第２、第３、第４、第８スイッチング素子）は常時オフし、整流素子（ダイオード）として働く。

すなわち、各回路ブロックＥ１、Ｅ２において、第１スイッチング素子Ｓ１及び第６スイッチング素子Ｓ６のスイッチングと、第５スイッチング素子Ｓ５及び第７スイッチング素子Ｓ７のスイッチングを交互に行い、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖａを、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｂの１／３の電圧に降圧することができる。
また、各回路ブロックＥ１、Ｅ２において、第１スイッチング素子Ｓ１と第７スイッチング素子Ｓ７をオンし、第５スイッチング素子Ｓ５と第６スイッチング素子Ｓ６のスイッチングを交互に行い、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖａを、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｂの１／２の電圧に降圧することができる。
さらに、第９スイッチング素子Ｓ１６をオンし、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖａを、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｂの１／１の電圧に降圧することができる。
以上のように本実施の形態の降圧動作は、実施の形態１で説明した降圧動作と同様な動作を適用することができる。

（２）次に、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｂを、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖａの１倍、２倍、３倍に昇圧する動作について説明する。
この場合、第１スイッチング素子Ｓ１及びＳ８が実施の形態５の第１スイッチング素子Ｓ１及びＳ５、第２スイッチング素子Ｓ２及びＳ９が実施の形態５の第２スイッチング素子Ｓ２及びＳ６、第３スイッチング素子Ｓ３及びＳ１０が実施の形態５の第３スイッチング素子Ｓ３及びＳ７、第４スイッチング素子Ｓ４及びＳ１１が実施の形態５の第４スイッチング素子Ｓ４及びＳ８、第５スイッチング素子Ｓ５及びＳ１２が実施の形態５の第１整流素子Ｄ１及びＤ４、第６スイッチング素子Ｓ６及びＳ１３が実施の形態５の第２整流素子Ｄ２及びＤ５、第７スイッチング素子Ｓ７及びＳ１４が実施の形態５の整流素子Ｄ３及びＤ６、第８スイッチング素子Ｓ１５が実施の形態５のスイッチング素子Ｓｏｕｔ、第９スイッチング素子Ｓ１６が実施の形態５の整流素子Ｄｏｕｔの役割を担う。

ここで、実施の形態５のスイッチング素子の役割を担う本実施の形態のスイッチング素子（第１、第２、第３、第４、第８スイッチング素子）は、実施の形態５と同様のゲート信号が与えられ、実施の形態５の整流素子（ダイオード）の役割を担う本実施の形態のスイッチング素子（第５、第６、第７、第９スイッチング素子）は常時オフし、整流素子（ダイオード）として働く。

すなわち、各回路ブロックＥ１、Ｅ２において、第２スイッチング素子Ｓ２及び第３スイッチング素子Ｓ３のスイッチングと、第１スイッチング素子Ｓ１及び第４スイッチング素子Ｓ４のスイッチングを交互に行い、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｂを、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖａの３倍の電圧に昇圧することができる。
また、各回路ブロックＥ１、Ｅ２において、第１スイッチング素子Ｓ１をオンし、第３スイッチング素子Ｓ３と第４スイッチング素子Ｓ４のスイッチングを交互に行い、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｂを、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖａの２倍の電圧に昇圧することができる。
さらに、第８スイッチング素子Ｓ１５をオフし、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｂを、第２端子ＶＬと第１端子Ｖｃｏｍ間の電圧Ｖａの１倍の電圧に昇圧することができる。
以上のように本実施の形態の昇圧動作は、実施の形態５で説明した降圧動作と同様な動作を適用することができる。

ここで、実施の形態９で説明した回路は、昇降圧動作時ともに同期整流が可能である。整流素子（ダイオード）の役割を担うスイッチング素子を電流が流れると同時にオンして、同時オンしているスイッチング素子の役割を担うスイッチング素子より早めにオフする。すなわち、共振現象を利用してソフトスイッチングするスイッチング素子と同時にオンする整流素子（ダイオード）の役割を担うスイッチング素子は共振周期より少し早めにオフする。例えば、図３０の昇圧動作時のＣ１→Ｓ５→Ｌｒ１→Ｃｒ１→Ｓ３→Ｃ１の電流経路において、図３２に示すように、第３スイッチング素子Ｓ３と同時にオンする整流素子（ダイオード）の役割を担う第５スイッチング素子Ｓ５は、共振周期より少し早めにオフすることで、第５スイッチング素子Ｓ５が整流素子（ダイオード）として働く。また、ハードスイッチングするスイッチング素子と同時オンする整流素子（ダイオード）の役割を担うスイッチング素子は同時オンするスイッチング素子よりも早めにオフする。その結果、スイッチング素子が整流素子（ダイオード）よりオン抵抗による損失が少ないため効率を上げることができる。
また、３倍の昇圧時又は３分の１の降圧時に、第１スイッチング素子Ｓ１と第７スイッチング素子Ｓ７、若しくは第１スイッチング素子Ｓ８と第７スイッチング素子Ｓ１４が同時オンすると、第３端子ＶＨと第１端子Ｖｃｏｍ間の電圧Ｖｂに３×Ｖａの電圧が加わっていたところに、２×Ｖａの電圧が加わり、大電流が流れる。したがって、３倍の昇圧時の第７スイッチング素子Ｓ７は図２１のスイッチング素子Ｓ３、Ｓ５、Ｓ８のゲート信号、第７スイッチング素子Ｓ１４は図２１のスイッチング素子Ｓ１、Ｓ４、Ｓ７のゲート信号となり、１／３の降圧時の第１スイッチング素子Ｓ１は図６のスイッチング素子Ｓ２、Ｓ５、Ｓ７のゲート信号、第１スイッチング素子Ｓ８は図６のスイッチング素子Ｓ１、Ｓ３、Ｓ６ゲート信号と同じゲート信号となる。

本実施の形態９では、回路ブロックＥを回路ブロックＥ１、Ｅ２の２重化した場合について説明したが、上記実施の形態と同様に回路ブロックＥを３重化した場合、また回路ブロックＥを３重以上に多重化する場合も上記実施の形態と同様に適用することができる。
また、本実施の形態９において、第３端子と第７スイッチング素子の間にインダクタを接続しても良い。

なお、上記実施の形態では、スイッチング素子として、ソースとドレイン間に寄生ダイオードが形成されているパワーＭＯＳＦＥＴを用いたが、ＩＧＢＴ等、制御電極でオンオフ動作が制御できる他の半導体スイッチング素子でも良い。その場合、実施の形態９で同期整流する場合に、図３２の第５スイッチング素子Ｓ５のようにダイオードの役割をするスイッチング素子のみ、必ずダイオードが逆並列接続された素子を用い、このダイオードがパワーＭＯＳＦＥＴの寄生ダイオードの機能を果たす。その他の素子は、必ずしもダイオードが逆並列接続された素子である必要はない。

Ｖｃｏｍ 第１端子、ＶＬ 第２端子、ＶＨ 第３端子、Ｃ１ 第１平滑コンデンサ、
Ｃ２，Ｃ３，Ｃ４ 第２平滑コンデンサ、
Ｓ１〜Ｓ１２，Ｓｉｎ，Ｓｏｕｔ スイッチング素子、
Ｄ１〜Ｄ９，Ｄｉｎ，Ｄｏｕｔ 整流素子、ＬＣ１〜ＬＣ３ ＬＣ直列体、
Ａ，Ａ１〜Ａ３，Ｂ，Ｂ１〜Ｂ３，Ｅ，Ｅ１〜Ｅ２ 回路ブロック。

Claims (19)

1. 第１及び第２端子間に接続された第１平滑コンデンサと、
   上記第１及び第２端子間に第１スイッチング素子と第１整流素子の直列回路及び第２整流素子と第３整流素子の直列回路が並列に接続された並列回路、上記並列回路と第３端子の間に第２、第３及び第４スイッチング素子が直列に接続された直列回路、上記第１スイッチング素子と上記第１整流素子の接続点及び上記第３スイッチング素子と上記第４スイッチング素子の接続点の間に接続された第２平滑コンデンサ、並びに上記第２整流素子と上記第３整流素子の接続点及び上記第２スイッチング素子と上記第３スイッチング素子の接続点の間に接続されたインダクタとコンデンサから成るＬＣ直列体を有する回路ブロックとを備え、
   上記回路ブロックは、上記第１端子、第２端子及び第３端子の間に、多重個並列接続されており、
   上記各回路ブロック毎に上記スイッチング素子のスイッチングの位相を３６０°／（多重数）ずらして駆動させ、
   上記第２端子と上記第１端子間の電圧を、上記第３端子と上記第１端子間の電圧の１／３、１／２又は１／１の電圧に降圧するＤＣ／ＤＣ電力変換装置。
2. 上記各回路ブロックにおいて、上記第１スイッチング素子及び上記第３のスイッチング素子のスイッチングと、上記第２スイッチング素子及び第４スイッチング素子のスイッチングを交互に行い、
   上記第２端子と上記第１端子間の電圧を、上記第３端子と上記第１端子間の電圧の１／３の電圧に降圧する請求項１に記載のＤＣ／ＤＣ電力変換装置。
3. 上記各回路ブロックにおいて、上記第１スイッチング素子と上記第４スイッチング素子をオンし、上記第２スイッチング素子と上記第３スイッチング素子のスイッチングを交互に行い、
   上記第２端子と上記第１端子間の電圧を、上記第３端子と上記第１端子間の電圧の１／２の電圧に降圧する請求項１に記載のＤＣ／ＤＣ電力変換装置。
4. 上記第３端子と上記第２端子の間に入力側スイッチング素子を接続し、上記入力側スイッチング素子をオンし、
   上記第２端子と上記第１端子間の電圧を、上記第３端子と上記第１端子間の電圧の１／１の電圧に降圧する請求項１に記載のＤＣ／ＤＣ電力変換装置。
5. 上記第３端子と上記第４スイッチング素子との間にインダクタを接続した請求項１から請求項４のいずれか１項に記載のＤＣ／ＤＣ電力変換装置。
6. 第１及び第２端子間に接続された第１平滑コンデンサと、
   上記第１及び第２端子間に第１スイッチング素子と第２スイッチング素子の直列回路及び第３スイッチング素子と第４スイッチング素子の直列回路が並列に接続された並列回路、上記並列回路と第３端子の間に第１、第２及び第３整流素子が直列に接続された直列回路、上記第１スイッチング素子と上記第２スイッチング素子の接続点及び上記第２整流素子と上記第３整流素子の接続点の間に接続された第２平滑コンデンサ、並びに上記第３スイッチング素子と上記第４スイッチング素子の接続点及び上記第１整流素子と上記第２整流素子の接続点の間に接続されたインダクタとコンデンサから成るＬＣ直列体を有する回路ブロックとを備え、
   上記回路ブロックは、上記第１端子、第２端子及び第３端子の間に、多重個並列接続されており、
   上記各回路ブロック毎に上記スイッチング素子のスイッチングの位相を３６０°／（多重数）ずらして駆動させ、
   上記第３端子と上記第１端子間の電圧を、上記第２端子と上記第１端子間の電圧の３倍、２倍又は１倍の電圧に昇圧するＤＣ／ＤＣ電力変換装置。
7. 上記各回路ブロックにおいて、上記第２スイッチング素子及び上記第３スイッチング素子のスイッチングと、上記第１スイッチング素子及び第４スイッチング素子のスイッチングを交互に行い、
   上記第３端子と上記第１端子間の電圧を、上記第２端子と上記第１端子間の電圧の３倍の電圧に昇圧する請求項６に記載のＤＣ／ＤＣ電力変換装置。
8. 上記各回路ブロックにおいて、上記第１スイッチング素子をオンし、上記第３スイッチング素子と上記第４スイッチング素子のスイッチングを交互に行い、
   上記第３端子と上記第１端子間の電圧を、上記第２端子と上記第１端子間の電圧の２倍の電圧に昇圧する請求項６に記載のＤＣ／ＤＣ電力変換装置。
9. 上記第３端子と上記第３整流素子の間に出力側スイッチング素子を接続し、上記出力側スイッチング素子をオフし、
   上記第３端子と上記第１端子間の電圧を、上記第２端子と上記第１端子間の電圧の１倍の電圧に昇圧する請求項６に記載のＤＣ／ＤＣ電力変換装置。
10. 上記第３端子と上記第３整流素子との間にインダクタを接続した請求項６から請求項９のいずれか１項に記載のＤＣ／ＤＣ電力変換装置。
11. 第１及び第２端子間に接続された第１平滑コンデンサと、
    上記第１及び第２端子間に第１スイッチング素子と第２スイッチング素子の直列回路及び第３スイッチング素子と第４スイッチング素子の直列回路が並列に接続された並列回路、上記並列回路と第３端子の間に第５、第６及び第７スイッチング素子が直列に接続された直列回路、上記第１スイッチング素子と上記第２スイッチング素子の接続点及び上記第６スイッチング素子と上記第７スイッチング素子の接続点の間に接続された第２平滑コンデンサ、並びに上記第３スイッチング素子と上記第４スイッチング素子の接続点及び上記第５スイッチング素子と上記第６スイッチング素子の接続点の間に接続されたインダクタとコンデンサから成るＬＣ直列体を有する回路ブロックとを備え、
    上記回路ブロックは、上記第１端子、第２端子及び第３端子の間に、多重個並列接続されており、
    上記各回路ブロック毎に上記スイッチング素子のスイッチングの位相を３６０°／（多重数）ずらして駆動させ、
    上記第２端子と上記第１端子間の電圧を上記第３端子と上記第１端子間の電圧の１／３、１／２又は１／１の電圧に降圧し、あるいは、上記第３端子と上記第１端子間の電圧を上記第２端子と上記第１端子間の電圧の３倍、２倍又は１倍の電圧に昇圧するＤＣ／ＤＣ電力変換装置。
12. 上記各回路ブロックにおいて、上記第１スイッチング素子及び上記第６スイッチング素子のスイッチングと、上記第５スイッチング素子及び第７スイッチング素子のスイッチングを交互に行い、
    上記第２端子と上記第１端子間の電圧を、上記第３端子と上記第１端子間の電圧の１／３の電圧に降圧する請求項１１に記載のＤＣ／ＤＣ電力変換装置。
13. 上記各回路ブロックにおいて、上記第１スイッチング素子と上記第７スイッチング素子をオンし、上記第５スイッチング素子と上記第６スイッチング素子のスイッチングを交互に行い、
    上記第２端子と上記第１端子間の電圧を、上記第３端子と上記第１端子間の電圧の１／２の電圧に降圧する請求項１１に記載のＤＣ／ＤＣ電力変換装置。
14. 上記第３端子と上記第２端子の間に第９スイッチング素子を接続し、上記第９スイッチング素子をオンし、
    上記第２端子と上記第１端子間の電圧を、上記第３端子と上記第１端子間の電圧の１／１の電圧に降圧する請求項１１に記載のＤＣ／ＤＣ電力変換装置。
15. 上記各回路ブロックにおいて、上記第２スイッチング素子及び上記第３のスイッチング素子のスイッチングと、上記第１スイッチング素子及び第４スイッチング素子のスイッチングを交互に行い、
    上記第３端子と上記第１端子間の電圧を、上記第２端子と上記第１端子間の電圧の３倍の電圧に昇圧する請求項１１に記載のＤＣ／ＤＣ電力変換装置。
16. 上記各回路ブロックにおいて、上記第１スイッチング素子をオンし、上記第３スイッチング素子と上記第４スイッチング素子のスイッチングを交互に行い、
    上記第３端子と上記第１端子間の電圧を、上記第２端子と上記第１端子間の電圧の２倍の電圧に昇圧する請求項１１に記載のＤＣ／ＤＣ電力変換装置。
17. 上記第３端子と上記第７スイッチング素子の間に第８スイッチング素子を接続し、上記第８スイッチング素子をオフし、
    上記第３端子と上記第１端子間の電圧を、上記第２端子と上記第１端子間の電圧の１倍の電圧に昇圧する請求項１１に記載のＤＣ／ＤＣ電力変換装置。
18. 上記各回路ブロックにおいて、整流素子の役割を担う上記スイッチング素子を電流が流れると同時にオンして、同時オンしているスイッチング素子の役割を担う上記スイッチング素子より早めにオフする請求項１１から請求項１７のいずれか１項に記載のＤＣ／ＤＣ電力変換装置。
19. 上記第３端子と上記第７スイッチング素子との間にインダクタを接続した請求項１１から請求項１８のいずれか１項に記載のＤＣ／ＤＣ電力変換装置。

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