JP5338565B2 - インバータ装置 - Google Patents

Description

本発明は、３相負荷への電力供給を制御するインバータ装置に関し、特に、電力供給を制御するスイッチ素子での電力損失を制御する技術に関する。

３相負荷への電力供給を制御するインバータ装置では、３相負荷の各相毎に所定の直流電源に対して互いに直列接続された２個のスイッチ素子が設けられ、前記２個のスイッチ素子の間の電圧がそれぞれ、前記２個のスイッチ素子が対応する前記相に応じて３相負荷に印加される。その際、前記２個のスイッチ素子は、同時に両方がオンにされない。尚、各相毎の２個のスイッチ素子のうち、直流電源の陽極側に接続されたものは上アーム素子と呼ばれ、直流電源の陰極側に接続されたものは下アーム素子と呼ばれる。

この様なインバータ装置の変調方式には、３相変調と２相変調とがある。３相変調では、３相全ての上アーム素子のみをオンにする期間と、３相全ての下アーム素子のみをオンにする期間とが存在し、いずれの期間においてもインバータ装置の３相出力同士が同電位であるという点で等価である変調方式である。また２相変調は、３相のうちの１相の各スイッチ素子のオンオフ状態を固定し、残りの２相の各スイッチ素子のオンオフを制御する変調方式である。

この様な技術に関する先行技術文献として特許文献１がある。

特開２００７−７４８５８号公報

この様な変調方式では、特定のスイッチ素子に電力損失（より詳細には導通損失、以下同様）が偏る場合がある。例えば、３相負荷の低周波動作では、特定のスイッチ素子でのみ、大きな電力損失が発生して熱破壊が起こる可能性がある。これを防止するには、スイッチ素子の電力損失許容量を増大する必要があり、コスト増になるという問題がある。

また３相負荷の低周波動作では、各スイッチ素子において、同じオンオフ状態が継続する期間が長くなる。そのため、電力損失の大きなスイッチ素子は、温度が上昇して熱破壊に至る可能性があるという問題がある。これに対し、３相負荷の高周波動作では、各スイッチ素子のオンオフ状態は短時間で周期的に変化するので、電力損失が分散し、特定のスイッチ素子でのみ、温度が上昇することは殆ど無い。

またこの様なインバータ装置が例えば冷媒などを圧縮する圧縮機のモータの制御に使用された場合は、モータの低速回転では、圧縮機の負荷脈動により騒音および振動が発生するため、その負荷脈動に応じて電流を脈動させることで、騒音および振動を抑える制御が行われている。

しかしこの様な制御では、特定相の電流ピークが大きくなる。このため、特定相のスイッチ素子は、他の相のスイッチ素子と比べて電力損失が大きくなって温度が上昇し、熱破壊に至る可能性がある。これを防止するには、特定相のスイッチ素子の電力損失許容量を増大するか、または電流脈動を小さくする必要があるが、前者の場合はコスト増になるという問題があり、後者の場合は制振性が低下するという問題がある。

また各スイッチ素子の特性が異なる場合に、それらの特性の違いによるメリットが十分に発揮されていないという問題がある。例えば、各スイッチ素子の電力損失許容量が同じ場合において、各スイッチ素子の電力損失が電流の大きさに応じて変化する場合は、３相負荷に供給する電流の大きさに応じて、電力損失の小さいスイッチ素子のオン期間が長くなる様に、各スイッチ素子を制御する事が望ましい。また各スイッチ素子の電力損失許容量が異なる場合（例えば、各スイッチ素子が異なる構造のデバイス（MOSFET，IGBTなど）である場合、または各スイッチ素子が異なる材質（Si，SiC，GaNなど）のデバイスである場合、または各スイッチ素子がチップサイズの異なるデバイスである場合）においては、電力損失許容量に対する電力損失の割合が小さいスイッチ素子ほど、スイッチ素子のオン期間が長くなる様に、各スイッチ素子を制御する事が望ましい。これにより、各スイッチ素子の熱破壊を防止できる。

この発明の課題は、上記のような問題点を解決するためになされたものであり、各スイッチ素子の電力損失許容量を増大する事無く、各スイッチ素子の熱破壊を防止できるインバータ装置を提供することにある。

上記課題を解決する為に、本発明の第１の態様は、負荷（１０）を駆動制御するインバータ装置であって、所定の直流電源（１２）の電力を所定の出力方式の電力に変換して前記負荷に供給する複数のスイッチ素子（Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗ）を有するインバータ回路（１４）と、前記複数のスイッチ素子をオンオフ制御して前記負荷を駆動制御する制御回路（１６）と、を備え、前記各スイッチ素子における一定周期（Ｔ）の電力損失（Ｐｐｕ，Ｐｐｖ，Ｐｐｗ，Ｐｎｕ，Ｐｎｖ，Ｐｎｗ）と、そのスイッチ素子の電力損失許容量に反比例する補正係数（ｋｐｕ，ｋｐｖ，ｋｐｗ，ｋｎｕ，ｋｎｖ，ｋｎｗ）の積を電力損失許容度（Ｐ’ｐｕ，Ｐ’ｐｖ，Ｐ’ｐｗ，Ｐ’ｎｕ，Ｐ’ｎｖ，Ｐ’ｎｗ）とし、前記制御回路（１６）は、前記一定周期において、前記各スイッチ素子の前記電力損失許容度のうちの最大のものが最も小さくなる様に、前記各スイッチ素子をオンオフ制御するものである。

本発明の第２の態様は、第１の態様に記載のインバータ装置であって、前記インバータ回路（１４）は、前記負荷の各相（Ｕ，Ｖ，Ｗ）毎に前記所定の直流電源（１２）に対して互いに直列接続された２個の前記スイッチ素子（Ｓｐｕ，Ｓｎｕ；Ｓｐｖ，Ｓｎｖ；Ｓｐｗ，Ｓｎｗ）を有し、前記各相毎の前記各スイッチ素子の間の電圧をそれぞれ前記各相に印加し、前記２個のスイッチ素子のうち、前記所定の直流電源の陽極側に接続されたもの（Ｓｐｕ，Ｓｐｖ，Ｓｐｗ）を上アーム素子とし、前記所定の直流電源の陰極側に接続されたもの（Ｓｎｕ，Ｓｎｖ，Ｓｎｗ）を下アーム素子とし、前記制御回路（１６）は、前記一定周期において、前記各相の前記各スイッチ素子の前記電力損失許容度のうちの最大のものが最も小さくなる様に、前記各相の全ての前記下アーム素子のみがオンになる第１期間（ｔ０）と、前記各相の全ての前記上アーム素子のみがオンになる第２期間（ｔ７）との和（ｔｚ）を一定に保って前記第１期間と前記第２期間との比を調整するものである。

本発明の第３の態様は、第１または第２の態様に記載のインバータ装置であって、前記各スイッチ素子はそれぞれ、トランジスタ（Ｔ）と、前記トランジスタの主電極間に逆方向接続されたダイオード（Ｄ）とを有し、前記補正係数（ｋｐｕ，ｋｐｖ，ｋｐｗ，ｋｎｕ，ｋｎｖ，ｋｎｗ）は、前記トランジスタに関する第１補正係数（ｋｐｕ_ｔ，ｋｐｖ_ｔ，ｋｐｗ_ｔ，ｋｎｕ_ｔ，ｋｎｖ_ｔ，ｋｎｗ_ｔ）と前記ダイオードに関する第２補正係数（ｋｐｕ_ｄ，ｋｐｖ_ｄ，ｋｐｗ_ｄ，ｋｎｕ_ｄ，ｋｎｖ_ｄ，ｋｎｗ_ｄ）とに分けられ、前記第１補正係数は、前記トランジスタの電力損失（Ｐｐｕ_ｔ，Ｐｐｖ_ｔ，Ｐｐｗ_ｔ，Ｐｎｕ_ｔ，Ｐｎｖ_ｔ，Ｐｎｗ_ｔ）に掛けられ、前記第２補正係数は、前記ダイオードの電力損失（Ｐｐｕ_ｄ，Ｐｐｖ_ｄ，Ｐｐｗ_ｄ，Ｐｎｕ_ｄ，Ｐｎｖ_ｄ，Ｐｎｗ_ｄ）に掛けられるものである。

本発明の第４の態様は、第１または第２の態様に記載のインバータ装置であって、前記補正係数は、前記スイッチ素子の電力損失の絶対最大定格の逆数であるものである。

本発明の第５の態様は、第３の態様に記載のインバータ装置であって、前記第１補正係数は、前記トランジスタの電力損失の絶対最大定格の逆数であり、前記第２補正係数は、前記ダイオードの電力損失の絶対最大定格の逆数であるものである。

本発明の第６の態様は、第２〜第５の態様の何れかに記載のインバータ装置であって、前記制御回路（１６）は、（ａ）前記第１期間（ｔ０）がゼロである場合の全ての前記上アーム素子（Ｓｐｕ，Ｓｐｖ，Ｓｐｗ）の前記電力損失許容度（Ｐ’ｐｕ，Ｐ’ｐｖ，Ｐ’ｐｗ）のうちの最大のものを与える第１の相（Ｘ）を前記各相（Ｕ，Ｖ，Ｗ）の中から特定すると共に、前記第１期間（ｔ０）が前記和（ｔｚ）に等しい場合の全ての前記下アーム素子（Ｓｎｕ，Ｓｎｖ，Ｓｎｗ）の前記電力損失許容度（Ｐ’ｎｕ，Ｐ’ｎｖ，Ｐ’ｎｗ）のうちの最大のものを与える第２の相（Ｙ）を前記各相の中から特定し（Ｓ１）、（ｂ）前記第１の相（Ｘ）の前記上アーム素子（Ｓｐｘ）の前記電力損失許容度（Ｐ’ｐｘ）と前記第２の相（Ｙ）の前記下アーム素子（Ｓｎｙ）の前記電力損失許容度（Ｐ’ｎｙ）とが平衡状態になるときの前記第１期間（ｔｂ）および前記電力損失許容度（Ｐ’ｂ）を求め（Ｓ２）、（ｃ）前記第１期間（ｔ０）が前記平衡状態になるときの前記第１期間（ｔｂ）に等しい場合の全ての前記スイッチ素子（Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗ）の前記電力損失許許容度（Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗ）の中から最大の電力損失許容度（Ｐ’ｍ）を特定し（Ｓ３）、（ｄ）前記平衡状態のときの前記電力損失許容度（Ｐ’ｂ）と前記最大の電力損失許容度（Ｐ’ｍ）とが等しい場合（Ｓ５）において、前記平衡状態のときの前記第１期間（ｔｂ）がゼロ以上で前記和（ｔｚ）以下である場合（Ｓ３）は、前記第１期間（ｔ０）と前記第２期間（ｔ７）との前記比を、前記平衡状態のときの前記第１期間（ｔｂ）から求まる前記比に調整する（Ｓ８）ものである。

本発明の第７の態様は、第６の態様に記載のインバータ装置であって、前記制御回路（１６）は、（ｅ）前記平衡状態のときの前記第１期間（ｔｂ）がゼロよりも小さいかまたは前記和よりも大きい場合は、前記第１期間（ｔ０）と前記第２期間（ｔ７）との前記比を、前記第１期間（ｔ０）がゼロの場合の前記第１の相（Ｘ）の前記上アーム素子（Ｓｐｘ）の前記電力損失許容度（Ｐ’ｐｘ）と、前記第１期間（ｔ０）が前記和（ｔｚ）に等しい場合の前記第２の相（Ｙ）の前記下アーム素子（Ｓｎｙ）の前記電力損失許容度（Ｐ’ｎｙ）とのうちの小さい方の当該第１期間から求まる前記比に調整する（Ｓ７）ものである。

本発明の第８の態様は、第６の態様に記載のインバータ装置であって、前記制御回路（１６）は、（ｆ）前記平衡状態のときの前記電力損失許容度（Ｐ’ｂ）と前記最大の電力損失許容度（Ｐ’ｍ）とが等しくない場合において、前記最大の電力損失許容度（Ｐ’ｍ）が前記各上アーム素子（Ｓｐｕ，Ｓｐｖ，Ｓｐｗ）の何れかの前記電力損失許容度（Ｐ’ｐｕ，Ｐ’ｐｖ，Ｐ’ｐｗ）である場合は、前記最大の電力損失許容度に対応する相を前記第１の相（Ｘ）に設定して、前記（ａ）以降の処理を行い、他方、前記最大の電力損失許容度（Ｐ’ｍ）が前記各下アーム素子（Ｓｎｕ，Ｓｎｖ，Ｓｎｗ）の何れかの前記電力損失許容度（Ｐ’ｎｕ，Ｐ’ｎｖ，Ｐ’ｎｗ）である場合は、前記最大の電力損失許容度に対応する相を前記第２の相（Ｙ）に設定して、前記（ｂ）以降の処理を行う（Ｓ６）ものである。

本発明の第９の態様は、第２〜第５の態様の何れかに記載のインバータ装置であって、前記各相（Ｕ，Ｖ，Ｗ）に流れる各電流（Ｉｕ，Ｉｖ，Ｉｗ）を検出する電流検出センサ（１７ｕ，１７ｖ，１７ｗ）を更に備え、前記制御回路（１６）は、（ａ）前記各電流検出センサの検出結果に基づき、前記各相の中から、前記各相に流れる前記電流のうちの電流絶対値の最大のものが流れる第１の相（Ｘ）を特定し（Ｕ１）、（ｂ）前記第１の相（Ｘ）の前記上アーム素子（Ｓｐｘ）と前記下アーム素子（Ｓｎｘ）の各々の前記電力損失許容度（Ｐ’ｐｘ，Ｐ’ｎｘ）が平衡状態になるときの前記第１時間（ｔｂ）を求め、（ｃ）前記平衡状態のときの前記第１時間（ｔｂ）がゼロ以上で前記和（ｔｚ）以下である場合は、前記第１期間（ｔ０）と前記第２期間（ｔ７）との前記比を、前記平衡状態のときの前記第１時間（ｔｂ）から求まる前記比に調整する（Ｕ４）ものである。

本発明の第１０の態様は、第９の態様に記載のインバータ装置であって、（ｄ）前記平衡状態のときの前記第１時間（ｔｂ）がゼロよりも小さいかまたは前記和（ｔｚ）よりも大きい場合は、前記第１期間（ｔ０）と前記第２期間（ｔ７）との前記比を、前記第１期間（ｔ０）がゼロの場合の前記第１の相（Ｘ）の前記上アーム素子（Ｓｐｘ）の前記電力損失許容度（Ｐ’ｐｘ）と、前記第１期間（ｔ０）が前記和に等しい場合の前記第１の相の前記下アーム素子（Ｓｎｘ）の前記電力損失許容度（Ｐ’ｎｘ）とのうちの小さい方の当該第１期間から求まる前記比に調整する（Ｕ５）ものである。

本発明の第１１の態様は、第２〜第１０の態様の何れかのインバータ装置であって、前記制御回路は、前記一定期間（Ｔ）毎に、前記第１期間（ｔ０）と前記第２期間（ｔ７）の比を調整するものである。

本発明の第１の態様によれば、電力損失許容度の大きいスイッチ素子での電力損失を低減でき、スイッチ素子が熱破壊する事を防止できる。これにより、各スイッチ素子の電力損失許容量を増大させる事無く、各スイッチ素子の熱破壊を防止できる。

本発明の第２の態様によれば、第１期間（ｔ０）と第２期間（ｔ７）との和（ｔｚ）を一定に保って第１期間と第２期間の比を調整するので、負荷（１０）の制御に影響を与えること無く、各スイッチ素子の熱破壊を防止できる。

本発明の第３の態様によれば、トランジスタとダイオードの各々の電力損失許容度を個別に考慮できる。

本発明の第４および第５の態様によれば、既存の特性値である電力損失の絶対最大定格を利用して補正係数を簡単に設定できる。

本発明の第６の態様によれば、簡単な手法で、各相の各スイッチ素子の電力損失許容度のうちの最大のものが最も小さくなる様に第１および第２期間の比を求める事ができる。

本発明の第７の態様によれば、平衡状態のときの第１期間がゼロよりも小さいかまたは第１および第２期間の和よりも大きい場合において、簡単な手法で、各相の各スイッチ素子の電力損失許容度のうちの最大のものが最も小さくなる様に第１および第２期間の比を求める事ができる。

本発明の第８の態様によれば、各相の各スイッチ素子の電力損失許容度のうちの最大のものを適切に特定できる。

本発明の第９の態様によれば、各相に流れる電流のうちの電流絶対値の最大のものが流れる相のみに着目するので、第５の態様の場合と比べて計算量の少ない手法で、各相の各スイッチ素子の電力損失許容度のうちの最大のものが小さくなる様に第１および第２期間の比を求める事ができる。

本発明の第１０の態様によれば、平衡状態のときの第１期間がゼロよりも小さいかまたは第１および第２期間の和よりも大きい場合において、計算量の少ない手法で、各相の各スイッチ素子の電力損失許容度のうちの最大のものが小さくなる様に第１および第２期間の比を求める事ができる。

本発明の第１１の態様によれば、一定周期毎に第１および第２期間の比を更新できる。

第１実施形態に係るインバータ装置１の構成概略図である。 各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗのオンオフ状態の組み合わせを示した図である。 空間電圧ベクトル図Ｓを示した図である。 オンオフパターンＰ１の一例図である。 ｔｂが０≦ｔｂ≦ｔｚを満たす場合の各電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗのグラフ化の一例図である。 第１実施形態に係るインバータ装置の動作を説明するフローチャートである。 ｔｂがｔｂ＞ｔｚの場合の各電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗのグラフ化の一例図である。 ｔ０＝０およびｔｚの場合の各スイッチ素子の電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗの計算式を示したものである。 第２実施形態に係るインバータ装置１Ｂの構成概略図である。 デバイスＤＶ１，ＤＶ２の各々の電流Ｉ−電圧Ｖの特性を示した図である。 デバイスＤＶ３，ＤＶ４の各々のオン抵抗Ｒ−デバイス温度Ｋの特性を示した図である。 第２実施形態に係るインバータ装置１Ｂの動作を説明するフローチャートである。

＜第１実施形態＞
この実施形態に係るインバータ装置１は、図１の様に、負荷（例えば３相負荷）１０と、直流電源１２と、直流電源１２の直流電力を所定の出力方式の電力（例えば３相交流電力）に変換して３相負荷１０の各相Ｕ，Ｖ，Ｗに供給するインバータ回路１４と、インバータ回路１４を制御する制御回路１６とを備えている。

３相負荷１０は、例えば３相モータであり、その回転位置を検出する位置検出センサ（例えばホールセンサ）Ｈｕ，Ｈｖ，Ｈｗを備えている。尚、この実施形態では、位置検出センサを用いて３相負荷１０の回転位置を検出するが、位置検出センサを用いずに、電流または電圧などの検出値に基づき３相負荷１０の回転位置を検出してもよい。

直流電源１２は、図１の様に、例えば、交流電源１２ａと、交流電源１２ａの交流電力を直流電力に変換する平滑回路１２ｂとを備えている。

平滑回路１２ｂは、ブリッジ整流回路を構成する４個のダイオードＤ１〜Ｄ４と、コイルＬと、コンデンサＣとを備えている。各ダイオードＤ１，Ｄ２は、陽極線１２ｐと陰極線１２ｎとの間において、互いの通電方向を陽極線１２ｐ側に向けて直列接続されている。各ダイオードＤ３，Ｄ４は、陽極線１２ｐと陰極線１２ｎとの間において、互いの通電方向を陽極線１２ｐ側に向けて直列接続されている。各ダイオードＤ１，Ｄ２の中間点と各ダイオードＤ３，Ｄ４の中間点との間には、交流電源１２ａが介装接続されている。コイルＬは、陽極線１２ｐにおける上記のブリッジ回路の後段に接続されている。コンデンサＣは、コイルＬの後段において、陽極線１２ｐと陰極線１２ｎとの間に介装接続されている。

インバータ回路１４は、図１の様に、複数（ここでは６個）のスイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗを備えている。各スイッチ素子Ｓｐｕ，Ｓｎｕは、陽極線１２ｐと陰極線１２ｎとの間において互いに直列接続されており、それらの間の電圧が３相負荷１０のＵ相電極１１ｕに印加されている。各スイッチ素子Ｓｐｖ，Ｓｎｖは、陽極線１２ｐと陰極１２ｎとの間において互いに直列接続されており、それらの間の直流電圧が３相負荷１０のＶ相電極１１ｖに印加されている。各スイッチ素子Ｓｐｗ，Ｓｎｗは、陽極線１２ｐと陰極線１２ｎとの間において直列接続されており、それらの間の電圧が３相負荷１０のＷ相電極１１ｗに印加されている。尚、陽極線１２ｐに接続された各スイッチ素子Ｓｐｕ，Ｓｐｖ，Ｓｐｗは上アーム素子と呼ばれ、陰極線１２ｎに接続された各スイッチ素子Ｓｎｕ，Ｓｎｖ，Ｓｎｗは下アーム素子と呼ばれる。

各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗはそれぞれ、トランジスタＴと、トランジスタＴの主電極間に逆方向接続されたダイオードＤとを備えている。各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの制御電極Ｇはそれぞれ、制御回路１６に接続されている。スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗとしては、還流ダイオードを備えたＩＧＢＴ等を使用する事ができる。

このインバータ回路１４は、制御回路１６により、各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの制御電極Ｇに制御信号が印加されて、それら各スイッチ素子のオンオフ状態が制御される。その際、Ｕ相の各スイッチ素子Ｓｐｕ，Ｓｎｕは、両方がともにオン状態にされることはない。同様に、Ｖ相の各スイッチ素子Ｓｐｖ，Ｓｎｖも、両方がともにオン状態にされることはなく、Ｗ相の各スイッチ素子Ｓｐｗ，Ｓｎｗも、両方がともにオン状態にされることはない。この様にして、直流電源１２の直流電力が３相交流電力に変換されて、３相負荷１０の各相Ｕ，Ｖ，Ｗの電極１１ｕ，１１ｖ，１１ｗに電流が供給されて、３相負荷１０が回転駆動される。

尚、各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗのオンオフ状態の組み合わせは、図２の様に、（０，０，０），（０，０，１），（０，１，０），（０，１，１），（１，０，０），（１，０，１），（１，１，０），（１，１，１）の８通りある。以後、これらのベクトルをそれぞれ同順にＶ０，Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ７と表記する。これらのベクトルＶ０〜Ｖ７は電圧ベクトルと呼ばれ、特に各ベクトルＶ０，Ｖ７はゼロ電圧ベクトルと呼ばれる。尚、各括弧内の最左の”０”または”１”は、Ｕ相の各スイッチ素子Ｓｐｕ，Ｓｎｕのオンオフ状態を示し、各括弧内の中央の”０”または”１”は、Ｖ相の各スイッチ素子Ｓｐｖ，Ｓｎｖのオンオフ状態を示し、各括弧内の最右の”０”または”１”は、Ｗ相の各スイッチ素子Ｓｐｗ，Ｓｎｗのオンオフ状態を示す。また”１”は、上アーム素子がオンされ、下アーム素子がオフされた状態を示し、”０”は、下アーム素子がオンされ、上アーム素子がオフされた状態を示す。

尚、図３の様に、各電圧ベクトルＶ１〜Ｖ６をそれらの始点を中心点０に一致させそれらの終点を放射状に外側に向けて配置し、且つ各ゼロ電圧ベクトルＶ０，Ｖ７を中心点０に配置して構成された正６角形の図を空間電圧ベクトル図Ｓと呼ぶ。尚、空間電圧ベクトル図Ｓにおいて、各電圧ベクトルＶ１〜Ｖ６のうちの隣り合う２つと、各電圧ベクトルＶ０，Ｖ７とにより構成される正三角形の各領域をそれぞれ領域Ｓ１〜Ｓ６と呼ぶ。

制御回路１６は、３相負荷１０が所望の回転速度ωで回転駆動する様にインバータ回路１４を制御する。制御回路１６は、図１の様に、回転速度検出部１６ａと、回転速度指令値生成部１６ｂと、電流指令値生成部１６ｃと、電圧指令値生成部１６ｄと、電圧指令ベクトル生成部１６ｅと、オンオフパターン生成部１６ｆと、ゼロ電圧ベクトル調整部１６ｇと、制御信号生成部１６ｈとを備えている。

回転速度検出部１６ａは、各位置検出センサＨｕ，Ｈｖ，Ｈｗにより検出された３相負荷１０の回転位置の時間変化に基づき３相モータ１０の回転速度ωを検出し、それを電流指令値生成部１６ｃに出力する。

回転速度指令値生成部１６ｂは、３相モータ１０を所望の回転速度ωで回転させるための回転速度指令値ω＊を生成し、それを電流指令値生成部１６ｃに出力する。

電流指令値生成部１６ｃは、回転速度検出部１６ａからの回転速度ωが、回転速度指令値生成部１００ｊからの回転速度指令値ω＊に近づく様に、電流指令値Ｉ＊を生成する。具体的には、電流指令値生成部１６ｃは、回転速度ωと回転速度指令値ω＊との偏差を比例微分積分演算（ＰＩＤ演算）して電流指令値Ｉ＊を生成し、それを電圧指令値生成部１６ｄに出力する。

電圧指令値生成部１６ｄは、電流指令値生成部１６ｃからの電流指令値Ｉ＊に基づき、各相Ｕ，Ｖ，Ｗに印加すべき電圧に応じた電圧指令値信号Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を生成し、それを電圧指令ベクトル生成部１６ｅに出力する。

電圧指令ベクトル生成部１６ｅは、電圧指令値信号Ｖｕ＊，Ｖｖ＊，Ｖｗ＊から電圧指令ベクトルＶ＊を生成し、それをオンオフパターン生成部１６ｇに出力する。尚、電圧指令ベクトルＶ＊は、図３の空間電圧ベクトル図Ｓの領域上で定義されるベクトルである。

オンオフパターン生成部１６ｇは、電圧指令ベクトルＶ＊を用いて、空間ベクトル方式によって、各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗのオンオフ状態を規定する一定期間Ｔ毎のオンオフパターンＰ１を生成する。より詳細には、オンオフパターン生成部１６ｇは、空間ベクトル図Ｓ上で定義された電圧指令ベクトルＶ＊を、各領域Ｓ１〜Ｓ６のうちの電圧指令ベクトルＶ＊を含むものを構成する各電圧ベクトル（即ち電圧指令ベクトルＶ＊を挟む２つの電圧ベクトルＶｉ，Ｖｊ（ｉ≠ｊ且つｉ，ｊ＝１〜６）およびゼロ電圧ベクトルＶ０，Ｖ７）を用いて、式１の様に展開する（即ち式１を満たす様に、実数である各係数ａｉ，ａｊ，ａ０，ａ７を求める）。

そしてオンオフパターン生成部１６ｇは、各電圧ベクトルＶｉ，Ｖｊ，Ｖ０，Ｖ７で規定される各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗのオンオフ状態の実施期間ｔｉ，ｔｊ，ｔ０，ｔ７をそれぞれｔｉ＝ａｉ・Ｔ，ｔｊ＝ａｊ・Ｔ，ｔ０＝ａ０・Ｔ，ｔ７＝ａ７・Ｔとして、各電圧ベクトルＶｉ，Ｖｊ，Ｖ０，Ｖ７を所定の実施順序で並べたものをオンオフパターンＰ１とする。

尚、上記の所定の実施順序として、例えば、各電圧ベクトルＶｉ，Ｖｊ，Ｖ０，Ｖ７を、それら各電圧ベクトルの切り換わりの際にＵ，Ｖ，Ｗが１相ずつオンオフ動作する様に並べても良く、更にそれら各電圧ベクトルの実施順序が一周期Ｔの前半と後半とで対称的になる様に並べても良い。図４は、電圧指令ベクトルＶ＊が領域Ｓ１内にある場合のオンオフパターンＰ１の一例である。このオンオフパターンＰ１では、領域Ｓ１を構成する各電圧ベクトルＶ０，Ｖ７，Ｖ４，Ｖ６が、Ｖ０，Ｖ４，Ｖ６，Ｖ７，Ｖ６，Ｖ４，Ｖ０の実施順序で一周期Ｔの前半と後半とで対称的に並べられており、それら各電圧ベクトルＶ０，Ｖ７，Ｖ４，Ｖ６，Ｖ７の実施期間ｔ０，ｔ４，ｔ６，ｔ７が、一周期Ｔの前半および後半でそれぞれｔ０／２，ｔ４／２，ｔ６／２，ｔ７／２ずつ配分されている。

ゼロ電圧ベクトル調整部１６ｇは、各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度（即ち電力損失許容量に対する電力損失の割合）のうちの最大のものが最も小さくなる様に、オンオフパターン生成部１６ｇで生成されるオンオフパターンＰ１を補正する。より詳細には、ゼロ電圧ベクトル調整部１６ｇは、オンオフパターンＰ１に対して、各期間ｔ０，ｔ７の和を一定に保って各期間ｔ０，ｔ７の比を調整する。以下で、オンオフパターンＰ１の各期間ｔ０，ｔ７の比の調整方法を、電圧指令ベクトルＶ＊が領域Ｓ１内にある場合を例にして詳説する。

まずオンオフパターンＰ１の各期間ｔ０，ｔ７の比の調整方法の説明に必要な式を説明する。

＜各スイッチ素子の一定期間Ｔ内での通電期間＞
各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの一定期間（例えばキャリア周期）Ｔ内での通電期間ｔｐｕ，ｔｎｕ，ｔｐｖ，ｔｎｖ，ｔｐｗ，ｔｎｗは、例えば領域Ｓ１では、式２の様に与えられる。

尚、式２より、各通電期間ｔｐｕ，ｔｐｖ，ｔｐｗは、期間ｔ０の減少関数となり、各通電期間ｔｎｕ，ｔｎｖ，ｔｎｗは、期間ｔ０の増加関数となる事が分かる。

＜各スイッチ素子の電力損失＞
各相Ｕ，Ｖ，Ｗにそれぞれ電流Ｉｕ，Ｉｖ，Ｉｗが流れた場合の各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの瞬時電力ｆｐｕ（Ｉｕ），ｆｎｕ（Ｉｕ），ｆｐｖ（Ｉｖ），ｆｎｖ（Ｉｖ），ｆｐｗ（Ｉｗ），ｆｎｗ（Ｉｗ）はそれぞれ、式３の様に、そのトランジスタＴの瞬時電力ｆｐｕ_ｔ（Ｉｕ），ｆｐｖ_ｔ（Ｉｖ），ｆｐｗ_ｔ（Ｉｗ）と、そのダイオードＤの瞬時電力ｆｐｕ_ｄ（Ｉｕ），ｆｐｖ_ｄ（Ｉｖ），ｆｐｗ_ｄ（Ｉｗ）との和で与えられる。

例えば、Ｕ相の各スイッチ素子Ｓｐｕ，ＳｎｕのトランジスタＴおよびダイオードＤの各瞬時電力ｆｐｕ_ｔ（Ｉｕ），ｆｐｕ_ｄ（Ｉｕ），ｆｎｕ_ｔ（Ｉｕ），ｆｎｕ_ｄ（Ｉｕ）は、Ｉｕ＞０の場合（即ちＩｕがインバータ回路１４から３相負荷１０へ流れる場合）は、式４の様に与えられ、Ｉｕ＜０の場合（即ちＩｕが３相負荷１０からインバータ回路１４へ流れる場合）は、式５の様に与えられる。

具体的に、トランジスタＴがＩＧＢＴで且つダイオードＤがＦＲＤである場合の各瞬時電力ｆｐｕ_ｔ（Ｉｕ），ｆｐｕ_ｄ（Ｉｕ），ｆｎｕ_ｔ（Ｉｕ），ｆｎｕ_ｄ（Ｉｕ）の一次近似は、式６の様に与えられ、２次近似は、式７の様に与えられる。

尚、式６中のＶｃｅは、Ｉｕが流れたときのトランジスタＴのコレクタエミッタ間の電圧であり、Ｖｆは、ダイオードＤの順電圧である。また式７中のＶｃｅ（０）は、Ｉｕ＝０の場合のトランジスタＴのコレクタエミッタ間の電圧であり、ｋｃｅは、Ｉｕが流れたときのトランジスタＴのコレクタエミッタ間の電圧の傾きである。

また具体的に、トランジスタＴが同期整流ＭＯＳＦＥＴで且つダイオードＤがＦＲＤである場合の各瞬時電力ｆｐｕ_ｔ（Ｉｕ），ｆｐｕ_ｄ（Ｉｕ），ｆｎｕ_ｔ（Ｉｕ），ｆｎｕ_ｄ（Ｉｕ）の一次近似は、式８の様に与えられる。尚ここでは、ＦＲＤは、順電圧Ｖｆの理想ダイオードとして近似している。尚、式８中のＲｏｎはトランジスタＴのオン抵抗である。

尚、各相Ｖ，Ｗの場合の各瞬時電力ｆｐｖ_ｔ（Ｉｖ），ｆｐｖ_ｄ（Ｉｖ），ｆｎｖ_ｔ（Ｉｖ），ｆｎｖ_ｄ（Ｉｖ），ｆｐｗ_ｔ（Ｉｗ），ｆｐｗ_ｄ（Ｉｗ），ｆｎｗ_ｔ（Ｉｗ），ｆｎｗ_ｄ（Ｉｗ）は、Ｕ相の場合の各瞬時電力ｆｐｕ_ｔ（Ｉｕ），ｆｐｕ_ｄ（Ｉｕ），ｆｎｕ_ｔ（Ｉｕ），ｆｎｕ_ｄ（Ｉｕ）と同様に与えられるので、それらの具体的な記載は省略する。

尚、上記の瞬時電力の近似式（式６−式８）は、電流の変化に対する近似式であるが、トランジスタＴおよびダイオードＤの特性は、電流以外にはデバイス温度によっても変化するので、デバイス温度の変化を考慮して近似しても良い。

＜各スイッチ素子の一定期間Ｔでの電力損失＞
各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの一定期間Ｔでの電力損失Ｐｐｕ，Ｐｎｕ，Ｐｐｖ，Ｐｎｖ，Ｐｐｗ，Ｐｎｗはそれぞれ、式９の様に、そのスイッチ素子の通電期間ｔｐｕ，ｔｎｕ，ｔｐｖ，ｔｎｖ，ｔｐｗ，ｔｎｗと瞬時電力ｆｐｕ（Ｉｕ），ｆｎｕ（Ｉｕ），ｆｐｖ（Ｉｖ），ｆｎｖ（Ｉｖ），ｆｐｗ（Ｉｗ），ｆｎｗ（Ｉｗ）との積により与えられる。

＜各スイッチ素子の電力損失許容度＞
各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗはそれぞれ、そのスイッチ素子の電力損失Ｐｐｕ，Ｐｎｕ，Ｐｐｖ，Ｐｎｖ，Ｐｐｗ，Ｐｎｗにおけるそのスイッチ素子の電力損失許容量に対する割合を示す。従って、各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗはそれぞれ、その電力損失許容度が高いほど熱破壊する可能性が高くなり、その電力損失許容度が低いほど熱破壊する可能性は低くなる。

各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗはそれぞれ、式１０ａ〜式１０ｆの各々の右辺第１式の様に、そのスイッチ素子の電力損失Ｐｐｕ（＝ｆｐｕ（Ｉｕ）×ｔｐｕ），Ｐｎｕ（＝ｆｎｕ（Ｉｕ）×ｔｎｕ），Ｐｐｖ（＝ｆｐｖ（Ｉｖ）×ｔｐｖ），Ｐｎｖ（＝ｆｎｖ（Ｉｖ）×ｔｎｖ），Ｐｐｗ（＝ｆｐｗ（Ｉｗ）×ｔｐｗ），Ｐｎｗ（＝ｆｎｗ（Ｉｗ）×ｔｎｗ）に、そのスイッチ素子の電力損失許容量に反比例する補正係数ｋｐｕ，ｋｎｕ，ｋｐｖ，ｋｎｖ，ｋｐｗ，ｋｎｗを組み込む（例えば掛ける）ことで、与えられる。なお電力損失許容量は、スイッチ素子の接合温度を許容温度以下とする事が可能な電力損失の最大値であり、スイッチ素子の構造（例えばＩＧＢＴやＭＯＳＦＥＴ）、材質（例えばＳｉやＳｉＣやＧａＮ）、チップサイズ、冷却機構（例えばヒートスプレッダやヒートシンク）、外気温などにより変化する。

ここで、各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの瞬時電力許容度ｆ’ｐｕ，ｆ’ｎｕ，ｆ’ｐｖ，ｆ’ｎｖ，ｆ’ｐｗ，ｆ’ｎｗをそれぞれ、そのスイッチ素子の瞬時電力ｆｐｕ，ｆｎｕ，ｆｐｖ，ｆｎｖ，ｆｐｗ，ｆｎｗと補正係数ｋｐｕ，ｋｎｕ，ｋｐｖ，ｋｎｖ，ｋｐｗ，ｋｎｗとの積として定義すると、式１０ａ〜式１０ｆの各々の右辺第１式は、右辺第２式となる。

またスイッチ素子Ｓｐｕの補正係数ｋｐｕを、そのスイッチ素子ＳｐｕのトランジスタＴに関する補正係数ｋｐｕ_ｔとダイオードＤに関する補正係数ｋｐｕ_ｄとに分けて考える場合は、スイッチ素子Ｓｐｕの瞬時電力許容度ｆ’ｐｕは、そのスイッチ素子ＳｐｕのトランジスタＴの瞬時電力ｆｐｕ_ｔと補正係数ｋｐｕ_ｔとの積と、そのスイッチ素子ＳｐｕのダイオードＤの瞬時電力ｆｐｕ_ｄと補正係数ｋｐｕ_ｄとの積との和で与えられる（即ちｆ’ｐｕ＝ｆｐｕ_ｔ×ｋｐｕ_ｔ＋ｆｐｕ_ｄ×ｋｐｕ_ｄ）。同様に他のスイッチ素子Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの瞬時電力許容度ｆ’ｎｕ，ｆ’ｐｖ，ｆ’ｎｖ，ｆ’ｐｗ，ｆ’ｎｗもそれぞれ、そのスイッチ素子のトランジスタＴの瞬時電力ｆｎｕ_ｔ，ｆｐｖ_ｔ，ｆｎｖ_ｔ，ｆｐｗ_ｔ，ｆｎｗ_ｔと補正係数ｋｎｕ_ｔ，ｋｐｖ_ｔ，ｋｎｖ_ｔ，ｋｐｗ_ｔ，ｋｎｗ_ｔとの積と、そのスイッチ素子のダイオードＤの瞬時電力ｆｎｕ_ｄ，ｆｐｖ_ｄ，ｆｎｖ_ｄ，ｆｐｗ_ｄ，ｆｎｗ_ｄと補正係数ｋｎｕ_ｄ，ｋｐｖ_ｄ，ｋｎｖ_ｄ，ｋｐｗ_ｄ，ｋｎｗ_ｄとの積との和で与えられる。よってこの場合は、式１０ａ〜式１０ｆの各々の右辺第２式は、右辺第３式となる。

この様に、補正係数ｋｐｕ，ｋｎｕ，ｋｐｖ，ｋｎｖ，ｋｐｗ，ｋｎｗをトランジスタＴに関する補正係数ｋｐｕ_ｔ，ｋｎｕ_ｔ，ｋｐｖ_ｔ，ｋｎｖ_ｔ，ｋｐｗ_ｔ，ｋｎｗ_ｔとダイオードＤに関する補正係数ｋｐｕ_ｄ，ｋｎｕ_ｄ，ｋｐｖ_ｄ，ｋｎｖ_ｄ，ｋｐｗ_ｄ，ｋｎｗ_ｄとに分けた場合は、トランジスタＴとダイオードＤの各々の電力損失許容度を個別に考慮できる。

尚、スイッチ素子Ｓｐｕの電力損失Ｐｐｕには、スイッチ素子Ｓｐｕが導通する事で生じる導通損ｔｐｕ×ｆｐｕと、スイッチ素子Ｓｐｕがスイッチングする事で生じるスイッチング損Ｅｐｕとがある。上記の説明では、電力損失Ｐｐｕは、導通損ｔｐｕ×ｆｐｕのみを想定している。スイッチ素子Ｓｐｕのスイッチング損Ｅｐｕに関する電力損失許容度は、スイッチ素子Ｓｐｕの通電損ｔｐｕ×ｆｐｕに関する電力損失許容度Ｐ’ｐｕにおいて、導通損ｔｐｕ×ｆｐｕをスイッチ素子Ｓｐｕのスイッチング損Ｅｐｕに置換し、且つ導通損ｔｐｕ×ｆｐｕ_ｔをスイッチ素子ＳｐｕのトランジスタＴのスイッチング損Ｅｐｕ_ｔに置換し、且つ導通損ｔｐｕ×ｆｐｕ_ｄをスイッチ素子ＳｐｕのダイオードＤのスイッチング損Ｅｐｕ_ｄに置換すれば良い。導通損とスイッチング損の両方を想定した場合のスイッチ素子Ｓｐｕの電力損失許容度Ｐ’ｐｕは、式１１の様に与えれる。

導通損とスイッチング損の両方を想定した場合の他のスイッチ素子Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗも同様に与えられるので、それらの具体的な記載は省略する。

尚、各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの補正係数ｋｐｕ，ｋｎｕ，ｋｐｖ，ｋｎｖ，ｋｐｗ，ｋｎｗはそれぞれ、そのスイッチ素子の電力損失許容量に反比例する値に設定される。同様にトランジスタＴの補正係数ｋｐｕ_ｔ，ｋｎｕ_ｔ，ｋｐｖ_ｔ，ｋｎｖ_ｔ，ｋｐｗ_ｔ，ｋｎｗ_ｔもそれぞれ、そのトランジスタＴの電力損失許容量に反比例する値に設定され、ダイオードＤの補正係数ｋｐｕ_ｄ，ｋｎｕ_ｄ，ｋｐｖ_ｄ，ｋｎｖ_ｄ，ｋｐｗ_ｄ，ｋｎｗ_ｄもそれぞれ、そのダイオードＤの電力損失許容量に反比例する値に設定される。補正係数ｋｐｕ，ｋｎｕ，ｋｐｖ，ｋｎｖ，ｋｐｗ，ｋｎｗは、例えば、１／（電力損失の絶対最大定格）または１／（コレクタ損失の絶対最大定格）または（接合部・ケース間の熱抵抗）または１／（接合温度の絶対最大定格−ケース温度の最大値）または（接合部・ケース間の熱抵抗）／（接合温度の絶対最大定格−ケース温度の最大値）または（冷却機構の熱抵抗）に設定されても良い。

この様に各補正係数として、電力損失の絶対最大定格、接合部・ケース間の熱抵抗、接合温度の絶対最大定格などの既存の特性値を使用する場合は、簡単に補正係数を設定できる。

尚、各スイッチ素子の配置を考慮して補正係数を異ならせてもよい。例えば、冷却機構（例えば、ヒートスプレッダやヒートシンク）上にスイッチ素子を複数個並べると、中央のスイッチ素子は他のスイッチ素子よりも冷却され難く、他のスイッチング素子からの熱流束によりケース温度の最大値や見かけ上の熱抵抗が増加する。そのため、中央のスイッチ素子の補正係数を他のスイッチ素子の補正係数よりも大きく設定してもよい。例えば、冷却機構上に配置した際の各スイッチ素子のケース温度の最大値に反比例するように補正係数を設定したり、各スイッチ素子の配置を考慮した見かけ上の熱抵抗に比例するように補正係数を設定してもよい。また例えば冷却風の風上側の方が冷え易い（即ち見かけ上の熱抵抗が低い）ので、冷却風の風上側のスイッチ素子ほど、補正係数を小さく設定してもよい。これにより温度が上昇しやすいスイッチ素子での電力損失を低減でき、スイッチ素子が熱破壊する事を防止できる。

尚、式１０ａ〜式１０ｆから、各通電期間ｔｐｕ，ｔｐｖ，ｔｐｗは期間ｔ０の減少関数であるので、電力損失許容度Ｐ’ｐｕ，Ｐ’ｐｖ，Ｐ’ｐｗも期間ｔ０の減少関数である事が分かる。また各通電期間ｔｎｕ，ｔｎｖ，ｔｎｗは期間ｔ０の増加関数であるので、各電力損失許容度Ｐ’ｎｕ，Ｐ’ｎｖ，Ｐ’ｎｗも期間ｔ０の増加関数である事が分かる。図５は、各電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗを、期間ｔ０の関数と見なして、０≦ｔ０≦ｔｚ（ｔｚ：所定の定数（例えばｔｚ＝Ｔ−ｔｉ−ｔｊ＝ｔ０＋ｔ７））の範囲でグラフ化したものである。

＜異なる２つのスイッチ素子の電力損失許容度の平衡条件＞
Ｘ相の上アーム素子Ｓｐｘの電力損失許容度Ｐ’ｐｘとＹ相の下アーム素子Ｓｎｙの電力損失Ｐ’ｎｙとが平衡条件となるときの期間ｔ０と電力損失許容度Ｐ’ｐｘとを計算すると、式１２の様になる。尚、Ｘ相とＹ相は各相Ｕ，Ｖ，Ｗのうちの１相である。Ｘ相とＹ相は異なる相でも良いし、同じ相でも良い。

またＸ相の上アーム素子Ｓｐｘの電力損失許容度Ｐ’ｐｘとＹ相の上アーム素子Ｓｐｙの電力損失Ｐ’ｐｙとが平衡条件となるときの期間ｔ０と電力損失許容度Ｐ’ｐｘとを計算すると、式１３の様になる。尚、Ｘ相は各相Ｕ，Ｖ，Ｗのうちの１相であり、Ｙ相はその残りの２相のうちの１相である。

またＸ相の下アーム素子Ｓｎｘの電力損失許容度Ｐ’ｎｘとＹ相の下アーム素子Ｓｎｙの電力損失Ｐ’ｎｙとが平衡条件となるときの期間ｔ０と電力損失許容度Ｐ’ｎｘとを計算すると、式１４の様になる。尚、Ｘ相は各相Ｕ，Ｖ，Ｗのうちの１相であり、Ｙ相はその残りの２相のうちの１相である。

＜オンオフパターンＰ１の各期間ｔ０，ｔ７の比の調整方法＞
このオンオフパターンＰ１の各期間ｔ０，ｔ７の比の調整方法では、オンオフパターンＰ１において、期間ｔ０が、各期間ｔ０，ｔ７の和ｔｚ（＝ｔ０＋ｔ７）が一定に保たれた状態で、各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗのうちの最大のものが最も小さくなる様な期間ｔ０（このｔ０をｔａと呼ぶ）に調整される。換言すれば、オンオフパターンＰ１の期間ｔ０が、０≦ｔａ≦ｔｚを満たすｔａに調整される。例えば図５では、オンオフパターンＰ１の期間ｔ０は点Ａでのｔａに調整される。以下、図６に基づき詳説する。

まずステップＳ１で、ｔ０＝０における全ての上アーム素子Ｓｐｕ，Ｓｐｖ，Ｓｐｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｐｖ，Ｐ’ｐｗのうちの最大のものを与える相Ｘが、各相Ｕ，Ｖ，Ｗの中から特定される。図５では、ｔ０＝０では電力損失許容度Ｐ’ｐｕが最大であるので、Ｘ相＝Ｕ相となる。同様にｔ０＝ｔｚにおける全ての下アーム素子Ｓｎｕ，Ｓｎｖ，Ｓｎｗの電力損失許容度Ｐ’ｎｕ，Ｐ’ｎｖ，Ｐ’ｎｗのうちの最大のものを与える相Ｙが、各相Ｕ，Ｖ，Ｗの中から特定される。図５では、ｔ０＝ｔｚでは電力損失許容度Ｐ’ｎｖが最大であるので、Ｙ相＝Ｖ相となる。

そしてステップＳ２で、ステップＳ１で求めた各相Ｘ，Ｙに対し、式１２に基づき、Ｘ相上アーム素子Ｓｐｘの電力損失許容度Ｐ’ｐｘとＹ相下アーム素子Ｓｎｙの電力損失許容度Ｐ’ｎｙとが平衡状態になるときの期間ｔ０（このｔ０をｔｂと呼ぶ）および電力損失許容度Ｐ’ｐｘ（＝Ｐ’ｎｙ、このＰ’ｐｘをＰ’ｂと呼ぶ）が求められる。図５では、点Ｂでの電力損失許容度Ｐ’および期間ｔ０がそれぞれＰ’ｂおよびｔｂである。

そしてステップＳ３で、ステップＳ２で求められたｔｂが０≦ｔｂ≦ｔｚを満たすか否かが判定される。その判定の結果、ｔｂが０≦ｔｂ≦ｔｚを満たす場合は、処理がステップＳ４に進められ、他方、ｔｂが０≦ｔｂ≦ｔｚを満たさない場合（即ちｔｂ＜０またはｔｂ＞ｔｚを満たす場合）は、処理がステップＳ７に進められる。図５では、ｔｂが０≦ｔｂ≦ｔｚを満たすので、処理がステップＳ４に進められる。

ステップＳ７では、ｔ０＝０でのＸ相上アーム素子Ｓｐｘの電力損失許容度Ｐ’ｐｘとｔ０＝ｔｚでのＹ相下アーム素子Ｓｎｙの電力損失許容度Ｐ’ｎｙとのうちの小さい方のｔ０がｔａであると決定される。例えば図７の場合は、ｔ０＝０でのＰ’ｐｕ（＝Ｐ’ｐｘ）よりもｔ０＝ｔｚでのＰ’ｎｖ（＝Ｐ’ｎｙ）の方が小さいので、ｔａ＝ｔｚであると決定される。そしてオンオフパターンＰ１の期間ｔ０がｔａ（＝ｔｚ）に調整される（即ち、各区間ｔ０，ｔ７の和ｔｚが一定に保たれた状態で各期間ｔ０，ｔ７の比がｔ０：ｔ７＝ｔａ：ｔｚ−ｔａに調整される）。この様にしてオンオフパターンＰ１の各期間ｔ０，ｔ７の比が調整される。

尚、図８は、ｔ０＝０およびｔ０＝ｔｚでの各上アーム素子Ｓｐｕ，Ｓｐｖ，Ｓｐｗおよび各下アーム素子の電力損失Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗの一覧表である。

他方、ステップＳ４では、ｔ０＝ｔｂでの全ての電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗが計算され、それらの中の最大のもの（これをＰ’ｍと呼ぶ）が特定される。図５では、ｔ０＝ｔｂでのＰ’ｎｗがＰ’ｍとなる。そして処理がステップＳ５に進められる。

ステップＳ５では、ステップＳ２で求められたＰ’ｂおよびステップＳ４で特定されたＰ’ｍに対し、Ｐ’ｍ＝Ｐ’ｂが成立するか否かが判定される。その判定の結果、Ｐ’ｍ＝Ｐ’ｂが成立する場合は、ステップＳ８で、ステップＳ２で求められたｔｂはｔａであると決定され、オンオフパターンＰ１の期間ｔ０がｔａに調整される（即ち、各区間ｔ０，ｔ７の和ｔｚが一定に保たれた状態で各期間ｔ０，ｔ７の比がｔ０：ｔ７＝ｔａ：ｔｚ−ｔａに調整される）。この様にしてオンオフパターンＰ１の各期間ｔ０，ｔ７の比が調整される。他方、その判定の結果、Ｐ’ｍ＝Ｐ’ｂが成立しない場合は、ｔｂはｔａでないと決定され、処理がステップＳ６に進められる。図５では、Ｐ’ｍ＝Ｐ’ｂが成立しないので、処理がステップＳ６に進められる。

ステップＳ６では、ステップＳ４で特定されたＰ’ｍが、各上アーム素子Ｓｐｕ，Ｓｐｖ，Ｓｐｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｐｖ，Ｐ’ｐｗの何れかであるかそれとも各下アーム素子Ｓｎｕ，Ｓｎｖ，Ｓｎｗの電力損失許容度Ｐ’ｎｕ，Ｐ’ｎｖ，Ｐ’ｎｗの何れかであるかが判定される。その判定の結果、Ｐ’ｍが各上アーム素子Ｓｐｕ，Ｓｐｖ，Ｓｐｗの電圧損失許容度Ｐ’ｐｕ，Ｐ’ｐｖ，Ｐ’ｐｗの何れかである場合は、Ｐ’ｍに対応する相がＸ相に設定される。他方、Ｐ’ｍが各下アーム素子Ｓｎｕ，Ｓｎｖ，Ｓｎｗの電力損失許容度Ｐ’ｎｕ，Ｐ’ｎｖ，Ｐ’ｎｗの何れかである場合は、Ｐ’ｍに対応する相がＹ相に設定される。図５では、Ｐ’ｍは下アーム素子Ｓｎｖの電力損失許容度Ｐ’ｎｖであるので、Ｐ’ｍに対応するＶ相がＹ相に設定される。そして処理がステップＳ２に戻される。この様にしてオンオフパターンＰ１の各期間ｔ０，ｔ７の比が調整される。

尚、オンオフパターンＰ１は、０＜ｔａ＜ｔｚの場合は、３相負荷１０を３相変調させるオンオフパターンとなり、ｔａ＝０またはｔｚの場合は、３相負荷１０を２相変調させるオンオフパターンとなる。

尚、制御回路１６は、一定周期Ｔ毎にステップＳ１〜Ｓ８の処理を行うことで、一定周期Ｔ毎に、オンオフパターンＰ１を生成すると共に各期間ｔ０，ｔ７の比を調整する。これにより一定周期Ｔ毎に各期間ｔ０，ｔ７の比が更新される。

制御信号生成部１６ｈは、ゼロ電圧ベクトル調整部１６ｇにより調整されたオンオフパターンＰ１に基づき、各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗのオンオフ動作を制御する制御信号を生成して、それら各スイッチ素子の制御電極Ｇに印加する。これにより、それら各スイッチ素子は、オンオフパターンＰ１に従ってオンオフ動作され、その結果、それら各スイッチ素子の電力損失許容量度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗのうちの最大のものが最も小さくなる様に、３相負荷１０が回転速度ωで回転駆動される。

このインバータ装置１では、各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗを構成する各デバイスの種類に、デバイス構造は異なる（即ち電力損失は異なる）が電力損失許容量は同じである２種類のデバイスＤＶ１，ＤＶ２が混在する場合は、ゼロ電圧ベクトル調整部１６ｇによるオンオフパターンＰ１の各期間ｔ０，ｔ７の比の調整により、それら２種類のデバイスＤＶ１，ＤＶ２のうちの電力損失の小さい方のオン期間が長くなる様に（即ちデバイスＤＶ１，ＤＶ２の発熱量（＝デバイス温度）が均衡する様に）調整される。例えば各デバイスＤＶ１，ＤＶ２がそれぞれ図１０の様な電圧Ｖ−電流Ｉの特性を有する場合は、電流Ｉが点Ｃでの電流Ｉｃよりも小さい範囲Ｑ１では、デバイスＤＶ１の方がデバイスＤＶ２よりも電力損失が小さくなるので、デバイスＤＶ１のオン期間が長くなる様に調整される。他方、電流Ｉが電流Ｉｃよりも大きい範囲Ｑ２では、デバイスＤＶ２の方がデバイスＤＶ１よりも電力損失が小さくなるので、デバイスＤＶ２のオン期間が長くなる様に調整される。尚、点Ｃは、各デバイスＤＶ１，ＤＶ２の当該特性の平衡点である。

また各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗを構成する各デバイスの種類に、電力損失は同じであるがデバイス材質は異なる（即ち許容温度は異なる）２種類のデバイスＤＶ１，ＤＶ２が混在する場合は、ゼロ電圧ベクトル調整部１６ｇによるオンオフパターンＰ１の各期間ｔ０，ｔ７の比の調整により、それら２種類のデバイスＤＶ１，ＤＶ２のうち、許容温度の大きい方のオン期間が長くなる様に調整される。例えばデバイスＤＶ１のデバイス材料がＳｉで、デバイスＤＶ２のデバイス材料がＳｉＣである場合は、ＳｉＣの方が許容温度が大きいので、デバイスＤＶ２のオン期間が長くなる様に調整される。

また各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗを構成する各デバイスの種類に、温度特性の異なる２種類のデバイスＤＶ１，ＤＶ２が混在する場合は、ゼロ電圧ベクトル調整部１６ｇによるオンオフパターンＰ１の各期間ｔ０，ｔ７の比の調整により、その調整時の温度に応じて、それら２種類のデバイスＤＶ３，ＤＶ４のうちの電力損失が小さい方のオン期間が長くなる様に調整される。尚この場合は、各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの瞬時電力ｆｐｕ_ｔ（Ｉｕ），ｆｐｕ_ｄ（Ｉｕ），ｆｎｕ_ｔ（Ｉｕ），ｆｎｕ_ｄ（Ｉｕ），ｆｐｖ_ｔ（Ｉｖ），ｆｐｖ_ｄ（Ｉｖ），ｆｎｖ_ｔ（Ｉｖ），ｆｎｖ_ｄ（Ｉｖ），ｆｐｗ_ｔ（Ｉｗ），ｆｐｗ_ｄ（Ｉｗ），ｆｎｗ_ｔ（Ｉｗ），ｆｎｗ_ｄ（Ｉｗ）は、そのスイッチ素子のデバイス温度を考慮して計算される必要がある。例えば図１１の様に各デバイスＤＶ３，ＤＶ４のデバイス温度Ｋ−オン抵抗Ｒｏｎの特性を有する場合は、温度Ｋが点Ｄでの温度Ｋｄよりも低い範囲Ｑ３では、デバイスＤＶ４の方がデバイスＤＶ３よりもオン抵抗Ｒｏｎが小さい（即ち電力損失が小さい）ので、デバイスＤＶ４のオン期間が長くなる様に調整される。他方、温度Ｋが温度Ｋｄよりも高い範囲Ｑ４では、デバイスＤＶ３の方がデバイスＤＶ４よりもオン抵抗Ｒｏｎが小さい（即ち電力損失が小さい）ので、デバイスＤＶ３のオン期間が長くなる調整される。尚、点Ｄは、各デバイスＤＶ１，ＤＶ２の当該特性の平衡点である。

以上の様に構成されたインバータ装置１によれば、電力損失許容度の大きいスイッチ素子での電力損失を低減でき、スイッチ素子が熱破壊する事を防止できる。これにより、各スイッチ素子の電力損失許容量を増大させる事無く、各スイッチ素子の熱破壊を防止できる。

また一定周期Ｔにおいて、各相Ｕ，Ｖ，Ｗの各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｐｖ，Ｐ’ｐｗ，Ｐ’ｎｕ，Ｐ’ｎｖ，Ｐ’ｎｗのうちの最大のものが最も小さくなる様に、各期間ｔ０，ｔ７の和ｔｚを一定に保って各期間ｔ０，ｔ７の比を調整するので、負荷１０の制御に影響を与えること無く、各スイッチ素子の熱破壊を防止できる。

また上述のオンオフパターンＰ１の各期間ｔ０，ｔ７の比の調整方法を使用するので、簡単な手法で、各相Ｕ，Ｖ，Ｗの中の各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗのうちの最大のものが最も小さくなる様に各期間ｔ０，ｔ７の比を求める事ができる。

またステップＳ１→Ｓ２→Ｓ３→Ｓ７の流れでオンオフパターンＰ１の各期間ｔ０，ｔ７の比の調整が行われる場合は、ｔｂが０≦ｔｂ≦ｔｚを満たさない場合（即ちｔｂ＜０またはｔｂ＞ｔｚを満たす場合）において、簡単な手法で、各相Ｕ，Ｖ，Ｗの各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗのうちの最大のものが最も小さくなる様に各期間ｔ０，ｔ７の比を求める事ができる。

またステップＳ５でＰ’ｍ＝Ｐ’ｂの場合は、ステップＳ６でＸ相またはＹ相が変更されるので、各相Ｕ，Ｖ，Ｗの各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗのうちの最大のものを適切に特定できる。

＜第２実施形態＞
この実施形態は、第１実施形態のオンオフパターンＰ１の各期間ｔ０，ｔ７の比の調整方法の変形例である。この実施形態に係るインバータ回路１Ｂは、図９の様に、第１実施形態において、各相Ｕ，Ｖ，Ｗに流れる電流Ｉｕ，Ｉｖ，Ｉｗを検出する電流検出センサ１７ｕ，１７ｖ，１７ｗを更に備えたものである。尚、この実施形態の各構成要素のうち、第１実施形態と同じ構成要素には同じ符号を付して、その説明は省略する。

この実施形態のゼロ電圧ベクトル調整部１６ｇＢは、図１２に従って、オンオフパターンＰ１の各期間ｔ０，ｔ７の比を調整する。

ステップＵ１で、例えば一定周期Ｔの開始時に、ゼロ電圧ベクトル調整部１６ｇＢにより、各電流検出センサ１７ｕ，１７ｖ，１７ｗの検出結果に基づき、各相Ｕ，Ｖ，Ｗの中から、それら各相に流れる電流Ｉｕ，Ｉｖ，Ｉｗのうちの電流絶対値の最大のものが流れる相（それをＸ相とする）が特定される。

そしてステップＵ２で、ゼロ電圧ベクトル調整部１６ｇＢにより、その特定されたＸ相の上アーム素子Ｓｐｘと下アーム素子Ｓｎｘの各々の電力損失許容度Ｐ’ｐｘ，Ｐ’ｎｘが平衡状態になる様な期間ｔ０（このｔ０をｔｂと呼ぶ）が求められる。

そしてステップＵ３で、ゼロ電圧ベクトル調整部１６ｇＢにより、その求められたｔｂが０≦ｔｂ≦ｔｚを満たすか否かが判定される。その判定の結果、ｔｂが０≦ｔｂ≦ｔｚを満たす場合は、ステップＵ４で、ゼロ電圧ベクトル調整部１６ｇＢにより、ｔｂがｔａ（即ち各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗのうちの最大のものが最も小さくなる様な期間ｔ０）であると決定される。そしてゼロ電圧ベクトル調整部１６ｇＢにより、オンオフパターンＰ１の期間ｔ０がそのｔａに調整される（即ち、各区間ｔ０，ｔ７の和ｔｚが一定に保たれた状態で各期間ｔ０，ｔ７の比がｔ０：ｔ７＝ｔａ：ｔｚ−ｔａに調整される）。

他方、ステップＵ３での判定の結果、ｔｂが０≦ｔｂ≦ｔｚを満たさない場合（即ちｔｂ＜０またはｔｂ＞ｔｚを満たす場合）は、ステップＵ５で、ゼロ電圧ベクトル調整部１６ｇＢにより、ｔ０＝０でのＰ’ｐｘとｔ０＝ｔｚでのＰ’ｎｘとのうちの小さい方のｔ０がｔａであると決定される。そしてゼロ電圧ベクトル調整部１６ｇＢにより、オンオフパターンＰ１の期間ｔ０がｔａに調整される。

以上の様に構成されたインバータ装置１Ｂによれば、各相Ｕ，Ｖ，Ｗに流れる電流のうちの電流絶対値の最大のものが流れる相Ｘのみに着目するので、第１実施形態の場合と比べて計算量の少ない手法で、各相Ｕ，Ｖ，Ｗの各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗのうちの最大のものが小さくなる様に各期間ｔ０，ｔ７の比を求める事ができる。

またステップＵ１→Ｕ２→Ｕ３→Ｕ５の流れでオンオフパターンＰ１の各期間ｔ０，ｔ７の比が調整される場合は、ｔｂが０≦ｔｂ≦ｔｚを満たさない場合（即ちｔｂ＜０またはｔｂ＞ｔｚを満たす場合）において、計算量の少ない手法で、各相Ｕ，Ｖ，Ｗの各スイッチ素子Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗの電力損失許容度Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗのうちの最大のものが小さくなる様に各期間ｔ０，ｔ７の比を求める事ができる。

１，１Ｂ インバータ装置
１０ ３相負荷
１１ｕ，１１ｖ，１１ｗ 各相Ｕ，Ｖ，Ｗの電極
１２ 直流電源
１２ａ 交流電源
１２ｂ 平滑回路
１４ インバータ回路
１６ 制御回路
１７ｕ，１７ｖ，１７ｗ 電流検出センサ
Ｈｕ，Ｈｖ，Ｈｗ 位置検出センサ
Ｉｕ，Ｉｖ，Ｉｗ 各相Ｕ，Ｖ，Ｗに流れる電流
Ｉ＊ 電流指令値
Ｐ１ オンオフパターン
Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗ 電力損失許容度
Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗ スイッチ素子
ｔ０〜ｔ７，ｔｉ，ｔｊ Ｖ０〜Ｖ７，Ｖｉ，Ｖｊの実施期間
Ｕ，Ｖ，Ｗ ３相負荷の各相
Ｖｕ＊，Ｖｖ＊，Ｖｗ＊ 電圧指令値
Ｖ＊ 電圧指令ベクトル
Ｖ０〜Ｖ７ 電圧ベクトル
ω 回転速度
ω＊ 回転速度指令値

Claims (11)

1. 負荷（１０）を駆動制御するインバータ装置であって、
   所定の直流電源（１２）の電力を所定の出力方式の電力に変換して前記負荷に供給する複数のスイッチ素子（Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗ）を有するインバータ回路（１４）と、
   前記複数のスイッチ素子をオンオフ制御して前記負荷を駆動制御する制御回路（１６）と、
   を備え、
   前記各スイッチ素子における一定周期（Ｔ）の電力損失（Ｐｐｕ，Ｐｐｖ，Ｐｐｗ，Ｐｎｕ，Ｐｎｖ，Ｐｎｗ）と、そのスイッチ素子の電力損失許容量に反比例する補正係数（ｋｐｕ，ｋｐｖ，ｋｐｗ，ｋｎｕ，ｋｎｖ，ｋｎｗ）の積を電力損失許容度（Ｐ’ｐｕ，Ｐ’ｐｖ，Ｐ’ｐｗ，Ｐ’ｎｕ，Ｐ’ｎｖ，Ｐ’ｎｗ）とし、
   前記制御回路（１６）は、前記一定周期において、前記各スイッチ素子の前記電力損失許容度のうちの最大のものが最も小さくなる様に、前記各スイッチ素子をオンオフ制御することを特徴とするインバータ装置。
2. 請求項１に記載のインバータ装置であって、
   前記インバータ回路（１４）は、前記負荷の各相（Ｕ，Ｖ，Ｗ）毎に前記所定の直流電源（１２）に対して互いに直列接続された２個の前記スイッチ素子（Ｓｐｕ，Ｓｎｕ；Ｓｐｖ，Ｓｎｖ；Ｓｐｗ，Ｓｎｗ）を有し、前記各相毎の前記各スイッチ素子の間の電圧をそれぞれ前記各相に印加し、
   前記２個のスイッチ素子のうち、前記所定の直流電源の陽極側に接続されたもの（Ｓｐｕ，Ｓｐｖ，Ｓｐｗ）を上アーム素子とし、前記所定の直流電源の陰極側に接続されたもの（Ｓｎｕ，Ｓｎｖ，Ｓｎｗ）を下アーム素子とし、
   前記制御回路（１６）は、前記一定周期において、前記各相の前記各スイッチ素子の前記電力損失許容度のうちの最大のものが最も小さくなる様に、前記各相の全ての前記下アーム素子のみがオンになる第１期間（ｔ０）と、前記各相の全ての前記上アーム素子のみがオンになる第２期間（ｔ７）との和（ｔｚ）を一定に保って前記第１期間と前記第２期間との比を調整することを特徴とするインバータ装置。
3. 請求項１または２に記載のインバータ装置であって、
   前記各スイッチ素子はそれぞれ、トランジスタ（Ｔ）と、前記トランジスタの主電極間に逆方向接続されたダイオード（Ｄ）とを有し、
   前記補正係数（ｋｐｕ，ｋｐｖ，ｋｐｗ，ｋｎｕ，ｋｎｖ，ｋｎｗ）は、前記トランジスタに関する第１補正係数（ｋｐｕ_ｔ，ｋｐｖ_ｔ，ｋｐｗ_ｔ，ｋｎｕ_ｔ，ｋｎｖ_ｔ，ｋｎｗ_ｔ）と前記ダイオードに関する第２補正係数（ｋｐｕ_ｄ，ｋｐｖ_ｄ，ｋｐｗ_ｄ，ｋｎｕ_ｄ，ｋｎｖ_ｄ，ｋｎｗ_ｄ）とに分けられ、
   前記第１補正係数は、前記トランジスタの電力損失（Ｐｐｕ_ｔ，Ｐｐｖ_ｔ，Ｐｐｗ_ｔ，Ｐｎｕ_ｔ，Ｐｎｖ_ｔ，Ｐｎｗ_ｔ）に掛けられ、
   前記第２補正係数は、前記ダイオードの電力損失（Ｐｐｕ_ｄ，Ｐｐｖ_ｄ，Ｐｐｗ_ｄ，Ｐｎｕ_ｄ，Ｐｎｖ_ｄ，Ｐｎｗ_ｄ）に掛けられることを特徴とするインバータ装置。
4. 請求項１または２に記載のインバータ装置であって、
   前記補正係数は、前記スイッチ素子の電力損失の絶対最大定格の逆数であることを特徴とするインバータ装置。
5. 請求項３に記載のインバータ装置であって、
   前記第１補正係数は、前記トランジスタの電力損失の絶対最大定格の逆数であり、
   前記第２補正係数は、前記ダイオードの電力損失の絶対最大定格の逆数であることを特徴とするインバータ装置。
6. 請求項２〜５の何れかに記載のインバータ装置であって、
   前記制御回路（１６）は、
   （ａ）前記第１期間（ｔ０）がゼロである場合の全ての前記上アーム素子（Ｓｐｕ，Ｓｐｖ，Ｓｐｗ）の前記電力損失許容度（Ｐ’ｐｕ，Ｐ’ｐｖ，Ｐ’ｐｗ）のうちの最大のものを与える第１の相（Ｘ）を前記各相（Ｕ，Ｖ，Ｗ）の中から特定すると共に、前記第１期間（ｔ０）が前記和（ｔｚ）に等しい場合の全ての前記下アーム素子（Ｓｎｕ，Ｓｎｖ，Ｓｎｗ）の前記電力損失許容度（Ｐ’ｎｕ，Ｐ’ｎｖ，Ｐ’ｎｗ）のうちの最大のものを与える第２の相（Ｙ）を前記各相の中から特定し（Ｓ１）、
   （ｂ）前記第１の相（Ｘ）の前記上アーム素子（Ｓｐｘ）の前記電力損失許容度（Ｐ’ｐｘ）と前記第２の相（Ｙ）の前記下アーム素子（Ｓｎｙ）の前記電力損失許容度（Ｐ’ｎｙ）とが平衡状態になるときの前記第１期間（ｔｂ）および前記電力損失許容度（Ｐ’ｂ）を求め（Ｓ２）、
   （ｃ）前記第１期間（ｔ０）が前記平衡状態になるときの前記第１期間（ｔｂ）に等しい場合の全ての前記スイッチ素子（Ｓｐｕ，Ｓｎｕ，Ｓｐｖ，Ｓｎｖ，Ｓｐｗ，Ｓｎｗ）の前記電力損失許許容度（Ｐ’ｐｕ，Ｐ’ｎｕ，Ｐ’ｐｖ，Ｐ’ｎｖ，Ｐ’ｐｗ，Ｐ’ｎｗ）の中から最大の電力損失許容度（Ｐ’ｍ）を特定し（Ｓ３）、
   （ｄ）前記平衡状態のときの前記電力損失許容度（Ｐ’ｂ）と前記最大の電力損失許容度（Ｐ’ｍ）とが等しい場合（Ｓ５）において、前記平衡状態のときの前記第１期間（ｔｂ）がゼロ以上で前記和（ｔｚ）以下である場合（Ｓ３）は、前記第１期間（ｔ０）と前記第２期間（ｔ７）との前記比を、前記平衡状態のときの前記第１期間（ｔｂ）から求まる前記比に調整する（Ｓ８）ことを特徴とするインバータ装置。
7. 請求項６に記載のインバータ装置であって、
   前記制御回路（１６）は、
   （ｅ）前記平衡状態のときの前記第１期間（ｔｂ）がゼロよりも小さいかまたは前記和よりも大きい場合は、前記第１期間（ｔ０）と前記第２期間（ｔ７）との前記比を、前記第１期間（ｔ０）がゼロの場合の前記第１の相（Ｘ）の前記上アーム素子（Ｓｐｘ）の前記電力損失許容度（Ｐ’ｐｘ）と、前記第１期間（ｔ０）が前記和（ｔｚ）に等しい場合の前記第２の相（Ｙ）の前記下アーム素子（Ｓｎｙ）の前記電力損失許容度（Ｐ’ｎｙ）とのうちの小さい方の当該第１期間から求まる前記比に調整する（Ｓ７）ことを特徴とするインバータ装置。
8. 請求項６に記載のインバータ装置であって、
   前記制御回路（１６）は、
   （ｆ）前記平衡状態のときの前記電力損失許容度（Ｐ’ｂ）と前記最大の電力損失許容度（Ｐ’ｍ）とが等しくない場合において、前記最大の電力損失許容度（Ｐ’ｍ）が前記各上アーム素子（Ｓｐｕ，Ｓｐｖ，Ｓｐｗ）の何れかの前記電力損失許容度（Ｐ’ｐｕ，Ｐ’ｐｖ，Ｐ’ｐｗ）である場合は、前記最大の電力損失許容度に対応する相を前記第１の相（Ｘ）に設定して、前記（ａ）以降の処理を行い、他方、前記最大の電力損失許容度（Ｐ’ｍ）が前記各下アーム素子（Ｓｎｕ，Ｓｎｖ，Ｓｎｗ）の何れかの前記電力損失許容度（Ｐ’ｎｕ，Ｐ’ｎｖ，Ｐ’ｎｗ）である場合は、前記最大の電力損失許容度に対応する相を前記第２の相（Ｙ）に設定して、前記（ｂ）以降の処理を行う（Ｓ６）ことを特徴とするインバータ装置。
9. 請求項２〜５の何れかに記載のインバータ装置であって、
   前記各相（Ｕ，Ｖ，Ｗ）に流れる各電流（Ｉｕ，Ｉｖ，Ｉｗ）を検出する電流検出センサ（１７ｕ，１７ｖ，１７ｗ）を更に備え、
   前記制御回路（１６）は、
   （ａ）前記各電流検出センサの検出結果に基づき、前記各相の中から、前記各相に流れる前記電流のうちの電流絶対値の最大のものが流れる第１の相（Ｘ）を特定し（Ｕ１）、
   （ｂ）前記第１の相（Ｘ）の前記上アーム素子（Ｓｐｘ）と前記下アーム素子（Ｓｎｘ）の各々の前記電力損失許容度（Ｐ’ｐｘ，Ｐ’ｎｘ）が平衡状態になるときの前記第１時間（ｔｂ）を求め、
   （ｃ）前記平衡状態のときの前記第１時間（ｔｂ）がゼロ以上で前記和（ｔｚ）以下である場合は、前記第１期間（ｔ０）と前記第２期間（ｔ７）との前記比を、前記平衡状態のときの前記第１時間（ｔｂ）から求まる前記比に調整する（Ｕ４）ことを特徴とするインバータ装置。
10. 請求項９に記載のインバータ装置であって、
    （ｄ）前記平衡状態のときの前記第１時間（ｔｂ）がゼロよりも小さいかまたは前記和（ｔｚ）よりも大きい場合は、前記第１期間（ｔ０）と前記第２期間（ｔ７）との前記比を、前記第１期間（ｔ０）がゼロの場合の前記第１の相（Ｘ）の前記上アーム素子（Ｓｐｘ）の前記電力損失許容度（Ｐ’ｐｘ）と、前記第１期間（ｔ０）が前記和に等しい場合の前記第１の相の前記下アーム素子（Ｓｎｘ）の前記電力損失許容度（Ｐ’ｎｘ）とのうちの小さい方の当該第１期間から求まる前記比に調整する（Ｕ５）ことを特徴とするインバータ装置。
11. 請求項２〜１０の何れかのインバータ装置であって、
    前記制御回路は、
    前記一定期間（Ｔ）毎に、前記第１期間（ｔ０）と前記第２期間（ｔ７）の比を調整することを特徴とするインバータ装置。

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