JP5335273B2 - メモリ制御装置及びメモリの制御方法 - Google Patents

Description

本発明は、メモリ制御装置に関するものである。

特許文献１には、書き込みフレームの開始時の読み出しアドレス値に書き込みの１フレームの間に進む読み出しアドレス量を加算し、加算された値と書き込みの１フレームのアドレス量とを比較して追い越しの有無を判定することが記載されている。また、特許文献１には、読み出しアドレスと書き込みアドレスの差分と所定の許容値とから記憶装置のアドレス追い越し判定を行い、記憶装置の書き込み実行、または、停止を行うことが記載されている。

特許文献２には、書き込みアドレスのリセット時刻と読み出しアドレスのリセット時刻との時間差を検出し、検出された時間差に基づいて、次の書き込みフレームにおいてメモリの追い越しが発生するか否かを判定することが開示されている。また、特許文献２には、メモリの追い越しが発生する場合に以下のいずれかの処理を行うことが記載されている。（１）次の書き込みフレームにおいてフレームメモリへの書き込みを中止する。（２）次の読み出しフレームにおいて直前に読み出したメモリ領域と同じメモリ領域から１フレーム分のデータを読み出す。（３）次の読み出しフレームにおいてデータを読み出すべき順序のメモリ領域より読み出し順序が１つ先のメモリ領域からデータを読み出す。

ここで、入力される映像信号がインタレース形式の映像信号であった場合、１フィールド分の垂直同期期間が奇数フィールドと偶数フィールドとで異なる場合が発生する。一般的にインタレース形式の映像信号では、奇数フィールドか偶数フィールドかを判別可能にするために、垂直同期信号と水平同期信号の位相を奇数フィールドと偶数フィールドとで0.5ライン分ずらしている。例えば、有効走査ライン数が1080本である映像信号での垂直
同期期間に含まれる全走査ライン数は1125本であり、このような映像信号のインタレース形式における１フィールド分の垂直同期期間は562.5本となる。即ち垂直同期信号と水平
同期信号との位相関係は、一方のフィールドで揃っている場合、他方のフィールドでは0.5ライン分ずれている。これにより、垂直同期信号の変化点での水平同期信号との位相関
係から、入力される映像信号が奇数フィールドの映像信号であるか偶数フィールドの映像信号であるかを判定することができる。

フィールド判定後は、たとえば、垂直同期信号と水平同期信号との変化点を揃えて後段の処理回路に出力するような処理が行われる。この場合、一方のフィールドでは垂直同期期間が562本、他方のフィールドでは垂直同期期間が563本となる。つまり、奇数フィールドの垂直同期期間と偶数フィールドの垂直同期期間との間で１ライン分の差が発生する。このようなケースで特許文献１或いは特許文献２に示された追い越し回避処理を講じた場合、追い越しの有無の判定が安定せず、一時的に画像が繰り返して表示されるなど、動きが不自然となる画質劣化を生じることがある。

特許文献３では、入力映像信号と表示側の垂直同期信号が近い場合に発生するジッター（時間的なゆれ）により、読み出しメモリ選択ビットの不安定な状態（チャタリング）が発生することが開示されている。また、チャタリングを回避するために、メモリ切り替え点を起点とした第１のパルスと第１のパルスの終了点を起点とする第２のパルスを生成し、読み出しメモリの切り替え点が何れのパルスで検出されたかにより読み出しメモリを決定することが開示されている。
特開２００１−１３９３４号公報 特開２００１−８３９２８号公報 特開２００４−１７７７３８号公報

表示装置において、表示側の垂直同期信号が入力映像信号の垂直同期信号とは非同期に生成されることがある。このような場合、表示側（読み出し側）の垂直同期信号の周期を入力側（書き込み側）の周期に合わせようとしても、両者の周期を完全に一致させることは難しい。垂直同期信号の周期は１画素単位のクロックの積み重ねであるため、画素クロックの誤差の積み上げにより、入力側と表示側の垂直同期信号の周期に差分が生じるからである。したがって、入力側と表示側の垂直同期信号が非同期の関係にある場合は、入力側に対して出力側のほうが速い（周期が短い）ケース、あるいは、遅い（周期が長い）ケースの何れかが発生する。このような垂直同期信号の周期の差を「速度差」とよぶ。

特許文献３に示された追い越し回避手法では、入力側と表示側の垂直同期信号に速度差があり、更に入力側の垂直同期信号がフィールド毎に周期が変動するような場合に、不適切な読み出しメモリが選択されるおそれがある。そのため、一時的に画像が繰り返して表示されるなど、動きが不自然となる画質劣化を十分に回避することができない。

本発明は上記実情に鑑みてなされたものであって、その目的とするところは、メモリの追い越しを回避できるとともに、動きが不自然となる画質劣化を可及的に抑制できる技術を提供することにある。本発明の更なる目的は、読み出し側の同期信号が書き込み側の同期信号とは非同期に生成される場合でも、メモリの追い越しを回避できるとともに、動きが不自然となる画質劣化を可及的に抑制できる技術を提供することにある。本発明の更なる目的は、書き込み側の同期信号の周期が画像データ（フィールドあるいはフレーム）毎に変動する場合でも、メモリの追い越しを回避できるとともに、動きが不自然となる画質劣化を可及的に抑制できる技術を提供することにある。

上記目的を達成するために本発明は、以下の構成を採用する。

本発明の第１態様は、複数の領域を有するメモリと、
第１の同期信号に同期して前記メモリの各領域に画像データを順次書き込み、前記第１の同期信号とは非同期に生成される第２の同期信号に同期して画像データを前記メモリのいずれかの領域から読み出すメモリ制御部と、
前記第１の同期信号を基準にして参照タイミングを決定するタイミング決定部と、
前記参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な先後に基づいて、前記メモリ制御部により画像データを読み出す領域を決定する領域決定部であって、前記参照タイミングよりも後に前記第２の同期信号が検出された場合は画像データを書き込み中の領域と同じ領域から画像データが読み出され、前記参照タイミングよりも前に前記第２の同期信号が検出された場合は画像データを書き込み中の領域の前に画像データの書き込みが行われた領域から画像データが読み出されるように、読み出す領域を決定する領域決定部と、
前記参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な近さに基づいて、前記参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な先後の入れ替わりが発生すると予測される期間である交替期間を検出する交替期間検出部と、
を備え、
前記タイミング決定部は、前記参照タイミングに比べて前記第２の同期信号が検出されるタイミングが時間的に先行していた場合に、前記交替期間内の前記参照タイミングを早め、前記参照タイミングに比べて前記第２の同期信号が検出されるタイミングが時間的に後れていた場合に、前記交替期間内の前記参照タイミングを遅らせるメモリ制御装置である。

本発明の第２態様は、複数の領域を有するメモリの制御方法であって、
第１の同期信号に同期して前記メモリの各領域に画像データを順次書き込む書き込み工程と、
前記第１の同期信号とは非同期に生成される第２の同期信号に同期して画像データを前記メモリのいずれかの領域から読み出す読み出し工程と、を有し、
前記読み出し工程では、前記第１の同期信号を基準にして決定される参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な先後に基づいて、前記参照タイミングよりも後に前記第２の同期信号が検出された場合は画像データを書き込み中の領域と同じ領域から画像データが読み出され、前記参照タイミングよりも前に前記第２の同期信号が検出された場合は画像データを書き込み中の領域の前に画像データの書き込みが行われた領域から画像データが読み出されるように、読み出す領域が決定され、
前記制御方法がさらに、
前記参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な近さに基づいて、前記参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な先後の入れ替わりが発生すると予測される期間である交替期間を検出する工程と、
前記参照タイミングに比べて前記第２の同期信号が検出されるタイミングが時間的に先行していた場合に、前記交替期間内の前記参照タイミングを早め、前記参照タイミングに比べて前記第２の同期信号が検出されるタイミングが時間的に後れていた場合に、前記交替期間内の前記参照タイミングを遅らせるタイミング決定工程と、を有するメモリの制御方法である。

本発明によれば、メモリの追い越しを回避できるとともに、動きが不自然となる画質劣化を可及的に抑制することができる。

以下、本発明の実施の形態について、図面を参照しながら説明を行う。

本発明の実施形態に係るメモリ制御装置は、画像データを記憶するフレームメモリの書き込み及び読み出しを制御するための装置である。このメモリ制御装置は、たとえば、テレビジョン装置などの表示装置の駆動回路や、表示装置に映像信号を供給する映像処理装置（コンピュータ、ビデオレコーダなど）の映像処理回路における、フレームメモリの制御に適用することができる。

本実施形態のメモリ制御装置は、複数の領域（たとえば図１のＢＡ０〜ＢＡ３）を有するメモリ（図１の１）を備える。各々の領域は、１画面分（１フィールド或いは１フレーム）の画像データを一時的に記憶するための領域である。

メモリ制御装置は、メモリの書き込み及び読み出しの制御を担うメモリ制御部（図１の２）を備える。メモリ制御部は、第１の同期信号（図１のＩＶＳ信号）に同期してメモリの各領域に画像データを順次書き込む。一方、メモリ制御部は、第２の同期信号（図１のＯＶＳ信号）に同期して画像データをメモリから読み出す。

ここで、第２の同期信号は、第１の同期信号とは非同期に生成される信号である。したがって前述のように第１の同期信号と第２の同期信号の周期は完全に一致しておらず、速度差がある。このとき、第１の同期信号のほうが速いケースと第２の同期信号のほうが速いケースの両方が発生し得、どちらのほうが速いのかを事前に決めることができないこともある。また、インタレース形式の映像信号を扱う場合のように、第１の同期信号の周期が画像データ毎（フィールド毎）に変動することもあり得る。

メモリ制御装置は、メモリの読み出し位置が書き込み位置を追い越すのを未然に防ぐために、次のような構成を採用する。まず、タイミング決定部（図１の６、７）が、第１の同期信号（ＩＶＳ信号）を基準にして参照タイミング（lat_IBA_sel信号）を決定する。
参照タイミングは、第１の同期信号に同期して書き込みが開始された領域に対して、参照タイミングから読み出しを開始したときに、追い越しが発生しない範囲（図４のメモリ切り替え期間）内に設定される。そして、領域決定部（図１の４、５）が、参照タイミング（lat_IBA_sel信号）と第２の同期信号（ＯＶＳ信号）の順序に基づいて、メモリ制御部
により読み出す領域（OBA信号）を決定する。具体的には、第２の同期信号（ＯＶＳ信号
）が参照タイミング（lat_IBA_sel信号）より後の場合は、追い越しは発生しないため、
書き込み中の領域から読み出しが行われる（図１１のt3〜t6、図１３のt10〜t11参照）。一方、第２の同期信号が参照タイミングより先の場合は、追い越しが発生する可能性があるため、書き込み中の領域の１つ前の領域から読み出しが行われる（図１１のt1〜t2、図１３のt12〜t16参照）。これにより追い越しの発生が回避される。

このような追い越し回避手法では、参照タイミングと第２の同期信号の順序が入れ替わるときに、１画面分の画像データが読み飛ばされるか（図１１のt2→t3参照）、同一の画像データが２回読み出される（図１３のt11→t12参照）。これにより動画の動きが不自然になる可能性があるものの、追い越し回避のためには許容せざるを得ない。

しかしながら、第１の同期信号と第２の同期信号が非同期の関係にあったり、第１の同期信号の周期が変動したりする場合は、図１０や図１２に示すような現象が生じるおそれがある。すなわち、参照タイミングと第２の同期信号の順序が入れ替わった直後に（図１０のt2→t3）、順序が元に戻り（t3→t4）、また入れ替わる（t4→t5）というように、順序の入れ替わりが頻発するのである。このような現象が発生すると、画像データの読み飛ばしや繰り返しが不必要に生じるために、画質の劣化を招いてしまう。

そこで、メモリ制御装置は、上記現象を抑制するために、次のような構成を採用する。まず、交替期間検出部（図１の９）が、参照タイミングと第２の同期信号の順序の入れ替わりが発生すると予測される期間である交替期間を検出する（図１１のnear信号が”１”である期間が交替期間）。そして、タイミング決定部（図１の６、７）が、交替期間内の参照タイミング（lat_IBA_sel信号）を、順序の入れ替わりが発生しやすくなる方向に変
更する。たとえば図１１のように、交替期間において予定されている順序の入れ替わりが「先：第２の同期信号、後：参照タイミング→先：参照タイミング、後：第２の同期信号」である場合は、参照タイミングを早める（lat_IBA(2)からlat_IBA(1)に変更）。逆に図１３のように、交替期間において予定されている順序の入れ替わりが「先：参照タイミング、後：第２の同期信号→先：第２の同期信号、後：参照タイミング」である場合は、参照タイミングを遅らせる（lat_IBA(2)からlat_IBA(3)に変更）。

このように交替期間における参照タイミングを調整することによって、交替期間における参照タイミングと第２の同期信号の順序の入れ替わりが促進される一方で、一度入れ替わった順序が元に戻ることは抑制される。したがって、順序の入れ替わりが頻発する現象が好適に抑制され、画質の劣化を可及的に抑えることができる。

ここで、第１の同期信号と第２の同期信号が非同期の関係にあると、参照タイミングが第２の同期信号を追い抜くケースと、第２の同期信号が参照タイミングを追い抜くケースのいずれもが生じ得る。それゆえ、速度差検出部（図１の８）が、第２の同期信号の周期と第１の同期信号の周期のいずれが速いかを検出する。第１の同期信号の周期のほうが速い場合（ov_direction=1）、タイミング決定部は、交替期間内の参照タイミングを第１のタイミング（lat_IBA(1)信号）に設定する（図１１参照）。第１のタイミングは、交替期間外の参照タイミングである第２のタイミング（lat_IBA(2)信号）よりも早いタイミングである。また、第２の同期信号の周期のほうが速い場合（ov_direction=0）、タイミング決定部は、交替期間内の参照タイミングを第２のタイミングよりも遅い第３のタイミング（lat_IBA(3)信号）に設定する（図１３参照）。このような構成により、第１の同期信号と第２の同期信号のどちらが速いケースでも、画質の劣化を好適に抑制することができる。

速度差検出部（図１の８）は、たとえば、交替期間の前における第２の同期信号と第２のタイミングの順序を調べることで、どちらの同期信号の周期が速いか判定することができる。第２の同期信号が先行していた場合には、第１の同期信号の周期のほうが速いとみなしてよい。交替期間の前で第２の同期信号が先行しているということは、第２の同期信号が第１の同期信号よりも徐々に遅れていき、交替期間の間に第２の同期信号と第２のタイミングの順序が入れ替わることを意味するからである。逆に、第２のタイミングが先行していた場合には、第２の同期信号の周期のほうが速いとみなすことができる。

より具体的には、以下の構成が好ましい。ウィンドウ設定部（図１の６）が、第２のタイミング（lat_IBA(2)信号）よりも前に第１のウィンドウ（near_off(1)=1）を設定し、
第２のタイミングよりも後に第２のウィンドウ（near_off(2)=1）を設定する（図５参照
）。そして、速度差検出部が、第１のウィンドウ（near_off(1)=1）内で第２の同期信号
（ＯＶＳ信号）を検出した場合に第１の同期信号の周期のほうが速い（ov_direction=1）と判定する（図６参照）。また、第２のウィンドウ（near_off(2)=1）内で第２の同期信
号（ＯＶＳ信号）を検出した場合に第２の同期信号の周期のほうが速い（ov_direction=0）と判定する。これにより、第１の同期信号と第２の同期信号のいずれの周期が速いかを、簡易な構成及び処理により判定することができる。

＜メモリ制御装置の詳細構成＞
では、本発明の実施形態に係るメモリ制御装置の詳細な構成について説明する。

図１は、メモリ制御装置の構成を示すブロック図である。１は、入力された一つの画面を形成するための画像情報を記憶できるメモリ部を複数有しているフレームメモリである。本例ではそれぞれのメモリ部をバンクエリア（Bank Area：以下、ＢＡとする）と呼び
、ＢＡ０からＢＡ３までの４つのメモリ部を有しているものとする。ここで、メモリ部は４つに限定されるものではなく、２つ以上のメモリ部を有していれば、メモリ部を切り替えることによる追い越し回避制御は可能である。２は、フレームメモリ１の書き込み、或いは読み出し制御を行うメモリ制御部である。３は、入力された映像データを書き込むメモリ部を選択する入力メモリ選択信号生成部である。４は、入力メモリ選択信号生成部３にて生成された入力メモリ選択信号を、フレームメモリ１からの映像データ読み出しにおいて追い越しの発生しないタイミングで保持しておくための入力メモリ選択信号保持部である。５は、出力する映像データを読み出すメモリ部を選択する出力メモリ選択信号生成部である。６は、追い越しを検出するための信号を生成する検出タイミング信号生成部である。７は、入力メモリ選択信号保持部４へ入力メモリ選択信号生成部３にて生成された入力メモリ選択信号を保持するタイミング信号を生成して出力する出力メモリ選択部である。８は、入力垂直同期信号（第１の同期信号）と出力垂直同期信号（第２の同期信号）の速度差を検出する速度差検出部である。９は、フレームメモリ１からの映像データ読み出しにおいて追い越しの発生回避を検出する追い越し回避検出部である。１０は、フレームメモリ１から読み出した映像データを出力するタイミングを生成する出力タイミング信号生成部である。

図１の構成では、検出タイミング信号生成部６及び出力メモリ選択部７が、上述した「タイミング決定部」に対応する。また入力メモリ選択信号保持部４及び出力メモリ選択信号生成部５が、上述した「領域決定部」に対応する。また追い越し回避検出部９が、上述した「交替期間検出部」に対応する。また検出タイミング信号生成部６が、上述した「ウィンドウ設定部」に対応する。

＜制御信号＞
メモリ制御装置が取り扱う制御信号について説明する。

「IFLD」は、入力映像データが奇数フィールドの映像データか偶数フィールドの映像データかを示すフィールド信号である。「IVS」は、入力映像データの垂直同期信号（第１
の同期信号）である。「IHS」は、入力映像データの水平同期信号である。「IACT」は、
入力映像データの有効データ信号である。

「OVS」は、出力映像データの垂直同期信号（第２の同期信号）である。「OHS」は、出力映像データの水平同期信号である。「OACT」は、出力映像データの有効データ信号である。

「IBA」は、映像データを書き込むＢＡを指定する入力メモリ選択信号である。「OBA」は、映像データを読み出すＢＡを指定する出力メモリ選択信号である。

「lat_IBA(1)」「lat_IBA(2)」「lat_IBA(3)」は、ＩＶＳ信号を基準に生成されるタイミング信号である。lat_IBA(2)信号がデフォルトのタイミング（第２のタイミング）である。lat_IBA(1)信号はlat_IBA(2)信号よりも早いタイミング（第１のタイミング）、lat_IBA(3)信号はlat_IBA(2)信号よりも遅いタイミング（第３のタイミング）である。「lat_IBA_sel」は、lat_IBA(1)〜lat_IBA(3)の中から選択された信号であり、IBA信号を参照しその値をラッチするタイミングを規定するために用いられる。lat_IBA_sel信号が、上述
した「参照タイミング」に対応する。「IBA_lat」は、lat_IBA_sel信号のタイミングでラッチされたIBA信号の値を示す信号である。すなわち、IBA_lat信号は、IBA信号と同じよ
うに値が変化する信号である。ただし、IBA_lat信号の値が変化するタイミングは、IBA信号に比べて、lat_IBA_sel信号で指定された分だけ遅れており、その遅れ量はlat_IBA(1)
〜lat_IBA(3)により変化する。

「near_on」は、ＯＶＳ信号がlat_IBA(2)信号の近くにあるか否かを検出するために用
いられるウィンドウである。「near_off(1)」は、ＯＶＳ信号がlat_IBA(1)信号の近くに
あるか否かを検出するために用いられる第１のウィンドウである。「near_off(2)」は、
ＯＶＳ信号がlat_IBA(3)信号の近くにあるか否かを検出するために用いられる第２のウィンドウである。

「near」は、ＯＶＳ信号がlat_IBA(2)信号の近くにあるか否かを示す信号である。near_on信号のウィンドウ内でＯＶＳ信号が検出されるとnear信号が１になり、near_off(1)信号又はnear_off(2)信号のウィンドウ内でＯＶＳ信号が検出されるとnear信号は０になる
。near信号が１である期間が、上述した「交替期間」に対応する。

「ov_direction」は、ＩＶＳ信号の周期とＯＶＳ信号の周期のいずれが速いか（短いか）を示す信号である。near_off(1)信号のウィンドウ内でＯＶＳ信号が検出されるとov_direction信号は１になり、near_off(2)信号のウィンドウ内でＯＶＳ信号が検出されるとov_direction信号は０になる。

＜メモリ制御装置の動作＞
次に、以上に説明したメモリ制御装置の動作について詳細に説明を行う。

メモリ制御部２は、ＩＶＳ信号、IHS信号、IACT信号、及びIBA信号に基づき、入力映像データをフレームメモリ１のＩＢＡ信号にて指定されたメモリ部へ順次書き込むための制御信号を生成してフレームメモリ１へ出力する。またメモリ制御部２は、ＯＶＳ信号、OHS信号、OACT信号、及びOBA信号に基づき、映像データをフレームメモリ１から順次読み出すための制御信号を生成してフレームメモリ１へ出力する。

本実施形態では、入力映像データはインタレース形式の映像信号を想定している。メモリ制御部２は、IFLD信号を参照して、フレームメモリ１へ格納されたインタレース形式の映像信号に対し、飛び越されたラインの画素情報を補間してプログレッシブ形式の映像信号に変換する処理部（以下、ＩＰ変換処理部と呼ぶ）を有している。ＩＰ変換処理部は、一般的に知られているＩＰ変換処理を用いることができる。公知のＩＰ変換処理としては、画素毎に画素値のフレーム間差分情報を求め、更にフレーム間差分情報から画素毎の動きを判定し、動画であればフレーム内での補間処理を行い、静止画であればフレーム間での補間処理を行う動き適応方式がある。動き適応方式のＩＰ変換処理では補間処理を行うのにフレーム遅延が発生してしまうため、ここでは単純にフレーム内での補間処理のみを
行う方式を用いてもよい。

フレームメモリ１は、メモリ制御部２から出力される制御信号に従い、入力映像データをフィールド単位でＢＡ０からＢＡ３までのメモリ部に巡回しながら格納する。またフレームメモリ１は、メモリ部に格納された映像データを制御信号に従って読み出して出力する。フレームメモリ１からはプログレッシブ形式の映像データが出力される。

入力メモリ選択信号生成部３は、入力されるＩＶＳ信号の変化に同期してＩＢＡ信号を更新する。入力メモリ選択信号生成部３は、例えばＩＶＳ信号が発行される毎にＢＡ０からＢＡ３までのメモリ部を指定する２ビットのカウンタ値を更新するような簡単なカウンタで構成され、カウンタ値をＩＢＡ信号として出力する。

検出タイミング信号生成部６は、追い越し回避制御を行うためのタイミング信号を生成して出力する。図５は、検出タイミング信号生成部６にて生成されるタイミング信号の例を示したタイミングチャート図である。検出タイミング信号生成部６は、ＩＶＳ信号の変化で初期値を設定し、ＩＨＳ信号の変化でカウントダウンするカウンタを有している。タイミング信号はカウンタのカウント値に従って生成される。

図５の例では、初期値が１６進数で"１０"であり、カウント値が"１０"の時のＩＨＳ信号変化点でlat_signal信号が出力される。カウント値が"Ｅ"の時のＩＨＳ信号変化点でlat_IBA(1)信号が出力される。カウント値が"Ａ"の時のＩＨＳ信号変化点でlat_IBA(2)信号が出力される。カウント値が"６"の時のＩＨＳ信号変化点でlat_IBA(3)信号が出力される。

また、カウント値が"Ａ"と"９"の時にnear_on信号が出力され、カウント値が"Ｅ"と"Ｄ" の時にnear_off(1)信号が出力され、カウント値が"６"と"５"の時にnear_off（2）信号が出力される。near_on信号とnear_off信号は、メモリの追い越しが発生しない期間内に
生成される。

図２Ａ、図２Ｂ、図３、図４にて、near_on信号とnear_off信号を生成するタイミング
について説明を行う。図２Ａは、入力される映像信号における垂直同期信号を示す図であり、図２Ｂは、出力タイミング信号生成部１０にて生成される表示側の垂直同期信号を示す図である。

図２Ａにおいて、横軸は入力される映像信号における１垂直同期期間を示し、前後にブランキング期間ＩＶＢ１とＩＶＢ２があり、ブランキング期間を除いた期間で有効データの転送が行われる。縦軸は、入力される有効データのライン番号を示す。本例では１０８０本の有効データが入力され、ブランキング期間を除いた期間で１０８０本の有効データが順次入力される様子を示す（実線にて示した直線）。本例では、入力される映像データはインタレース形式の映像信号を想定しているため、奇数ラインの映像データのみで構成される奇数フィールドと偶数ラインの映像データのみで構成される偶数フィールドとが交互に繰り返される。飛び越されたラインの映像データはメモリ制御部２が生成してフレームメモリ１へ書き込むものとする。

図２Ｂに示すように、表示側の１垂直同期期間では、前後にブランキング期間ＯＶＢ１とＯＶＢ２があり、ブランキング期間を除いた期間で有効データの読み出しが行われる（破線にて示した直線）。

ここで、表示側の同期信号は、入力側の同期信号とは同期せずに生成されるため、図２Ａで示した入力垂直同期期間と図２Ｂで示した出力垂直同期期間は同じにならない。また
、ブランキング期間に関しても、表示側でのブランキング期間は表示デバイスの特性で任意に決められるため、入力側のブランキング期間（ＩＶＢ１，ＩＶＢ２）と表示側のブランキング期間（ＯＶＢ１，ＯＶＢ２）は同じにならない。このため、フレームメモリ１からの映像データ読み出しにおいて追い越しが発生し得る。

図３は、図２Ａで示した入力垂直同期期間と図２Ｂで示した出力垂直同期期間を重ねて表示したものである。実線で示した入力映像データをフレームメモリ１へ書き込むタイミングと、破線で示したフレームメモリ１から映像データを読み出すタイミングが交差するところ（tOVER）で追い越しが発生する。

追い越しが発生するかどうかは入力垂直同期信号（IVS）と出力垂直同期信号（OVS）の発生タイミングから判断することができる。図４に示すように、ＩＶＳ信号の発生する前後（ハッチングで示した期間）でＯＶＳ信号が発生した場合、図３で示したような交差点（tOVER）が現れ、追い越しが発生することとなる。逆にいえば、図４のハッチング期間
の外でＯＶＳ信号が発生すれば追い越しは発生しない。よって、ＩＶＳ信号とＯＶＳ信号のタイミングが徐々にずれていく場合には、ＯＶＳ信号がハッチング期間に進入する前に（つまりＯＶＳ信号がメモリ切り替え期間内にある間に）読み出すメモリ部を切り替えることで、追い越しを回避することができる。図５で示したnear_on信号とnear_off信号は
、図４のメモリ切り替え期間内に配置される。なお本実施形態においては、追い越しの発生しない期間を検出して読み出すメモリ部の切り替えを行うが、追い越しの発生する期間を検出して読み出すメモリ部の切り替えを行うとしても等価の処理となる。

次に、図６は、速度差検出部８での処理の様子を示したタイミングチャート図である。速度差検出部８は、near_off信号とＯＶＳ信号とから、ＩＶＳ信号に対するＯＶＳ信号の速度差を判断する。ＩＶＳ信号の周期に対しＯＶＳ信号の周期が速い場合には、ov_direction信号を"０"として出力し、ＩＶＳ信号の周期に対しＯＶＳ信号の周期が遅い場合には、ov_direction信号を"１"として出力する。速度差検出部８は、図６に示すように、near_off(1)信号が"１"である期間にＯＶＳ信号の立ち上がり変化が検出された場合にはov_direction信号を"１"とする。near_off(2)信号が"１"である期間にＯＶＳ信号の立ち上がり変化が検出された場合にはov_direction信号を"０"とする。

ＩＶＳ信号の周期に対しＯＶＳ信号の周期が遅い場合には、ＯＶＳ信号はＩＶＳ信号から離れる方向へ移動し、near_off(1)信号のアサート期間を通過後にnear_off(2)信号のアサート期間を通過する。その間はov_direction信号が"１"として出力される。また、ＩＶＳ信号の周期に対しＯＶＳ信号の周期が速い場合には、ＯＶＳ信号はＩＶＳ信号に近づく方向へ移動し、near_off(2)信号のアサート期間を通過後にnear_off(1)信号のアサート期間を通過する。その間はov_direction信号が"０"として出力される。

以上説明したように、near_on信号、near_off信号、及びＯＶＳ信号を利用することで
簡単にＩＶＳ信号とＯＶＳ信号との速度差を判断することが可能である。

図７は、追い越し回避検出部９での処理の様子を示したタイミングチャート図である。追い越し回避検出部９は、near_on信号とnear_off信号、及びＯＶＳ信号とから、ＯＶＳ
信号が読み出すメモリ部の切り替えタイミングの近辺にあるか否かを判断する。追い越し回避検出部９は、図７に示すように、near_on信号が"１"として出力されている期間にＯ
ＶＳ信号の立ち上がり変化が検出された場合には、near信号を"１"とする。追い越し回避検出部９は、near_off(1)信号又はnear_off(2)信号が"１"として出力されている期間にＯＶＳ信号の立ち上がり変化が検出された場合には、near信号を"０"として出力する。

図８は、出力メモリ選択部７での処理の様子を示したタイミングチャート図である。出
力メモリ選択部７は、ov_direction信号とnear信号に基づき、lat_IBA(1)信号、lat_IBA(2)信号、lat_IBA(3)信号の何れかを選択してlat_IBA_sel信号として出力する。出力メモ
リ選択部７は、図８に示すように、まずlat_signal信号のタイミングにおいて、ov_direction信号の状態を保持したov_direction_lat信号と、near信号の状態を保持したnear_lat信号とを生成する。次に、near_lat信号が"０"の場合にはlat_IBA(2)信号を選択してlat_IBA_sel信号として出力する。near_lat信号が"１"の場合には、ov_direction_lat信号の
状態に応じてlat_IBA(1)信号とlat_IBA(3)信号の何れかが選択されてlat_IBA_sel信号と
して出力される。ov_direction_lat信号が"１"の場合には図８の（ａ）に示すようにlat_IBA(1)信号が選択され、ov_direction_lat信号が"０"の場合には図８の（ｂ）に示すようにlat_IBA(3)信号が選択されて出力される。

入力メモリ選択信号保持部４は、lat_IBA_sel信号の変化するタイミングにてＩＢＡ信
号の状態を保持し、IBA_lat信号として出力する。出力メモリ選択信号生成部５は、ＯＶ
Ｓ信号の変化するタイミングにてIBA_lat信号の状態を保持し、ＯＢＡ信号として出力す
る。

出力タイミング信号生成部１０は、フレームメモリ１に記憶されている映像データを出力するタイミング信号として、垂直同期信号（OVS）、水平同期信号（OHS）、有効データ信号（OACT）を生成して出力する。

以上に説明したメモリ制御装置の動作を、図９のタイミングチャート図に示す。図９の（ａ）は、ＯＶＳ信号がnear_on信号のアサート期間から離れた位置で発生している様子
を示す。（ｂ）は、ov_direction信号が"１"の状態でＯＶＳ信号がnear_on信号のアサー
ト期間で発生している様子を示す。（ｃ）は、ov_direction信号が"０"の状態でＯＶＳ信号がnear_on信号のアサート期間で発生している様子を示す。ＯＶＳ信号はＩＶＳ信号と
は非同期に生成されるため、（ａ）〜（ｃ）のいずれの状態も発生し得る。

ＩＢＡ信号は、ＩＶＳ信号の立ち上がり変化に同期して"０"から"３"までの値でカウントアップ動作を繰り返す。

図９の（ａ）では、near信号が"０"であるため、出力メモリ選択部７からはlat_IBA(2)信号のタイミングでlat_IBA_sel信号が出力される。入力メモリ選択信号保持部４ではそ
の時のＩＢＡ信号の状態をIBA_lat信号として出力する。出力メモリ選択信号生成部５で
は、ＯＶＳ信号の立ち上がり変化のタイミングでIBA_lat信号の状態をＯＢＡ信号として
出力する。

図９の（ｂ）では、near信号が"１"で、且つov_direction信号が"１"であるため、出力メモリ選択部７からはlat_IBA(1)信号のタイミングでlat_IBA_sel信号が出力される。入
力メモリ選択信号保持部４ではその時のＩＢＡ信号の状態をIBA_lat信号として出力する
。出力メモリ選択信号生成部５では、ＯＶＳ信号の立ち上がり変化のタイミングでIBA_lat信号の状態をＯＢＡ信号として出力する。

図９の（ｃ）では、near信号が"１"で、且つov_direction信号が"０"であるため、出力メモリ選択部７からはlat_IBA(3)信号のタイミングでlat_IBA_sel信号が出力される。入
力メモリ選択信号保持部４ではその時のＩＢＡ信号の状態をIBA_lat信号として出力する
。出力メモリ選択信号生成部５では、ＯＶＳ信号の立ち上がり変化のタイミングでIBA_lat信号の状態をＯＢＡ信号として出力する。

＜追い越し回避の例＞
以上に説明したメモリ制御装置の動作により、入力映像での垂直同期信号がフィールド
毎に異なる周期で出力されるような映像信号においても安定した追い越し回避処理が行われる様子を、図１０乃至図１３にて説明を行う。

図１０及び図１１は、ＩＶＳ信号の周期に対しＯＶＳ信号の周期が遅いケースを示す。図１０は、比較例（IBA_lat信号の変化タイミングを固定にした例）を示し、図１１は、
本実施形態のメモリ制御装置の動作を示している。

ここで、入力される映像信号はインタレース形式の映像信号であり、且つフィールド毎に異なる周期をもつ。即ち、偶数フィールドでのＩＶＳ信号の周期はtIVS1であり、奇数
フィールドでのＩＶＳ信号の周期はtIVS2であり、tIVS1とtIVS2とは式１の関係にある。

tIVS1＜tIVS2 ・・・ 式１

ＯＶＳ信号は一定の周期（tOVS1）で発生し、ＩＶＳ信号とＯＶＳ信号とは式２乃至式
４の関係にある。

（tIVS1＋tIVS2）＜tOVS1×２ ・・・ 式２
tIVS1＜tOVS1 ・・・ 式３
tIVS2＞tOVS1 ・・・ 式４

図１０に示すように、ＩＢＡ信号は、ＩＶＳ信号の立ち上がり変化に同期して"０"から"３"までの値でカウントアップ動作を繰り返す。ＩＢＡ信号は更に、ＩＶＳ信号の立ち上がり変化から一定のタイミング（ここではlat_IBA(2)信号のタイミング）でその状態が保持され、IBA_lat信号が生成される。ここでＩＶＳ信号はフィールド毎に異なる周期で出
力されるため、lat_IBA(2)信号のタイミングもＩＶＳ信号に同期して変化する。IBA_lat
信号は、ＯＶＳ信号の立ち上がり変化のタイミングでその状態が保持され、ＯＢＡ信号として出力される。

図１０において、t1とt2で示したＯＶＳ信号の立ち上がり変化のタイミングでは、その時のIBA_lat信号の状態がＯＢＡ信号に出力され、ＯＢＡ信号は"０"、"１"と変化する。
このままＯＢＡ信号を"２"、"３"と変化させていくとフレームメモリ１から読み出した映像データにおいて追い越しが発生してしまう。しかし、t3のタイミングでは、lat_IBA(2)信号のタイミングで生成された"３"の値がＯＢＡ信号として出力されるため、ＢＡ２のメモリ部に記憶された映像データを読み飛ばすことで追い越しの発生が回避される。

ところが、ＩＶＳ信号とＯＶＳ信号とは式２乃至式４の関係にあるため、t4のタイミングでは再び"３"の値がＯＢＡ信号として出力される。よって、フレームメモリ１からはＢＡ３のメモリ部に記憶された映像データが連続して読み出されることとなる。更にt5のタイミングでは"１"の値がＯＢＡ信号として出力されるため、ＢＡ０のメモリ部に記憶された映像データを読み飛ばされてしまうこととなる。結果として、６０Hzで変化する映像が３０Hzで変化するような映像として一定期間表示されることとなり、動きが不自然な表示となってしまう。

図１１は、本実施形態のメモリ制御装置の動作を示すタイミングチャートである。t1のタイミングでは、near_off(1)信号が"１"として出力されている期間にＯＶＳ信号の立ち
上がり変化が発生したため、ov_direction信号が"１"に変化する。t2のタイミングでは、near_on信号が"１"として出力されている期間にＯＶＳ信号の立ち上がり変化が発生した
ため、near信号が"１"に変化する。near信号が"１"に変化したことにより、次のＩＶＳ信
号の周期からはov_direction信号が"１"であることから、lat_IBA_sel信号としてlat_IBA(1)信号が選択されて出力される。

その後、t5のタイミングで、near_off(2)信号が"１"として出力されている期間にＯＶ
Ｓ信号の立ち上がり変化が発生したことにより、ov_direction信号とnear信号が"０"に変化する。次のＩＶＳ信号の周期からは再びlat_IBA(2)信号がlat_IBA_sel信号として選択
されて出力される。IBA_lat信号は、lat_IBA_sel信号が出力されるタイミングでＩＢＡ信号の状態を保持して出力する。更にIBA_lat信号は、ＯＶＳ信号の立ち上がり変化のタイ
ミングでその状態が保持され、ＯＢＡ信号として出力される。

図１１で示したように、本構成で説明した処理を行うことにより、t3のタイミングでＢＡ２のメモリ部に記憶された映像データを読み飛ばすことで追い越しの発生が回避される。そして、それ以降は再びＢＡ０からＢＡ３のメモリ部に記憶されている映像データを順次読み出すこととなり、図１０で示したような、動画の品質低下を回避できる。

図１２及び図１３は、ＩＶＳ信号の周期に対しＯＶＳ信号の周期が速いケースを示す。図１２は、比較例（IBA_lat信号の変化タイミングを固定にした例）を示し、図１３は、
本実施形態のメモリ制御装置の動作を示している。

ここで、入力される映像信号は図１０で示したものと同様にインタレース形式の映像信号であり、且つフィールド毎に異なる周期をもつ。

ＯＶＳ信号は一定の周期（tOVS2）で発生し、図１０で示した周期（tOVS1）よりも速い周期で発生する。即ち、tOVS1とtOVS2との関係は、式５の関係にあるものとする。

tOVS1＞tOVS2 ・・・ 式５

また、図１２で示したＩＶＳ信号とＯＶＳ信号とは式６乃至式８の関係にあるものとする。

（tIVS1＋tIVS2）＞tOVS2×２ ・・・ 式６
tIVS1＜tOVS2 ・・・ 式７
tIVS2＞tOVS2 ・・・ 式８

図１２に示すように、ＩＢＡ信号は、ＩＶＳ信号の立ち上がり変化に同期して"０"から"３"までの値でカウントアップ動作を繰り返す。ＩＢＡ信号は更に、ＩＶＳ信号の立ち上がり変化から一定のタイミング（ここではlat_IBA(2)信号のタイミング）でその状態が保持され、IBA_lat信号が生成される。IBA_lat信号は、ＯＶＳ信号の立ち上がり変化のタイミングでその状態が保持され、ＯＢＡ信号として出力される。

図１２において、t10とt11で示したＯＶＳ信号の立ち上がり変化のタイミングでは、その時のIBA_lat信号の状態がＯＢＡ信号に出力され、ＯＢＡ信号は"０"、"１"と変化する
。このままＯＢＡ信号を"２"、"３"と変化させていくとフレームメモリ１から読み出した映像データにおいて追い越しが発生してしまう。しかし、t12のタイミングでは、lat_IBA(2)信号のタイミングで生成された"１"の値がＯＢＡ信号として出力されるため、ＢＡ１
のメモリ部に記憶された映像データを二度読みすることで追い越しの発生が回避される。

ところが、ＩＶＳ信号とＯＶＳ信号とは式６乃至式８の関係にあるため、t13のタイミ
ングでは"３"の値がＯＢＡ信号として出力される。これにより、フレームメモリ１からはＢＡ２のメモリ部に記憶された映像データが読み飛ばされる。更にt14のタイミングでは"３"の値がＯＢＡ信号として出力されるため、再びＢＡ３のメモリ部に記憶された映像デ
ータが読み出されてしまうこととなる。結果として、６０Hzで変化する映像が３０Hzで変化するような映像として一定期間表示されることとなり、動きが不自然な表示となってしまう。

図１３は、本実施形態のメモリ制御装置の動作を示すタイミングチャートである。t11
のタイミングでは、near_off(2)信号が"１"として出力されている期間にＯＶＳ信号の立
ち上がり変化が発生したため、ov_direction信号が"０"に変化する。t12のタイミングで
は、near_on信号が"１"として出力されている期間にＯＶＳ信号の立ち上がり変化が発生
したため、near信号が"１"に変化する。near信号が"１"に変化したことにより、次のＩＶＳ信号の周期からはov_direction信号が"０"であることから、lat_IBA_sel信号としてlat_IBA(3)信号が選択されて出力される。

その後、t14のタイミングで、near_off(1)信号が"１"として出力されている期間にＯＶＳ信号の立ち上がり変化が発生したことにより、ov_direction信号とnear信号が"０"に変化する。次のＩＶＳ信号の周期からは再びlat_IBA(2)がlat_IBA_sel信号として選択され
て出力される。IBA_lat信号は、lat_IBA_sel信号が出力されるタイミングでＩＢＡ信号の状態を保持して出力する。更にIBA_lat信号は、ＯＶＳ信号の立ち上がり変化のタイミン
グでその状態が保持され、ＯＢＡ信号として出力される。

図１３で示したように、本構成で説明した処理を行うことにより、t12のタイミングで
ＢＡ１のメモリ部に記憶された映像データを二度読みすることで追い越しの発生が回避される。そして、それ以降は再びＢＡ０からＢＡ３のメモリ部に記憶されている映像データを順次読み出すこととなり、図１２で示したような、動画の品質低下を回避できる。

以上説明した構成によれば、入力映像信号と表示側の垂直同期信号が非同期関係にあり、更に、入力映像での垂直同期信号がフィールド毎に異なる周期で出力されるような映像信号においても安定した追い越し回避処理が行われる。また、一時的に画像が繰り返して表示されるなど、動きが不自然となる画質劣化を回避することが可能となる。

更に本構成によれば、特許文献３で示されているような、入力映像信号と表示側の垂直同期信号が近い場合に発生するジッターによるチャタリングの発生も抑制できる。

しかも、ＩＶＳ信号とＯＶＳ信号の速度差を検出し、その検出結果に応じてIBA_lat信
号の変化タイミングを調整するので、ＯＶＳ信号のほうが速いケース、ＯＶＳ信号のほうが遅いケースのどちらのケースにも自動的に対応可能である。

図１は、本発明の実施形態に係るメモリ制御装置の構成例を示すブロック図である。 図２Ａは、入力映像信号の垂直同期信号と有効ライン番号との関係を示す図であり、図２Ｂは、出力映像信号の垂直同期信号と有効ライン番号との関係を示す図である。 図３は、追い越しの発生する様子を示す図である。 図４は、読み出すメモリ部の切り替え期間を示すタイミングチャート図である。 図５は、検出タイミング信号生成部にてタイミング信号の生成される様子を示すタイミングチャート図である。 図６は、速度差検出部にてＩＶＳ信号とＯＶＳ信号の速度差が検出される様子を示すタイミングチャート図である。 図７は、追い越し回避検出部にて読み出すメモリ部の切り替え期間が検出される様子を示すタイミングチャート図である。 図８は、出力メモリ選択部にて読み出すメモリ部を切り替える様子を示すタイミングチャート図である。 図９は、出力メモリ選択信号生成部にて読み出すメモリ部が決定される様子を示すタイミングチャート図である。 図１０は、比較例のメモリ制御装置にて、読み出すメモリ部が決定される様子を示すタイミングチャート図である。 図１１は、本発明の実施形態に係るメモリ制御装置にて、読み出すメモリ部が決定される様子を示すタイミングチャート図である。 図１２は、比較例のメモリ制御装置にて、読み出すメモリ部が決定される様子を示すタイミングチャート図である。 図１３は、本発明の実施形態に係るメモリ制御装置にて、読み出すメモリ部が決定される様子を示すタイミングチャート図である。

符号の説明

１ フレームメモリ
２ メモリ制御部
３ 入力メモリ選択信号生成部
４ 入力メモリ選択信号保持部
５ 出力メモリ選択信号生成部
６ 検出タイミング信号生成部
７ 出力メモリ選択部
８ 速度差検出部
９ 追い越し回避検出部
１０ 出力タイミング信号生成部

Claims (8)

1. 複数の領域を有するメモリと、
   第１の同期信号に同期して前記メモリの各領域に画像データを順次書き込み、前記第１の同期信号とは非同期に生成される第２の同期信号に同期して画像データを前記メモリのいずれかの領域から読み出すメモリ制御部と、
   前記第１の同期信号を基準にして参照タイミングを決定するタイミング決定部と、
   前記参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な先後に基づいて、前記メモリ制御部により画像データを読み出す領域を決定する領域決定部であって、前記参照タイミングよりも後に前記第２の同期信号が検出された場合は画像データを書き込み中の領域と同じ領域から画像データが読み出され、前記参照タイミングよりも前に前記第２の同期信号が検出された場合は画像データを書き込み中の領域の前に画像データの書き込みが行われた領域から画像データが読み出されるように、読み出す領域を決定する領域決定部と、
   前記参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な近さに基づいて、前記参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な先後の入れ替わりが発生すると予測される期間である交替期間を検出する交替期間検出部と、
   を備え、
   前記タイミング決定部は、前記参照タイミングに比べて前記第２の同期信号が検出されるタイミングが時間的に先行していた場合に、前記交替期間内の前記参照タイミングを早め、前記参照タイミングに比べて前記第２の同期信号が検出されるタイミングが時間的に後れていた場合に、前記交替期間内の前記参照タイミングを遅らせる
   ことを特徴とするメモリ制御装置。
2. 前記第２の同期信号の周期と前記第１の同期信号の周期のうちいずれの周期のほうが速いかを検出する速度差検出部をさらに備え、
   前記第２の同期信号の周期よりも前記第１の同期信号の周期のほうが速い場合に、前記タイミング決定部は、前記交替期間内の参照タイミングを前記交替期間外の参照タイミングである第２のタイミングよりも早い第１のタイミングに設定し、
   前記第１の同期信号の周期よりも前記第２の同期信号の周期のほうが速い場合に、前記タイミング決定部は、前記交替期間内の参照タイミングを前記第２のタイミングよりも遅い第３のタイミングに設定する
   ことを特徴とする請求項１に記載のメモリ制御装置。
3. 前記速度差検出部は、
   前記交替期間の前において前記第２の同期信号が検出されるタイミングと前記第２のタイミングのうちいずれが時間的に先行しているかを調べ、
   前記第２のタイミングよりも前記第２の同期信号が検出されるタイミングが時間的に先行していた場合に前記第１の同期信号の周期のほうが速いと判定し、
   前記第２の同期信号が検出されるタイミングよりも前記第２のタイミングが先行していた場合に前記第２の同期信号の周期のほうが速いと判定する
   ことを特徴とする請求項２に記載のメモリ制御装置。
4. 前記第２のタイミングよりも前に第１のウィンドウを設定し、前記第２のタイミングよりも後に第２のウィンドウを設定するウィンドウ設定部をさらに備え、
   前記速度差検出部は、前記第１のウィンドウで前記第２の同期信号を検出した場合に前記第１の同期信号の周期のほうが速いと判定し、前記第２のウィンドウで前記第２の同期信号を検出した場合に前記第２の同期信号の周期のほうが速いと判定する
   ことを特徴とする請求項３に記載のメモリ制御装置。
5. 複数の領域を有するメモリの制御方法であって、
   第１の同期信号に同期して前記メモリの各領域に画像データを順次書き込む書き込み工程と、
   前記第１の同期信号とは非同期に生成される第２の同期信号に同期して画像データを前記メモリのいずれかの領域から読み出す読み出し工程と、を有し、
   前記読み出し工程では、前記第１の同期信号を基準にして決定される参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な先後に基づいて、前記参照タイミングよりも後に前記第２の同期信号が検出された場合は画像データを書き込み中の領域と同じ領域から画像データが読み出され、前記参照タイミングよりも前に前記第２の同期信号が検出された場合は画像データを書き込み中の領域の前に画像データの書き込みが行われた領域から画像データが読み出されるように、読み出す領域が決定され、
   前記制御方法がさらに、
   前記参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な近さに基づいて、前記参照タイミングと前記第２の同期信号が検出されるタイミングとの時間的な先後の入れ替わりが発生すると予測される期間である交替期間を検出する工程と、
   前記参照タイミングに比べて前記第２の同期信号が検出されるタイミングが時間的に先行していた場合に、前記交替期間内の前記参照タイミングを早め、前記参照タイミングに比べて前記第２の同期信号が検出されるタイミングが時間的に後れていた場合に、前記交替期間内の前記参照タイミングを遅らせるタイミング決定工程と、を有する
   ことを特徴とするメモリの制御方法。
6. 前記第２の同期信号の周期と前記第１の同期信号の周期のうちいずれの周期のほうが速いかを検出する速度差検出工程をさらに有し、
   前記タイミング決定工程では、
   前記第２の同期信号の周期よりも前記第１の同期信号の周期のほうが速い場合に、前記交替期間内の参照タイミングを前記交替期間外の参照タイミングである第２のタイミングよりも早い第１のタイミングに設定し、
   前記第１の同期信号の周期よりも前記第２の同期信号の周期のほうが速い場合に、前記交替期間内の参照タイミングを前記第２のタイミングよりも遅い第３のタイミングに設定
   する
   ことを特徴とする請求項５に記載のメモリの制御方法。
7. 前記速度差検出工程では、
   前記交替期間の前において前記第２の同期信号が検出されるタイミングと前記第２のタイミングのうちいずれが時間的に先行しているかを調べ、
   前記第２のタイミングよりも前記第２の同期信号が検出されるタイミングが時間的に先行していた場合に前記第１の同期信号の周期のほうが速いと判定し、
   前記第２の同期信号が検出されるタイミングよりも前記第２のタイミングが先行していた場合に前記第２の同期信号の周期のほうが速いと判定する
   ことを特徴とする請求項６に記載のメモリの制御方法。
8. 前記速度差検出工程では、
   前記第２のタイミングよりも前に第１のウィンドウを設定するとともに、前記第２のタイミングよりも後に第２のウィンドウを設定し、
   前記第１のウィンドウで前記第２の同期信号を検出した場合に前記第１の同期信号の周期のほうが速いと判定し、前記第２のウィンドウで前記第２の同期信号を検出した場合に前記第２の同期信号の周期のほうが速いと判定する
   ことを特徴とする請求項７に記載のメモリの制御方法。

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